KR20010002670A - 반도체 소자 및 그 제조방법 - Google Patents

Abstract

본 발명은 ESD 트랜지스터의 레이아웃을 줄이도록 한 반도체 소자 및 그 제조방법에 관한 것으로서, 활성영역과 필드영역으로 정의된 반도체 기판의 필드영역에 형성되는 소자 격리막과, 상기 반도체 기판상에 게이트 절연막을 개재하여 형성되는 게이트 전극과, 상기 게이트 전극 일측의 반도체 기판 표면내에 형성되는 소오스 영역과, 상기 게이트 전극 타측의 반도체 기판 표면내에 요철형태로 형성되는 드레인 영역과, 상기 게이트 전극과 일정거리만큼 이격되고 상기 드레인 영역이 형성된 반도체 기판의 표면이 소정부분 노출되도록 콘택홀을 갖으면서 반도체 기판의 전면에 형성되는 층간 절연막을 포함하여 구성됨을 특징으로 한다.

Description

반도체 소자 및 그 제조방법{Method for Manufacturing Semiconductor Device the same}

본 발명은 반도체 소자의 제조 공정에 관한 것으로, 특히 ESD(Electro Static Discharge) 트랜지스터의 레이아웃(Layout)을 줄이는데 적당한 반도체 소자 및 그의 제조방법에 관한 것이다.

이하, 첨부된 도면을 참고하여 종래의 반도체 소자 및 그 제조방법을 설명하면 다음과 같다.

도 1a는 종래의 ESD 트랜지스터를 나타낸 레이아웃도이고, 도 1b는 도 1a의 Ⅰ-Ⅰ선에 따른 ESD 트랜지스터의 구조단면도이다.

도 1a 및 도 1b에 도시한 바와 같이, 활성영역과 필드영역으로 정의한 반도체 기판(11)의 필드영역에 소자 격리막(12)이 형성되어 있고, 상기 소자 격리막(12)에 의해 격리된 반도체 기판(11)상의 활성영역에 게이트 절연막(13)을 개재하여 게이트 전극(14a)이 형성되어 있다.

이어, 상기 게이트 전극(14a) 양측의 반도체 기판(11) 표면내에 소오스 영역(16)과 드레인 영역(17)이 각각 형성되어 있고, 상기 드레인 영역(17)의 표면에 소정부분 노출되도록 상기 게이트 전극(14a)과 약 2㎛이상 이격되어 콘택홀(19)을 갖고 반도체 기판(11)의 전면에 층간 절연막(18)이 형성되어 있다.

여기서 상기 콘택홀(19)이 게이트 전극(14a)과 약 2㎛이상 이격된 이유는 정상적인 트랜지스터를 구현하기 위해서는 드레인 영역(17)에서 드레인 저항을 확보하기 위해 콘택홀(19)과 게이트 전극(14a)간의 거리가 길어야 하기 때문이다.

도 2a 내지 도 2d는 종래의 ESD 트랜지스터의 제조방법을 나타낸 공정단면도이다.

도 2a에 도시한 바와 같이, 활성영역과 필드영역으로 정의한 반도체 기판(11)의 필드영역을 선택적으로 제거하여 소정깊이를 갖는 트랜치를 형성하고, 상기 트랜치를 포함한 반도체 기판(11)의 전면에 절연막(도면에는 도시하지 않음)을 형성한 다.

이어, 상기 절연막이 상기 트랜치의 내부에만 남도록 반도체 기판(11)의 전면에 에치백이나 CMP 공정을 실시하여 STI(Shallow Trench Isolation) 구조를 갖는 소자 격리막(12)을 형성하고, 상기 반도체 기판(11)의 전면에 게이트 절연막(13) 및 게이트 전극용 폴리 실리콘(14)을 차례로 형성한다.

그리고 상기 폴리 실리콘(14)상에 포토레지스트(15)를 도포한 후, 노광 및 현상공정을 실시하여 상기 포토레지스트(15)를 패터닝함으로써 게이트 영역을 정의한다.

도 2b에 도시한 바와 같이, 상기 패터닝된 포토레지스트(15)를 마스크로 이용하여 상기 폴리 실리콘(14) 및 게이트 절연막(13)을 선택적으로 제거하여 게이트 전극(14a)을 형성한다.

도 2c에 도시한 바와 같이, 상기 포토레지스트(15)를 제거하고, 상기 게이트 전극(14a)을 마스크로 이용하여 상기 반도체 기판(11)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(14a) 양측의 반도체 기판(11)의 표면내에 소오스 영역(16)과 드레인 영역(17)을 각각 형성한다.

한편, ESD 트랜지스터에는 충분한 드레인 저항을 확보하기 위하여 살리사이드 보호 마스크(Salicide Protection Mask)(도면에는 도시하지 않음)를 이용하여 살리사이드막이 형성되지 않도록 하고, 나머지 부분의 트랜지스터(도면에는 도시하지 않음)에는 반도체 기판(11)의 전면에 티타늄(Ti)막이나 코발트(Co)막을 형성한 후, 전면에 열처리 공정을 실시하여 ESD 트랜지스터가 형성될 부분을 제외한 나머지 트랜지스터의 게이트 전극과 소오스 영역 및 드레인 영역이 형성된 기판의 표면에 살리사이드막(도면에는 도시되지 않음)을 형성한다.

도 2d에 도시한 바와 같이, 상기 게이트 전극(14a)을 포함한 반도체 기판(11)전면에 층간 절연막(18)을 형성한 후, 상기 층간 절연막(18)을 선택적으로 제거하여 상기 게이트 전극(14a)과 2㎛이상 이격되게 상기 드레인 영역(17)이 형성된 반도체 기판(11)의 표면이 노출되도록 콘택홀(19)을 형성한다.

그러나 상기와 같은 종래의 반도체 소자 및 그 제조방법에 있어서 다음과 같은 문제점이 있었다.

즉, ESD 트랜지스터에서 드레인 부분의 저항을 확보하기 위해 콘택홀 형성시 게이트 전극과 2㎛이상 이격시키어 형성해야 하기 때문에 면적이 넓어져 ESD 트랜지스터의 레이아웃이 커진다.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 ESD 트랜지스터의 레이아웃을 줄이도록 한 반도체 소자 및 그 제조방법을 제공하는데 그 목적이 있다.

도 1a는 종래의 ESD 트랜지스터를 나타낸 레이아웃도

도 1b는 도 1a의 Ⅰ-Ⅰ선에 따른 ESD 트랜지스터를 나타낸 구조단면도

도 2a 내지 도 2d는 종래의 ESD 트랜지스터의 제조방법을 나타낸 공정단면도

도 3a는 본 발명에 의한 ESD 트랜지스터를 나타낸 레이아웃도

도 3b는 도 3a의 Ⅱ-Ⅱ선에 따른 ESD 트랜지스터를 나타낸 구조단면도

도 4a 내지 도 4g는 본 발명에 의한 ESD 트랜지스터의 제조방법을 나타낸 공정단면도

도면의 주요 부분에 대한 부호의 설명

21 : 반도체 기판 22 : 트랜치

23 : 절연막 23a : 소자 격리막

24 : 게이트 절연막 25a : 게이트 전극

26 : 제 1 포토레지스트 27 : 제 2 포토레지스트

28 : 소오스 영역 29 : 드레인 영역

30 : 층간 절연막 31 : 콘택홀

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자는 활성영역과 필드영역으로 정의된 반도체 기판의 필드영역에 형성되는 소자 격리막과, 상기 반도체 기판상에 게이트 절연막을 개재하여 형성되는 게이트 전극과, 상기 게이트 전극 일측의 반도체 기판 표면내에 형성되는 소오스 영역과, 상기 게이트 전극 타측의 반도체 기판 표면내에 요철형태로 형성되는 드레인 영역과, 상기 게이트 전극과 일정거리만큼 이격되고 상기 드레인 영역이 형성된 반도체 기판의 표면이 소정부분 노출되도록 콘택홀을 갖으면서 반도체 기판의 전면에 형성되는 층간 절연막을 포함하여 구성됨을 특징으로 한다.

상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 활성영역과 필드영역으로 정의된 반도체 기판의 필드영역에 소자 격리막을 형성하는 단계와, 상기 소자 격리막의 일측과 인접한 반도체 기판에 복수개의 트랜치를 형성하는 단계와, 상기 트랜치가 형성되지 않은 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계와, 상기 트랜치가 형성된 부분의 반도체 기판에 ESD 이온을 주입하는 단계와, 상기 트랜치가 형성되지 않는 게이트 전극의 일측에 소오스 영역과 트랜치가 형성된 게이트 전극 타측에 드레인 영역을 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막을 형성하고 상기 드레인 영역의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자 및 그 제조방법을 상세히 설명하면 다음과 같다.

도 3a는 본 발명에 의한 ESD 트랜지스터를 나타낸 레이아웃도이고, 도 3b는 도 3의 Ⅱ-Ⅱ선에 따른 ESD 트랜지스터의 구조단면도이다.

도 3a 및 도 3b에 도시한 바와 같이, 활성영역과 필드영역으로 정의된 반도체 기판(21)의 필드영역에 STI(Shallow Trench Isolation)구조를 갖는 소자 격리막(23a)이 형성되어 있고, 상기 반도체 기판(21)의 활성영역에 게이트 절연막(24)을 개재하여 형성되는 게이트 전극(25a)이 형성되어 있다.

이어, 상기 게이트 전극(25a) 일측의 반도체 기판(21) 표면내에 형성되는 소오스 영역(28)이 형성되어 있고, 상기 게이트 전극(25a) 타측의 반도체 기판(21) 표면내에 요철(凹凸)형태로 드레인 영역(29)이 형성되어 있다.

그리고 상기 게이트 전극(25a)과 일정거리(2㎛ 이하)만큼 이격되고 상기 드레인 영역(29)이 형성된 반도체 기판(21)의 표면이 소정부분 노출되도록 콘택홀(31)을 갖고 반도체 기판(21)의 전면에 층간 절연막(30)이 형성되어 있다.

한편, 상기 게이트 전극(25a)과 소오스 영역(28) 및 드레인 영역(29)이 형성된 반도체 기판(21)의 표면에 살리사이드막(도면에는 도시되지 않음)이 형성될 수 있다.

도 4a 내지 도 4g는 본 발명에 의한 ESD 트랜지스터의 제조방법을 나타낸 공정단면도이다.

도 4a에 도시한 바와 같이, 활성영역과 필드영역으로 정의된 반도체 기판(21)의 활성영역 일부와 필드영역을 선택적으로 제거하여 복수개의 트랜치(22)를 형성한다.

도 4b에 도시한 바와 같이, 상기 트랜치(22)를 포함한 반도체 기판(21)의 전면에 절연막(23)을 형성한 후, 상기 절연막(23)이 트랜치(22)의 내부에만 남도록 전면에 에칙백 공정이나 CMP 공정을 소자 격리막(23a)을 형성한다.

여기서 상기 소자 격리막(23a)을 형성하기 위해 에치백 공정이나 CMP 공정시 활성영역에 형성된 트랜치(22)의 내부에도 절연막(23)이 잔류하게 된다.

도 4c에 도시한 바와 같이, 상기 반도체 기판(21)의 전면에 게이트 절연막(24) 및 게이트 전극용 폴리 실리콘(25)을 차례로 형성하고, 상기 폴리 실리콘(25)상에 제 1 포토레지스트(26)를 도포한 후, 노광 및 현상공정으로 상기 제 1 포토레지스트(26)를 패터닝하여 게이트 영역을 정의한다.

도 4d에 도시한 바와 같이, 상기 패터닝된 제 1 포토레지스트(26)를 마스크로 이용하여 상기 폴리 실리콘(25) 및 게이트 절연막(24)을 선택적으로 제거하여 게이트 전극(25a)을 형성한다.

도 4e에 도시한 바와 같이, 상기 제 1 포토레지스트(26)를 제거하고, 상기 반도체 기판(21)의 전면에 제 2 포토레지스트(27)를 도포한 후, 노광 및 현상공정으로 상기 제 2 포토레지스트(27)를 상기 활성영역의 트랜치(22) 내부에 형성된 절연막(23)이 노출되도록 패터닝한다.

이어, 상기 패터닝된 제 2 포토레지스트(27)를 마스크로 이용하여 상기 노출된 절연막(23)을 제거하고, 계속해서 상기 절연막(23)이 제거된 부분에 ESD 이온을 주입한다.

여기서 상기 ESD 이온은 상기 반도체 기판(21)의 필드영역과 활성영역의 일부에 트랜치(22)를 형성한 후에 주입할 수도 있다.

도 4f에 도시한 바와 같이, 상기 제 2 포토레지스트(27)를 제거하고, 상기 게이트 전극(25a)을 마스크로 이용하여 반도체 기판(21)의 전면에 소오스/드레인용 불순물 이온을 주입하여 상기 게이트 전극(25a) 양측의 반도체 기판(21) 표면내에 소오스 영역(28)과 드레인 영역(29)을 형성한다.

여기서 상기 드레인 영역(29)이 형성된 반도체 기판(21)의 표면에 복수개의 트랜치가 형성되어 있다.

한편, ESD 트랜지스터에는 충분한 드레인 저항을 확보하기 위하여 살리사이드 보호 마스크(Salicide Protection Mask)(도면에는 도시하지 않음)를 이용하여 살리사이드막이 형성되지 않도록 하고, 나머지 부분의 트랜지스터(도면에는 도시하지 않음)에는 반도체 기판(21)의 전면에 티타늄(Ti)막이나 코발트(Co)막을 형성한 후, 전면에 열처리 공정을 실시하여 ESD 트랜지스터가 형성될 부분을 제외한 나머지 부분에 살리사이드막(도면에는 도시되지 않음)을 형성한다.

여기서 상기 소자 격리막(23a)과 활성영역 부분의 사이즈를 조절함으로써 살리사이드막을 형성할 때 살리사이드 보호 마스크를 사용하지 않고 ESD 트랜지스터의 게이트 전극(25a)과 소오스 영역(28) 및 드레인 영역(29)이 형성된 반도체 기판(21)의 표면에 살리사이드막을 형성할 수도 있다.

도 4g에 도시한 바와 같이, 상기 게이트 전극(25a)을 포함한 반도체 기판(21)의 전면에 층간 절연막(30)을 형성하고, 상기 드레인 영역(29)이 형성된 반도체 기판(21)의 표면이 소정부분 노출되도록 상기 층간 절연막(29)을 선택적으로 제거하여 콘택홀(31)을 형성한다.

여기서 상기 드레인 영역(29)이 형성된 반도체 기판(21)의 표면이 소정부분 노출되도록 형성되는 콘택홀(31)은 드레인 저항을 확보하기 위해 종래에는 게이트 전극(25a)과 2㎛이상 이격되게 형성해야 하지만, 본 발명에서는 드레인 영역(29)을 반도체 기판(21)의 표면에 복수개의 트랜치(22)를 형성하여 드레인 영역(29)을 요철(凹凸) 형태로 형성하기 때문에 게이트 전극(21)과 거리를 2㎛이하로 줄일 수 있다.

이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자 및 그 제조방법에 있어서 다음과 같은 효과가 있다.

즉, ESD 트랜지스터 형성시 드레인 영역에 요철(凹凸)을 형성함으로써 충분 한 드레인 저항을 확보하기 위해 종래와 같이 게이트 전극과 2㎛이상 이격되게 콘택영역을 형성할 필요가 없어 ESD 트랜지스터의 레이아웃을 줄일 수 있다.

Claims (5)

1. 활성영역과 필드영역으로 정의된 반도체 기판의 필드영역에 형성되는 소자 격리막과,

   상기 반도체 기판상에 게이트 절연막을 개재하여 형성되는 게이트 전극과,

   상기 게이트 전극 일측의 반도체 기판 표면내에 형성되는 소오스 영역과,

   상기 게이트 전극 타측의 반도체 기판 표면내에 요철형태로 형성되는 드레인 영역과,

   상기 게이트 전극과 일정거리만큼 이격되고 상기 드레인 영역이 형성된 반도체 기판의 표면이 소정부분 노출되도록 콘택홀을 갖으면서 반도체 기판의 전면에 형성되는 층간 절연막을 포함하여 구성됨을 특징으로 하는 반도체 소자.
2. 제 1 항에 있어서, 상기 콘택홀은 상기 게이트 전극과 2㎛이하로 이격되는 것을 특징으로 하는 반도체 소자.
3. 제 1 항에 있어서, 상기 드레인 영역이 형성된 반도체 기판의 표면에 소정깊이를 갖는 복수개의 트랜치가 형성됨을 특징으로 하는 반도체 소자.
4. 활성영역과 필드영역으로 정의된 반도체 기판의 필드영역에 소자 격리막을 형성하는 단계;

   상기 소자 격리막의 일측과 인접한 반도체 기판에 복수개의 트랜치를 형성하는 단계;

   상기 트랜치가 형성되지 않은 반도체 기판상에 게이트 절연막을 개재하여 게이트 전극을 형성하는 단계;

   상기 트랜치가 형성된 부분의 반도체 기판에 ESD 이온을 주입하는 단계;

   상기 트랜치가 형성되지 않는 게이트 전극의 일측에 소오스 영역과 트랜치가 형성된 게이트 전극 타측에 드레인 영역을 형성하는 단계;

   상기 반도체 기판의 전면에 층간 절연막을 형성하고 상기 드레인 영역의 표면이 소정부분 노출되도록 상기 층간 절연막을 선택적으로 제거하여 콘택홀을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
5. 제 4 항에 있어서, 상기 게이트 전극과 소오스 영역 및 드레인 영역이 형성된 반도체 기판의 표면에 살리사이드막을 형성하는 단계를 더 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.