KR100796515B1 - 반도체 소자 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자 형성방법에 있어서, 특히 반도체 소자 형성공정에서 ESD 패턴의 형성공정을 줄일 수 있는 반도체 소자 형성방법에 관한 것이다.
본 발명에 따른 반도체 소자 형성방법은, 실리콘 반도체 기판 상부에 산화막을 형성하고, 상기 산화막 상에 제1 포토레지스트 패턴을 형성하는 단계, 상기 제1 포토레지스트를 식각 마스크로 상기 산화막 및 상기 기판에 식각공정을 수행하여 트렌치를 형성하는 단계, 상기 트렌치를 형성한 후, 에싱 및 세정공정을 수행하여 제1 포토레지스트 패턴을 제거하는 단계, 상기 트렌치를 포함하는 상기 산화막 전면에 게이트 산화막 및 폴리 실리콘막을 순차적으로 형성하는 단계, 상기 형성된 폴리 실리콘막 상부 전면에 제2 포토레지스트 패턴을 형성하는 단계 및 상기 제2 포토레지스트 패턴을 식각 마스크로 상기 폴리 실리콘막에 에치백 공정을 수행하여 상기 산화막이 노출될 때까지 상기 제2 포토레지스트 패턴 및 상기 폴리 실리콘막을 선택적으로 제거하여 게이트 전극 및 ESD 패턴을 형성하는 단계를 포함하여 이루어진다.
에치 백, ESD
Description
도 1a 내지 도 1g은 종래 기술에 따른 ESD 보호회로를 포함하는 반도체 형성공정을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명에 따른 정전기 방전(ESD) 패턴 형성공정을 포함하는 반도체 소자형성 방법을 설명하기 위한 단면도.
*** 도면의 주요 부분에 대한 부호의 설명 ***
200a: 실리콘 기판 202a: 산화 막 패턴
207a: 게이트 산화막 패턴 208a: 게이트 전극
208b: 폴리 실리콘 라인
본 발명은 반도체 소자 형성방법에 관한 것으로, 특히, 반도체 소자 형성공정에서 ESD 패턴의 형성공정을 줄일 수 있는 반도체 소자 형성방법에 관한 것이다.
도 1a 내지 도 1g은 종래 기술에 따른 ESD 보호회로를 포함하는 반도체 형성공정을 설명하기 위한 단면도들이다.
먼저, 도 1a에 도시한 바와 같이, 페리(peri)영역과 코어(core)영역으로 정의된 반도체 실리콘 기판(21)의 페리영역에 산화막(22)과 질화막(23)을 차례로 형성하고, 질화막(23)상에 제1 포토레지스트를 도포한 후, 노광 및 현상공정으로 패터닝하여 제1 포토레지스트 패턴(24)을 형성한다. 여기서, 코어영역은 도시하지 않았다.
이 후, 도 1b에 도시한 바와 같이, 상기 제1 포토레지스트 패턴(24)을 마스크로 이용하여 질화막(23)과 산화막(22)을 선택적으로 패터닝하여 질화막 패턴(23a)과 산화막 패턴(22a)을 형성한다.
또한, 도 1c에 도시한 바와 같이, 제1 포토레지스트(24)를 에싱 및 세정공정을 수행하여 제거하고, 질화막 패턴(23a) 및 산화막 패턴(22a)을 마스크로 이용하여 반도체 실리콘 기판(21)을 선택적으로 식각하여 소정깊이를 갖는 제1 트렌치(25a) 및 제2 트렌치(25b)를 형성한다.
여기서, 제1 트렌치(25a) 및 제2 트랜치(25b)를 형성할 때 도면에 도시하지 않았지만 소자 격리를 위한 트렌치도 함께 형성하여 STI(Shallow Trench Isolation)을 형성할 수 있다.
한편, 제1 포토레지스트 패턴(24)을 제거하지 않고, 제1 포토레지스트 패턴(24)을 식각마스크로 이용하여 반도체 실리콘 기판(21)을 선택적으로 제거하여 소정깊이를 갖는 제1 트렌치(25a) 및 제2 트렌치(25b)를 형성할 수 있다.
도 1d에 도시한 바와 같이, 질화막 패턴(23a)과 산화막 패턴(22a)을 제거하고, 제1 트렌치(25a) 및 제2 트랜치(25b)를 포함한 반도체 실리콘 기판(21)의 전면에 게이트 절연막(26) 및 게이트 전극용 폴리 실리콘 층(27)을 차례로 형성한다.
이어서, 폴리 실리콘층(27) 상에 제2 포토레지스트를 도포한 후, 노광 및 현상공정을 통해 제2 포토레지스트 패턴(28)을 형성하여 게이트 영역을 정의한다.
도 1e에 도시한 바와 같이, 패터닝된 상기 제2 포토레지스트 패턴(28)을 마스크로 이용하여 폴리 실리콘층(27) 및 게이트 절연막(26)을 선택적으로 식각하여 게이트 전극(27a)을 형성한다. 여기서, 게이트 전극(27a)은 제1 트렌치(25a) 및 제2 트렌치(25b) 사이의 반도체 실리콘 기판(21)상에 형성한다.
도 1f에 도시한 바와 같이, 제2 포토레지스트(28)를 에싱 및 세정공정을 수행하여 제거하고, 게이트 전극(27a)을 마스크로 이용하여 소오스 및 드레인용 불순물 이온을 주입하여 게이트 전극(27a) 양측의 반도체 실리콘 기판(21) 표면 내에 소오스 영역(29a)과 드레인 영역(29b)을 형성한다.
도 1g에서 도시한 바와 같이, 반도체 실리콘 기판(21)의 전면에 절연막(30)을 형성하고, 노광공정 및 식각공정으로 절연막(30)을 선택적으로 제거하여 게이트 전극(27a), 소오스 영역(29a) 및 드레인 영역(29b)의 표면이 소정부분 노출되도록 컨택 홀을 형성한다.
이어, 컨택 홀을 포함한 반도체 실리콘 기판(21) 전면에 알루미늄막(미도시)을 증착한 후 노광공정 및 식각공정을 통해 알루미늄막을 선택적으로 식각하여 게이트 전극(27a), 소오스 영역(29a) 및 드레인 영역(29b)에 전기적으로 연결하는 금속배선(31)을 형성한다.
여기서, 드레인 영역(29b)에 컨택되는 금속배선(31)은 ESD 펄스가 인가되는 입력단이고, 소오스 영역(29a)에 컨택되는 금속배선(31)은 접지단으로, 드레인에 ESD 펄스가 인가되면 소오스 쪽으로 빼주는 동작으로 ESD 보호용 트랜지스터로 작 동된다.
그러나, 이러한 ESD 보호회로를 갖는 반도체 형성공정은 적어도 2회의 패터닝(Patterning), 적어도 3회의 식각(Etch)공정, 적어도 1회의 프런스(Furance) 공정, 적어도 2회의 세정(Clean)공정 및 적어도 6회의 메인(Main)공정 등으로 많은 공정으로 이루어져 반도체 생산성이 떨어지거나, 생산단가가 높아지는 문제점이 있다.
본 발명은 상술한 바와 같은 종래 기술의 문제점을 해결하기 위하여 제안된 것으로, 반도체 소자 형성공정에서 ESD 패턴 형성공정을 줄일 수 있는 반도체 소자 형성방법을 제공하는 데 목적이 있다.
상기한 목적을 달성하기 위한 본 발명의 일실시 예에 따른 반도체 소자 형성방법의 일 특징은, 실리콘 반도체 기판 상부에 산화막을 형성하고, 상기 산화막 상에 제1 포토레지스트 패턴을 형성하는 단계, 상기 제1 포토레지스트를 식각 마스크로 상기 산화막 및 상기 기판에 식각공정을 수행하여 트렌치를 형성하는 단계, 상기 트렌치를 형성한 후, 에싱 및 세정공정을 수행하여 제1 포토레지스트 패턴을 제거하는 단계, 상기 트렌치를 포함하는 상기 산화막 전면에 게이트 산화막 및 폴리 실리콘막을 순차적으로 형성하는 단계, 상기 형성된 폴리 실리콘막 상부 전면에 제2 포토레지스트 패턴을 형성하는 단계 및 상기 제2 포토레지스트 패턴을 식각 마스크로 상기 폴리 실리콘막에 에치백 공정을 수행하여 상기 산화막이 노출될 때까지 상기 제2 포토레지스트 패턴 및 상기 폴리 실리콘막을 선택적으로 제거하여 게이트 전극 및 ESD 패턴을 형성하는 단계를 포함하여 이루어지는 것이다.
보다 바람직하게, 상기 트렌치에 대해 이방성 건식식각을 수행하여 상기 트렌치를 라운딩 처리하는 단계를 더 포함한다.
보다 바람직하게, 상기 라운딩 처리된 트렌치의 깊이는 500~1000Å이다.
보다 바람직하게, 상기 폴리 실리콘막은 상기 에치백 공정을 수행하는 동안 상기 제2 포토레지스트 패턴 두께에 대해 식각선택비가 동일하게 수행될 수 있는 두께로 형성한다.
보다 바람직하게, 상기 트렌치에 대해 이방성 건식식각을 수행하여 상기 트렌치를 라운딩 처리하는 단계를 더 포함한다.
보다 바람직하게, 상기 라운딩 처리된 트렌치의 깊이는 500~1000Å이다.
보다 바람직하게, 상기 폴리 실리콘막은 상기 에치백 공정을 수행하는 동안 상기 제2 포토레지스트 패턴 두께에 대해 식각선택비가 동일하게 수행될 수 있는 두께로 형성한다.
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이하에서 첨부된 도면을 참조하여 본 발명에 따른 정전기 방전(ESD) 패턴 형성공정을 포함하는 반도체 소자형성방법에 대해서 상세히 설명한다.
도 2a 내지 도 2d는 본 발명에 따른 정전기 방전(ESD) 패턴 형성공정을 포함하는 반도체 소자형성 방법을 설명하기 위한 단면도들이다.
먼저, 도 2a를 살펴보면, 반도체 실리콘 기판(200) 상부에 소정의 두께 예컨대, 4000Å으로 산화막(202)을 형성하고, 형성된 산화막(202) 전면 상에 포토 레지스트 물질을 소정의 두께로 도포한 후 패터닝하여 제1 포토레지스트 패턴(204)을 형성한다.
그리고, 도 2b에서 도시된 바와 같이, 제1 포토레지스트 패턴(204)을 마스크(Mask)로 이용하는 식각공정을 수행하여 산화막(202) 및 반도체 실리콘 기판(200)을 선택적으로 식각하여 소정의 깊이 예컨대, 1~2㎛의 깊이를 갖는 트렌치(206)를 형성한다.
그리고, 도 2b에서 도시된 바와 같이, 제1 포토레지스트 패턴(204)을 마스크(Mask)로 이용하는 식각공정을 수행하여 산화막(202) 및 반도체 실리콘 기판(200)을 선택적으로 식각하여 소정의 깊이 예컨대, 1~2㎛의 깊이를 갖는 트렌치(206)를 형성한다.
이 후, 도 2c에 도시된 바와 같이, 에싱 및 세정공정을 통해 제1 포토레지스트 패턴(204)을 제거하고, 반도체 실리콘 기판(200a)에 형성된 트렌치(206)의 (A) 부분을 건식식각의 이방성 건식식각을 수행하여 예컨대, 500~1000Å까지 라운드 식각(Round Etch)한 후 트렌치(206)를 포함하는 산화막 패턴(202a) 전면에 소정의 두께 예컨대, 200Å로 게이트 산화막(207)을 도포하며, 도포된 게이트 산화막(207) 전면 상에 소정의 두께로 폴리 실리콘막(208)을 형성한다.
그런 다음, 도 2d에 도시된 바와 같이, 상기 폴리 실리콘막(208) 상부에 포토 레지스트 물질을 소정의 두께로 도포한 후 패터닝하여 제2 포토레지스트 패턴(210)을 형성한다.
그리고, 도 2e에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(210)을 마스크로 이용하는 식각공정 예컨대, 에치 백(Etch back) 공정을 수행하여 제2 포토레지스트 패턴(210) 및 폴리 실리콘막(208)을 선택적으로 동시에 식각함으로써, 게이트 전극(208a) 및 폴리 실리콘 라인(208b)으로 이루어진 ESD 패턴을 형성한다.
그리고, 도 2e에 도시된 바와 같이, 상기 제2 포토레지스트 패턴(210)을 마스크로 이용하는 식각공정 예컨대, 에치 백(Etch back) 공정을 수행하여 제2 포토레지스트 패턴(210) 및 폴리 실리콘막(208)을 선택적으로 동시에 식각함으로써, 게이트 전극(208a) 및 폴리 실리콘 라인(208b)으로 이루어진 ESD 패턴을 형성한다.
여기서, 에치 백 공정은 폴리 실리콘막(208)의 마스크로 이용되는 제2 포토레지스트 패턴(210)을 이용하여 게이트 전극(208a)을 형성시키고, 폴리 실리콘막(208)을 선택적으로 식각하여 실리콘 기판(200a)에 폴리 실리콘 라인(208b)으로 이루어진 ESD 패턴을 형성시킨다. 즉, 에치백 공정을 수행하여 게이트 전극(208a) 및 폴리 실리콘 라인(208b)으로 이루어진 ESD 패턴을 동시에 형성할 수 있다.
또한, 게이트 산화막(207)은 에치 백 공정에 의해 게이트 산화막 패턴(207a)으로 형성된다.
폴리 실리콘막(208)의 두께는 에치 백 공정 시간 동안 제거되는 제2 포토레지스트 패턴(210)의 두께에 대해 식각 선택비가 동일하게 수행될 수 있도록 소정의 두께로 형성될 수 있다.
따라서, 에치 백 공정을 수행하여 마스크로 이용되는 제2 포토레지스트 패턴(210)과 폴리 실리콘막(208)의 일부를 선택적으로 동시에 제거함으로써, 반도체 생산 공정이 단축되어 반도체 생산성을 높일 수 있으며, 생산 단가를 낮출 수 있다.
이 후, 공지의 후공정을 진행하는데, 도면에는 도시되지 않았지만 게이트 전극(208a)을 마스크로 이용하여 소오스 및 드레인용 불순물 이온을 주입하여 게이트 전극(208a) 양측의 반도체 실리콘 기판(200a)의 표면 내에 소오스 영역과 드레인 영역을 형성한다.
반도체 실리콘 기판(200a)의 전면 상에 절연막을 형성하고, 노광 및 식각공정을 통해 절연막을 선택적으로 제거하여 게이트 전극(208a), 소오스 영역 및 드레인 영역의 소정의 부분 노출되도록 컨택 홀을 형성한다.
이어, 컨택 홀을 포함한 반도체 기판(200a) 전면 상에 알루미늄을 증착한 후 노광공정 및 식각공정으로 알루미늄을 선택적으로 식각하여 게이트 전극(208a), 소오스 영역 및 드레인 영역에 전기적으로 연결하는 금속배선을 형성한다.
여기서, 드레인 영역에 컨택되는 금속배선은 ESD 펄스가 인가되는 입력단이고, 소오스 영역에 컨택되는 금속배선은 접지단이다.
이상과 같이 본 발명은 비록 한정된 실시 예와 도면에 의해 설명되었으나, 본 발명은 상기의 실시 예에 한정되는 것이 아니며, 본 발명이 속하는 분야에서 통 상의 지식을 가진 자라면, 이러한 기재로부터 다양한 수정 및 변형이 가능하다.
그러므로, 본 발명의 범위는 설명된 실시 예에 국한되어 정해져서는 아니되며, 후술하는 특허청구범위뿐만 아니라 이 특허 청구범위와 균등한 것들에 의해 정해져야 한다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자 형성방법에서 게이트 전극을 형성시키기 위하여 에치 백 공정을 수행하여 포토 레지스트 패턴과 폴리 실리콘막을 선택적으로 식각하여 동시에 게이트 전극 및 ESD 패턴이 형성되도록 반도체 소자 형성공정을 단축하여 반도체 생산성을 높일 수 있을 뿐만 아니라, 생산단가를 낮출 수 있는 효과가 있다.
Claims (4)
- 실리콘 반도체 기판 상부에 산화막을 형성하고, 상기 산화막 상에 제1 포토레지스트 패턴을 형성하는 단계;상기 제1 포토레지스트 패턴을 식각 마스크로 상기 산화막 및 상기 기판에 식각공정을 수행하여 트렌치를 형성하는 단계;상기 트렌치를 형성한 후, 에싱 및 세정공정을 수행하여 상기 제1 포토레지스트 패턴을 제거하는 단계;상기 트렌치를 포함하는 상기 산화막 전면에 게이트 산화막 및 폴리 실리콘막을 순차적으로 형성하는 단계;상기 형성된 폴리 실리콘막 상부 전면에 제2 포토레지스트 패턴을 형성하는 단계; 및상기 제2 포토레지스트 패턴을 식각 마스크로 상기 폴리 실리콘막에 에치백 공정을 수행하여 상기 산화막이 노출될 때까지 상기 제2 포토레지스트 패턴 및 상기 폴리 실리콘막을 선택적으로 제거하여 게이트 전극 및 ESD 패턴을 형성하는 단계를 포함하여 이루어지는 반도체 소자 형성방법.
- 제 1 항에 있어서,상기 트렌치에 대해 이방성 건식식각을 수행하여 상기 트렌치를 라운딩 처리하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
- 제 2 항에 있어서,상기 라운딩 처리된 트렌치의 깊이는 500~1000Å인 것을 특징으로 하는 반도체 소자 형성방법.
- 제 1 항에 있어서,상기 폴리 실리콘막은 상기 에치백 공정을 수행하는 동안 상기 제2 포토레지스트 패턴 두께에 대해 식각선택비가 동일하게 수행될 수 있는 두께로 형성하는 것을 특징으로 하는 반도체 소자 형성방법.
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| KR1020060085473A KR100796515B1 (ko) | 2006-09-06 | 2006-09-06 | 반도체 소자 형성방법 |
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ID=39218718
Family Applications (1)
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| KR1020060085473A KR100796515B1 (ko) | 2006-09-06 | 2006-09-06 | 반도체 소자 형성방법 |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104465349A (zh) * | 2014-11-19 | 2015-03-25 | 上海华虹宏力半导体制造有限公司 | 沟槽栅半导体器件的制造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990033160A (ko) * | 1997-10-23 | 1999-05-15 | 김영환 | 반도체 소자의 트랜지스터 제조 방법 |
| KR20050101993A (ko) * | 2004-04-20 | 2005-10-25 | 주식회사 하이닉스반도체 | Ｄｒａｍ 소자의 제조 방법 |
-
2006
- 2006-09-06 KR KR1020060085473A patent/KR100796515B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR19990033160A (ko) * | 1997-10-23 | 1999-05-15 | 김영환 | 반도체 소자의 트랜지스터 제조 방법 |
| KR20050101993A (ko) * | 2004-04-20 | 2005-10-25 | 주식회사 하이닉스반도체 | Ｄｒａｍ 소자의 제조 방법 |
Non-Patent Citations (2)
| Title |
|---|
| 공개 10-1999-33160 |
| 공개 10-2005-101993 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104465349A (zh) * | 2014-11-19 | 2015-03-25 | 上海华虹宏力半导体制造有限公司 | 沟槽栅半导体器件的制造方法 |
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