KR20010017213A - 반도체 소자 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자 형성방법에 관한 것으로 특히, CMOS 트랜지스터 구조의 반도체 소자 형성방법에 관한 것이다.
본 발명은 반도체 소자의 CMOS 트랜지스터 형성 공정에서 콘택 홀의 과다 식각 및 장벽 금속층과 실리콘 기판과의 반응으로 발생되는 TiSix막에 의한 접합부의 누설 전류 증가를 방지하고, PN 접합부의 접합 특성을 개선 시킬수 있도록 서로 다른 불순물이 주입된 두 웰 영역 중에 하나의 웰 영역에 콘택 임플런트 공정을 실시하여 접합 특성을 향상시키고자 한다.
Description
본 발명은 반도체 소자 형성방법에 관한 것으로 특히, CMOS 트랜지스터 구조의 반도체 소자 형성방법에 관한 것이다.
종래 반도체 소자의 트랜지스터 형성방법을 도 1a 내지 도 1c를 참조하여 설명하면 다음과 같다.
도 1a를 참조하면, 반도체 기판(11) 상에 LOCOS(Local Oxidation of Silicon) 또는 트렌치 (Trench)공정으로 소자 분리막(12)을 형성한 후 이온 주입 마스크를 이용한 불순물 이온 주입 공정으로 n-웰(Well)영역(Ⅰ) 및 p-웰 영역(Ⅱ)을 형성한다. 그후 PMOS 및 NMOS 트랜지스터가 형성될 선택된 영역 각각에 게이트 산화막(13), 폴리실리콘막(14), 게이트 금속층(15) 및 하드 마스크(Hard mask;16)를 형성한 후 패터닝 하여 게이트 전극을 형성한다.
도 1b를 참조하면, 마스크를 이용하여 LDD(Lightly Doped Drain)용 저농도 N형 및 P형 불순물을 주입하여 저농도 불순물 영역(17)을 형성 한 후 게이트 전극 측부에 스페이서(18)를 형성한다. 그후 고농도 N형 및 P형 불순물을 주입하여 소오스 및 드레인인 접합부(19)를 형성한다. 이때 n-웰(Well)영역(Ⅰ)에는 N 형 불순물을 주입하고, p-웰 영역(Ⅱ)에는 P형 불순물을 주입한다. 그 다음 전체 구조 상부에 층간 절연막(20)을 형성한 후 감광막을 이용한 식각공정으로 n-웰(Well)영역(Ⅰ) 및 p-웰 영역(Ⅱ) 각각에 형성된 고농도 불순물 영역인 접합부(19)가 노출되도록 콘택 홀을 형성한다.
도 1c를 참조하면, 전체 구조 상부면에 장벽 금속층인 Ti막(21) 및 TiN막(22)을 순차적으로 형성한 후 열처리 공정을 실시한다. 이때 콘택 홀에 의해 노출된 접합부(19)와 장벽층인 Ti막(21)과 반응하여 TiSix막(23)이 형성된다. 그 후 전체 상부면에 Al 또는 W 으로 이루어진 금속층(24)을 도포한다.
이때, 기가(Giga)급의 고집적 반조체 소자의 얕은 접합구조에서 하부 반도체 기판이 노출 되도록 콘택 홀을 형성할 경우 하부 반도체 기판이 과다 식각되어 접합 누설 전류가 증가한다. 또한, n-웰(Well)영역(Ⅰ) 및 p-웰 영역(Ⅱ)과의 식각비가 서로 다르므로 과다 식각은 피할 수 없고, 콘택 홀을 매립하는 장벽 금속층(Ti막(21) 및 TiN막(22))과 기판과의 반응으로 인한 TiSix막(23)의 역량이 증가되어 오믹(Ohmic) 콘택 형성에 문제점이 발생된다.
따라서, 본 발명은 반도체 소자의 CMOS 트랜지스터 형성 공정에서 콘택 홀의 과다 식각 및 장벽 금속층과 실리콘 기판과의 반응으로 발생되는 TiSix막에 의한 접합부의 누설 전류 증가를 방지하여 PN 접합부의 접합 특성을 개선 시킬수 있는 반도체 소자 형성방법을 제공하는데 그 목적이 있다.
상기한 목적을 달성하기 위한 본 발명은 반도체 기판 상에 소자 분리막을 형성한 후 상기 소자 분리막으로 분리되며 서로 다른 불순물이 주입된 제 1 및 2 웰 영역을 형성하는 단계와, 상기 제 1 및 2 웰 영역 각각에 게이트 전극을 형성한 후 제 1 및 2 웰 영역에 서로 다른 저농도 불순물 이온 주입공정을 실시하는 단계와, 상기 게이트 전극 측부에 스페이서를 형성한 후 상기 제 1 및 2 웰 영역에 서로 다른 고농도 불순물 이온 주입공정을 실시하여 소오스 및 드레인 접합부를 형성하는 단계와, 전체 상부면에 층간 절연막을 형성한 후 상기 접합부가 노출 되도록 콘택 홀을 형성하는 단계와, 제 1 웰 영역 전체 상부면에 감광막을 도포한 후 상기 제 2 웰 영역에 노출된 접합부에 주입된 동일한 불순물 이온으로 콘택 임플런트 공정을 실시하는 단계와, 상기 감광막을 제거한 후 콘택 홀 매립 공정을 실시하는 단계를 포함하는 것을 특징으로 한다.
도 1a 내지 도 1c는 종래 반도체 소자 형성방법을 설명하기 위한 소자의 단면도.
도 2a 및 도 2b는 본 발명에 따른 반도체 소자 형성방법의 제 1 실시예를 설명하기 위한 소자의 단면도.
도 3a 및 도 3b는 본 발명에 따른 반도체 소자 형성방법의 제 2 실시예를 설명하기 위한 소자의 단면도.
〈도면의 주요 부분에 대한 부호 설명〉
11 : 반도체기판 12 : 소자 분리막
13 : 게이트 산화막 14 : 폴리실리콘막
15 : 게이트 금속층 16 : 하드 마스크
17 : 저농도 불순물 영역 18 : 스페이서
19 : 접합부 20 : 층간절연막
21 : Ti막 22 : TiN막
23 : TiSix막 24 : 금속층
30 : 감광막
이하, 첨부한 도면을 참조하여 본 발명에 따른 반도체 소자의 트랜지스터 형성방법을 상세히 설명하면 다음과 같다.
도 2a 및 도 2b는 본 발명에 따른 제 1 실시예를 설명하기 위한 소자의 단면도이다.
도 2a를 참조하면, 종래 반도체 소자의 트랜지스터 형성방법에서 도 1a 및 도 1b의 과정을 거친 후 콘택 홀이 형성되어 있는 N-웰(Well)영역(Ⅰ) 전체 상부면에 감광막(30)을 형성한다.
그후 P-웰 영역(Ⅱ)에 노출된 접합부(19)에 P형 불순물 이온으로 콘택 임플런트(Contact Implant) 공정을 실시하여 접합부(19)에 고농도 불순물 영역을 증가(A) 시킨다. 이때, 콘택 임플런트 공정에서 주입되는 불순물은 p-웰 영역(Ⅱ)의 접합부(19)에 주입되었던 불순물과 동일한 원소로 이루어진다.
도 2b를 참조하면, 전체 구조 상부면에 장벽 금속층인 Ti막(21) 및 TiN막(22)을 순차적으로 형성한 후 열처리 공정을 실시한다. 이때 콘택 홀에 의해 노출된 고농도 불순물 영역(19)과 장벽층인 Ti막(21)과 반응하여 TiSix막(23)이 형성된다. 그 후 전체 상부면에 Al 또는 W 으로 이루어진 금속층(24)을 도포한다.
도 3a 및 도 3b은 본 발명에 따른 제 2 실시예를 설명하면 다음과 같다.
도 3a를 참조하면, 반도체 기판(11) 소자 분리막(12)을 형성한 후 이온 주입 마스크를 이용한 불순물 이온 주입 공정으로 n-웰(Well)영역(Ⅰ) 및 p-웰 영역(Ⅱ)을 형성한다. 그후 PMOS 및 NMOS 트랜지스터가 형성될 선택된 영역 각각에 게이트 산화막(13), 폴리실리콘막(14), 게이트 금속층(15) 및 하드 마스크(Hard mask;16)를 형성한 후 패터닝 하여 게이트 전극을 형성한다.
그후, 마스크를 이용하여 LDD(Lightly Doped Drain)용 저농도 N형 및 P형 불순물을 주입하여 저농도 불순물 영역(17)을 형성 한 후 게이트 전극 측부에 스페이서(18)를 형성한다. 그 다음 고농도 N형 및 P형 불순물을 주입하여 소오스 및 드레인인 접합부(19)를 형성한다.
그 다음 전체 구조 상부에 층간 절연막(20)을 형성한 후 감광막을 이용한 식각공정으로 n-웰(Well)영역(Ⅰ) 및 p-웰 영역(Ⅱ) 각각에 형성된 고농도 불순물 영역인 접합부(19)와 게이트 전극의 폴리실리콘막(14)이 노출되도록 콘택 홀을 형성한다.
그 후, 콘택 홀이 형성되어 있는 N-웰 영역(Ⅰ)의 전체 구조 상부면에 감광막(30)을 도포한 후 P-웰 영역(Ⅱ)에 노출된 접합부(19)에 P형 불순물 이온으로 콘택 임플런트(Contact Implant) 공정을 실시하여 접합부(19)에 고농도 불순물 영역을 증가(A) 시킨다. 이때, 콘택 임플런트 공정에서 주입되는 불순물은 p-웰 영역(Ⅱ)의 접합부(19)에 주입되었던 불순물과 동일한 원소로 이루어진다.
도 3b는 상기 감광막 패턴을 제거한 후 전체 구조 상부면에 장벽 금속층인 Ti막(21) 및 TiN막(22)을 순차적으로 형성한 다음 열처리 공정을 실시한다. 그 후 전체 상부면에 Al 또는 W 으로 이루어진 금속층(24)을 도포한다.
도 3a에서 N-웰 영역(Ⅰ)에 형성된 콘택 홀을 폴리실리콘으로 매립한 후 감광막(30)을 형성하여 추후 공정을 실시할 수 있다.
상술한 바와같이 본 발명은 기가(Giga) 이상의 고집적 반도체 메모리 소자의 얕은 접합 구조에서 발생되는 과도한 식각 문제와 접합 누설 전류의 증가 및 접합 손실의 문제점을 해결할 수 있다.
고농도 불순물 이온 주입공정에서 불순물 농도를 높게 할 경우 측면 확산 (Lateral Diffusion)의 영향으로 채널 영역이 취약해지는 문제가 있으나 본 발명에서는 콘택 홀 이온 주입 위치가 게이트 전극과 상대적으로 떨어져 있기 때문에 측면 확산의 영향이 적고 접합 깊이를 깊게 할수 있는 효과가 있다.
또한, 추가 불순물 이온 주입으로 콘택 영역의 접촉 저항을 줄일 수 있으므로 반도체 소자의 신뢰성이 증가된다.
Claims (1)
- 반도체 기판 상에 소자 분리막을 형성한 후 상기 소자 분리막으로 분리되며 서로 다른 불순물이 주입된 제 1 및 2 웰 영역을 형성하는 단계와,상기 제 1 및 2 웰 영역 각각에 게이트 전극을 형성한 후 제 1 및 2 웰 영역에 서로 다른 저농도 불순물 이온 주입공정을 실시하는 단계와,상기 게이트 전극 측부에 스페이서를 형성한 후 상기 제 1 및 2 웰 영역에 서로 다른 고농도 불순물 이온 주입공정을 실시하여 소오스 및 드레인 접합부를 형성하는 단계와,전체 상부면에 층간 절연막을 형성한 후 상기 접합부가 노출 되도록 콘택 홀을 형성하는 단계와,제 1 웰 영역 전체 상부면에 감광막을 도포한 후 상기 제 2 웰 영역에 노출된 접합부에 주입된 동일한 불순물 이온으로 콘택 임플런트 공정을 실시하는 단계와,상기 감광막을 제거한 후 콘택 홀 매립 공정을 실시하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 형성방법.
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100454073B1 (ko) * | 2001-12-24 | 2004-10-26 | 동부전자 주식회사 | 에스램 셀의 제조방법 |
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1999
- 1999-08-09 KR KR1019990032600A patent/KR20010017213A/ko not_active Application Discontinuation
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