KR100454073B1 - 에스램 셀의 제조방법 - Google Patents
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Abstract
본 발명은 에스램 셀의 제조방법을 개시한다. 개시된 본 발명에 의한 에스램 셀의 제조방법은, 2개의 억세스 소자, 2개의 풀다운 소자 및 2개의 풀업 소자로 구성되는 에스램 셀의 제조방법에 있어서, 반도체 기판 상에 억세스 소자 및 풀다운 소자로서 양측벽에 스페이서를 구비한 게이트와 상기 게이트 양측의 LDD 영역을 구비한 소오스/드레인 영역으로 구성되는 모스 트랜지스터들을 형성하는 단계; 상기 모스 트랜지스터들을 포함한 반도체 기판의 전면 상에 절연막을 두껍게 증착하는 단계; 상기 절연막을 화학기계적연마(CMP)하여 평탄화시키는 단계; 상기 기판 결과물 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 다결정 실리콘막을 증착하는 단계; 상기 다결정 실리콘막을 재결정화시키는 단계; 상기 재결정화된 다결정 실리콘막 상에 모스 트랜지스터들의 게이트 상부를 가리는 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴으로 가려지지 않은 재결정화된 다결정 실리콘막 부분에 P형 불순물을 고농도로 이온주입하는 것에 의해 P+ 접합영역을 형성하여 풀업 소자로서 P채널 박막트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 한다. 본 발명에 따르면, 에스램 셀의 풀업 소자로서 PMOS 트랜지스터 대신에 P채널 박막트랜지스터를 사용함으로써 에스램 셀의 면적을 절반(50%)으로 줄일 수 있다.
Description
본 발명은 에스램(SRAM) 셀(Cell) 제조방법에 관한 것으로, 특히 에스램 셀의 풀업 소자로 P채널 박막트랜지스터(TFT)를 사용함으로써 에스램 셀의 면적을 줄인 에스램 셀 제조방법에 관한 것이다.
반도체 메모리 소자인 에스램(SRAM; Static Random Access Memory)은 래치(latch) 방식을 도입하여 회로적으로 항상 데이타를 저장할 수 있도록 만들어진 랜덤 액세스 메모리의 하나이다.
에스램(SRAM)은 빠른 스피드와 저전력 소모 및 단순작동으로 구동되는 소자로서 매우 각광받는 메모리 소자이다. 또한 DRAM과는 달리 주기적으로 저장된 정보를 리프레시할 필요가 없을 뿐만 아니라 설계가 용이한 장점을 갖는다.
SRAM 셀은 2개의 풀다운(pull-down) 소자와, 2개의 억세스(access) 소자 및 2개의 풀업(pull-up)소자로 구성되고, 풀업 소자의 구성에 따라 완전 CMOS형과, 고부하저항(HLR; High Load Resistor)형 및 박막트랜지스터(TFT; Thin Film Transistor)형의 3가지 구조로 분류된다.
완전 CMOS형은 P채널 벌크 모스펫(P-channel bulk MOSFET)이 풀업 소자로 사용되고, HLR형은 높은 저항값을 갖는 폴리실리콘층이 풀업소자로 사용되며, TFT형은 P채널 폴리실리콘 TFT가 풀업 소자로 사용된다.
여기서, TFT형 에스램(SRAM) 소자는 셀 크기를 현저하게 줄일 수 있기 때문에, 기억소자 전용으로 사용되는 반도체 기억장치에 적용하기에 용이하다. 즉, TFT형은 적층된 소자의 절연기판 상에 형성하기 때문에 고집적화에 용이하다.
도 1은 종래 기술에 따른 완전 CMOS형 에스램 셀의 회로도이다.
도시된 바와 같이, 종래의 에스램 셀은 워드 라인(WL)이 '하이'로 액티브되었을 때 비트 라인(BL)과 비트 라인바(/BL)를 메모리셀 제1 및 제2 노드(Nd1 및 Nd2)와 연결시켜 주는 제1 및 제2 N모스 트랜지스터(Q1)(Q2)와, 전원전위(Vcc) 및 노드(Nd1) 사이에 접속된 제1 P모스 트랜지스터(Q5)와, 상기 제1 노드(Nd1)와 기저전위(vss) 사이에 접속된 제3 N모스 트랜지스터(Q3)를 포함한다. 여기서, 상기 제1 P모스 트랜지스터(Q5)와 제3 N모스 트랜지스터(Q3)는 노드(Nd2)의 신호에 의해 각각 제어되어 전원전위(Vcc) 또는 기저전위(Vss)를 상기 제1 노드(Nd1)로 공급한다.
또한, 에스램 셀은 전원전위(Vcc) 및 제2 노드(Nd2) 사이에 접속된 제2 P모스 트랜지스터(Q6)와, 상기 제2 노드(Nd2)와 기저전위(vss) 사이에 접속된 제4 N모스 트랜지스터(Q4)를 포함한다. 상기 제2 P모스 트랜지스터(Q6)와 제4 N모스 트랜지스터(Q4)는 상기 제1 노드(Nd1)의 신호에 의해 각각 제어되어 전원전위(Vcc) 또는 기저전위(Vss)를 상기 제2 노드(Nd2)로 공급한다.
억세스 소자에 해당하는 제1 N모스 트랜지스터(Q1)와 풀다운 소자인 제3 N모스 트랜지스터(Q3) 및 풀업 소자인 제1 P모스 트랜지스터(Q5)가 만나는 곳이 데이타를 저장하는 제1 노드(Nd1)이며, 또 하나의 다른 억세스 소자인 제2 N모스 트랜지스터(Q2)와 다른 풀다운 소자인 제4 N모스 트랜지스터(Q4) 및 다른 풀업 소자인 제2 P모스 트랜지스터(Q6)가 동일한 형태로 맞물려 있다.
그런데, 상기한 완전 CMOS형 에스램 셀은 전술한 바와 같이 하나의 셀 안에 N모스 트랜지스터(Q1-Q4)와 P모스 트랜지스터(Q5,Q6)가 공존하게 되는데, N모스 트랜지스터와 P모스 트랜지스터가 가까이 위치하게 되면 래치-업(Latch-up)이라는 현상이 발생할 가능성이 있다. 참고로, 상기 래치-업 현상은 CMOS를 사용하는 반도체에서 전원전압(Vcc) 공급선과 접지(Vss)선 사이에 과다한 전류가 흐르는 현상을 말한다.
이러한 래치-업 현상을 방지하기 위하여 종래에는 웰(well) 내에서 흐르는 전하를 적절히 밖으로 뽑아내는 웰 픽업(well pick-up)을 만들어 주었다.
그러나, 종래에는 에스램 셀에서 하나의 셀 안에 웰 픽업(well pick-up)을 만들어 줌에 따라 셀(cell) 면적을 증가시키게 된다. 이로 인해, 고집적화에 따른 셀 크기의 감소에 의해 캐패시터 용량을 확보하는데 어려움이 있고, 그 결과로서, 소프트 에러 면역성(soft error immunity)이 저하된다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 안출된 것으로서, 에스램 셀의 풀업 소자로 P채널 TFT를 사용함으로써 에스램 셀의 면적을 줄인 에스램 셀의 제조방법을 제공함에 그 목적이 있다.
도 1은 종래 기술에 따른 완전 CMOS형 에스램 셀의 회로도.
도 2a 내지 도 2h는 본 발명에 의한 P채널 박막트랜지스터형 에스램 셀의 제조방법을 설명하기 위한 공정별 단면도.
(도면의 주요 부분에 대한 부호의 설명)
1 : 반도체 기판 2 : 게이트 산화막
3 : 게이트
4 : LDD(Lightly Doped Drain) 영역 5 : 스페이서
6 : 소오스/드레인 영역 7 : 절연막
8 : P채널 박막트랜지스터의 게이트 절연막 9 : 다결정 실리콘막
9a : P+ 접합영역 10 : 마스크 패턴
상기 목적을 달성하기 위하여, 본 발명에 의한 에스램 셀의 제조방법은, 2개의 억세스 소자, 2개의 풀다운 소자 및 2개의 풀업 소자로 구성되는 에스램 셀의 제조방법에 있어서, 반도체 기판 상에 억세스 소자 및 풀다운 소자로서 양측벽에 스페이서를 구비한 게이트와 상기 게이트 양측의 LDD 영역을 구비한 소오스/드레인 영역으로 구성되는 모스 트랜지스터들을 형성하는 단계; 상기 모스 트랜지스터들을 포함한 반도체 기판의 전면 상에 절연막을 두껍게 증착하는 단계; 상기 절연막을 화학기계적연마(CMP)하여 평탄화시키는 단계; 상기 기판 결과물 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에 다결정 실리콘막을 증착하는 단계; 상기 다결정 실리콘막을 재결정화시키는 단계; 상기 재결정화된 다결정 실리콘막 상에 모스 트랜지스터들의 게이트 상부를 가리는 마스크 패턴을 형성하는 단계; 및 상기 마스크 패턴으로 가려지지 않은 재결정화된 다결정 실리콘막 부분에 P형 불순물을 고농도로 이온주입하는 것에 의해 P+ 접합영역을 형성하여 풀업 소자로서 P채널 TFT를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 결정화는 히트 사이클(heat cycle)로 진행하는 것을 특징으로 한다.
상기 결정화는 레이저(Laser) 조사로 진행하는 것을 특징으로 한다.
상기 P형 불순물을 고농도로 이온주입한 후, 어닐링 공정을 추가로 실시하는 것을 특징으로 한다.(실시예)
이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.
도 2a 및 도 2h는 본 발명에 의한 P채널 TFT형 에스램 셀의 제조방법을 설명하기 위한 단면도이다.
도 2a를 참조하면, 소자분리막과 웰(Well)이 형성된 반도체 기판(1) 상에 공지의 방법으로 게이트 산화막(2)을 구비한 게이트(3)를 형성한 후, 상기 게이트(3)의 양측벽에 스페이서(5)를 형성하고, 이어서, 게이트(3) 양측의 기판(1) 표면 내에 소오스/드레인 영역(6)을 형성하여 모스 트랜지스터들로 이루어진 억세스 소자 및 풀다운 소자를 형성한다.
보다 자세하게, 먼저 소자분리막이 형성된 반도체 기판(1) 내에 웰 형성을 위한 웰 이온주입과 필드 스탑(Field Stop) 이온주입 및 문턱전압(Vt)을 조절하기 위한 이온주입을 차례로 수행한 다음, 상기 결과물 상에 소정 두께의 게이트 산화막(2)을 형성한다.
그 다음, 상기 게이트 산화막(2) 상에 폴리실리콘층 및 하드마스크층을 차례로 형성한 후, 상기 하드마스크층을 게이트 전극의 형태로 패터닝하고, 이어서, 패터닝된 하드마스크층의 형태로 폴리실리콘층 및 게이트 산화막(2)을 패터닝하여 게이트(3)를 형성한다.
그후, 식각 공정시 손상(damage)된 부위를 보상하기 위해 산화를 진행한 다음 LDD(Lightly Doped Drain) 이온주입 공정을 진행하여 게이트(3) 양측의 기판 표면에 LDD 영역(4)을 형성한다.
다음으로, 게이트(3)를 포함한 기판 전면 상에 스페이서용 절연막을 증착하고, 이 절연막을 블랭킷 식각하여 게이트(3)의 양측벽에 스페이서(5)를 형성한다.
그후, 불순물 이온주입 공정을 진행하여 스페이서(5)를 포함한 게이트(3) 양측의 기판 표면에 소오스/드레인(6) 영역을 형성한다.
도 2b를 참조하면, 도 2a의 구조물 상에 절연막(7)을 두껍게 증착한 후, 화학기계적연마(CMP) 공정을 진행하여 그 표면을 평탄화시킨다. 이때, 화학기계적연마(CMP) 공정시 게이트(3)에 손상(damege)을 주지 않기 위해 상기 게이트(3)의 상부에 절연막(7)의 소정 두께를 남긴다.
도 2c를 참조하면, 상기 절연막(7)과 게이트(3)의 선택비가 높은 조건으로 에치백(Etch Back)을 실시하여 상기 게이트(3) 상의 절연막 부분을 제거한다. 그런다음, 공지의 방법에 따라 남겨진 절연막(7)을 패터닝한다.
도 2d를 참조하면, P채널 TFT형 풀업 소자를 형성하기 위해 도 2c의 구조물 위에 P채널 TFT의 게이트 절연막(8)을 증착한 후, 어닐링을 실시한다. 여기서, 상기 어닐링의 결과, 디펙트 큐어링(defect curing) 및 구조 자체에 대한 밀도가 증가됨으로써 막질이 개선된다.
도 2e를 참조하면, 도 2d의 구조물 위에 다결정 실리콘(Si)막(9)을 증착한 후, 히트 사이클(heat cycle) 또는 레이저(Laser) 조사 등의 방법을 통한 재결정화로 상기 다결정 실리콘막(9) 내의 그레인 사이즈(Grain size)를 증가시킨다.
도 2f를 참조하면, P채널 TFT의 소오스/드레인 접합영역를 형성하기 위해 게이트(3) 상부의 다결정 실리콘막 부분을 가리는 마스크 패턴(10)을 형성한다. 그런다음, 상기 기판 결과물 내에 P형 불순물을 고농도로 이온주입하여 상기 마스크 패턴(10)으로 가려지지 않은 다결정 실리콘막 부분 내에 P+ 접합영역(9a)을 형성한다.도 2g를 참조하면, 공지의 방법으로 이온주입 마스크로 사용된 마스크 패턴을 제거하고, 이 결과로서, 풀업 소자로서 P채널 TFT의 형성을 완성한다.
도 2h를 참조하면, 콘택(contact) 공정 및 배선 공정에 대한 하나의 실시예로 P채널 TFT의 P+ 접합영역(9a)에 전원전압(Vcc) 라인을 연결하고, 각각의 CMOS 트랜지스터의 출력 부분에 배선 처리하여 래치(Latch)를 구성한다.
이상에서 설명한 바와 같이, 본 발명에 의한 에스램 셀의 제조방법은 에스램 셀의 풀업 소자로서 PMOS 트랜지스터 대신에 P채널 TFT를 사용함으로써 에스램 셀의 면적을 절반(50%)으로 줄일 수 있다.
한편, 본 발명은 상기한 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.
Claims (5)
- 2개의 억세스 소자, 2개의 풀다운 소자 및 2개의 풀업 소자로 구성되는 에스램 셀의 제조방법에 있어서,반도체 기판 상에 억세스 소자 및 풀다운 소자로서 양측벽에 스페이서를 구비한 게이트와 상기 게이트 양측의 LDD 영역을 구비한 소오스/드레인 영역으로 구성되는 모스 트랜지스터들을 형성하는 단계;상기 모스 트랜지스터들을 포함한 반도체 기판의 전면 상에 절연막을 두껍게 증착하는 단계;상기 절연막을 화학기계적연마(CMP)하여 평탄화시키는 단계;상기 기판 결과물 상에 게이트 절연막을 형성하는 단계;상기 게이트 절연막 상에 다결정 실리콘막을 증착하는 단계;상기 다결정 실리콘막을 재결정화시키는 단계;상기 재결정화된 다결정 실리콘막 상에 모스 트랜지스터들의 게이트 상부를 가리는 마스크 패턴을 형성하는 단계; 및상기 마스크 패턴으로 가려지지 않은 재결정화된 다결정 실리콘막 부분에 P형 불순물을 고농도로 이온주입하는 것에 의해 P+ 접합영역을 형성하여 풀업 소자로서 P채널 박막트랜지스터를 형성하는 단계를 포함하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 1 항에 있어서,상기 재결정화는 히트 사이클(heat cycle)로 진행하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 제 1 항에 있어서,상기 재결정화는 레이저(Laser) 조사로 진행하는 것을 특징으로 하는 에스램 셀의 제조방법.
- 삭제
- 제 4 항에 있어서,상기 P형 불순물을 고농도로 이온주입한 후, 어닐링 공정을 추가로 실시하는 것을 특징으로 하는 에스램 셀의 제조방법.
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| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
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Payment date: 20110920 Year of fee payment: 8 |
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| FPAY | Annual fee payment |
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| LAPS | Lapse due to unpaid annual fee |