KR20070032211A - 반도체장치 - Google Patents
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Abstract
게인 셀 구조의 메모리 셀에 있어서, 안정된 판독 동작을 실현한다.
절연층(6)상에 형성된 소스(2) 및 드레인(3)과, 절연층(6)상이며 소스(2)와 드레인(3)과의 사이에 형성되고, 반도체로 이루어지는 채널(4)과, 절연층(6)의 상부이며 소스(2)와 드레인(3)과의 사이에 형성되며, 채널(4)과는 게이트 절연막(5)을 통해서 전기적으로 절연되고, 채널(4)의 전위를 제어하는 게이트(1)를 갖는 기록 트랜지스터(Qw)를 구성한다. 채널(4)은, 소스(2) 및 드레인(3)의 측면에서 소스(2)와 드레인(3)을 전기적으로 접속하고 있다.
게인 셀, 판독 트랜지스터, 기록 트랜지스터,
Description
도 1은 본 발명의 실시형태1의 반도체장치의 구성을 모식적으로 표시되는 설명도이다.
도 2는 도 1의 메모리부에 형성된 메모리의 요부를 모식적으로 표시되는 평면도이다.
도 3은 도 2의 요부를 확대한 평면도이다.
도 4는 도 3의 A-A선의 단면도이다.
도 5는 도 3의 B-B선의 단면도이다.
도 6은 도 3의 C-C선의 단면도이다.
도 7은 도 3에 대응하는 영역에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 8은 도 7에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 9는 도 8에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 10은 도 9에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 11은 도 10에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 12는 도 11에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 13은 도 12에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 14는 도 13에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 15는 도 3의 A-A선에 대응하는 부분에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 16은 도 15에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 17은 도 16에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 18은 도 17에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 19는 도 18에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 20은 도 9에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 21은 도 20에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 22는 도 3의 C-C선에 대응하는 부분에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 23은 도 3의 D-D선에 대응하는 부분에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 24는 본 발명의 실시형태2의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 25는 도 24의 A-A선의 단면도이다.
도 26은 도 24에 대응하는 영역에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 27는 도 26에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 28는 도 27에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 29는 본 발명의 실시형태3의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 30은 도 29의 A-A선의 단면도이다.
도 31은 도 29에 대응하는 영역에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 32는 도 29의 A-A선에 대응하는 부분에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 33은 도 32에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 34는 도 33에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 35는 도 34에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 36은 본 발명의 실시형태4의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 37은 도 36의 A-A선의 단면도이다.
도 38은 도 36에 대응하는 영역에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 39는 도 36의 A-A선에 대응하는 부분에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 40은 도 39에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 41은 도 40에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 42는 본 발명의 실시형태5의 메모리 셀을 모식적으로 표시되는 평면도이 다.
도 43은 도 42의 A-A선의 단면도이다.
도 44는 도 42에 대응하는 영역에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 45는 도 42의 A-A선에 대응하는 부분에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 46은 도 45에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 47은 본 발명의 실시형태6의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 48은 도 47의 A-A선의 단면도이다.
도 49는 도 47에 대응하는 영역에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 50은 도 49에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 51은 도 47의 A-A선에 대응하는 부분에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 52는 도 51에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
도 53은 도 52에서 계속되는 제조 공정 중의 메모리 셀을 모식적으로 표시되 는 단면도이다.
도 54는 실시형태6의 변형예의 기록 트랜지스터를 모식적으로 표시되는 단면도이다.
도 55는 본 발명의 실시형태7의 메모리 셀의 요부를 모식적으로 표시되는 단면도이다.
도 56은 본 발명의 실시형태8의 메모리 셀의 요부를 모식적으로 표시되는 단면도이다.
도 57은 실시형태8의 메모리 셀의 판독 트랜지스터 주변을 모식적으로 표시되는 단면도이다.
도 58은 실리콘 막두께에 대한 결정화 온도의 관계를 표시되는 설명도이다.
도 59는 실시형태8의 변형예의 기록 트랜지스터를 모식적으로 표시되는 단면도이다.
도 60은 실시형태8의 변형예의 기록 트랜지스터를 모식적으로 표시되는 단면도이다.
도 61은 실시형태8의 변형예의 기록 트랜지스터를 모식적으로 표시되는 단면도이다.
도 62는 본 발명의 실시형태9의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 63은 도 62의 A-A선의 단면도이다.
도 64는 실시형태9의 변형예의 메모리 셀을 모식적으로 표시되는 평면도이 다.
도 65는 도 64의 A-A선의 단면도이다.
도 66은 본 발명의 실시형태10의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 67은 도 66의 A-A선의 단면도이다.
도 68은 본 발명의 실시형태11의 메모리 셀을 모식적으로 표시되는 평면도이다.
도 69는 도 68의 A-A선의 단면도이다.
도 70은 본 발명자들이 검토한 게인 셀 구조의 메모리 셀의 등가 회로를 표시되는 설명도이며, (a)는 기록 트랜지스터 및 판독 트랜지스터를 포함해서 구성될 경우, (b)는 기록 트랜지스터, 판독 트랜지스터 및 선택 트랜지스터를 포함해서 될 경우다.
도 71은 본 발명자들이 검토한 게인 셀 구조의 메모리 셀 내의 기록 트랜지스터부를 모식적으로 표시되는 요부 단면도이다.
[부호의 설명]
1 게이트 2 소스
2G 게이트 3 드레인
4 채널(반도체막) 5 게이트 절연막
6 절연층 7 반도체기판
7C 칩 8 오버랩부
9 대향부 10 절연막
11 게이트 12 소스
13 드레인 14 단위 메모리 셀의 영역
15, 16 게이트 절연막 17 웰
18 익스텐션 영역 19, 20 게이트 하부
21 측벽 22 절연막
23 개구부 24 , 25 도전체막
26 레지스트 패턴 27 콘택트
28 기록 비트 선 29 판독 비트 선
30 비어 31 소스 선
32 기록 워드 선 33 판독 워드 선
34 , 35, 36, 37, 38, 39 절연막 40 측벽
41 절연막 42 게이트(제1게이트)
43 보호막 44 절연막
45 액티브 영역 46 공극 패턴
47 보호막 48 게이트
49 절연층 50 게이트(제2게이트)
51 게이트 52 소스
53 드레인 54 채널
55 게이트 절연막 56 소자분리 영역(절연층)
57 반도체기판 58 절연막(절연층)
59, 60 웰 61 게이트
62 게이트 절연막 63 콘택트
64 반도체층 65 그레인 바운더리
66 절연막 배리어 67 전극
68 제1층배선층 69 콘택트
70 제1층배선층 패턴 71, 72 용량
80 층간절연막 81 배선
BC 비트 선 구동 회로 CA 주변회로부
Cp 기생 용량 Cs 전하 축적 용량
MA 메모리부 MC 메모리 셀
MM 메모리 모듈 M1, M2, M3 모듈
Qr 판독 트랜지스터 Qs 선택 트랜지스터
Qw 기록 트랜지스터 RBL 판독 비트 선
RWL 판독 워드 선 SL 소스 선
WBL 기록 비트 선 WC 워드 선구동 회로
WL 워드 선 WWL 기록 워드 선
본 발명은, 반도체장치에 관한 것이고, 특히, 게인 셀(gain cell) 구조의 메모리 셀을 구비한 반도체장치에 적용시 유효한 기술에 관한 것이다.
미세화의 진행에 따라서 많은 트랜지스터를 동일 칩 상에 집적할 수가 있게 되고, 또한, 많은 기능을 가진 회로가 동일 칩 상에 탑재할 수 있게 되었다. 메모리와 함께 프로세서와 동일 칩 상에 혼재하는 온 칩 메모리는, 메모리를 별 칩이라고 한 구성과 비교하고, 데이터 전송 레이트, 소비 전력양면에서 우수하다. 특히 휴대전화, PDA(Personal Digital Assistance)을 비롯한 모바일 기기의 고기능화에 따라, 고기능과 소비 전력의 양립이 중시되기 때문에, 온 칩 메모리의 역할은 크다.
온 칩 메모리는, 로직 트랜지스터와의 제조 프로세스의 정합성 때문에, 전적으로 SRAM(Static Random Access Memory)만이 이용된다.
M. Yamaoka et al, IEEE International Solid State-State Circuits Conference s pp.494 -495, (2004) (비특허문헌1)에는, SRAM에 있어서의 온 칩의 저전력에 관한 기술이 개시되어 있다.
한편, SRAM보다도 고집적의 메모리로서, DRAM(Dynamic Random Access Memory)이 알려지고 있다. 그렇지만, DRAM은 캐패시터에 전하를 축적하는 동작 원리를 채용하고, 미세한 셀 면적에서 캐패시터 용량을 일정량 이상 확보하기 위해 서, Ta2O5(5산화 탄탈)과 같은 고유전율 재료나 입체구조의 도입이 불가결해서, 메모리의 주변회로 및 다른 논리회로를 구성하는 로직 트랜지스터와의 프로세스 정합성이 나쁘다.
그래서, 특별한 캐패시터 구조를 이용하는 일 없이 동작 가능한 DRAM으로서, 게인 셀로 불리는 기억 소자구조(게인 셀 구조)가 제안되고 있다. 이 게인 셀은 기록용의 트랜지스터를 통해서 기억 노드(전하 축적 노드)에 전하를 주입하고, 축적된 전하에 의해 별도로 설치한 판독용의 트랜지스터의 컨덕턴스가 변화되는 것을 이용해서 판독을 하는 메모리 셀이다.
특개 2000-269457호 공보(특허문헌1) 및 특개 2002-094029호 공보(특허문헌2)에는, 게인 셀 구조에 관한 기술이 개시되어 있다. 또한, H. Shichijo et al, Conference on Solid State Devices and Materials pp, 265-268, (1984) (비특허문헌2)에는, 기록용의 트랜지스터에 다결정 실리콘(폴리 실리콘)을 적용한 기술이 개시되어 있다. 또한, S.Shukuri et al, EEE International Electron Devices Meeting pp.1006 -1008, (1992) (비특허문헌3)에는, 판독용의 트랜지스터에 다결정 실리콘을 적용한 기술이 개시되어 있다. 더욱이, T.Osabe et al, IEEE Internationa lElectron Devices Meeting pp.301 -304, (2000) (비특허문헌4)에는, 게인 셀 구조의 메모리에 관한 기술이 개시되고 있어, 박막의 다결정 실리콘 막을 채널에 이용한 TFT(Thin Film Transistors )의 리크 전류가 극히 작은 것을 이용해서 충분한 유지 시간을 갖는 게인 셀 구조의 메모리가 기재되어 있다.
[특허문헌1] 특개2000-269457호 공보
[특허문헌2] 특개2002-094029호 공보
[비특허문헌1] M.Yamaoka et al , IEEE International Solid State-State Circuits Conferences pp.494 -495, (2004)
[비특허문헌2] H.Shichijo et al , Conference on Solid State Devices and Materials pp. 265 -268, (1984)
[비특허문헌3] S, Shukuri et al, IEEE International electron Devices Meeting pp. 1006-1008, (1992)
[비특허문헌4] T, Osabe et al, IEEE international Electron Devices Meeting pp.301 -304, (2000)
상기한 바와 같이, 온 칩 메모리로서 사용되어 온 SRAM(Static Random Access Memory)에 대하여, 고집적화의 측면에 있어서, 게인 셀 구조의 메모리 셀을 이용한 DRAM(Dynamic Random Access Memory)이 유력하다.
이하에서, 본 발명자들이 검토한 게인 셀 구조의 DRAM메모리 셀에 대해서 도 70 및 도 71에 의해 설명한다.
도 70은, 게인 셀 구조의 메모리 셀의 등가 회로를 표시되는 설명도이며, (a)는 기록 트랜지스터(Qw) 및 판독 트랜지스터(Qr)를 포함해서 이루어지는 경우, (b)는 기록 트랜지스터(Qw), 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)를 포함 해서 이루어지는 경우다. 또한, 판독 트랜지스터(Qr)의 게이트 용량이 전하 축적 노드(기억 노드)의 주된 정전용량이며, 이것을 본원에 있어서 전하 축적 용량(Cs)이라고 한다. 또한, 후술하지만, 기록 트랜지스터(Qw)의 구조상, 게이트 소스 간에는 기생의 용량이 생기고, 이것을 본원에 있어서 기생 용량(Cp)이라고 칭한다.
도 70에서 나타낸 바와 같이, 메모리 셀의 구성은, 기본적으로는 정보를 기록하는 트랜지스터인 기록 트랜지스터(Qw)와, 기록된 정보를 판독은 트랜지스터인 판독 트랜지스터(Qr)를 일체화시킨 것이다.
도 70(a)의 메모리 셀에 있어서, 워드 선(WL)과 전기적으로 접속된 기록 트랜지스터(Qw)의 게이트에 전압을 인가하여, 기록 트랜지스터(Qw)를 도통상태가 된 경우, 기록 트랜지스터(Qw)의 채널에 전류가 흐른다. 이때, 미리 설정해 둔 기록 비트 선(WBL)의 전위에 의해, 전하 축적 노드에는 다른 전하량이 축적된다.
즉, 메모리 셀에 정보가 기억된다.
한편, 판독 트랜지스터(Qr)는, 축적 전하량의 대소에 의해, 게이트 전압이 다르고, 이것을 감지해서 정보를 판독할 수 있다. 즉, 게이트 전압의 변화에 의해 판독 트랜지스터(Qr)의 컨덕턴스가 변화되고, 판독 비트 선(RBL)으로부터 소스 선(SL)에 흐르는 전류의 차이로서 메모리 셀의 외부로 꺼내진다.
도 70(b)의 메모리 셀 구조에 있어서, 동일 도면(a)의 메모리 셀 구조와의 차이는, 선택 트랜지스터(Qs)를 갖는 점이다.
도 71은, 본 발명자들이 검토한 게인 셀 구조의 메모리 셀 내의 기록 트랜지스터(Qw)를 모식적으로 표시되는 요부단면도이다. 이 기록 트랜지스터(Qw)는, 박막 의 반도체막을 채널(4)로 하는 전계효과형 트랜지스터(FET:Field Effect Transistor)구조이다.
도 71에서 나타낸 바와 같이, 예컨대 p형의 단결정 실리콘으로 이루어지는 반도체기판(7)의 주면 상에 기록 트랜지스터(Qw)가 형성되어 있다. 기록 트랜지스터(Qw)의 소스(2) 및 드레인(3)은, 예컨대 반도체기판(7)에 판 홈에 산화 실리콘(SiO2)막에서 매립한 소자분리 영역이 되는 절연층(6)상에 형성되어 있다. 또한, 기록 트랜지스터(Qw)의 채널(4)이, 소스(2)와 드레인(3)의 사이의 절연층(6)상에 형성되어 있다. 또한, 기록 트랜지스터(Qw)의 게이트(1)는, 채널(4)상에 형성된 게이트 절연막(5)상에, 소스(2)와 드레인(3)과의 사이를 매립하도록 형성되고 있어, 소스(2) 및 드레인(3)상의 일부를 덮도록 형성되어 있다.
본 발명자들이 검토한 DRAM메모리 셀은, 고집적화된 메모리 셀이다. 일반적으로, 미세화에 의해 작은 면적이 된 메모리 셀은, 캐패시터의 면적도 감소하기 때문에, 캐패시터의 정전용량이 감소하고, 축적 전하량이 작아져서, 정보 유지 시간의 저감에 영향을 준다. 즉, 본 발명자들이 검토한 메모리 셀에서는, 전하 축적 용량(Cs)이 작아져 버리는 것이 된다.
그래서, 리크전류가 작은 전계효과형 트랜지스터를 적용하는 것으로써 충분한 길이의 정보 유지시간을 기대할 수 있다. 따라서, 본 발명자들이 검토한 메모리 셀에서는, 리크 전류가 작은 전계효과형 트랜지스터로서, 채널(4)의 두께를 박막으로 함으로써 두께 방향의 양자역학적인 가둠효과를 이용해서 장시간의 정보 유지 시간을 실현할 수가 있다. 이것에 의해 상기 메모리 셀을 적용함으로써, 리프레 시 사이클을 길게 할 수 있고, 소비 전력의 작은 메모리를 실현할 수가 있다.
그렇지만, 이러한 전하 축적 용량(Cs)이 작은 메모리 셀에서는, 기생 용량(Cp)의 영향을 크게 받는다는 문제가 있다. 특히 박막의 채널(4)을 이용했을 경우, 기생 용량(Cp)이 커져버린다. 또한, 본 발명자들이 검토한 메모리 셀에서는, 리크 전류를 저감한 트랜지스터를 구성하기 위해서, 통상의 MIS(Metal Insulator Semiconductor)트랜지스터와 같이 게이트를 마스크에 불순물을 주입해서 소스, 드레인, 채널 영역을 형성한다, 소위 자기정합(셀프 어레인)프로세스를 이용하지 않는 것이 기생 용량(Cp)이 커지는 요인이라고 생각된다.
도 71에 나타낸 기록 트랜지스터(Qw)의 구조에서는, 실질적으로 기록 트랜지스터(Qw)의 채널 영역이 되는 것은, 소스(2)와 드레인(3)과의 사이에서 절연층(6)상의 채널(4)의 부분이다. 이때문에, 게이트(1)와의 오버랩 부분이 기생 용량(Cp)이 된다.
즉, 게이트(1)와, 소스(2) 및 드레인(3)의 영역과의 사이에 오버랩부(8)나 대향부(9)가 존재하고, 이 존재에 의해 기생 용량(Cp)이 커진다.
여기서, 기생 용량(Cp)의 영향을 설명하기 위해서, 기록 트랜지스터(Qw) 및 판독 트랜지스터(Qr)가 각각 n형 채널의 전계효과형 트랜지스터인 것으로 한다.
기록 시에는 기록 트랜지스터(Qw)의 게이트에 정전압을 인가하여, 소정의 전하를 전하 축적 노드(전하 축적 용량(Cs))에 축적한 후에, 기록 트랜지스터(Qw)의 게이트의 전위를 내려서 유지, 혹은 판독 상태로 한다. 이때에 기생 용량(Cp)이 클 경우, 기록 트랜지스터(Qw)의 게이트 전위를 하강시키는 것에 따라서 기생 용 량(Cp)의 용량 커플링에 의해 전하 축적 노드의 전위도 크게 하강해 버린다. 이것 때문에, 기록시에 고전위를 기록한 것에도 불구하고, 판독시에 판독 트랜지스터(Qr)의 채널 영역이 고저항이 되어버려서, 채널을 흐르는 전류가 작아져버린다. 즉, 원래 고저항을 기대해서 저전위를 기록할 경우와의 명확한 구별이 되지 않고, 안정된 정보를 판독할 수 없다는 문제가 존재한다.
본 발명의 목적은, 게인 셀 구조의 메모리 셀에 있어서, 안정된 판독 동작을 하는 것이 가능한 기술을 제공하는 것에 있다.
본 발명의 상기 및 그 밖의 목적과 신규한 특징은, 본 명세서의 기술 및 첨부 도면으로부터 밝혀질 것이다.
본원에 있어서 개시되는 발명 중, 대표적인 개요를 간단히 설명하면, 다음과 같다.
본 발명은, 절연층 상에 형성된 소스, 드레인 및 채널과, 절연층의 상부이며 소스와 드레인과의 사이에 형성되어, 채널과는 게이트 절연막을 통해서 전기적으로 절연되어, 채널의 전위를 제어하는 게이트를 갖는 기록 트랜지스터의 채널이, 소스 및 드레인의 측면에서 소스와 드레인을 전기적으로 접속하는 것이다.
또한, 본 발명은, 절연층 상에 형성된 소스 및 드레인과, 소스 및 드레인 상에 형성되어, 소스와 드레인을 전기적으로 접속하는 채널과, 채널과는 게이트 절연막을 통해서 전기적으로 절연되며, 채널의 전위를 제어하는 게이트를 갖는 기록 트 랜지스터의 게이트의 하부전면에 채널이 형성되는 것이다.
또한, 본 발명은, 절연층 상에 형성된 소스, 드레인 및 채널과, 절연층의 상부에 형성되고, 채널과는 게이트 절연막을 통해서 전기적으로 절연되어, 채널의 전위를 제어하는 게이트를 갖는 기록 트랜지스터의 채널이, 소스의 상면으로부터 소스의 측벽(sidewall), 절연층, 드레인의 측벽, 드레인의 상면에 걸쳐서 형성되는 것이다.
또한, 본 발명은, 게이트 절연막을 구비한 기판과, 게이트 절연막 상에 형성된 소스 및 드레인과, 게이트 절연막 아래에 형성되어, 채널의 전위를 제어하는 게이트와, 소스와 드레인을 전기적으로 접속하고, 게이트와는 게이트 절연막을 통해서 전기적으로 절연되어, 반도체로 이루어지는 채널을 갖는 기록 트랜지스터를 구비하는 것이다.
또한, 본 발명은, 게이트 절연막을 구비한 기판과, 게이트 절연막 상에 형성된 소스 및 드레인과, 게이트 절연막 아래에 형성된 제1게이트와, 제1게이트의 상부에 형성되며, 제1게이트와는 게이트 절연막을 통해서 전기적으로 절연된 반도체막과, 제1게이트와는, 반도체막을 끼워서 형성된 제2게이트를 갖는 기록 트랜지스터를 구비하는 것이다.
또한, 본 발명은, 기록 트랜지스터를 통해서 전하 축적 노드에 전하를 주입하고, 축적된 전하에 의해 판독 트랜지스터의 컨덕턴스가 변화되는 것을 이용해서 판독을 하는 메모리 셀의 전하 축적 노드 근방에 전극을 설치하는 것이다.
이하에서, 본 발명의 실시형태를 도면에 근거해서 상세히 설명한다. 또한, 실시형태를 설명하기 위한 전 도면에 있어서, 동일한 부재에는 원칙으로서 동일한 부호를 붙이고, 그 반복의 설명은 생략한다. 특히 다른 실시형태 간에서 기능이 대응하는 것에 대해서는, 형상, 불순물 농도나 결정성 등으로 차이가 있어도 같은 부호를 붙이는 것으로 한다. 또한, 설명을 쉽게 하기 위해서, 평면도에도 헤칭을 붙일 경우가 있다. 또한, 본원에 있어서는, 게이트, 게이트 전극 및 게이트 영역을 총칭해서 「게이트 」라고 한다. 또한, 본원에 있어서는, 소스, 소스 전극 및 소스 영역을 총칭해서 「소스 」라고 한다. 또한, 본원에 있어서는, 드레인, 드레인 전극 및 드레인 영역을 총칭해서 「드레인」 이라고 한다. 또한, 본원에 있어서는, 메모리, 반도체 메모리 및 메모리 셀(단위 메모리 셀)을 총칭해서 「메모리 」라고 한다. 또한, 메모리에는, SRAM(Static Random Access Memory)이나 플래시 메모리, EEPROM(Eiectronically Erasable and Programmable Read Only Memory)등이 포함되지만, 특별한 언급이 없을 경우, 본원에서는 게인 셀 구조의 메모리를 「메모리 」라고 한다.
(실시형태1)
도 1은, 본 발명의 실시형태1의 반도체장치의 구성을 모식적으로 표시되는 설명도이다. 예컨대 칩(반도체 칩)상태인 반도체장치는, 그 칩(7C)상에 메모리 모듈(MM)과 다른 논리회로(논리 모듈), 아날로그 회로(아날로그 모듈)등의 모듈(M1, M2, M3)을 구성하고 있다. 메모리 모듈(MM)내에는 메모리부(MA)와 그 주변회로부(CA)를 구성하고 있다. 메모리부(MA)에는, 복수의 메모리 셀에 의해 어레이로서 구성된 메모리가 형성되어 있다. 또한, 주변회로부(CA)에는, 어떤 메모리 셀을 선 택하기 위한 워드 선구동 회로(WC) 및 비트 선구동 회로(BC),및 제어 회로 등으로부터 구성되는 주변회로가 형성되어 있다.
이러한 메모리부(MA) 및 주변회로부(CA)를 구성하는 트랜지스터가, 1개의 칩(7C)상에 형성되어 있다. 본 실시형태1에서는, 메모리부(MA)가, 정보를 기록하는 트랜지스터인 기록 트랜지스터(Qw), 기록된 정보를 판독은 트랜지스터인 판독 트랜지스터(Qr), 복수의 메모리 셀 중, 어떤 메모리 셀을 선택하기 위한 선택 트랜지스터(Qs)를 갖고 있다 (도 71(b)참조). 또한, 주변회로부(CA)가, 로직 트랜지스터 및 고내압 트랜지스터를 갖고 있다. 또한, 상기 기술한 것 같이, 기록 트랜지스터(Qw)와, 판독 트랜지스터(Qr)를 일체화시킨 메모리 셀의 구성을 게인 셀이라고 한다.
도 2는, 도 1의 메모리부(MA)에 형성된 메모리의 요부를 모식적으로 표시되는 평면도이며, 복수의 메모리 셀이 2차원모양에 한줄로 세워진 어레이를 나타내고 있다. 메모리부(MA)에서는, 메모리 셀이 상하 좌우로 반전하도록 배치되어, 또한,이웃이 되는 메모리 셀에서 콘택트(27), 비어(30)를 공유하는 것으로써 칩 면적의 증대를 막고 있다. 복수의 메모리 셀은 각각 기록 비트 선(28), 판독 비트 선(29), 소스 선(31), 기록 워드 선(32) 및 판독 워드 선(33)을 콘택트(27) 또한, 비어(30)를 통해서 전기적으로 접속되어 있다. 또한, 메모리 어레이를 구성하는 메모리 셀의 1개가 단위 메모리 셀이며, 도 2에는, 칩(7C)상의 단위 메모리 셀의 영역(14)이 나타나 있다.
본 실시형태1의 메모리 셀의 구조에 대해서 도 3∼도 6을 참조해서 설명한다. 도 3은, 도 2의 요부를 확대한 평면도이며, 기록 트랜지스터(Qw), 판독 트랜지 스터(Qr) 및 선택 트랜지스터(Qs)를 구비한 단위 메모리 셀의 영역(14)이 나타나 있다. 도 4∼도 6은, 각각 도 3의 A-A선, B-B선 및 C-C선의 단면도이다. 또한, 도 3의 단위 메모리 셀의 영역(14)에서는, 소자구조의 설명을 쉽게 하기 위해서, 예컨대 콘택트, 비어 등을 생략하고 있다.
우선, 단위 메모리 셀의 기록 트랜지스터(Qw)의 구조에 대해서 설명한다. 예컨대 p형의 단결정실리콘으로 이루어지는 반도체기판 (이하에서, 단지 기판이라고 한다)(7)에 파진 홈에는, 예컨대 산화 실리콘(SiO2)등의 절연물에서 매립된 소자분리 영역이 되는 절연층(6)이 형성되어 있다. 그 절연층(6)상에, 예컨대 n형의 다결정 실리콘으로 이루어지는 소스(2), 드레인(3)이 형성되어 있다. 또한, 소스(2)와 드레인(3)과의 사이의 절연층(6)상에는, 예컨대 두께 2.5nm 정도의 진성 다결정 실리콘으로 이루어지고, 반도체막으로 이루어지는 채널(4)이 형성되어 있다. 또한, 이 채널(4)상에는, 예컨대 12nm정도의 막두께의 산화 실리콘막으로 이루어지는 게이트 절연막(5)이 형성되어 있다. 이 게이트 절연막(5)을 끼고, 또한, 소스(2)와 드레인(3)과의 사이에, 예컨대 n형의 다결정 실리콘으로 이루어지는 게이트(1)가 형성되어 있다. 또한, 게이트(1)의 상면에는, 예컨대 산화 실리콘으로 이루어지는 절연막(10)이 형성되어 있다. 또한, 게이트(1)는, 채널(4)의 전위를 제어하는 것이다.
본 실시형태1에서 표시되는 기록 트랜지스터(Qw)의 구조는, 도 71에서 나타낸 구조와 다르고, 게이트(1)가 소스(2) 및 드레인(3)의 사이에서, 게이트(1)의 상면이 소스(2)의 상면의 높이보다 낮게 형성되어 있다. 즉, 게이트(1)가, 소스(2) 및 드레인(3)과 오버랩하지 않는 것이 특징이다. 이것 때문에 도 4에서 표시되는 기록 트랜지스터(Qw)는, 도 71에서 나타낸 구조와 비교하여, 도 71의 오버랩부(8)가 없기 때문에, 기록 트랜지스터(Qw)의 게이트(1)-소스(2)사이의 기생 용량(Cp)(도 70참조)이 작아진다. 따라서, 본 실시형태1의 반도체 장치로는, 기생 용량(Cp)의 영향이 적은 안정된 판독 동작을 행할 수가 있다.
또한, 본 실시형태1에서 표시되는 기록 트랜지스터(Qw)의 구조는, 소스(2)로부터 드레인(3)에 채널(4)을 통해서 전류가 흐르는 방향과 교차하는 방향이며, 소스(2), 드레인(3)의 치수보다도 게이트(1)의 치수가 크고, 게이트(1)의 하부전면에 채널이 형성되어 있다. 이것 때문에, 실효적인 채널폭이 소스(2)의 치수보다 크고, 전류가 증대한다는 이점이 있다.
또한, 도 71에서 나타낸 구조의 게이트(1)의 형성에 있어서, 호트 리소그래피가 적용될 경우, 게이트(1)의 형성시 맞출 때 생기는 엇갈림이, 오버랩부(8)의 증감에 영향을 주고, 기생 용량(Cp)(도 70참조)의 불균일이 되어버린다. 따라서, 도 71에서 나타낸 구조에서는 불균일을 포함시킨 기생 용량(Cp)이 더욱 증대하지만, 본 실시형태에서 표시되는 구조(도 2참조)에서는, 게이트(1)가 소스(2) 및 드레인(3)과의 오버랩 자체가 없으므로, 맞출 때 생기는 엇갈림의 영향을 받지 않는다는 특징도 있다.
또한, 본 실시형태1에서 표시되는 기록 트랜지스터(Qw)의 구조는, 전계효과형 트랜지스터(FET=Field Effect Transistor)구조이며, 기록 트랜지스터(Qw)의 리크 전류가 대단히 적은 것도 특징이다. 이것은, 본 발명자들이 독자적인 검토에 의 해, 채널(4)의 막두께가, 5nm정도 이하로 현저한 리크 저감 효과가 있는 것을 찾아내고, 본 실시형태1에서는, 예컨대 2.5nm정도의 반도체막으로 이루어지는 채널(4)을 적용하고 있는 것에 따른다. 또한, 리크 저감 효과는, 통상의 트랜지스터의 PN접합의 면적과 비교해서 막의 단면적이 극히 작은 것에 더하여, 막두께 방향의 양자역학적인 가둠 효과에 의해 실효적으로 밴드갭이 뻗쳐 있는 것에 의한 것이라고 생각하고 있다.
이처럼 본 실시형태1에서는, 기록 트랜지스터(Qw)는, 절연층(6)상에 형성된 소스(2) 및 드레인(3)과, 절연층(6)상이며 소스(2)와 드레인(3)과의 사이에 형성되면서, 반도체로 이루어지는 채널(4)과, 절연층(6)의 상부이고 소스(2)와 드레인(3)과의 사이에 형성되어, 채널(4)과는 게이트 절연막(5)을 통해서 전기적으로 절연되고, 채널(4)의 전위를 제어하는 게이트(1)를 갖는다. 이 채널(4)은, 소스(2) 및 드레인(3)의 측면에서 소스(2)와 드레인(3)을 전기적으로 접속하고 있다. 또한, 게이트(1)의 상면이, 소스(2)의 상면의 높이보다 낮게 형성되어 있다. 또한, 소스(2) 및 드레인(3)의 측면에 형성되어, 게이트(1)와 소스(2) 및 드레인(3)을 절연 분리하는 절연막(10)이 형성되어 있다. 또한, 소스(2)로부터 드레인(3)에 채널(4)을 통해서 전류가 흐르는 방향과 교차하는 방향이며, 소스(2), 드레인(3)의 치수보다도 게이트(1)의 치수가 크고, 게이트(1)의 하부 전면에 채널이 형성되어 있다. 또한,채널이, 실리콘 (예컨대, 단결정 실리콘, 다결정 실리콘, 비결정성 실리콘)으로 이루어지고, 그 두께가 5nm정도 이하이다. 또한, 게이트(1)가, 금속으로 이루어지고, 또한, 소스(2) 또는, 드레인(3)의 적어도 한 쪽이, 금속으로 이루어져도 좋다.
다음에, 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)의 구조에 대해서 설명한다.
또한, 주변회로부의 로직 트랜지스터 및 고내압 트랜지스터의 구조에 관해서도 아울러 설명할 경우도 있다. 또한, 이러한 트랜지스터는, MISFET(Metal lnsulator Semiconductor Field Effect Transistor)이며, 상기기록 트랜지스터(Qw)와는 구조가 다르지만, p 형 실리콘으로 이루어지는 기판(7)상에 형성되어 있다. 또한, 기판(7)상에 예컨대 n형 웰을 설치하고, 더욱 그 내부에 예컨대 p형 웰을 형성하는, 소위 3중 웰 구조를 채용해도 좋다. 3 중 웰 구조를 채용하면 서로 n형영역에서 분리된 p형 웰끼리를 다른 전압에 설정하는 것이 가능하며, 기판(7)에 바이어스를 가할 수 있다.
이러한 트랜지스터의 게이트 절연막은, 예컨대 질화 처리한 산화 실리콘막으로 형성되고, 막두께는 2nm정도와 7nm정도의 2개의 수준에서 설치되어 있다. 즉 판독 트랜지스터(Qr)의 게이트 절연막(15), 선택 트랜지스터(Qs)의 게이트 절연막(16) 및 고내압 트랜지스터의 게이트 절연막을 7nm정도, 로직 트랜지스터의 게이트 절연막을 2nm정도로 한 2개의 수준이 있다.
판독 트랜지스터(Qr)의 게이트(2G) 및 선택 트랜지스터(Qs)의 게이트(11)는, 예컨대 다결정 실리콘으로 이루어지고, 산화 실리콘막과 질화 실리콘 막과의 적층으로 이루어진 측벽(21)을 갖는다. 또한, 고내압 트랜지스터 및 로직 트랜지스터의 게이트는, 예컨대 다결정 실리콘으로 이루어지고, 산화 실리콘막과 질화 실리콘 막으로 이루어진 측벽을 갖는다. 또한, 로직 트랜지스터의 게이트는, 표면은 예컨대 니켈 실리사이드에 의해 저저항화된 다결정 실리콘으로 이루어진다. 또한, 도 3에 나타낸 것 같이, 기록 트랜지스터(Qw)의 소스(2)와, 판독 트랜지스터(Qr)의 게이트(2G)는 동시에 형성되는 것이며, 전기적으로 접속되는 것이 된다.
또한, 판독 트랜지스터(Qr)의 게이트(2G) 및 선택 트랜지스터(Qs)의 측벽(21) 밑에는, 얕은 n-영역인, 소위 익스텐션 영역(18)이 설치되어 있다. 또한, 측벽(21)의 외측에는, 판독 트랜지스터(Qr)의 소스(12), 선택 트랜지스터(Qs)의 드레인(13)인 n+영역이 설치되어 있다.
또한, 로직 트랜지스터 및 고내압 트랜지스터 함께 익스텐션 영역을 가질 경우, 로직 트랜지스터는 고내압 트랜지스터와 비교하여 얕은 익스텐션 영역을 이용하는 것이 바람직하다. 이것은 저에너지의 불순물 주입 혹은 표면으로부터의 불순물확산을 하는 것에 따라 형성하는 것이지만, 횡(橫)방향, 종(縱)방향의 불순물확산을 억제하고, 짧은 게이트장(長)에서도 단(短)채널 효과에 강한 익스텐션 구조로 하기 위해서이다. 한편, 고내압 트랜지스터는 보다 높은 에너지로 불순물 주입을 하고, 종방향, 횡방향에 의해 깊게 넓어진 익스텐션 영역을 형성하는 것이 바람직하다. 이것은 충분한 PN접합의 내압을 확보하기 위해서이다.
도 6에서 나타낸 바와 같이, 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)는, 예컨대 p형 실리콘으로 이루어지는 기판(7)상에 직접 연결되는 형태로 형성된 p형 웰(17)상에 형성되어 있다. 판독 트랜지스터(Qr)의 게이트(2G)는, 기록 트랜지스터(Qw)의 소스(2)와 전기적으로 접속되고 있어, 판독 트랜지스터(Qr)의 게이트 용량을 주성분으로 하는 전하 축적 용량(Cs)(도 70참조)을 형성하는 것이 된다. 또한, 판독 트랜지스터(Qr)의 게이트 하부(19)와 선택 트랜지스터(Qs)의 게이트 하부(20)는 불순물 농도가 다르기 때문에, 판독 트랜지스터(Qr)와 선택 트랜지스터(Qs)에서 다른 문턱치를 갖고 있다. 또한, 이것에 의한 효과는 후술한다.
선택 트랜지스터(Qs)와 로직 트랜지스터를 비교했을 경우, 선택 트랜지스터(Qs)의 게이트 절연막(16)이 로직 트랜지스터보다 깊고, 또한, 단(短)채널 효과를 억제하기 위해서 기본적으로 로직 트랜지스터보다도 긴 게이트장이 된다.
또한, 메모리부의 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)와, 주변회로부의 로직 트랜지스터 및 고내압 트랜지스터에서는 소스 및 드레인이 설치되어 있는 점에서 같지만, 상이한 점은 익스텐션 영역의 깊이이다. 메모리부에서는 고내압 트랜지스터와 같은 7nm정도의 게이트 절연 막두께를 이용하면서, 익스텐션 구조는 보다 얕은 익스텐션 영역이 형성된다. 후술하는 것과 같이, 이 판독 트랜지스터(Qr), 선택 트랜지스터(Qs)에 인가되는 전압은 작고, 따라서 특히 높은 접합 내압이 요구되는 일은 없고, 내압의 문제는 없다. 이처럼 판독 트랜지스터(Qr)의 게이트 절연막(15)의 두께가 로직 트랜지스터보다도 두꺼운 것은, 게이트(2G)에 전하를 축적해서 기억을 하기 위해서이며, 게이트 절연막(15)을 통한 터널 전류에 의한 전하의 출입을 막기 위해서이다. 이러한 얕은 익스텐션을 이용하는 것에 의해, 단채널 특성에 뛰어나기 때문에, 게이트장을 고내압 트랜지스터보다도 작게 하는 것이 가능해서, 작은 메모리 셀 면적의 실현이 가능하다.
본 실시형태에서는, 메모리부의 판독 트랜지스터(Qr) 및 선택 트랜지스 터(Qs)는, 제조 프로세스 공정을 적게 하기 위해서, 고내압 트랜지스터로 공통된 게이트 절연 막두께를 이용하지만, 게이트 절연막 리크의 관점으로부터는 3nm정도 이상 있는 것이 바람직하고, 예컨대 메모리부용에 4nm정도의 게이트 절연 막두께를 별도 준비하고, 3수준 게이트 절연막구성으로서도 좋다. 또한, 이 경우라도 익스텐션 구조는 얕은 익스텐션을 이용하고, 또한, 로직 트랜지스터와 같은 익스텐션 구조를 이용해도 좋다.
이러한 3수준 게이트 절연막구성으로 했을 경우, 판독 트랜지스터(Qr)를 단채널 특성에 뛰어난 트랜지스터로 할 수가 있다. 즉, 판독 트랜지스터(Qr)는, 고내압 트랜지스터보다도 게이트 절연막이 얇은 것부터, 보다 단채널 특성에 뛰어 나고, 짧은 게이트장을 이용하는 것이 가능해서, 보다 작은 셀 면적에서 실현할 수가 있다. 또한, 판독 트랜지스터(Qr)의 게이트 용량이 증대하고, 판독 속도가 향상된다. 더욱이, 축적 전하량이 증가하기 때문에, 안정된 판독 동작과, 긴 유지시간이 실현된다. 또한, 서브 스러쉬홀드(threshold) 계수가 작아지기 때문에, 같은 축적 전하에 대하여 큰 판독 전류변화가 있고, 판독 마진이 향상된다.
다음에서, 본 실시형태1에 표시되는 반도체장치의 제조 방법에 대해서, 도 7∼도 23을 참조해서 메모리 셀을 갖는 메모리부를 중심으로 설명한다. 도 7∼도 14는, 도 3에 대응하는 영역에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다. 도 15∼도 21은, 도 3의 A-A선에 대응하는 부분에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이며, 기록 트랜지스터(Qw)를 표시하는 것이 된다. 도 22는, 도 3의 C-C선에 대응하는 부분에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이며, 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)가 표시되는 것이 된다. 도 23은, 도 3의 D-D선에 대응하는 부분에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다.
우선, 예컨대 p형의 실리콘(Si)단결정으로 이루어지는 반도체기판 (이 단계에서는 반도체웨이퍼라고 칭하는 평면 거의 원형모양의 반도체판)을 준비하고, 산화에 의해 반도체기판 (이하에서, 단지 기판이라고 한다)의 주면 상에 산화 실리콘(SiO2)막을 형성하고, 질화 실리콘(SiN)막을 더 퇴적한다.
계속해서, 레지스트를 마스크로 하여 상기 질화 실리콘막, 산화 실리콘막 및 기판을 에칭하고, 기판에 홈을 형성하고, 그 홈을 예컨대CVD(Chemical Vapor Deposition)법에 의해 산화 실리콘막으로 메운 후에 평탄화를 하고, 기판에 소자분리 영역(절연층)과 액티브 영역을 형성한다. 이어서, 액티브 영역에 불순물을 이온 주입해서 n형 웰 및 p형 웰을 형성하고, 더욱 n형 웰내에 불순물을 주입해서 p형 웰을 형성한다. 지금까지의 공정에 의해, 도 7에서는, 뒤에 메모리 셀이 형성되는 기판(7)상에는, 소자분리 영역의 절연층(6)과, 액티브 영역의 p형 웰(17)이 형성된다.
계속해서, MIS(Metal lnsulator Semiconductor)트랜지스터의 문턱치 조정용의 불순물 주입을 한다. 또한, 완성 후의 반도체장치에 있어서, 판독 트랜지스터(Qr)의 게이트 하부만 n형불순물을 도입해서 선택 트랜지스터(Qs)의 게이트 하부보다도 실효적인 p형 불순물 농도가 낮아지도록 설정한다.
계속해서, 판독 트랜지스터(Qr), 선택 트랜지스터(Qs) 및 고내압 트랜지스터 의 게이트 절연막형성 때문에, 두께가 예컨대 7nm정도가 될 때까지 기판(7)에 산화를 한다. 따라서, 로직 트랜지스터가 형성되는 영역이 개구한 레지스트 패턴을 마스크에 불산처리를 하는 것으로 개구부의 게이트 절연막을 제거한다. 이때, 판독 트랜지스터(Qr), 선택 트랜지스터(Qs) 및 고내압 트랜지스터의 영역은 개구(開口)하지 않은 레지스트 패턴을 이용할 수 있다.
계속해서, 상기 레지스트를 제거 후에, 로직 트랜지스터 영역에, 예컨대 두께2nm정도의 산화 실리콘막이 형성되도록, 기판(7)에 산화(게이트 산화)를 행한다. 이어서, 기판(7)상에 예컨대 150nm정도의 막두께가 되도록, 게이트용의 논 도프의 다결정 실리콘으로 이루어지는 도전체막을 퇴적한다.
지금까지는 도 1에 나타낸 메모리부(MA) 및 주변회로부(CA)의 공통된 가공에 대해서 설명했지만, 계속하여, 메모리부(MA)의 가공에 대해서만 설명한다.
도 8 및 도 15에서 나타낸 바와 같이, 상기 도전체막(25)상에 예컨대 50nm정도의 막두께의 질화 실리콘으로 이루어지는 절연막(22)을 퇴적한 후에, 레지스트에 의한 공극 패턴을 마스크로 하여 에칭을 하고, 채널 및 게이트 영역의 도전체막(25)을 제거하고, 개구부(23)를 형성한다. 또한, 본 실시형태1에 의한 반도체장치의 제조에 있어서, 통상의 로직 트랜지스터나 고내압 트랜지스터의 형성이외에 추가되는 호트 마스크는 이 공정에 사용하는 것뿐이다.
계속해서, 도 9 및 도 16에서 나타낸 바와 같이, 기판(7)의 세정을 한 후에, 예컨대 2.5nm 정도의 비결정성 실리콘(반도체막)으로 이루어지는 채널(4), 예컨대 15nm정도의 두께로 이루어지는 게이트 절연막(5) 및 예컨대 200nm정도의 두께의 n 형 다결정 실리콘으로 이루어지는 도전체막(24)을 퇴적한다. 더욱이, 아닐을 행하는 것으로 채널(4)의 비결정성 실리콘은 결정화하고, 다결정 실리콘이 된다. 여기에서, 본 발명자들의 독자적인 검토에 의해, 이러한 극박막의 결정화에는, 10nm정도 이상의 두께막을 형성하는 온도보다도 높은 온도가 필요한 것을 찾아냈다. 또한, 이 아닐의 시점에서 기록 트랜지스터(Qw)의 소스, 드레인이 되는 도전체막(25)에는 불순물이 도입되지 않고, 또한, 로직 트랜지스터나 고내압 트랜지스터의 확산층은 형성 전이기 때문에, 기록 트랜지스터(Qw), 로직 트랜지스터 및 고내압 트랜지스터의 단채널 특성에 악영향을 주는 일은 없다.
계속해서, 도 10 및 도 17에서 나타낸 바와 같이, 예컨대 CMP(Chemical Mechanical Polishing ) 법 혹은 에치백에 의해, 도전체막(24)을 깎고, 절연막(22)의 표면이 노출된 곳에서 정지한다. 이것에 의해, 먼저 형성한 공극 패턴의 개구부(23)에만 n형 다결정 실리콘으로 이루어지는 도전체막(24)이 남게 된다.
계속해서, 도 18에서 나타낸 바와 같이, 도전체막(24)인 n형 다결정 실리콘의 산화를 한다.
이때에, 노출하고 있는 도전체막(24)표면과 함께, 노출하고 있는 다결정 실리콘으로 이루어지는 채널(4)이 산화되어, 산화 실리콘막으로 이루어지는 절연막(10)이 형성된다. 여기에서, 산화되지 않은 도전체막(24)은, 기록 트랜지스터(Qw)의 게이트(1)가 된다. 또한, 후에 소스, 드레인이 되는 도전체막(25)표면은 절연막(22)으로 보호되고 있어 산화되지 않는다. 또한, 소스, 드레인이 되는 도전체막(25)은 공극 패턴의 측면보다 약간 산화되지만, 그 산화 속도는 불순물이 도입 되어 있는 n형 다결정 실리콘으로 이루어지는 도전체막(24)보다 작다.
계속해서, 도 19에서 나타낸 바와 같이, 에칭에 의해 절연막(10)의 일부 및 절연막(22)을 제거한다. 이 잔존한 절연막(10)에 의해 게이트(1)는 보호되는 것이 된다. 여기에서는, 산화 실리콘과 질화 실리콘의 에칭의 선택비에 있어서, 질화 실리콘이 보다 에칭되도록 하고 있다.
지금까지는 도 1에 나타낸 메모리부(MA)의 가공에 대해서만 설명했지만, 계속히여, 메모리부(MA) 및 주변회로부(CA)의 공통된 가공에 대해서 설명한다.
레지스트를 마스크로 하여 n형의 게이트로 하고 싶은 영역 및 p형의 게이트라고 하고 싶은 영역의 다결정 실리콘에 각각 불순물 주입을 한다. 또한, 메모리 셀부(MA)에서는 n형의 게이트로 하기 위해서, n형의 불순물을 주입했다.
계속해서, 레지스트를 마스크로 하여 다결정 실리콘을 에칭하고, 주변회로부(CA)의 로직 트랜지스터 및 고내압 트랜지스터의 게이트 패턴을 형성한다. 이때, 도 11에 나타낸 것 같은 레지스트 패턴(26)을 이용하고, 도 12 및 도 20에서 나타낸 바와 같이, 도전체막(25)으로부터 기록 트랜지스터(Qw)의 소스(2) 및 드레인(3)을 동시에 형성한다. 이때에, 기록 트랜지스터(Qw)의 게이트(1)는, 산화 실리콘으로 이루어지는 절연막(10)으로 보호되고 있어, 깎이지 않는다. 또한, 도 11에서는, 도면을 보기 쉽게 하기 위해서 절연막(10)은 생략하고 있다.
계속해서, 고내압 트랜지스터의 익스텐션 형성을 한다. 우선, 고내압트랜지스터의 n형 MIS트랜지스터의 익스텐션에서는, 레지스트를 마스크로 하여, 예컨대 10keV정도에서 n형 불순물의 P(ling)을 주입한다. 이어서, 고내압 트랜지스터의 p 형 MIS트랜지스터의 익스텐션에서는, 레지스트를 마스크로, 예컨대 5keV정도에서 p형불순물의 BF2을 주입한다.
계속해서, 로직 트랜지스터, 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)의 익스텐션 형성을 한다. 우선, 그것들의 n형MIS트랜지스터의 익스텐션에서는, 고내압 트랜지스터 부분, p형MIS트랜지스터 부분을 덮는 레지스트 패턴을 마스크에, 예컨대 3keV정도에서 n형불순물의 As(비소)을 주입한다. 이어서, 보다 깊은 위치에 p형불순물을 주입해서 펀치 스루를 막기 위해서 상기 익스텐션 하부의 p형 웰 농도를 상승시켰다. 이어서, 로직 트랜지스터, 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)의 p형MIS트랜지스터의 익스텐션 형성에서는, 예컨대 3keV정도에서 p형불순물의 BF2을 주입한다. 이어서, 보다 깊은 위치에 n형 불순물을 주입해서 펀치 스루를 막기 위해서 익스텐션 하부의 n형 웰 농도를 상승시켰다.
계속해서, CVD법에 의해 산화 실리콘막을 형성한 후에, 질화 실리콘 막을 퇴적하고, 더욱이, CVD법에 의해 산화 실리콘막을 퇴적 후에, 에치백을 하고, 판독 트랜지스터(Qr), 선택 트랜지스터(Qs), 로직 트랜지스터 및 고내압 트랜지스터의 게이트 측면에 측벽을 형성한다. 또한, 도 22 및 도 23에서는, 판독 트랜지스터(Qr)의 게이트(2G) 및 선택 트랜지스터(Qs)의 게이트(11)의 측면에 측벽(21)이 표시되어 있다.
계속하여, 상기 측벽과 레지스트를 마스크로 하여 n형 MIS트랜지스터영역에는 n불순물, p형 MIS트랜지스터 영역에는 p형 불순물을 주입해서 확산층을 형성한다. 이 확산층용의 불순물 주입은, 메모리부(MA)의 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs), 주변회로부(CA) 및 다른 회로 모듈의 로직 트랜지스터 및 고내압 트랜지스터에서 공통된 불순물 주입 공정을 이용했다. 상기와 같은 불순물 주입 공정을 이용하는 것으로 메모리부의 익스텐션, 확산층 형성용에 특별한 마스크, 공정을 준비할 필요가 없고, 제조 코스트의 저감을 꾀할 수 있다. 또한, 도 22에서는, 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)의 확산층인 소스(12) 및 드레인(13), 익스텐션 영역(18)이 더 표시되어 있다.
계속해서, CVD법에 의해, 산화 실리콘막을 퇴적하고, 다결정 실리콘 저항 소자 등의 실리사이드화하지 않는 부분을 덮은 레지스트 패턴을 마스크로 하여, 상기 산화 실리콘막을 제거한다.
계속해서, 니켈(Ni)막을 스퍼터에서 퇴적하고, 아닐을 행해서 실리콘과 반응시킨 후에, 니켈 막을 제거한다. 이때 메모리 셀의 어레이 부분은 실리사이드화하지 않는 것으로 한다. 이러한 제작 프로세스는, 기록 트랜지스터(Qw)의 게이트(1)상면의 절연막(10)이 그 후의 공정에서 깎여서, 다결정 실리콘으로 이루어지는 게이트(1)가 노출될 경우라도 니켈 막에 의한 소스(2), 드레인(3)과의 쇼트를 일으키는 걱정이 없다는 특징이 있다
계속해서, 도 13∼도 14, 도 21∼도 23에서 나타낸 바와 같이, 예컨대 산화 실리콘막으로 이루어지는 층간절연막(80)을 퇴적, 평탄화하는 공정, 콘택트(27)를 형성하는 공정, 비어(30)를 형성하는 공정 및 배선(81)을 형성하는 공정을 행한다. 그 후에, 메모리부(MA) 및 주변회로부(CA)를 보호하는 보호막 등을 형성하여, 반도체장치가 거의 완성된다. 기록 트랜지스터(Qw)의 드레인(3)이 기록 비트 선(28)에, 기록 트랜지스터(Qr)의 게이트(1)가 기록 워드 선(32)에 접속되어 있다. 또한,선택 트랜지스터(Qs)의 드레인(13)이 판독 비트 선(29)에, 선택 트랜지스터(Qs)의 게이트(11)가 판독 워드 선(33)에 접속되어 있다. 또한, 판독 트랜지스터(Qr)의 소스(12)가 소스 선(31)에 접속되어 있다.
본 실시형태1에서는, 기록 트랜지스터(Qw), 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)가 n형일 경우에 있어서 설명했지만, 극성의 조합이나, p형끼리의 조합을 적용해도 좋다. 이러한의 경우라도 전술한 것 같이 판독 트랜지스터(Qr)와 선택 트랜지스터(Qs)의 확산층에 고내압 트랜지스터보다도 얕은 익스텐션을 이용하는 것은 동일하다. 또한, p형의 판독 트랜지스터(Qr)를 이용하면 n형의 판독 트랜지스터(Qr)와 비교해서 같은 게이트 절연 막두께에서도 게이트 절연막 리크가 작다고 하는 특징이 있다.
또한, 본 실시형태1에서는, 기록 트랜지스터(Qw)는, 도 4에 나타낸 것 같이, 소자분리 영역이 되는 절연층(6)에 형성되기 때문에, MIS트랜지스터와 같이 웰을 형성할 필요가 없고, 따라서 특히 면적의 증대 없이 다른 극성을 이용하는 것이 가능하다.
또한, 본 실시형태1에서는, 기록 트랜지스터(Qw)의 게이트(1) -소스(2)사이의 기생 용량(Cp)(도 70참조)을 작게 하여, 판독 마진이 크다는 특징이 있다. 더욱이, 판독 트랜지스터(Qr)의 문턱치를 선택 트랜지스터(Qs)보다도 낮게 설정함으로써, 용량 커플링에서 전하 축적 노드의 전위가 하강해도 충분한 판독 전류가 흐르고, 보다 판독 마진을 확대할 수가 있다.
또한, 본 실시형태1에서는, 선택 트랜지스터(Qs)에 관해서는 상기의 용량 커플링은 관계없이, 오히려 비선택 메모리 셀의 오프 리크(off-leak) 전류억제의 관점으로부터 문턱치는 별로 하강하지 않는 방법이 좋다. 따라서 판독 트랜지스터(Qr)의 문턱치는 선택 트랜지스터(Qs)의 문턱치보다도 낮은 쪽이 좋게 된다. 한편, 판독 트랜지스터(Qr)의 문턱치를 선택 트랜지스터(Qs) 와 동일하게 설정하면 2 트랜지스터간에서 불순물을 나누어 주입할 필요가 없고, 2 트랜지스터간의 게이트간 거리를 작게 할 수가 있기 때문에, 셀 면적삭감이 가능하다.
또한, 본 실시형태1에서는, 도면을 보기 쉽게 하기 위해서, 판독 트랜지스터(Qr)의 채널폭과, 선택 트랜지스터(Qs)의 채널폭을 동일하게 하고 있지만, 이것은 판독 트랜지스터(Qr)의 채널폭 쪽을 크게 해도 좋다. 그러하는 것에 의해 전하 축적 용량(Cs)을 증가시킬 수 있다.이것 때문에 상대적으로 기생 용량(Cp)(도 70참조)의 영향, 즉 기록 트랜지스터(Qw)의 게이트(1)의 전위를 하강시키는 것에 따라서 기생 용량(Cp)의 용량 커플링에 의해 전하 축적 노드의 전위도 크게 하강하는 현상을 억제할 수가 있다. 이러한 본 실시형태1에서 표시되는 메모리는, 기생 용량(Cp)의 영향이 적고 안정된 판독 동작을 행할 수가 있다. 또한, 긴 유지 시간을 실현된다는 이점이 있다. 전하 축적 용량(Cs)을 확보하기 위해서 판독 트랜지스터(Qr)의 채널폭을 크게 했을 경우라도, 선택 트랜지스터(Qs)의 채널폭을 크게 할 필요는 없다. 이것은 선택 트랜지스터(Qs)의 게이트에는 외부로부터 충분한 전압을 인가할 수가 있으므로, 작은 채널폭에서도 컨덕턴스를 충분히 낮게 할 수 있기 때문이다. 그 만큼 면적증대를 막을 수 있다.
또한, 본 실시형태1에서는, 기판으로서, p형의 실리콘으로 이루어지는 반도체기판을 적용했지만, SOI (Silicon on Insulator)구조를 갖는 기판을 적용해도 좋다. SOI 구조의 기판을 적용했을 경우, 로직 트랜지스터의 특성이 향상하고, 보다 고속, 저전력의 LSI(Large Scale Integration)이 실현된다. 또한, 3중 웰 공정이 필요없어져서, 공정이 간략화된다.
또한, 본 실시형태1에서는, 게이트에 표면을 실리사이드화한 다결정 실리콘, 게이트 절연막에 산화 실리콘막을 적용했지만, 금속의 게이트나 하프늄 옥사이드, 알루미늄등의 고유전체막을 게이트 절연막에 적용했을 경우라도, 상기 확산층 구조와 게이트 절연막의 편성은 유효하다. 그 경우 게이트 절연 막두께의 대소관계는, 물리막두께가 아닌 전기적으로 산화 실리콘막두께로 환산한 막두께로 고쳐 판독하여 해석하면 좋다. 예컨대, 고유전체막과 산화 실리콘막의 게이트 절연막이 혼재하고 있었을 경우, 고유전체막의 유전율을 써서 동등의 정전용량을 주는 산화 실리콘막의 막두께로 환산하고, 그것이 산화 실리콘막보다도 엷을 경우, 고유전체막을 박막의 게이트 절연막으로서 해석하면 본 실시형태에서 말한 관계는 그대로 유효하다.
또한, 본 실시형태1에서는, 도 21∼도 23에 나타낸 것 같이, 기록 비트 선(28)과 판독 비트 선(29)에 제1층째의 배선층을 적용하고, 기록 워드 선(32), 판독 워드 선(33) 및 소스 선(31)에 제2층째의 배선층을 적용하고 있지만, 이외의 조합을 이용해도 좋다.
또한, 본 실시형태1에서는, 크로스커플형의 센스 증폭기를 이용해서 판독을 할 경우에, 판독 비트 선(29)은 플로팅이 되기 때문에, 비트 선에 제1층째의 배선층을 적용함으로써, 제3층째 이상의 배선으로부터의 잡음의 혼입을 막을 수 있다.
또한, 본 실시형태1에서는, 비트 선을 제1층의 배선에 적용했을 경우에 대해서 설명했지만, 판독 워드 선을 제1층 배선에 적용하고, 판독 트랜지스터(Qr)의 가까이 배치하는 것에 의해, 판독시에 전하 축적 노드(기억 노드)인 판독 트랜지스터(Qr)의 게이트와의 용량 커플링에 의해 전하 축적 노드의 전위를 상승시킬 수 있다. 또한, 문제에서 말한 기록 트랜지스터(Qw)의 게이트 전위를 하강시키는 것에 따라, 기생 용량(Cp)의 용량 커플링에 의해 전하 축적 노드의 전위도 크게 하강하는 폐해를 보상할 수 있다.
또한, 본 발명의 실시형태1에서는, 소스 선을 기록 워드 선 및 판독 워드 선과 평행으로 배치했지만, 기록 비트 선 및 판독 비트 선과 평행이라도 좋다. 본 실시형태에서 나타낸 것같이, 기록 워드 선 및 판독 워드 선과 평행으로 배치했을 경우는, 선택 워드 선에 대응한 소스 선만을 선택하는 것에 의해, 비선택 워드 선에 접속된 메모리 셀의 판독 비트 선으로부터 소스 선에 흐르는 전류를 차단할 수 있다. 한편, 본실시 예와는 반대로 기록 비트 선 및 판독 비트 선과 평행으로 배치했을 경우는, 1개의 판독 비트 선을 흐르는 전류가 1개의 소스 선을 흐르므로, 소스 선을 선택하는 MIS트랜지스터의 채널폭을 작게 할 수 있다. 이러한은 다른 설계 요인을 고려해서 가장 좋은 조합을 이용하면 좋다.
상기에서 설명한 것은 다른 실시형태에서도 동일하게 적합하다.
다음에, 본 발명의 실시1의 메모리의 동작에 대해서 도 2를 참조해서 설명한 다. 우선, 기록 동작을 설명한다. 기록 비트 선(28)의 전위를 써넣고 싶은 정보에 따라서 High (예컨대 1V정도),혹은 Low (예컨대 0V정도)로 설정한 후에, 기록 워드 선(32)의 전압을 유지 전위 (예컨대 -0.5V 정도)보다 기록 전위 (예컨대 2V정도)로 상승시킨다. 이것에 의해 기록 트랜지스터가 on이 되고, 기록 비트 선(28)에 설정한 전위가 전하 축적 노드(기억 노드)에 기록된다. 그 다음에, 기록 워드 선(32)의 전압을 다시 유지 전위에 되돌리는 것으로 기록은 종료된다. 기록중에는, 소스 선(31)의 전위는 고정해 두는 것이 바람직하다. 여기에서는 예컨대 0V정도와 할 수가 있다. 또한, 선택 트랜지스터의 게이트와 전기적으로 접속되어 있는 판독 워드 선(33)은 저전위 (예컨대 0V정도)라고 해서 off로 두는 것으로써 기록 동작시에 판독 비트 선(29)의 전위변동의 영향을 받기 어려워진다.
계속해서, 판독 동작에 있어서 설명한다. 판독 동작은 기록 워드 선(32)의 전압을 유지 전위 (예컨대 -0.5V 정도)에 유지한 채로 행한다. 우선, 판독 비트 선(29)을 소정의 프리챠지 전압 (예컨대 1V정도)이라고 해서 소스 선(31)의 전위를 소정의 전위 (예컨대 0V정도)에 고정한다. 선택 트랜지스터의 게이트와 전기적으로 접속되어 있는 판독 워드 선(33)을 고전위 (예컨대 1V정도)로 함으로써 선택 트랜지스터를 on 시키면, 판독 비트 선(29)과 소스 선(31)사이에 전류가 흐르고, 판독 비트 선(29)의 전위가 변동한다.
또한, 판독 트랜지스터에 축적된 정보에 의해 판독 트랜지스터의 컨덕턴스가 다르기 때문에 판독 비트 선(29)의 전위의 변동 속도가 다르게 된다. 또한, 소정의 타이밍에서 판독 비트 선(29)에 접속된 감지 증폭기를 기동시켜, 레퍼런스의 전위 와의 대소를 증폭하는 것으로 판독을 행하는 것이 가능하다. 여기에서 말한 전위관계에 있어서, 기록시에 High 기록를 행할 경우, 판독 비트 선(29)의 전위하강이 빠르고, 따라서 Low로서 증폭된다. Low에서 된 정보는 판독 시에 High의 전위로 증폭된다. 따라서 기록시의 High, Low의 관계가 판독 시에는 반대이므로 주의가 필요하다. 또한, 기본적으로 이 동작은 비파괴 판독이며, 1트랜지스터 1캐패시터형의 DRAM과는 다르다. 단지, 판독 디스터브가 허용하는 소자설계, 전압설정을 하고, 판독 후에 재기록를 하는 동작으로서도 상관없다.
계속해서, 리프레시 동작에 대해서 설명한다. 리프레시 동작은 예컨대 128ms정도의 간격에서 할 수 있다. 우선, 선택된 판독 워드 선(33)에서 구동되는 메모리 셀의 판독을 한다. 다음에 그 행의 증폭 정보의 반전 정보를 기록 비트 선(28)에 로드 하고, 측정한 후에도 원래의 행에 대응하는 기록 워드 선(32)을 이용해서 기록 동작을 하면 리프레시를 행할 수 있다. 이렇게 차례로 선택해서 이 동작을 반복하는 것으로 메모리 셀 어레이 전체의 리프레시 동작이 가능하다.
(실시형태2)
본 실시형태2의 반도체장치에 대해서 상기 실시형태1과 상이한 점을 중심으로 도 24∼도 28을 참조해서 설명한다. 도 24는, 본 실시형태2의 메모리 셀을 모식적으로 표시되는 평면도이며, 기록 트랜지스터(Qw), 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)가 나타나 있다. 도 25은, 도 24의 A-A선의 단면도이다. 도 26∼도 28은, 도 24에 대응하는 영역에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다.
우선, 본 실시형태2의 단위 메모리 셀의 기록 트랜지스터(Qw)의 구조에 대해서 설명한다. 상기 실시형태1에서 나타낸 도 4의 기록 트랜지스터(Qw)의 구조는, 본 발명자들이 검토한 도 71의 기록 트랜지스터(Qw)의 구조의 소스(2)의 상면에의 게이트의 오버랩부(8)를 잃는 구조이었지만, 본 실시형태2에서는, 대향부(9)가 없는 구조이다.
즉, 도 24 및 도 25에서 나타낸 바와 같이, 기판(7)의 절연층(6)상에 형성된 소스(2)와 드레인(3)과의 사이에 예컨대 산화 실리콘으로 이루어지는 절연막(34)이 매립되고 있어, 상기 소스(2), 드레인(3) 및 절연막(34)상에는, 채널(4), 게이트 절연막(5) 및 게이트(1)가 형성되는 구조이다.
본 발명자들이 검토한 도 71의 기록 트랜지스터(Qw)의 구조와 같이 , 오버랩부(8)가 존재할 경우, 맞춤시 생기는 엇갈림에 따라, 기생 용량(Cp)(도 70참조)도 불균일해진다. 이 점에 대해서, 리소그래피―기술의 진보에 따라, 맞춤 여유는 스케일 다운(감소)되는 것으로 생각된다. 그러나, 대향부(9)가 존재할 경우, 이 대향부(9)의 기생 용량(Cp)을 저감하기 위해서 게이트 높이를 낮게 하는 것을 생각해 볼 수 있으나, 게이트 높이는 익스텐션 영역용의 불순물 주입의 마스크라고 하는 형편상 그다지 급격하게 하강할 수 없다. 이 결과, 리소그래피―기술의 진보에 따라, 대향부(9)의 기생 용량성분이 상대적으로 커지게 된다.
그래서, 본 실시형태2에서 나타낸 바와 같이, 도 71의 대향부(9)을 잃는 구조로 하는 것으로써 기생 용량(Cp)의 영향이 적은 안정된 판독 동작을 행할 수가 있다. 또한, 본 실시형태2에서 표시되는 구조는 미세화가 진행할 만큼 유효한 것이 라고 하는 특징이 있다.
이처럼 본 실시형태2에서는, 기록 트랜지스터(Qw)가, 절연층(6)상에 형성된 소스(2) 및 드레인(3)과, 소스(2) 및 드레인(3)상에 형성되어, 소스(2)와 드레인(3)을 전기적으로 접속하고, 반도체로 이루어지는 채널(4)과, 소스(2) 및 드레인(3)의 상부에 형성되어, 채널(4)과는 게이트 절연막(5)을 통해서 전기적으로 절연되어, 채널(4)의 전위를 제어하는 게이트(1)를 갖는다. 이 게이트(1)의 하부 전면에 채널(4)이 형성되어 있다.
또한, 도 24에서 나타낸 바와 같이, 소스(2)로부터 드레인(3)에 채널(4)을 통해서 전류가 흐르는 방향과 교차하는 방향이며, 게이트(1)하부의 소스(2)의 치수와 드레인(3)의 치수가 다르다. 즉, on 전류를 크게 잡기 위해서, 게이트(1)하부의 드레인(3)의 치수가, 게이트(1)하부의 소스(3)의 치수보다 길게 하고 있다.
다음에, 상기 실시형태에서 나타낸 제조 방법과의 상이점에 대해서 설명한다.소자분리 영역이 되는 절연층(6)형성, 게이트 절연막(5)형성, 예컨대 다결정 실리콘으로 이루어지는 도전체막(25) 퇴적까지 실시 예1과 동일한 제조 방법이다. 또한, 질화 실리콘 막으로 이루어지는 캡은 형성하지 않는다.
계속해서, 도 26에서 나타낸 바와 같이, 레지스트를 마스크로 하여 도전체막(25)을 에칭하고, 공극 패턴에 도전체막(25)이 제거된 구조를 제작한 후에, 절연막(34)을 퇴적하고, CMP 을 가서 공극 패턴을 매립한다. 여기서 공극 패턴은 상기 실시형태1과 같은 구형이 아니라, 요철이 있는 도 26에 나타나 있는 형태로 했다.
계속해서, 두께3nm정도의 비결정성 실리콘으로 이루어지고, 채널(4)이 되는 반도체막을 퇴적 후에, 표면을 산화시키고, 더욱 두께10nm정도의 산화 실리콘막 (후에 게이트 절연막(5)이 된다)을 더 형성했다. 그 위에 두께80nm정도의 P(ling)을 도프 한 다결정 실리콘을 퇴적하고, 표면을 산화되어 산화 실리콘막을 형성한다. 이 공정에서 채널(4)인 반도체막의 비결정성 박막은 결정화한다.
계속해서, 레지스트를 마스크로 하여 산화 실리콘막과 다결정 실리콘 막, 더욱 하부의 산화 실리콘막 (후에 게이트 절연막(5)이 된다)을 에칭하고, 다결정 실리콘으로 이루어지는 기록 트랜지스터의 게이트(1)를 형성한다 (도 27참조).
계속해서, 판독 트랜지스터(Qr)의 게이트 가공용의 레지스트 패턴(26)(도 28참조)을 마스크로 하여 다결정 실리콘을 에칭하고, 기록 트랜지스터(Qw)의 소스(2)(전하 축적 노드이기도 한다), 드레인(3)을 형성한다. 이때 선택 트랜지스터(Qs)의 게이트(11)도 동시에 형성된다. 이 다음의 공정은 상기 실시형태1에서 나타낸 제조 공정과 동일해도 좋다.
절연막(34)에서 매립된 공극 패턴의 형상을 연구함으로써 게이트(1)와 전하 축적 노드(소스(2))의 오버랩 면적을 작게 하여, 보다 안정된 판독 특성을 실현하고 있다. 또한, 드레인(3)측은 오버랩 면적이 특히 작을 필요가 없다. 또한, on 전류를 크게 잡기 위해서, 드레인측 의 선폭을 굵게 하여, 소스, 드레인에서 비대칭한 폭으로 했다 (도 24참조).
(실시형태3)
본 실시형태3의 반도체장치에 대해서 상기 실시형태1과 상이한 점을 중심으로 도 29∼도 35을 참조해서 설명한다. 도 29는, 본 실시형태3의 메모리 셀을 모식 적으로 표시되는 평면도이며, 기록 트랜지스터(Qw), 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)가 나타나 있다. 도 30은, 도 29의 A-A선의 단면도이다. 도 31은, 도 29에 대응하는 영역에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다. 도 32∼도 35은, 도 29의 A-A선에 대응하는 부분에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다. 또한, 도 29 및 도 30에서는, 소자구조의 설명을 쉽게 하기 위해서 콘택트나 배선 등을 생략하고 있다. 또한, 도 29에서는, 보기 쉽게 하기 위해서, 도 30에서 표시되는 절연막(36)은 생략되어 있다.
우선, 본 실시형태3의 단위 메모리 셀의 기록 트랜지스터(Qw)의 구조에 대해서 설명한다. 도 30에서 나타낸 바와 같이, 본 실시형태3에서는, 본 발명자들이 검토한 도 71의 기록 트랜지스터(Qw)의 구조와 다르고, 게이트(1)가 소스(2), 드레인(3)과 오버랩 하는 부분 및 대향하는 부분(도 71의 overlap부(8) 및 대향부(9))에, 각각 게이트 절연막(5)보다 두꺼운 예컨대 산화 실리콘으로 이루어지는 절연막(36) 및 절연막(35)이 형성되어 있다. 또한, 절연막(35)이 두껍기 때문에, 오버랩 하는 부분의 폭이 절연막(35)의 두께 분만큼 작아진다.
이러한 기록 트랜지스터(Qw)의 구조로 하는 것으로써 본 실시형태3에서 표시되는 메모리는, 기생 용량(Cp)(도 70참조)의 영향이 적은 안정된 판독 동작을 행할 수가 있다.
이처럼 본 실시형태3에서는, 기록 트랜지스터(Qw)는, 절연층(6)상에 형성된 소스(2) 및 드레인(3)과, 절연층(6)상이며 소스(2)와 드레인(3)과의 사이에 형성되 어, 반도체로 이루어지는 채널(4)과, 절연층(6)의 상부이며 소스(2)와 드레인(3)과의 사이에 형성되어, 채널(4)과는 게이트 절연막(5)을 통해서 전기적으로 절연되어, 채널(4)의 전위를 제어하는 게이트(1)를 갖는다. 또한, 소스(2) 및 드레인(3)의 각각의 측면에 형성되어, 게이트(1)와 소스(2) 및 드레인(3)을 절연 분리하는 절연막(35)을 갖고, 게이트(1)와 소스(2) 및 드레인(3)과의 사이의 절연막(35)의 두께가, 게이트(1)와 채널(4)과의 사이의 게이트 절연막(5)의 두께보다 두껍다.
다음에, 상기 실시형태1에서 나타낸 제조 공정과의 상이점에 대해서 설명한다.절연층(6)형성, 게이트 절연막(5)형성, 예컨대 다결정 실리콘으로 이루어지는 도전체막(25) 퇴적까지 상기 실시형태1과 동일하다. 그 후에, 도전체막(25)상에, 예컨대 산화 실리콘으로 이루어지는 절연막(36), 예컨대 질화 실리콘으로 이루어지는 절연막(37)을 순차적으로 퇴적한다.
계속해서, 도 32에서 나타낸 바와 같이, 레지스트에 의한 공극 패턴을 마스크에 에칭을 하고, 채널 및 게이트 영역의 예컨대 다결정 실리콘으로 이루어지는 도전체막(25)을 제거하고, 세정한 후에, 두께2.5nm정도의 비결정성 실리콘으로 이루어지는 채널(4), 예컨대 두께15nm정도의 산화 실리콘으로 이루어지는 게이트 절연막(5), 예컨대 질화 실리콘으로 이루어지는 절연막(38)을 퇴적한다. 이어서, 아닐을 행하는 것으로 채널(4)의 비결정성 실리콘은 결정화하고, 다결정 실리콘이 된다.
계속해서, 도 33에서 나타낸 바와 같이, 절연막(37)의 표면이 노출할 때까지 CMP 혹은 에치백을 행한 후에, 산화 실리콘막으로 이루어지는 게이트 절연막(5)의 일부를, 예컨대 공저(孔底)로부터 20nm정도에 남겨서 에칭한다. 여기에서, 공극의 상부측면에는 다결정 실리콘으로 이루어지는 채널(4)이 노출하는 것이 된다.
계속해서, 도 34에서 나타낸 바와 같이, 공극 쪽에서 노출하고 있는 다결정 실리콘으로 이루어지는 채널(4)이 산화되고, 절연막(35)을 형성한다. 또한, 절연막(36)의 측면의 채널(4)도 산화되고, 절연막(36)에 포함되는 것이 된다.
계속해서, 도 35에서 나타낸 바와 같이, 절연막(37)을 제거하고, 게이트(11)가 되는 다결정 실리콘 막을 퇴적한 후에, 레지스트를 마스크로 하여 에칭을 행하여 기록 트랜지스터의 게이트(1)이외의 다결정 실리콘 막을 제거한다.
계속해서, 도 31에서 표시되는 것 같은 레지스트 패턴(26)을 적용하고, 불필요한 절연막(36) 및 도전체막(25)을 제거하고, 기록 트랜지스터(Qw)의 소스(2) 및 드레인(3)을 형성한다. 그 때, 기록 트랜지스터(Qw) 부분의 게이트(1), 게이트 절연막(5) 및 채널(4)이 되는 반도체막도 동일한 레지스트 패턴을 마스크에 가공하는 것이 상기 실시형태1과 다르다. 또한, 레지스트를 마스크로 하여 다결정 실리콘을 에칭하고, 로직 트랜지스터, 고내압 트랜지스터의 게이트 패턴을 형성할 수가 있다. 그 후는, 상기 실시형태1과 동일하다.
(실시형태4)
본 실시형태4의 반도체장치에 대해서 상기 실시형태1과 상이한 점을 중심으로 도 36∼도 41을 참조해서 설명한다. 도 36은, 본 실시형태4의 메모리 셀을 모식적으로 표시되는 평면도이며, 기록 트랜지스터(Qw), 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)가 나타나 있다. 도 37은, 도 36의 A-A선의 단면도이다. 도 38은, 도 36에 대응하는 영역에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다. 도 39∼도 41은, 도 36의 A-A선에 대응하는 부분에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다. 또한, 도 36 및 도 37에서는, 소자구조의 설명을 쉽게 하기 위해서 콘택트나 배선 등을 생략하고 있다. 또한, 도 36에서는, 보기 쉽게 하기 위해서, 도 37에서 표시되는 절연막(39)은 생략되어 있다.
우선, 본 실시형태4의 단위 메모리 셀의 기록 트랜지스터(Qw)의 구조에 대해서 설명한다. 도 37에서 나타낸 바와 같이, 본 실시형태4에서는, 본 발명자들이 검토한 도 71의 기록 트랜지스터(Qw)의 구조와 다르고, 소스(2), 드레인(3)과 게이트(1)의 대향 부분이 채널(4)과 접속하는 부분을 남겨서 제거되어 있다.
이러한 기록 트랜지스터(Qw)의 구조로 하는 것으로써 본 실시형태4에서 표시되는 메모리는, 기생 용량(Cp)(도 70참조)의 영향이 적은 안정된 판독 동작을 행할 수가 있다.
다음에, 상기 실시형태1에서 나타낸 제조 공정과의 상이점에 대해서 설명한다. 절연층(6)형성, 게이트 절연막(5)형성, 예컨대 다결정 실리콘으로 이루어지는 도전체막(25) 퇴적까지 상기 실시형태1과 동일하다. 그 후에, 도전체막(25)상에 예컨대 산화 실리콘으로 이루어지는 절연막(39)을 퇴적한다.
계속해서, 도 39에서 나타낸 바와 같이, 레지스트에 의한 공극 패턴을 마스크에 에칭을 하고, 채널 및 게이트 영역의 절연막(39) 및 도전체막(25)을 제거하고, 세정한 후에, 두께2.5nm정도의 비결정성 실리콘으로 이루어지는 채널(4), 두께 15nm정도의 산화 실리콘막으로 이루어지는 게이트 절연막(5)을 퇴적한다. 여기서 아닐을 행하는 것으로 비결정성 실리콘은 결정화하고, 다결정 실리콘이 된다. 이어서, 게이트 절연막(5)상에 게이트가 되는 예컨대 다결정 실리콘으로 이루어지는 도전체막(24)을 퇴적한다.
계속해서, 도 40에서 나타낸 바와 같이, 절연막(39)의 표면이 노출될 때까지 CMP 혹은 에치백을 한다.
계속해서, 도 41에서 나타낸 바와 같이, 레지스트를 마스크로 하여 에칭을 행해서 기록 트랜지스터의 게이트가 되는 도전체막(24)주변의 절연막(39)을 제거한다. 이어서, 잔존한 절연막(39)을 마스크에 도전체막(24)을, 도전체막(25)의 상면 (혹은 절연막(39)의 하면)과 같은 높이가 되도록 (도 37참조) 에칭한다.
계속해서, 도 38에서 표시되는 것 같은 레지스트 패턴(26)을 적용하고, 불필요한 절연막(39) 및 도전체막(25)을 제거하고, 기록 트랜지스터(Qw)의 소스(2) 및 드레인(3)을 형성한다. 그 때, 기록 트랜지스터(Qw) 부분의 게이트(1), 게이트 절연막(5) 및 채널(4)이 되는 반도체막도 동일한 레지스트 패턴을 마스크에 가공하는 곳이 상기 실시형태1과 다르다. 또한, 레지스트를 마스크로 하여 다결정 실리콘으로 이루어지는 도전체막(25)을 에칭하고, 로직 트랜지스터, 고내압 트랜지스터의 게이트 패턴을 형성할 수가 있다. 그 후는, 상기 실시형태1과 동일하다.
(실시형태5)
본 실시형태5의 반도체장치에 대해서 상기 실시형태1과 상이한 점을 중심으로 도 42∼도 46을 참조해서 설명한다. 도 42는, 본 실시형태5의 메모리 셀을 모식 적으로 표시되는 평면도이며, 기록 트랜지스터(Qw), 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)가 나타나 있다. 도 43은, 도 42의 A-A선의 단면도이다. 도 44는, 도 42에 대응하는 영역에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다. 도 45∼도 46은, 도 42의 A-A선에 대응하는 부분에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다. 또한, 도 42 및 도 43에서는, 소자구조의 설명을 쉽게 하기 위해서 콘택트나 배선 등을 생략하고 있다. 또한, 도 42에서는, 보기 쉽게 하기 위해서, 도 43에서 표시되는 게이트 절연막(5) 및 채널(4)은 생략되어 있다.
우선, 본 실시형태5의 단위 메모리 셀의 기록 트랜지스터(Qw)의 구조에 대해서 설명한다. 도 43에서 나타낸 바와 같이, 기록 트랜지스터(Qw)에서는, 소스(2) 및 드레인(3)의 측면에 예컨대 산화 실리콘막 등의 절연물로 이루어지는 측벽(40)이 형성되어, 그 측벽(40)상에 채널(4)이 형성되는 구조이다. 채널(4)은 소스(2), 드레인(3)이 되는 예컨대 다결정 실리콘으로 이루어지는 도전체막(25)의 상면에서 접속되어 있다. 이것 때문에 게이트(1)의 측벽부도 채널이 되고, 게이트(1)와 소스(2)와의 사이의 용량이 작아진다는 이점이 있다. 또한, 게이트(1)의 측벽부도 채널이 되기 때문에, 단지 게이트 하부가 채널이 되는 구조(도 71참조)와 비교하여, 채널장이 길어져서, 미세화가 진행해도 단채널 효과가 일어나기 어렵다고 하는 이점도 있다.
이처럼 본 실시형태5에서는, 기록 트랜지스터(Qw)는, 절연층(6)상에 형성된 소스(2) 및 드레인(3)과, 절연층(6)의 상부에 형성되어, 소스(2)와 드레인(3)을 전 기적으로 접속하고, 반도체로 이루어지는 채널(4)과, 절연층(6)의 상부에 형성되어, 채널(4)과는 게이트 절연막(5)을 통해서 전기적으로 절연되어, 채널(4)의 전위를 제어하는 게이트(1)를 갖는다. 더욱이, 소스(2)와 드레인(3)과의 사이이며 소스(2) 및 드레인(3)의 각각의 측면에, 절연물로 이루어지는 측벽(40)이 형성되고 있으며, 채널(4)이, 소스(2)의 상면으로부터 소스(2)의 측벽(40), 절연층(6), 드레인(3)의 측벽(40), 드레인(3)의 상면에 걸쳐서 형성되어 있다.
이러한 기록 트랜지스터(Qw)의 구조로 하는 것으로써 본 실시형태5에서 표시되는 메모리는, 기생 용량(Cp)(도 70참조)의 영향이 적은 안정된 판독 동작을 행할 수가 있다.
다음에서, 상기 실시형태1에서 나타낸 제조 공정과의 상이점에 대해서 설명한다. 절연층(6)형성, 게이트 절연막(5)형성, 예컨대 다결정 실리콘으로 이루어지는 도전체막(25)의 퇴적까지 상기 실시형태1과 동일하다. 그 후에, 도전체막(25)상에, 예컨대 질화 실리콘으로 이루어지는 절연막(41)을 퇴적한다.
계속해서, 도 45에서 나타낸 바와 같이, 레지스트에 의한 공극 패턴을 마스크에 에칭을 하고, 채널 및 게이트 영역의 도전체막(25)을 제거한 후에, 예컨대 산화 실리콘으로 이루어지는 절연막을 퇴적하고, 에치백함에 의해 도전체막(25)의 측면에 측벽(40)을 형성한다.
계속해서, 도 46에서 나타낸 바와 같이, 절연막(41)을 제거하고, 예컨대 두께2.5nm정도의 비결정성 실리콘으로 이루어지는 채널(4), 예컨대 두께15nm정도의 산화 실리콘으로 이루어지는 게이트 절연막(5)을 순차적으로 퇴적한다. 여기서 아 닐을 행하는 것으로 비결정성 실리콘은 결정화하고, 다결정 실리콘이 된다. 이어서, 게이트(1)가 되는 다결정 실리콘을 퇴적한 후에, 레지스트를 마스크로 하여 에칭을 행하여서 기록 트랜지스터 부분이외의 다결정 실리콘을 제거해서 게이트(1)를 형성한다.
계속해서, 도 44에서 표시되는 것 같은 레지스트 패턴(26)을 적용하여, 불필요한 게이트 절연막(5) 및 채널(4)을 제거하고, 기록 트랜지스터(Qw)의 소스(2) 및 드레인(3)을 형성한다 (도 43참조). 그 때, 기록 트랜지스터(Qw) 부분의 게이트(1), 게이트 절연막(5) 및 채널(4)이 되는 반도체막도 동일한 레지스트 패턴을 마스크에 가공하는 것이 상기 실시형태1과 다르다. 또한, 레지스트를 마스크로 하여 다결정 실리콘으로 이루어지는 도전체막(25)을 에칭하고, 로직 트랜지스터, 고내압 트랜지스터의 게이트 패턴을 형성할 수가 있다. 그 후는, 상기 실시형태1과 동일하다.
(실시형태6)
본 실시형태6의 반도체장치에 대해서 상기 실시형태1과 상이한 점을 중심으로 도 47∼도 53을 참조해서 설명한다. 도 47은, 본 실시형태6의 메모리 셀을 모식적으로 표시되는 평면도이며, 기록 트랜지스터(Qw), 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)가 나타나 있다. 도 48은, 도 47의 A-A선의 단면도이다. 도 49∼도 50은, 도 47에 대응하는 영역에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 평면도이다. 도 51∼도 53은, 도 47의 A-A선에 대응하는 부분에 있어서의 제조 공정 중의 메모리 셀을 모식적으로 표시되는 단면도이다. 또한, 도 47 및 도 48에서는, 소자구조의 설명을 쉽게 하기 위해서 콘택트나 배선 등을 생략하고 있다. 또한, 도 47에서는, 보기 쉽게 하기 위해서, 도 48에서 표시되는 게이트 절연막(5) 및 채널(4)은 생략되어 있다.
우선, 본 실시형태6의 단위 메모리 셀의 기록 트랜지스터(Qw)의 구조에 대해서 설명한다. 상기 실시형태1에서 나타낸 구조와 다르고, 도 48에서 나타낸 바와 같이, 채널(4) 밑에 액티브 영역(45)이 존재하고, 또한, 게이트(1)가 기판(7)표면에 설치된 고농도 n형불순물에 의한 확산층으로 이루어지는 게이트(42)로 이루어진 것을 특징으로 한다. 본 구조에서는 게이트(42)가 채널(4)보다 아래로 있는 것에 의해, 본 발명자들이 검토한 도 71의 구조의 대향부(9)에 기인하는 기생 용량(Cp)(도 70참조)을 삭감할 수 있다. 더욱이, 소스(2), 드레인(3)에 대하여 자기정합적으로 게이트(42)형성의 불순물 주입을 할 수 있기 때문에, 소스(2), 드레인(3)하면과 게이트(42)의 대향 면적도 작아져서, 극히 작은 기생 용량(Cp)을 실현할 수 있다.
이처럼 본 실시형태6에서는, 기록 트랜지스터(Qw)는, 게이트 절연막(5)상에 형성된 소스(2) 및 드레인(3)과, 게이트 절연막(5)아래로 형성되어, 채널(4)의 전위를 제어하는 게이트(42)와, 게이트(42)의 상부에 형성되어, 소스(2)와 드레인(3)을 전기적으로 접속하고, 게이트(42)와는 게이트 절연막(5)을 통해서 전기적으로 절연되어, 반도체로 이루어지는 채널(4)을 갖는다. 또한, 이 게이트(42)는, 소스(2) 및 드레인(3)에 대하여 자기정합에 의해 불순물이 도입된 반도체(확산층)로 이루어진다. 또한, 채널(4)상에는, 채널(4)을 보호하고, 절연물로 이루어지는 보호 막(43)이 형성되어 있다.
이러한 기록 트랜지스터(Qw)의 구조로 하는 것으로써 본 실시형태6에서 표시되는 메모리는, 기생 용량(Cp)의 영향이 적은 안정된 판독 동작을 행할 수가 있다.
다음에서, 상기 실시형태1에서 나타낸 제조 공정과의 상이점에 대해서 설명한다. 절연층(6)형성까지 상기 실시형태1과 동일하다. 단지, 본 실시형태6에서는, 기록 트랜지스터(Qw)형성 영역하부가 되는 기판(7)에 있어서, 액티브 영역(45)을 형성해 둔다.
계속해서, 예컨대 산화 실리콘으로 이루어지는 게이트 절연막(5), 다결정 실리콘으로 이루어지는 도전체막(25)을 순차적으로 퇴적한다.
계속해서, 도 49에서 나타낸 바와 같이, 레지스트를 마스크로 하여 도전체막(25)을 에칭하고, 공극 패턴(46)에 도전체막(25)이 제거된 구조를 제작한다. 이 후에 형성하는 채널(4)(도 48참조)전체의 전위를 제어하기 위해서, 액티브 영역(45)은 공극 패턴(46)을 둘러싸는 형태라고 했다.
계속해서, 도 51에서 나타낸 바와 같이, 예컨대 질화 실리콘으로 이루어지는 보호막(47)을 퇴적하고, 에치백을 행하는 것으로 공극 패턴(46)의 측면에만 보호막(47)을 남긴다. 이어서, 레지스트를 마스크로 하여 As(비소)을 주입 하고, 공극 패턴에 대하여 자기정합적으로 고농도의 n형영역인 확산층으로 이루어지는 게이트(42)를 형성한다.
계속해서, 도 52에서 나타낸 바와 같이, 이 주입에 의해 공저(孔底)의 게이트 절연막(5)은 데미지를 받기 때문에, 일단 HF(불산)에 의해 공저의 게이트 절연 막(5)을 제거한다.
계속해서, 도 53에서 나타낸 바와 같이, 다시 산화를 행하고, 공저에 게이트 절연막(5)을 형성한다.
여기서 공극의 측면은 보호막(47)에서 보호되고 있어, 산화되지 않는다. 이 시점에서, 공극 패턴의 바로 밑은 일단 깎인 후에, 산화되기 위해서, 조금 기판(7)을 침식하면서 산화 실리콘막(게이트 절연막(5))이 형성되는 것이지만, 도면 중에서는 간단히 하기 위해서 같은 높이에 그리고 있다. 더욱 열 인산처리를 하는 것으로 예컨대 질화 실리콘으로 이루어지는 보호막(47)을 제거하고, 비결정성 실리콘으로 이루어지는 반도체막(채널(4))을 예컨대 2.5nm정도 퇴적한다.
계속해서, 도 48에서 나타낸 바와 같이, 산화에 의해 채널(4)표면에 산화 실리콘으로 이루어지는 절연막(44)을 형성한 후에, 예컨대 질화 실리콘으로 이루어지는 보호막(43)을 퇴적하고, 공극을 매립하도록 에치백을 행한다. 이어서, 도 50에서 표시되는 것 같은 레지스트 패턴(26)을 적용하고, 불필요한 절연막(44), 채널(4) 및 도전체막(25)을 제거하고, 기록 트랜지스터(Qw)의 소스(2) 및 드레인(3)을 형성한다. 그 때, 레지스트를 마스크로 하여 다결정 실리콘으로 이루어지는 도전체막(25)을 에칭하고, 로직 트랜지스터, 고내압 트랜지스터의 게이트 패턴을 형성할 수가 있다. 그 후는, 상기 실시형태1과 동일하다.
도 54는, 본 실시형태6의 변형예의 기록 트랜지스터(Qw)를 모식적으로 표시되는 단면도이다. 도 48의 구조와의 차이는, 기판(7)에 예컨대 산화 실리콘으로 이루어지는 절연막49이 매립된, 소위 SOI(Silicon on Insulator)구조를 갖는 기판을 적용하는 점이다. SOI 구조의 절연층(49)상에 게이트(48)가 형성되어 있다. 또한,채널(4)보다 아래로 설치된 게이트(48)는, 예컨대 MIS트랜지스터의 p형영역중에 자기정합적으로 설치한 n형 영역이 아니라, 고농도 n형에 작성한 액티브 영역으로 이루어진다. 본 구조는 SOI구조를 갖는 기판이기 때문에 액티브 영역이 주위로부터 절연되어 있어, 게이트(1)로서 전위를 자유롭게 바꾸는 것이 가능하다. 또한, 주위와의 정전용량도 작기 때문에, 단 시간에서 게이트(48)의 충방전이 가능하다.
(실시형태7)
본 실시형태7의 반도체장치에 대해서 상기 실시형태6과 상이한 점을 중심으로 도 55를 참조해서 설명한다. 도 55는, 본 실시형태7의 메모리 셀의 요부를 모식적으로 나타내는 단면도이며, 상기 실시형태6의 도 48과 같지만, 예컨대 질화 실리콘으로 이루어지는 채널 보호용의 보호막(43)이, 예컨대 고농도의 n형의 다결정 실리콘으로 이루어지는 도전체막으로 이루어지는 게이트(50)로 치환된 점이 다르다.
본 실시형태7에서 나타내는 메모리 셀의 기록 트랜지스터(Qw)의 구조는, 확산층으로 이루어지는 제1의 게이트(42)와, 예컨대 금속 등의 도전체막으로 이루어지는 제2의 게이트(50)를 갖는 구조이다. 도 55에서 나타낸 바와 같이, 기판(7)에 형성된 게이트 절연막(5)상에는, 소스(2) 및 드레인(3)이 형성되어 있다.게이트 절연막(5)아래로는, 채널(4)의 전위를 제어하는 확산층으로 이루어지는 게이트(42)가 형성되어 있다. 게이트(42)의 상부에는, 소스(2)와 드레인(3)을 전기적으로 접속하고, 게이트(42)와는 게이트 절연막(5)을 통해서 전기적으로 절연되어, 반도체로 이루어지는 채널(4)이 형성되어 있다. 또한, 게이트(42)와는 채널(4)을 끼어서 도전 체막으로 이루어지는 게이트(50)가 형성되어 있다. 또한, 게이트(42)는 소스(2) 및 드레인(3)에 대하여 자기정합에 의해 불순물이 도입된 반도체로 이루어지고, 게이트(42)의 불순물 농도를 제어함으로써 문턱치전압이 설정된다.
이러한 게이트(42, 50)를 동 전위에서 제어하면, 기록 트랜지스터(Qw)의 전류의 온오프(on off)비 향상을 예상할 수 있다. on 전류가 향상하면 같은 길이의 기록 펄스를 가해도 보다 기록 비트 선에 가까운 전위까지 기록하는 것이 가능해서, 안정된 판독 동작이 가능하다.
또한, 본 실시형태7에서는, 주변회로부에 확산층으로 이루어지는 게이트(42)와, 도전체막으로 이루어지는 게이트(50)를 같은 전압에서 구동하는 회로를 형성하면, 기록 트랜지스터(Qw)의 전류의 온오프비 향상을 예상할 수 있다. 또한, 주변회로부에서는, 다른 전압 및 다른 타이밍에서 구동하는 회로도 형성할 수가 있다.
본 실시형태7에서는, 게이트(42)의 확산층 및 게이트(50)의 도전체막의 양자를 게이트로 한 경우에 대해 설명했지만, 도전체막(게이트(50))만을 게이트로서 이용하고, 확산층 (게이트(42))의 불순물 농도를 조정해서 문턱치제어에 이용해도 좋다.
또한, 본 실시형태7에서는, 확산층 (게이트(42)) 및 도전체막(게이트(50))의 양자를 게이트로 한 경우에 있어서 설명했지만, 도전체막(게이트(50))을 게이트로서 이용하고, 확산층 (게이트(42))의 전위를 기판 바이어스 전극으로서 이용하고, 동작 모드에 의해 이 확산층 (게이트(42))의 전위를 변화시키는 것으로 문턱치를 변화시켜도 좋다. 예컨대, 기록 동작에 있어서, 유지 상태보다도 높은 전위를 주는 것으로 보다 많은 on 전류를 확보하는 것이 가능하다.
또한, 확산층 (게이트(42))과 도전체막(게이트(50))의 역할을 교체시켜도 좋다. 또한,상기 실시형태6의 도 54에 나타낸 것 같이, 기판(7)에 SOI구조를 적용해도 좋다.
즉, 상기 실시형태6에서는 채널 보호용의 보호막(43)을, 예컨대 고농도의 n형의 다결정 실리콘으로 이루어지는 도전체막(50)으로 바꿔 놓는 구조로 하여도 좋다.
(실시형태8)
본 실시형태8의 반도체장치에 대해서 상기 실시형태1과 상이한 점을 중심으로 도 56∼도 61을 참조해서 설명한다.
도 56은, 본 실시형태8의 메모리 셀의 기록 트랜지스터를 모식적으로 표시되는 단면도이다. 도 56에서 나타낸 바와 같이, 기록 트랜지스터의 소스(52), 드레인(53)이 예컨대 p형의 단결정 실리콘으로 이루어지는 기판(57)으로부터 구성되어 있다. 또한, 기록 트랜지스터의 소스(52), 드레인(53)의 적어도 한 쪽이 기판(57)으로부터 구성되어 있어도 좋다.
채널(54)이 되는 반도체막이 기판(57)에 콘택트나 금속배선을 통하지 않고 , 직접 접속되어 있다. 또한, 반도체막으로 이루어지는 채널(54)은 소자분리의 절연막(56)상에도 형성되어 있다. 또한, 게이트(51)은 게이트 절연막(55)을 통해서 채널(54)상에 형성되어, 채널 전위를 제어한다. 기판(57)은 매립 절연막(58)을 갖는, 소위 SOI구조를 갖는 기판을 이용했다.
소스(52)의 웰(59)은, n형으로 하여 소스(52)와 전기적으로 접속되어 있다. 또한, 드레인(53)은, n형의 웰(60) 내부에 형성되어, 웰(60)과 전기적으로 접속되어 있다.
SOI 구조를 갖는 기판(57)을 이용하는 것에 의해, 소스(52)가 있는 웰(59)을 주위와 절연하는 것이 가능해서, 전하 축적 노드에 접속된 소스(52)와 웰(59)의 문에 리크가 만나도 양호한 데이터의 유지 특성이 가능해진다. 본 실시형태8에서는 웰(59)을 소스(52)와 같은 n형으로 하고 있기 때문에 소스(52)와 웰(59)의 사이는 전기적으로 접속되어 있는 것이지만, SOI 구조를 갖는 기판을 이용하고 있기 때문에, 충분한 유지 특성을 확보할 수 있다. 또한, SOI구조를 갖는 기판을 이용하는 것으로 기록 비트 선의 정전용량을 작게 할 수가 있고, 기록 동작시의 프리챠지시간을 단축할 수가 있다. 또한, 실리콘 기판을 이용하여, 소스(52)와 드레인(53)을 p형 웰 내에 형성해도 좋다. 이 경우, 기판표면의 고농도 n형의 소스의 주위에 보다 저농도의 n형 영역을 설치하는 것에 의해, p형 웰과의 사이의 pn접합을 완만하게 하는 것으로써 리크 전류를 작게 억제할 수 있다.
본 실시형태8에서는, 기판(57)이, 단결정 실리콘으로 이루어지고, 채널(54)이, 후술하듯이 단결정 실리콘 또한, 단결정 실리콘의 결정성에 가까운 실리콘이 된다. 따라서 높은 모빌리티(mobility)가 실현될 수 있기 때문에 기록 전류를 크게 할 수가 있다. 또한, 같은 전압, 시간조건에서 기록 동작을 행할 때에, 보다 작은 기록 전류의 경우와 비교해서 기억 노드에 높은 전압 레벨까지 기록하는 것이 가능해서, 같은 게이트(51), 소스(52)사이의 기생 용량이 존재했을 경우라도 안정된 판 독이 가능하다. 별도의 관점으로부터, 전하 축적 노드에 기록하는 전압, 시간을 같이 했을 경우, 보다 낮은 게이트 전압에서 기록을 할 수 있으면 말해도 좋고, 기록 종료시의 게이트 전압의 하강 폭이 작은 것부터, 기생 용량cp(도 70참조)의 영향이 작다고 하는 특징도 있다.
본 실시형태8에서는, 상기 실시형태1에 있어서의 로직 트랜지스터의 게이트와 동시에 퇴적한 막에서 소스(2), 드레인(3)을 형성할 경우와 달리, 소스(52), 드레인(53)에 기판표면을 이용하기 위해서, 게이트(51)측면과 소스(52), 드레인(53)의 측면이 대향하고 있지 않고, 기생 용량(Cp)이 작아져 있다. 이러한 기록 트랜지스터(Qw)의 구조로 하는 것으로써 본 실시형태8에서 나타내는 메모리는, 기생 용량(Cp)의 영향이 적은 안정된 판독 동작을 행할 수가 있다.
이처럼 본 실시형태8에서는, 기록 트랜지스터(Qw)가, 절연층(58)상에 형성된 소스(52) 및 드레인(53)과, 소스(52) 및 드레인(53)상에 형성되며, 소스(52)와 드레인(53)을 전기적으로 접속하고, 반도체로 이루어지는 채널(54)과, 소스(52) 및 드레인(53)의 상부에 형성되어, 채널(54)과는 게이트 절연막(55)을 통해서 전기적으로 절연되며, 채널(54)의 전위를 제어하는 게이트(51)를 갖는다. 이 게이트(51)의 하부전면에 채널(54)이 형성되어 있다. 또한, 기판(57)이, 단결정 실리콘으로 이루어지고, 채널(54)이, 단결정 실리콘 또는 단결정 실리콘의 결정성에 가까운 실리콘으로 이루어진다. 또한, 소스(52) 및 드레인(53)은, 각각 절연층(58)상에 형성된 웰(59) 및 웰(60)의 표면에 형성되어 있다. 또한, 채널(54)이, 소스(52) 또는 드레인(53)과, 금속배선을 통하지 않고 직접 접속되어 있다. 또한, 소스(52) 또는 드레인(53)의 적어도 어느 한 쪽이, 단결정 실리콘으로 형성되어도 좋다.
도 57은, 본 실시형태8의 메모리 셀의 판독 트랜지스터(Qr)주변을 모식적으로 나타내는 단면도이며, 기록 트랜지스터(Qw)와 판독 트랜지스터(Qr)의 접속 관계를 나타내는 설명도이다. 또한, 도 56에서는 생략한 측벽 구조도 나타내고 있다.
기록 트랜지스터(Qw)의 소스(52)가 판독 트랜지스터의 게이트(61)에 콘택트(63)를 이용해서 접속되어 있다. 콘택트(63)만으로 접속하는 것으로써 메탈의 배선층을 통해서 접속하는 것보다도 작은 면적에서 메모리 셀이 구성가능하다. 판독 트랜지스터(Qr)의 게이트 절연막(62)의 두께는 기록 트랜지스터(Qw)와 달리, 7nm 정도의 두께에서, 고내압 트랜지스터와 같은 두께를 이용했다. 이 막두께를 더 얇게 해도 무방한 것은 상기 실시형태1에 말한 그대로이다.
다음에서, 본 실시형태8에 의한 기록 트랜지스터(Qw)의 제조 방법을 설명한다. 여기에서, SOI구조를 갖는 기판을 이용하는 것 이외에는, 상기 실시형태1과 동일한 공정에서, 예컨대 로직 트랜지스터의 게이트 산화 전까지 할 수 있다. 그 후에, 기판(57)에 있어서 4nm정도의 산화를 하고, 레지스트를 마스크로 하여 에칭을 하고, 기록 트랜지스터(Qw)형성 부분의 게이트 절연막(55)을 제거하고, 기판(57)표면을 노출시킨다. 또한, SOI구조를 갖는 기판의 경우, 3중 웰구조는 필요없다.
계속해서, 비결정성 실리콘 반도체막으로 이루어지는 채널(54)을 예컨대 4nm정도 퇴적하고, 아닐을 행한다. 이때에, 단결정 실리콘으로 이루어지는 기판(57)을 핵으로 하여 결정화가 진행하고, 유사적으로 단결정에 가까운 결정성을 얻을 수 있다.
도 58은, 실리콘 막두께에 대한 결정화 온도의 관계를 나타내는 설명도이며, 막두께를 바꿔서 퇴적한 비결정성 막을 30분간 아닐을 행했을 경우의 결정화 온도를 나타내고 있어, 발명자들이 독자적으로 행한 검토 결과이다. 도 58에서 나타낸 바와 같이, 막두께가 10nm정도의 비결정성 실리콘에 있어서, 결정화에 필요한 온도가 상승하고, 특히 5nm이하에서는 급격하게 상승한다. 이것은 결정핵의 생성이 별로 진행하지 않기 때문이라고 생각된다. 따라서, 이와 같은 막의 결정화에 있어서는, 막두께가 10nm정도 이상의 비결정성 막의 결정화와 달리, 내부로부터 결정화가 진행하기 어렵고, 단결정으로 접한 부분으로부터의 결정화가 주요한 결정화 메커니즘이 된다. 이 결과로, 유사적으로 단결정에 가까운 결정성을 얻을 수 있는 것이다.
따라서, 두꺼운 막두께의 비결정성 실리콘에 있어서도, 같이 단결정 실리콘을 중심으로 결정화가 진행하는 것이지만, 동시에 막내부에 생성한 핵을 중심으로 결정화가 진행하고, 결국 다결정이 된다. 그래서, 본 실시형태8에 있어서는 채널(54)이 되는 반도체막의 막두께를 얇게 (4nm정도) 하고 있다.
이 결정화한 박막표면을 2nm정도 산화한다 (산화 실리콘막에서 4nm정도 형성한다).이렇게 결정성의 좋은 막을 산화하기 때문에, 산화의 제어성이 좋고, 이에 더해 CVD법에 의해 형성된 산화 실리콘막과 비교하여 반도체막과 절연막과의 사이의 계면의 트랩이 적은 특징이 있다.
계속해서, 게이트 절연막(55)이 되는 산화 실리콘막을 예컨대 10nm정도 퇴적한다. 이어서, 레지스트를 마스크로 하여 기록 트랜지스터 이외의 부분의 산화 실 리콘막을 제거한다. 이어서, 약한 산화를 하면, 산화 실리콘막에서 커버되어 있는 기록 트랜지스터(Qw) 부분을 남기고 극박 실리콘 박막은 산화된다. 이때, 기록 트랜지스터(Qw) 부분 이외의 액티브 영역에는 7nm정도의 산화 실리콘막이 형성되어 있게 되고, 이것을 고압계 트랜지스터의 게이트 절연막이라고 한다.
계속해서, 로직 트랜지스터 부분이 개구한 레지스트 패턴을 마스크에 불산처리를 하는 것으로 개구부의 게이트 절연막을 제거한다. 또한, 메모리 셀 부분은 입을 열지 않고 있는 패턴을 이용한다.
계속해서, 레지스트 제거 후에, 두께 2nm정도의 게이트 산화를 한다. 이어서, 두께150nm정도의 게이트용의 논 도프의 다결정 실리콘 막을 퇴적한다. 이 다음은 통상의 트랜지스터 형성 프로세스와 동일해도 좋다. 또한, 기록 트랜지스터(Qw)의 게이트(51)도 로직 트랜지스터의 게이트와 같은 다결정 실리콘에서 형성하는 점에 있어서 상기 실시형태1과 다르다.
도 59는, 본 실시형태8의 변형예의 기록 트랜지스터(Qw)를 모식적으로 표시되는 단면도이다. 도 56의 구조와의 차이는, SOI구조를 갖는 기판의 매립 절연막(58)을 15nm정도로 얇게 하고, 소스(52)의 존재하는 n형의 웰(59)하부의 절연막(58)아래로 고농도의 n형의 반도체층(64)을 형성하고 있는 점에 있어서만 다르다.
본 구조에서는 n형의 웰(59)의 하면의 정전용량에 의해 전하 축적 노드의 용량이 커지고 있어, 기록 트랜지스터(Qw)의 게이트(51)와 소스(52)의 기생 용량(Cp)(도 70참조)의 영향이 작아져서, 판독 특성이 향상한다는 이점이 있다.
또한, n형의 반도체층(64)에 정의 전위를 주는 것으로 전하 축적 노드의 전위를 상승시키는 것으로써 기록 트랜지스터(Qw)의 게이트의 전위를 내리는 것에 의해 하강한 효과를 없애는 것도 가능하다. 이 동작은 전하 축적 노드에 전압이 인가할 수 있는 전극의 역활을 다하면 되기 때문에 불순물의 극성은 관계없다. 또한, 기록 트랜지스터(Qw), 판독 트랜지스터(Qr) 둘다 n채널의 경우, 상기한 바와 같이 n형의 반도체층(64)에 정전압을 인가하는 것이 유효하지만, 기록 트랜지스터(Qw), 판독 트랜지스터(Qr) 둘다 p채널의 경우, 기록 트랜지스터(Qw)의 소스(52)인 p형영역을 포함하는 p웰 아래로 전극을 설치하여 (예컨대 고농도p형영역), 부전압을 인가하는 것이 유효하다.
또한, 기록 트랜지스터(Qw)가 n채널, 판독 트랜지스터(Qr)가 p채널의 경우, 상기 문제에서 서술한 것과는 반대로, 0상태도 1상태도 저저항 상태가 되어서 저항비가 작다고 하는 문제가 생긴다. 이것에 대하여, 기록 트랜지스터(Qw)의 소스(52)인 n형영역을 포함하는 n형의 웰(59)아래로 전극을 설치해 (본 실시형태8에서는 고농도 n형 반도체층(64)), 정전압을 인가하는 것이 유효하다. 기록 트랜지스터(Qw)가 p채널, 판독 트랜지스터가 n채널의 경우, 기록 트랜지스터(Qw)의 소스(52)인 p형영역을 포함하는 p형의 웰(59)아래로 전극을 설치해 (예컨대 고농도p형 반도체층(64), 부전압을 인가하는 것이 유효하다.
도 60은, 본 실시형태8의 변형예의 기록 트랜지스터(Qw)를 모식적으로 표시되는 단면도이다. 도 60의 구조는, 도 56의 구조와 아닐조건을 제외하여 같은 제조 방법을 하는 것으로 얻을 수 있는 구조이며, 채널(54)의 소스(52)측과 드레인(53) 측의 중앙부근에 그레인 바운더리(65)가 있는 구조이다. 기본적으로는 소스(52)측과 드레인(53)측으로부터 각각 단결정화가 진행할 때, 양측으로부터의 결정화는 같은 단결정을 종으로서 결정화를 진행하기 때문에 결정 방향이 동일한 것이지만, 양측으로부터 진행한 결정 방향에 미세한 어긋남이 생겼기 때문이라고 생각된다.
이 중앙의 그레인 바운더리(65)는 각 소자에 생기고, 예컨대 다결정 실리콘과 같이 랜덤으로 그레인 바운더리가 생겨서 특성 격차의 원인이 된 일은 없다. 또한, 채널의 중앙에 높은 포텐셜 배리어가 존재하는 것에 의해, 작은 오프 리크(off-leak)의 실현이 가능하다.
이렇게 기록 트랜지스터(Qw)의 채널(54)에는, 소스(52)와 드레인(53)과의 사이에 1개의 결정계면이 있다.
도 61은, 본 실시형태8의 변형예의 기록 트랜지스터(Qw)를 모식적으로 표시되는 단면도이다. 도 60의 구조는, 아닐에 의해 채널(54)의 비결정성 실리콘을 결정화한 후에, CVD법에 의해 게이트 절연막(55)을 형성한 구조이지만, 도 61의 구조는, 채널(54)의 비결정성 실리콘의 결정화 후에, 산화를 하고, 게이트 절연막(55)을 형성하고, 채널 중앙부근에 절연막 배리어(66)이 존재하는 구조이다. 이렇게 기록 트랜지스터(Qw)의 채널(54)에는, 소스(52)와 드레인(53)과의 사이에 공극이 되는 절연막 배리어(66)가 있다.
이것은, 도 60의 그레인 바운더리(65)부분의 산화가 일찌기 진행했기 때문이다. 이 결과, 리크 전류는 더욱 도 60의 구조보다도 더욱 작아져서, 반불휘발의 메모리 특성을 얻을 수 있었다.한편, 그레인 바운더리가 없는 도 56의 구조는 의해 큰 on 전류를 확보할 수 있고, 따라서 메모리의 기록이 고속이라고 하는 특징이 있다.
(실시형태9)
본 실시형태9의 반도체장치에 대해서 상기 실시형태1과 상이한 점을 중심으로 도 62∼도 65을 참조해서 설명한다.
도 62는, 본 실시형태9의 메모리 셀을 모식적으로 나타내는 평면도이며, 기록 트랜지스터(Qw), 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)가 나타나 있다.도 63은, 도 62의 A-A선의 단면도이다.
본 실시형태9에서는, 전하 축적 노드가 되는 판독 트랜지스터(Qr)의 게이트 상에 기록 트랜지스터(Qw)의 게이트(1)와 동일한 층의 다결정 실리콘의 전극(67)이 형성되어 있는 점이 상기 실시형태1과 다르다. 이 전극(67)을 콘택트(27), 제1층배선(68), 비어(30)와 통과시켜서 소스 선(31)에 접속하는 것에 의해 전하 축적 노드의 전하 축적 용량(Cs)(도 70참조)을 증가시킬 수 있다. 이렇게 전하 축적 용량(Cs)을 크게 하는 것에 의해, 상대적으로 기생 용량(Cp)(도 70참조)의 영향, 즉 기록 트랜지스터(Qw)의 게이트의 전위를 하강시키는 것에 따라서 기생 용량(Cp)의 용량 커플링에 의해 전하 축적 노드의 전위도 크게 하강되는 현상을 억제할 수가 있다. 이러한 구조로 하는 것으로써 본 실시형태9에서 나타내는 메모리는, 기생 용량(Cp)의 영향이 적은 안정된 판독 동작을 행할 수가 있다. 또한, 긴 유지시간을 실현된다는 이점도 있다.
이처럼 본 실시형태9에서는, 축적 전하의 출입을 행하는 기록 트랜지스 터(Qw)의 드레인(3)이, 기록 비트 선(28)에 전기적으로 접속되고 있어, 기록 비트 선(28)과는 전기적으로 접속되지 않는 소스(2)가 판독 트랜지스터(Qr)의 게이트에 전기적으로 접속되고 있으며, 판독 트랜지스터(Qr)의 게이트(2G)근방에 전극(67)이 형성되어 있다. 또한, 전극(67)이, 소스 선(31)에 전기적으로 접속되어 있다. 또한, 전극(67)은 게이트(1)와 동일한 층에서 형성되어 있다.
또한, 본 실시형태9에서는, 단위 메모리 셀이, 선택 트랜지스터(Qs)를 더 갖고 있어, 선택 트랜지스터(Qs)가, 판독 트랜지스터(Qr)와 직렬로 접속되어, 선택 트랜지스터(Qs)의 게이트가, 메모리 셀 선택용의 워드 선에 전기적으로 접속되어 있다.
도 64는, 본 실시형태9의 변형예의 메모리 셀을 모식적으로 나타내는 평면도이며, 기록 트랜지스터(Qw), 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)가 나타나 있다. 도 65는, 도 64의 A-A선의 단면도이다.
도 64 및 도 65에서 나타낸 바와 같이, 전하 축적 노드가 되는 판독 트랜지스터(Qr)의 게이트(2G)상에 형성된 전극(67)이 판독 워드 선(33)에 접속되어 있다. 도 64 및 도 65의 구조는, 도 62 및 도 63에 나타낸 구조의 이점 외에, 판독시에 판독 워드 선(33)의 전위를 상승시키면, 전하 축적 노드가 되는 게이트(2G)와 그 상부의 전극(67)과의 사이의 용량결합에 의해 전하 축적 노드의 전위를 상승시킬 수 있고, 기록 종료시에 기록 워드 선(32)의 전위를 하강시키는 것에 의한 전하 축적 노드의 전위의 저하를 보상할 수 있다는 이점도 있다.
본 실시형태9의 기록 트랜지스터(Qw)는, 상기 실시형태5의 기록 트랜지스 터(Qw)로 같은 구조이지만, 상기 실시형태2의 도 25의 구조라도, 도 71의 구조이여도 좋다. 또한,다결정 실리콘의 전극(67)은 기록 트랜지스터(Qw)의 게이트(1)와 동시에 형성할 수가 있고, 제조 공정은 상기 실시형태2, 5 또한, 본 발명자들이 검토한 구조(도 71참조)과 하등 변하는 일없이 상기이점을 얻을 수 있다.
(실시형태10)
본 실시형태10의 반도체장치에 대해서 상기 실시형태1과 상이한 점을 중심으로 도 66∼도 67을 참조해서 설명한다.
도 66은, 본 실시형태10의 메모리 셀을 모식적으로 나타내는 평면도이며, 기록 트랜지스터(Qw), 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)가 나타나 있다. 도 67은, 도 66의 A-A선의 단면도이다. 또한, 설명을 쉽게 하기 위해서, 도 67에는, 콘택트와 전하 축적 노드간의 용량(71) 및 제1층배선층 패턴과 전하 축적 노드간의 용량(72)이 나타나 있다.
본 실시형태10에서는, 판독 트랜지스터(Qr)의 n+확산층으로 이루어지는 소스(12)가 기록 트랜지스터(Qw)의 소스(2), 판독 트랜지스터(Qr)의 게이트(2G)에 따라 배치되어 있다. 또한,기록 비트 선(28)과 판독 비트 선(29)이 없는 영역에, 콘택트(69)와 제1층배선층 패턴(70)이 배치되어 있는 것이 상기 실시형태1과 다르다.
본 실시형태10에 의하면, 콘택트(69)와 전하 축적 노드(판독 트랜지스터(Qr)의 게이트(2G))간의 용량(71)과 제1층배선층 패턴(70)과 전하 축적 노드(판독 트랜지스터(Qr)의 게이트(2G))사이의 용량(72)이 부가되어, 전하 축적 용량(Cs)을 증가시킬 수 있다. 이것 때문에 상대적으로 기생 용량(Cp)(도 70참조)의 영향, 즉 기록 트랜지스터(Qw)의 게이트(1)의 전위를 하강시키는 것에 따라서 기생 용량(Cp)의 용량 커플링에 의해 전하 축적 노드의 전위도 크게 하강되는 현상을 억제할 수가 있다. 이러한 본 실시형태10에서 나타내는 메모리는, 기생 용량(Cp)의 영향이 적은 안정된 판독 동작을 행할 수가 있다. 또한, 긴 유지 시간이 실현된다는 이점이 있다.
또한, 본 실시형태10은 콘택트(69)와 제1층 배선층 패턴(70)에 의한 배치의 연구이며, 제조 공정은 다른 상기 실시형태와 하등 변하는 일 없이 상기 이점을 얻을 수 있다.
또한,본 실시형태10은 제1층 배선층 패턴(70)과 소스 선(31)을 비어에서 직접에 접속하지 않고 있지만, 이것은 상기축적 용량의 증가의 설명을 주안과 했기 때문이며, 비어에서 접속하는 것에 의해 판독 트랜지스터(Qr)의 소스(12)의 저항을 삭감할 수 있으므로 보다 바람직하다.
또한, 본 실시형태10에서는, 기록 트랜지스터(Qw)의 구조는 상기 실시형태1과 동일하게 했지만, 다른 상기 실시형태에 나타낸 구조에서도, 또한, 본 발명자들이 검토한 도 71의 구조에서도 상관없다.
(실시형태11)
본 실시형태11의 반도체장치에 대해서 상기 실시형태1과 상이한 점을 중심으로 도 68∼도 69을 참조해서 설명한다.
도 68은, 본 실시형태11의 메모리 셀을 모식적으로 나타내는 평면도이며, 기록 트랜지스터(Qw), 판독 트랜지스터(Qr) 및 선택 트랜지스터(Qs)가 나타나 있다. 도 69는, 도 68의 A-A선의 단면도이다. 또한, 도 68 및 도 69에서는, 소자구조의 설명을 쉽게 하기 위해서 콘택트나 배선 등을 생략하고 있다. 또한,도 68에서는, 보기 쉽게 하기 위해서, 도 69에서 나타내는 게이트 절연막(5) 및 채널(4)은 생략되어 있다.
본 실시형태11에서는, 판독 트랜지스터(Qr)의 n+ 확산층으로 이루어지는 소스(12)가, 기록 트랜지스터(Qw)의 소스(2) 밑에까지 널리 형성되어 있는 점이 상기 실시형태1과 다르다.
본 실시형태11에 의하면, 기록 트랜지스터(Qw)의 소스(2)와 판독 트랜지스터(Qr)의 n+확산층으로 이루어지는 소스(12)사이의 용량이 부가되어서 전하 축적 용량(Cs)가 증가하기 때문에, 상대적으로 기생 용량(Cp)(도 70참조)의 영향, 즉 기록 트랜지스터(Qw)의 게이트(1)의 전위를 하강시키는 것에 따라서 기생 용량(Cp)의 용량 커플링에 의해 전하 축적 노드의 전위도 크게 하강되는 현상을 억제할 수가 있다. 이러한 기록 트랜지스터(Qw)의 구조로 하는 것으로써 본 실시형태11에서 표시되는 메모리는, 기생 용량(Cp)의 영향이 적은 안정된 판독 동작을 행할 수가 있다. 또한, 긴 유지 시간을 실현된다는 이점이 있다.
또한, 본 실시형태11은, 판독 트랜지스터(Qr)의 n+확산층으로 이루어지는 소스(12)의 형상의 연구에 의한 것이며, 제조 공정은 다른 상기 실시형태와 하등 변하는 일없이 상기 이점을 얻을 수 있다.
또한, 본 실시형태11에서는, 기록 트랜지스터(Qw)의 구조는 상기 실시형태5와 같이 했지만, 다른 실시형태에 나타낸 구조에서도, 또한, 본 발명자들이 검토한 도 71의 구조라도 상관없다.
이상, 본 발명자에 의해 된 발명을 실시형태에 근거해 구체적으로 설명했지만, 본 발명은 상기 실시형태에 한정되는 것은 아니고, 그 요지를 일탈하지 않는 범위에서 여러가지로 변경가능한 것은 말할 필요도 없다.
예컨대, 상기 실시형태에서는, 기록 트랜지스터, 판독 트랜지스터 및 선택 트랜지스터가 n형일 경우에 대해서 설명했지만, 극성의 조합이나, p형끼리의 조합을 적용할 수가 있다.
본원에 있어서 개시되는 발명 중, 대표적인 것에 의해 얻을 수 있는 효과를 간단히 설명하면 이하와 같다.
본 발명에 의하면, 메모리의 안정된 판독 동작을 행할 수가 있다.
본 발명은, 반도체장치를 제조하는 제조업에 폭넓게 이용되는 것이며, 특히, 로직 트랜지스터와의 프로세스 정합성이 좋고, 저코스트의 반도체 메모리를 구비한 반도체장치를 실현하는데도 이용되는 것이다.
Claims (51)
- 주면에 절연층이 형성된 기판과,상기 절연층 상에 형성된 소스 및 드레인과,상기 절연층상이며 상기 소스와 상기 드레인과의 사이에 형성되고, 반도체로 이루어지는 채널과, 상기 절연층의 상부이며 상기 소스와 상기 드레인과의 사이에 형성되고, 상기 채널과는 게이트 절연막을 통해서 전기적으로 절연되며, 상기 채널의 전위를 제어하는 게이트를 갖는 전계효과형 트랜지스터를 구비한 반도체장치로서,상기 채널은, 상기 소스 및 상기 드레인의 측면에서 상기 소스와 상기 드레인을 전기적으로 접속하고 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서,상기 게이트의 상면이, 상기 소스의 상면의 높이보다 낮게 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서,상기 소스 및 상기 드레인의 각각의 측면에 형성되며, 상기 게이트와 상기 소스 및 상기 드레인을 절연 분리하는 절연막을 갖고,상기 게이트와 상기 소스 및 상기 드레인과의 사이의 상기 절연막의 두께가, 상기 게이트와 상기 채널과의 사이의 상기 게이트 절연막의 두께보다 두꺼운 것을 특징으로 하는 반도체장치.
- 제1항에 있어서,상기 게이트의 상면이, 상기 소스의 상면의 높이보다 낮게 형성되고 있고, 상기 소스 및 상기 드레인의 측면에 형성되며,상기 게이트와 상기 소스 및 상기 드레인을 절연 분리하는 절연막을 갖는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서,상기 채널이, 실리콘으로 이루어지고, 그 두께가 5nm정도 이하인 것을 특징으로 하는 반도체장치.
- 제1항에 있어서,상기 채널이, 다결정 실리콘 또는, 비결정성 실리콘으로 이루어지는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서,상기 게이트가, 금속으로 이루어지는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서,상기 소스 또는, 상기 드레인의 적어도 한 쪽이, 금속으로 이루어지는 것을 특징으로 하는 반도체장치.
- 제1항에 있어서,상기 채널의 전류경로(徑路)폭이, 상기 소스의 전류경로폭보다 넓은 것을 특징으로 하는 반도체장치.
- 제1항에 있어서,반도체장치에 있어서만 상기 게이트의 하부전면에 상기 채널이 형성되어 있는 것을 특징으로 하는 반도체장치.
- 주면에 절연층이 형성된 기판과,상기 절연층 상에 형성된 소스 및 드레인과,상기 소스 및 상기 드레인 상에 형성되며, 상기 소스와 상기 드레인을 전기적으로 접속하고, 반도체로 이루어지는 채널과,상기 소스 및 상기 드레인의 상부에 형성되고, 상기 채널과는 게이트 절연막을 통해서 전기적으로 절연되며, 상기 채널의 전위를 제어하는 게이트를 갖는 전계효과형 트랜지스터를 구비한 반도체장치로서,상기 게이트의 하부전면에 상기 채널이 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 11항에 있어서,상기 소스로부터 상기 드레인으로 상기 채널을 통해서 전류가 흐르는 방향과 교차하는 방향이며, 상기 게이트 하부의 상기 소스의 치수와 상기 드레인의 치수가 다른 것을 특징으로 하는 반도체장치.
- 제 11항에 있어서,상기 소스로부터 상기 드레인으로 상기 채널을 통해서 전류가 흐르는 방향과 교차하는 방향이며, 상기 게이트 하부의 상기 드레인의 치수가, 상기 게이트 하부의 상기 소스의 치수보다 긴 것을 특징으로 하는 반도체장치.
- 제 11항에 있어서,상기 채널의 전류경로폭이, 상기 소스의 전류경로폭보다 넓은 것을 특징으로 하는 반도체장치.
- 제 11항에 있어서,상기 채널이, 실리콘으로 이루어지고, 그 두께가 5nm정도이하인 것을 특징으로 하는 반도체장치.
- 제 11항에 있어서,상기 채널이, 다결정 실리콘 또는, 비결정성 실리콘으로 이루어지는 것을 특징으로 하는 반도체장치.
- 제 11항에 있어서,상기 게이트가, 금속으로 이루어지는 것을 특징으로 하는 반도체장치.
- 제 11항에 있어서,상기 소스 또는, 상기 드레인의 적어도 한쪽이, 금속으로 이루어지는 것을 특징으로 하는 반도체장치.
- 제 11항에 있어서,상기 기판이, 제1의 도전성을 갖는 반도체기판으로 이루어지고, 상기 소스 또는, 상기 드레인이, 제2의 도전성을 갖는 반도체영역상에 상기 절연층을 통해서 설치된 것을 특징으로 하는 반도체장치.
- 제 11항에 있어서,상기 기판이, 단결정 실리콘으로 이루어지고, 상기 채널이, 단결정 실리콘 또는, 단결정의 결정성에 가까운 실리콘으로 이루어지는 것을 특징으로 하는 반도체장치.
- 제 20항에 있어서,상기 채널에는, 상기 소스와 상기 드레인과의 사이에 1개의 결정계면(結晶 界面) 또는, 공극이 있는 것을 특징으로 하는 반도체장치.
- 제 20항에 있어서,상기 소스 또는, 상기 드레인의 적어도 어느 한 쪽이, 단결정 실리콘으로 이루어지고 상기 채널이, 상기 소스 또는, 상기 드레인과, 금속배선을 통하지 않고 직접 접속되어 있는 것을 특징으로 하는 반도체장치.
- 제 20항에 있어서,상기 소스 및 상기 드레인은, 각각 상기 절연층 상에 형성된 반도체층의 표면에 형성되어 있는 것을 특징으로 하는 반도체장치.
- 주면에 절연층이 형성된 기판과,상기 절연층 상에 형성된 소스 및 드레인과,상기 절연층의 상부에 형성되며, 상기 소스와 상기 드레인을 전기적으로 접속하고, 반도체로 이루어지는 채널과,상기 절연층의 상부에 형성되고, 상기 채널과는 게이트 절연막을 통해서 전기적으로 절연되며, 상기 채널의 전위를 제어하는 게이트를 갖는 전계효과형 트랜 지스터를 구비한 반도체장치로서,상기 소스와 상기 드레인과의 사이이며 상기 소스 및 상기 드레인의 각각의 측면에, 절연물로 이루어지는 측벽이 형성되고 있고, 상기 채널이, 상기 소스의 상면으로부터 상기 소스의 측벽, 상기 절연층, 상기 드레인의 측벽, 상기 드레인의 상면에 걸쳐서 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 24항에 있어서,상기 채널이, 실리콘으로 이루어지고, 그 두께가 5nm정도이하인 것을 특징으로 하는 반도체장치.
- 제 24항에 있어서,상기 채널이, 다결정 실리콘 또는, 비결정성 실리콘으로 이루어지는 것을 특징으로 하는 반도체장치.
- 제 24항에 있어서,상기 게이트가, 금속으로 이루어지는 것을 특징으로 하는 반도체장치.
- 제 24항에 있어서,상기 소스 또는, 상기 드레인의 적어도 한 쪽이, 금속으로 이루어지는 것을 특징으로 하는 반도체장치.
- 주면에 게이트 절연막이 형성된 기판과,상기 게이트 절연막 상에 형성된 소스 및 드레인과,상기 게이트 절연막 아래로 형성되며, 채널의 전위를 제어하는 게이트와,상기 게이트의 상부에 형성되고, 상기 소스와 상기 드레인을 전기적으로 접속하며, 상기 게이트와는 상기 게이트 절연막을 통해서 전기적으로 절연되는, 반도체로 이루어지는 채널을 갖는 전계효과형 트랜지스터를 구비하는 것을 특징으로 하는 반도체장치.
- 제 29항에 있어서,상기 게이트는, 상기 소스 및 상기 드레인에 대하여 자기정합에 의해 불순물이 도입된 반도체로 이루어지는 것을 특징으로 하는 반도체장치.
- 제 29항에 있어서,상기 기판은, SOI구조를 갖고 있어, 상기 SOI구조의 절연층 상에 상기 게이트가 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 29항에 있어서,상기 채널 상에는, 상기 채널을 보호하고, 절연물로 이루어지는 보호막이 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 29항에 있어서,상기 채널이, 실리콘으로 이루어지고, 그 두께가 5nm정도이하인 것을 특징으로 하는 반도체장치.
- 제 29항에 있어서,상기 채널이, 다결정 실리콘 또는, 비결정성 실리콘으로 이루어지는 것을 특징으로 하는 반도체장치.
- 제 29항에 있어서,상기 소스 또는, 상기 드레인의 적어도 한쪽이, 금속으로 이루어지는 것을 특징으로 하는 반도체장치.
- 주면에 게이트 절연막이 형성된 기판과,상기 게이트 절연막 상에 형성된 소스 및 드레인과,상기 게이트 절연막 아래로 형성되어, 채널의 전위를 제어하는 제1게이트와, 상기 제1게이트의 상부에 형성되고, 상기 소스와 상기 드레인을 전기적으로 접속하며,상기 제1게이트는 상기 게이트 절연막을 통해서 전기적으로 절연되어, 반도체로 이루어지는 채널과,상기 제1게이트는, 상기 채널을 끼워서 형성된 제2게이트를 갖는 전계효과형 트랜지스터를 구비하는 것을 특징으로 하는 반도체장치.
- 제 36항에 있어서,상기 제1게이트는, 상기 소스 및 상기 드레인에 대하여 자기정합에 의해 불순물이 도입된 반도체로 이루어지고, 상기 제1게이트의 불순물 농도를 제어함으로써 문턱치전압이 설정되는 것을 특징으로 하는 반도체장치.
- 제 36항에 있어서,상기 제1게이트와, 상기 제2게이트를 같은 전압에서 구동하는 회로를 갖는 것을 특징으로 하는 반도체장치.
- 제 36항에 있어서,상기 제1게이트와, 상기 제2게이트를 다른 전압 및 다른 타이밍에서 구동하는 회로를 갖는 것을 특징으로 하는 반도체장치.
- 제 36항에 있어서,상기 제2게이트가, 금속으로 이루어지는 것을 특징으로 하는 반도체장치.
- 제 36항에 있어서,상기 채널이, 실리콘으로 이루어지고, 그 두께가 5nm정도이하인 것을 특징으 로 하는 반도체장치.
- 제 36항에 있어서,상기 채널이, 다결정 실리콘 또는, 비결정성 실리콘으로 이루어지는 것을 특징으로 하는 반도체장치.
- 제 36항에 있어서,상기 소스 또는, 상기 드레인의 적어도 한쪽이, 금속으로 이루어지는 것을 특징으로 하는 반도체장치.
- 동일 칩내에 복수의 단위 메모리 셀의 어레이로 이루어지는 메모리부를 갖는 반도체장치에 있어서,상기 단위 메모리 셀이, 기록 트랜지스터와 판독 트랜지스터를 갖고 있으며, 상기 기록 트랜지스터가, 주면에 절연층이 형성된 기판과,상기 절연층 상에 형성된 소스 및 드레인과, 상기 절연층상이며 상기 소스와 상기 드레인과의 사이에 형성되고, 반도체로 이루어지는 채널과,상기 절연층의 상부이며 상기 소스와 상기 드레인과의 사이에 형성되고, 상기 채널과는 게이트 절연막을 통해서 전기적으로 절연되어, 상기 채널의 전위를 제어하는 게이트를 갖는 전계효과형 트랜지스터로서,상기 판독 트랜지스터가, 전계효과형 트랜지스터이며, 축적 전하의 출입을 행하는 상기 기록 트랜지스터의 상기 소스 또는, 상기 드레인이, 비트 선에 전기적으로 접속되어 있고,상기 비트 선과는 전기적으로 접속되지 않는 상기 드레인 또는, 상기 소스가 상기 판독 트랜지스터의 게이트에 전기적으로 접속되고 있어, 상기 판독 트랜지스터의 게이트 근방에 전극이 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 44항에 있어서,상기 전극이, 상기 판독 트랜지스터의 소스에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
- 제 44항에 있어서,상기 전극이, 메모리 셀 선택용의 워드 배선에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
- 제 44항에 있어서,상기 전극이 상기 기록 트랜지스터의 게이트와 동일한 층에서 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 44항에 있어서,상기 전극이, 상기 판독 트랜지스터의 소스와 배선층을 접속하는 콘택트와 동일한 층에서 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 44항에 있어서,상기 전극이, 상기 판독 트랜지스터의 소스와 동일한 층에서 형성되어 있는 것을 특징으로 하는 반도체장치.
- 제 44항에 있어서,상기 단위 메모리 셀이, 선택 트랜지스터를 더 갖고 있으며, 상기 선택 트랜지스터가, 상기 판독 트랜지스터와 직렬로 접속되어, 상기 선택 트랜지스터의 게이트가, 메모리 셀 선택용의 워드 선에 전기적으로 접속되어 있는 것을 특징으로 하는 반도체장치.
- 제 50항에 있어서,상기 판독 트랜지스터에서는, 상기 기록 트랜지스터에 의해 출입된 축적 전하량에 의존해서 상기 판독 트랜지스터의 소스 또는, 드레인 문의 컨덕턴스가 변화되고, 상기 판독 트랜지스터의 채널폭이 상기 선택 트랜지스터의 채널폭보다도 큰 것을 특징으로 하는 반도체장치.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060071665A KR20070032211A (ko) | 2005-09-16 | 2006-07-28 | 반도체장치 |
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JPJP-P-2005-00270816 | 2005-09-16 | ||
| KR1020060071665A KR20070032211A (ko) | 2005-09-16 | 2006-07-28 | 반도체장치 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20070032211A true KR20070032211A (ko) | 2007-03-21 |
Family
ID=43656250
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060071665A KR20070032211A (ko) | 2005-09-16 | 2006-07-28 | 반도체장치 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20070032211A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130109821A (ko) * | 2012-03-28 | 2013-10-08 | 삼성전자주식회사 | 반도체 기억 소자 |
-
2006
- 2006-07-28 KR KR1020060071665A patent/KR20070032211A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20130109821A (ko) * | 2012-03-28 | 2013-10-08 | 삼성전자주식회사 | 반도체 기억 소자 |
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