JP2000183186A - 半導体記憶装置及びその製造方法 - Google Patents

Abstract

(57)【要約】 【課題】 読み出しディスターブによるデータ反転が発
生し易い。また、特別なリフレッシュ動作が必要であ
る。また、リフレッシュ時間が長い。 【解決手段】 記憶素子を有する半導体記憶装置であっ
て、前記記憶素子は、半導体基板に形成されたソース領
域及びドレイン領域と、前記ソース領域とドレイン領域
との間に配置された第一チャネル領域及び第二チャネル
領域と、前記第一チャネル領域上にゲート絶縁膜を介し
て形成された読み出しゲート電極と、前記第二チャネル
領域上に直接トンネル酸化膜を介して形成された浮遊ゲ
ート電極と、前記浮遊ゲート電極上に層間絶縁膜を介し
て形成された書き込みゲート電極とを有する構成になっ
ている。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＤＲＡＭ（Ｄynam
ic Ｒandom Ａccess Ｍemory）の構造とその製造方法に
関し、特に、直接トンネル膜を有する浮遊ゲート型の疑
似不揮発性素子を応用した新規のメモリセル構造及びそ
の製造方法に関する。

【０００２】

【従来の技術】現在のＤＲＡＭにおけるメモリセルの基
本構造は、基板に掘ったトレンチの内部に電荷蓄積容量
を形成するトレンチ型と、基板表面の転送用トランジス
タ上部に電荷蓄積容量を形成するスタックド型に大別さ
れ、さらにスタックド型においては、ビット線の下部或
いは上部に電荷蓄積容量を配置するかによって、各々、
ＣＵＢ（Ｃapacitor Ｕnder Ｂit -line）型、ＣＯＢ
（Ｃapacitor Ｏver Ｂit-line）型に分類されている。
量産が開始された６４Ｍビット以降の製品では、セル面
積の縮小性に優れたスタックド型でＣＯＢ型が主流とな
りつつある。

【０００３】ＤＲＡＭセルの動作上、最も重要な設計パ
ラメータは蓄積容量値（Ｃｓ）である。現在のＤＲＡＭ
セルの蓄積容量値は、読み出し時にビット線上により大
きな信号電圧を得るため、約２５［ｆＦ］を下限値とし
て設計されている。十分に大きな蓄積容量値を確保する
ため、円筒型の電極構造や粗面ポリシリコン膜による実
効表面積の拡大や、容量絶縁膜の薄膜化が行なわれてき
た。しかしながら、トランジスタの微細化に起因する電
源電圧の低下によって、さらに大きな蓄積容量値が要求
される一方、メモリセル面積の縮小化とともにより大き
な表面積をもつ容量電極構造を加工することが困難とな
りつつあり、また、従来から容量絶縁膜として用いられ
てきた窒化膜の薄膜化も、信頼度の点から限界に達して
いる。

【０００４】このＤＲＡＭ容量技術の課題を解消する材
料として、従来の窒化膜を置き換える高誘電率膜として
酸化タンタル（Ｔａ₂Ｏ₅）膜が、さらに強誘電体膜であ
るバリウム・チタン酸・ストロンチューム（ＢＳＴ）膜
が有望視されており、これを用いたＤＲＡＭが開発され
つつある。しかし、これらの新材料を製品へ適用するた
めには、薄膜の成膜技術、金属電極の微細加工技術、容
量形成後の膜質変化を抑制する低温安定化プロセス技術
等の開発が必要である。

【０００５】

【発明が解決しようとする課題】図６は、上述したよう
な微細加工と蓄積容量技術の限界からくる従来のＤＲＡ
Ｍの大容量化の課題を解消する新たな動作方式のメモリ
セルとして、ＵＳＰ５５１１０２０に公開され、”Ｐse
udo-nonvolatile memory incorporating data refresh
operatin”と名付けられたＭＮＯＳ（Ｍetal Ｎitride
Ｏxide Ｓemiconductor）構造のメモリセルの概略構成
を示す模式的断面図である。このメモリセルは、半導体
基板１０１上に、厚さ１．５〜２．５［ｎｍ］の直接ト
ンネル酸化膜１０２、厚さ５〜７［ｎｍ］の窒化膜１０
３、厚さ２〜３［ｎｍ］の堆積酸化膜１０４及びポリシ
リコンゲート電極１０５が積層配置され、パターンニン
グされた後、ソース領域１０６及びドレイン領域１０７
が形成されている。

【０００６】本セルの基本動作は、１９９５−ＩＥＤＭ
〔Ｉnternational Ｅlectron Ｄevice Ｍeeting，Ｔech
nical Ｄigest ｐ８６７〜ｐ８７０〕に記載されている
ように、データ書き込み時には、ポリシリコンゲート電
極１０５へ８〜１０［Ｖ］の電圧を印加して基板側から
トンネル注入した電子を窒化膜１０３中の電子トラップ
へ蓄積して、ポリシリコンゲート電極１０５から見た閾
電圧を上昇させ、データの消去時には、ポリシリコンゲ
ート電極１０５に−８〜−１０［Ｖ］の電圧を印加し
て、窒化膜１０３中にトラップされた電子１０８を基板
側へトンネル放出して、ポリシリコンゲート電極１０５
から見た閾電圧を低下させて行われる。この書き込み消
去動作の際に、直接トンネル酸化膜１０２に印加される
電圧は２〜３［Ｖ］であり、１０年間の連続印加におけ
る酸化膜の真性破壊電圧以下に設定される。

【０００７】本セルは、書き込みゲート電圧７［Ｖ］、
消去ゲート電圧−７［Ｖ］、書き込み消去時間５００
［ｎｓ］で、１０¹¹回の書き込み消去動作を行った後の
データ保持時間が、１００〜１０００［秒］であるた
め、データの再書き込み動作（リフレッシュ動作）が必
要である。本セルでは、従来のＤＲＡＭに必要である蓄
積容量が不要な単純な構造であることから、セル面積の
微細化に適し、大容量化できる。しかしながら、従来の
ＤＲＡＭ性能を置き換えるには、以下に述ベる問題点が
ある。

【０００８】第一の問題点は、読み出し動作時のディス
ターブによるチャージゲイン、即ち、窒化膜１０３中の
トラップに電子がない”０”状態から電子がトラップさ
れた”１”状態へのデータ反転が発生し易い点である。
これを防止するには、頻繁にデータの更新動作、リフレ
ッシュを行う必要がある。

【０００９】第二の問題点は、本セル動作では、従来の
ＤＲＡＭのように読み出し動作がそのままデータの再書
き込み動作とはならず、特別なリフレッシュ動作が必要
となる点である。例えば、窒化膜１０３中に電子がトラ
ップされた”１”状態を読み出した後にリフレッシュ動
作を行う場合、ポリシリコンゲート電極１０５へ書き込
み電圧８［Ｖ］を印加すると、同ゲート電極１０５に接
続された全てのセルに書き込みが行なわれてしまうた
め、リフレッシュの対象であるセル以外のセル、即ち、
非選択セルの全てのドレイン領域へ非選択ドレイン電圧
８［Ｖ］を印加して、書き込み動作が起こらないように
する必要がある。この操作は、”０”状態のリフレッシ
ュ動作でも同様に必要となる。

【００１０】第三の問題点は、リフレッシュ動作に５
［Ｖ］以上の高電圧電源が必要であり、かつ従来のＤＲ
ＡＭの１０倍に及ぶ５００［ｎｓ］程度の長いリフレッ
シュ時間を要する点である。

【００１１】本発明の目的は、読み出しディスターブに
よるデータ反転の発生を抑制することが可能な技術を提
供することにある。本発明の他の目的は、読み出し動作
をデータの書き込み動作とすることが可能な技術を提供
することにある。本発明の他の目的は、リフレッシュ時
間を短縮することが可能な技術を提供することにある。
本発明の前記ならびにその他の目的と新規な特徴は、本
明細書の記述及び添付図面によって明らかになるであろ
う。

【００１２】

【課題を解決するための手段】本願において開示される
発明のうち、代表的なものの概要を簡単に説明すれば、
下記のとおりである。上記の問題点を解決するため、本
発明ではソース領域側或いはドレイン領域側に、直接ト
ンネル膜を有する浮遊ゲート型トランジスタを配置し、
それに直結した読み出し用トランジスタを接続してメモ
リセル（記憶素子）を構成した点に特徴がある。

【００１３】図１は、本発明の第一の半導体記憶装置の
メモリセル(記憶素子)の概略構成を示す模式的断面図で
ある。図１に示すように、メモリセルは、半導体基板１
に形成された低濃度半導体領域８及び高濃度半導体領域
９からなるソース領域と、半導体基板１に形成された高
濃度半導体領域１０からなるドレイン領域と、ソース領
域とドレイン領域との間に配置された第一チャネル領域
及び第二チャネル領域と、第一チャネル領域上にゲート
酸化膜（ゲート絶縁膜）２を介して形成された読み出し
ゲート電極３と、第二チャネル領域上に直接トンネル酸
化膜４を介して形成された浮遊ゲート電極５と、浮遊ゲ
ート電極５上に層間絶縁膜６を介して形成された書き込
みゲート電極７とを有し、読み出し用トランジスタ（第
一チャネル領域）はドレイン領域側に配置され、書き込
み用トランジスタ（第二チャネル領域）はソース領域側
に配置されている。読み出しゲート電極３は、Ｘ方向に
延在する第一ワード線と一体化され、電気的に接続され
ている。第一ワード線は、この第一ワード線が延在する
方向に沿って配置された複数のメモリセルの夫々の読み
出しゲート電極３と一体化され、電気的に接続されてい
る。書き込みゲート電極７は、Ｘ方向に延在する第二ワ
ード線と一体化され、電気的に接続されている。第二ワ
ード線は、この第二ワード線が延在する方向に沿って配
置された複数のメモリセルの夫々の書き込みゲート電極
７と一体化され、電気的に接続されている。浮遊ゲート
電極４は、第二ワード線が延在する方向に沿って配置さ
れた他のメモリセルの浮遊ゲート電極４と電気的に分離
されている。ドレイン領域は、Ｙ方向に延在するデータ
線と電気的に接続されている。データ線は、このデータ
線が延在する方向に沿って配置された複数のメモリセル
の夫々のドレイン領域と電気的に接続されている。読み
出し用トランジスタの閾電圧は０．５［Ｖ］、書き込み
用トランジスタの書き込みゲート電極７から見た閾電圧
は−０．５［Ｖ］に設定する。

【００１４】図２は、本発明の第二の半導体記憶装置の
メモリセル(記憶素子)の概略構成を示す模式的断面図で
ある。図２に示すように、メモリセルは、半導体基板１
に形成された高濃度半導体領域９からなるソース領域
と、半導体基板１に形成された高濃度半導体領域１０か
らなるドレイン領域と、ソース領域とドレイン領域との
間に配置された第一チャネル領域及び第二チャネル領域
と、第一チャネル領域上にゲート酸化膜（ゲート絶縁
膜）２を介して形成された読み出しゲート電極３と、第
二チャネル領域上に直接トンネル酸化膜４を介して形成
された浮遊ゲート電極５と、浮遊ゲート電極５上に層間
絶縁膜６を介して形成された書き込みゲート電極７とを
有し、読み出し用トランジスタ（第一チャネル領域）は
ソース領域側に配置され、書き込み用トランジスタ（第
二チャネル領域）はドレイン領域側に配置されている。
第二チャネル領域とドレイン領域との間には、ドレイン
領域と反対導電型の低濃度半導体領域１１が配置されて
いる。読み出しゲート電極３は、Ｘ方向に延在する第一
ワード線と一体化され、電気的に接続されている。第一
ワード線は、この第一ワード線が延在する方向に沿って
配置された複数のメモリセルの夫々の読み出しゲート電
極３と一体化され、電気的に接続されている。書き込み
ゲート電極７は、Ｘ方向に延在する第二ワード線と一体
化され、電気的に接続されている。第二ワード線は、こ
の第二ワード線が延在する方向に沿って配置された複数
のメモリセルの夫々の書き込みゲート電極７と一体化さ
れ、電気的に接続されている。浮遊ゲート電極４は、第
二ワード線が延在する方向に沿って配置された他のメモ
リセルの浮遊ゲート電極４と電気的に分離されている。
ドレイン領域は、Ｙ方向に延在するデータ線と電気的に
接続されている。データ線は、このデータ線が延在する
方向に沿って配置された複数のメモリセルの夫々のドレ
イン領域と電気的に接続されている。読み出し用トラン
ジスタの閾電圧は０．５［Ｖ］、書き込み用トランジス
タの書き込みゲート電極７から見た閾電圧は−０．５
［Ｖ］に設定する。

【００１５】図３は本発明の第一の半導体記憶装置のメ
モリセルへの書き込み動作時におけるチャネル領域の電
位分布及び電界強度分布を示す図である。ドレイン領域
である高濃度半導体領域１０と読み出しゲート電極３へ
正電圧を印加して用み出し用トランジスタをオンさせ、
ソース領域である低濃度半導体領域８の近傍で電界集中
を起こし、そこで発生するホットエレクトロンを書き込
みゲート電極７へ印加した正電圧により加速し、浮遊ゲ
ート電極５へ注入して書き込み動作を行う。

【００１６】図４は本発明の第二の半導体記憶装置のメ
モリセルへの書き込み動作時におけるチャネル領域の電
位分布及び電界強度分布を示す図である。ドレイン領域
である高濃度半導体領域１０と読み出しゲート電極３へ
正電圧を印加して読み出し用トランジスタをオンさせ、
ドレイン領域と反対導電型の低濃度半導体領域１１の近
傍で電界集中を起こし、そこで発生するホットエレクト
ロンを書き込みゲート電極７へ印加した正電圧により加
速し、浮遊ゲート電極５へ注入して書き込み動作が行な
われる。

【００１７】図５は本発明の第一の半導体記憶装置のメ
モリセルの読み出し動作タイミング図である。まず、デ
ータ線Ｄをプリチャージしてドレイン領域へ２［Ｖ］の
電位を与えた後、書き込みゲート電極ＰＧ(７)は接地電
位としたまま、読み出しゲート電極ＲＧ(３)を選択して
２［Ｖ］に上げる。この時、浮遊ゲート電極に電子がな
い”０”状態であれば書き込み用トランジスタの閾電圧
は−０．５［Ｖ］であるため、チャネル電流が流れてデ
ータ線Ｄの電位は低下するが、浮遊ゲート電極に電子を
蓄積した”１”状態で、書き込み用トランジスタの閾電
圧を０．５［Ｖ］に設定しておけば、書き込み用トラン
ジスタはオフ状態のままであるため、データ線Ｄ電位は
変化しない。このデータ線Ｄ電位変化をセンスアンプで
増幅し、データをラッチする。データが”１”状態の場
合、書き込みゲート電極ＰＧ(７)を５［Ｖ］に上げた
後、データ線Ｄに３［Ｖ］を印加して、ソース領域側か
ら浮遊ゲート電極へホットエレクトロンを注入し、所謂
データ再書き込み（リフレッシュ動作）を行う。データ
の読み出し動作、及びデータ再書き込み動作の期間、読
み出しゲート電極ＲＧ(３)は２［Ｖ］が印加されたまま
である。

【００１８】上述した手段によれば、読み出しゲート電
極と書き込みゲート電極を分けて配置し、書き込みゲー
ト電極はデータリフレッシュ動作時以外は常に０［Ｖ］
が印加されているため、従来のメモリセルで問題であっ
た読み出しディスターブによるデータ反転が発生しな
い。

【００１９】また、メモリセル動作では、従来のＤＲＡ
Ｍと同様に読み出し動作をそのままデータの再書き込み
動作とすることが可能になる。メモリセルの読み出し動
作は、選択データ線と選択読み出しゲート電極でメモリ
セルが選択され、非選択データ線に特別の電位を印加し
なくとも、選択されたメモリセルへ再書き込み動作が行
なえる。

【００２０】また、メモリセル動作では、書き込みにソ
ース領域側からのホットエレクトロン注入を用いるた
め、５［Ｖ］程度の電圧電源で十分であり、かつリフレ
ッシュ時間を１００［ｎｓ］程度まで短縮できる。

【００２１】また、以下の実施形態で詳細に述ベるよう
に、自己整合ビットコンタクト技術を用いれば、従来の
ＤＲＡＭと同一のセル面積に設計することができ、かつ
構造的に大きな電荷蓄積容量が不要となる点から、スケ
ーラビリティに優れた半導体記憶装置を実現できる。

【００２２】

【発明の実施の形態】（実施形態１）本実施形態では、
０．２ミクロン技術によるＤＲＡＭ製造へ本発明を適用
した例について、図７乃至図１９を用いて説明する。ま
ず、図７は、本発明の実施形態１であるＤＲＡＭ（半導
体記憶装置）のメモリセルの模式的平面レイアウト図で
あり、活性領域を定義する素子分離パターン２１、書き
込みゲート電極パターン２２、読み出しゲート電極パタ
ーン２３、書き込みゲートと読み出しゲートの積層部を
一括加工してソース領域を開口するパターン２４、ドレ
イン領域を形成するためのパターン２０、コンタクト穴
パターン２５、及び配線パターン２６から主要部が構成
されている。単位セルの面積は、０．８×０．４＝０．
３２平方ミクロンである。

【００２３】次に、ＤＲＡＭの製造方法について、各工
程毎の模式的平面レイアウト図（図８，図１０，図１
２，図１４）及び各工程毎の模式的断面図（図９，図１
１，図１３，図１５）を用いて説明する。なお、図９、
図１１、図１３及び図１５において、（Ａ）図はメモリ
セルの製造工程を示す模式的断面図であり、（Ｂ）図は
周辺回路を構成するｎチャネル導電型のＭＯＳＦＥＴ
（Ｍetal Ｏxide Ｓemicnductor Ｆield Ｅffect Ｔran
sistor）の製造工程を示す模式的断面図である。また、
図９、図１１、図１３、図１５の夫々の（Ａ）図は、図
８、図１０、図１２、図１４の夫々に示すＡ−Ａ’線の
位置での模式的断面図である。

【００２４】まず、抵抗率１０［Ωｃｍ］の単結晶シリ
コンからなるｐ型半導体基板３１の表面領域に、素子分
離パターン２１を用いて深さ０．３［μｍ］程度の溝分
離領域２７を形成し、その後、厚さ１．５［ｎｍ］程度
のトンネル酸化膜３２を温度７００［℃］の熱酸化法に
より形成（成長）する。次に、厚さ３０［ｎｍ］程度の
多結晶シリコン膜からなる浮遊ゲート電極３３、厚さ４
［ｎｍ］程度の酸化シリコン膜からなる層間絶縁膜３
４、厚さ１００［ｎｍ］程度の多結晶シリコン膜からな
る書き込みゲート電極３５及び厚さ５０［ｎｍ］程度の
酸化膜３６を積層堆積し、その後、書き込みゲート電極
パターン２２を用いてレジスト膜３７をパターンニング
し、その後、上記積層膜を一括加工した後、加速エネル
ギ３０［ＫｅＶ］、ドーズ量５×１０¹²［atoms／cm²］
の二フッ化ボロン（ＢＦ₂）イオン２８を注入してｐ型
チャネルインプラ層３０を形成する。ここまでの工程を
図８及び図９に示す。

【００２５】次に、レジスト膜３７を除去し、熱酸化法
により厚さ８［ｎｍ］程度の酸化シリコン膜からなるゲ
ート絶縁膜３８を形成（成長）し、その後、厚さ８［ｎ
ｍ］程度の多結晶シリコン膜を堆積し、読み出しゲート
電極パターン２３を用いて前記多結晶シリコン膜を加工
して読み出しゲート電極３９を形成すると共に、ｎチャ
ネルＭＯＳＦＥＴのゲート電極３２を形成する。次に、
メモリセルのドレイン領域を形成するためのパターン２
０を用いてレジスト膜４０をパターンニングし、その
後、加速エネルギ６０［ＫｅＶ］、ドーズ量２×１０¹⁵
［atoms／cm²］の砒素イオン２９を注入してメモリセル
のドレイン領域となるｎ型高濃度半導体領域４１を形成
すると共に、ｎチャネルＭＯＳＦＥＴのソース領域及び
ドレイン領域となる一対のｎ型高濃度半導体領域４１を
形成する。ここまでの工程を図１０及び図１１に示す。

【００２６】次に、メモリセルの共通ソース線を形成す
るため、書き込みゲートと読み出しゲートの積層部を一
括加工してソース領域を開口するパターン２４を用いて
レジスト膜４２をパターンニングし、その後、読み出し
ゲート電極３９、酸化膜３６、書き込みゲート電極３
５、層間酸化膜３４、及び浮遊ゲート電極３３を一括加
工した後、加速エネルギ５０［ＫｅＶ］、ドーズ量２×
１０¹³［atoms／cm²］の二フッ化ボロン（ＢＦ₂）イオ
ン５１を注入して、メモリセルのソース領域側にｐ型低
濃度半導体領域であるｐ型ハロー領域４３を形成する。

【００２７】次に、厚さ１００［ｎｍ］程度の窒化膜か
らなるサイドスペーサ４４を形成し、厚さ５００［ｎ
ｍ］程度の酸化膜４６を堆積した後、コンタクト穴パタ
ーン２５を用いてコンタクト穴を開口し、厚さ４００
［ｎｍ］程度のアルミニウム膜からなる配線４７を形成
して本実施例のＤＲＡＭの主要部が完成する。上記の製
造工程では、メモリセルと周辺回路を構成するｎチャネ
ル導電型のＭＯＳＦＥＴについての形成工程を説明した
が、周辺回路を構成するｐチャネル導電型のＭＯＳＦＥ
Ｔも形成されており、周辺回路はＣＭＯＳ構成となって
いる。

【００２８】図１６は、本実施形態１のＤＲＡＭの回路
ブロック図である。本実施形態のＤＲＡＭは、図１６に
示すように、メモリセル(記憶素子)が行列状に複数配置
されたメモリセルアレイ部６０を備え、更にセンスアン
プ回路６１、カラムスイッチ回路６２、出力バッファ回
路６３、入力バッファ回路６４、読み出しワードドライ
バ回路６５、書き込みワードドライバ６６、ロウデコー
ダ回路６７、カラムデコーダ回路６８、アドレスバッフ
ァ回路６９等の周辺回路を備えている。メモリセルアレ
イ部６０には、Ｘ方向に延在する第一ワード線がＹ方向
に所定の間隔を置いて複数本配置され、Ｘ方向に延在す
る第二ワード線がＹ方向に所定の間隔を置いて複数本配
置され、Ｙ方向に延在するデータ線がＸ方向に所定の間
隔を置いて複数本配置されている。第一ワード線は、こ
の第一ワード線が延在する方向に沿って配置された複数
個のメモリセルの読み出しゲート電極と一体化され、電
気的に接続されている。また、第一ワード線は読み出し
ワードドライバ回路６５と電気的に接続されている。第
二ワード線は、この第二ワード線が延在する方向に沿っ
て配置された複数個のメモリセルの書き込みゲート電極
と一体化され、電気的に接続されている。また、第二ワ
ード線は、書き込みワードドライバ回路６６と電気的に
接続されている。データ線はセンスアンプ回路６１及び
カラムスイッチ回路６２と電気的に接続されている。

【００２９】図１７は、本実施形態１のＤＲＡＭの読み
出し動作タイミング図であり、データ線Ｄ１、読み出し
ゲート電極ＲＧ１、及び書き込みゲート電極ＰＧ１の電
位制御のタイミングを示している。読み出し動作は、デ
ータ線のプリチャージ（１）、データ読み出し（２）、
及びデータ再書き込み（３）の三段階から構成されてい
る。まず、読み出しを行うメモリセルが接続されたデー
タ線を２［Ｖ］にプリチャージした後、読み出しゲート
電極に２［Ｖ］を印加して、読み出し用トランジスタを
オンさせる。この時、書き込みゲート電極は接地電位に
設計してあるため、浮遊ゲート電極に電子が蓄積され、
書き込み用トランジスタの閾電圧が１［Ｖ］に上昇して
いる、即ち”１”状態である場合、書き込み用トランジ
スタはオフし、データ線の電位は変化しない。一方、浮
遊ゲート電極に電子蓄積がなく、書き込み用トランジス
タの閾電圧が初期値の−０．５［Ｖ］のまま、即ち”
０”状態である場合、書き込み用トランジスタはオン
し、データ線の電荷が引き抜かれて電位は低下する。こ
のデータ線の電位変化をセンスアンプで増幅し、出力す
る。

【００３０】次の再書き込み動作は、”１”状態のリフ
レッシュ（”１”→”１”）、”０”状態から”１”状
態への反転書き込み（”０”→”１”）、”０”状態の
リフレッシュ（”０”→”０”）、及び”１”状態か
ら”０”状態への反転書き込み（”１”→”０”）の四
つの動作がある。まず、（”１”→”１”）と（”０”
→”１”）動作では、読み出しゲート電位を２［Ｖ］に
維持して、読み出し用トランジスタをオンさせたまま、
書き込みゲート電極へ５［Ｖ］を印加して書き込み用ト
ランジスタをオンさせた後、データ線を３［Ｖ］に上昇
して、ソース端部で発生するホットエレクトロンを浮遊
ゲート電極へ注入して、書き込み用トランジスタの閾電
圧を１［Ｖ］以上に上昇させる。また、（”１”→”
０”）の反転書き込み動作では、読み出しゲート電位を
２［Ｖ］に維持して、読み出し用トランジスタをオンさ
せたまま、書き込みゲート電極へ−５［Ｖ］を印加して
書き込み用トランジスタをオフさせた後、データ線を３
［Ｖ］に上昇して、ソース端部で浮遊ゲート電極からソ
ース領域側へ電子をトンネル放出させて、書き込み用ト
ランジスタの閾電圧を−０．５［Ｖ］以下へ低下させ
る。（”０”→”０”）動作では、データ線、書き込み
ゲート電極ともに接地電位としたまま、浮遊ゲート電極
内の電子注入或いは放出操作を行わない。

【００３１】図１８は、上記（”０”→”１”）動作に
対応したメモリセルのホットエレクトロン書き込み特性
図である。書き込みゲート電極の電位（Ｖｐｇ）を５
［Ｖ］に設定する場合、書き込み時間は１００［ｎｓ］
以下で閾電圧を１．５［Ｖ］以上に上昇できることがわ
かる。

【００３２】上記した基本動作に基づいて、（”０”
→”１”）書き込み、”１”読み出し、（”１”→”
０”）書き込み、”０”読み出しからなる一連の動作を
１０¹³回行ったが、トンネル酸化膜３２の絶縁破壊は発
生せず、正常に動作した。

【００３３】このように、本実施形態によれば、読み出
しゲート電極３９と書き込みゲート電極３５を分けて配
置し、書き込みゲート電極３５はデータリフレッシュ動
作時以外は常に０［Ｖ］が印加されているため、従来の
メモリセルで問題であった読み出しディスターブによる
データ反転が発生しない。

【００３４】また、メモリセル動作では、従来のＤＲＡ
Ｍと同様に読み出し動作をそのままデータの再書き込み
動作とすることが可能になる。メモリセルの読み出し動
作は、選択データ線と選択読み出しゲート電極でメモリ
セルが選択され、非選択データ線に特別の電位を印加し
なくとも、選択されたメモリセルへ再書き込み動作が行
なえる。

【００３５】また、メモリセル動作では、書き込みにソ
ース領域側からのホットエレクトロン注入を用いるた
め、５［Ｖ］程度の電圧電源で十分であり、かつリフレ
ッシュ時間を１００［ｎｓ］程度まで短縮できる。

【００３６】また、従来のＤＲＡＭと同一のセル面積に
設計することができ、かつ構造的に大きな電荷蓄積容量
が不要となる点から、スケーラビリティに優れたＤＲＡ
Ｍを実現できる。

【００３７】（実施例２）本実施形態では、前述の実施
形態１での周辺回路を構成するＭＯＳＦＥＴ特性の高性
能化を行った例について説明する。図１９は、本発明の
実施形態２であるＤＲＡＭ（半導体記憶装置）の概略構
成を示す模式的断面図である。なお、図１９において、
（Ａ）図はメモリセルの模式的断面図であり、（Ｂ）図
は周辺回路を構成するｎチャネル導電型のＭＯＳＦＥＴ
の模式的断面図である。

【００３８】本実施形態において、後述する低濃度半導
体領域５２及びサリサイド膜５３を追加した程を除いて
は、前述の実施形態１と同様に構成されている。以下、
図１９を用いて製造方法を説明する。

【００３９】まず、Ｎ型ウエル、Ｐ型ウエルを形成し、
厚さ１．５［ｎｍ］のトンネル酸化膜３２を形成（成
長）し、浮遊ゲート電極３３／層間絶縁膜３４／書き込
みゲート電極３５／酸化膜３６の積層膜加工を行った
後、読み出しトランジスタ及び周辺トランジスタへのチ
ャネルインプラを行ってｐ型チャネルインプラ層３０を
形成する。

【００４０】次に、読み出し用トランジスタ及び周辺ト
ランジスタ用の厚さ６［ｎｍ］のゲート酸化膜３６を形
成（成長）し、その後、読み出しトランジスタ及び周辺
トランジスタのゲート電極（３９，３２）を形成する。

【００４１】次に、メモリセルのドレイン領域となるｎ
型高濃度半導体領域４１を形成し、その後、メモリセル
のソース側のゲート加工を行い、その後、メモリセルの
ソース側にｐ型低濃度半導体領域であるｐ型ハロー領域
４３を形成し、その後、メモリセルのドレイン領域とな
るｎ型低濃度半導体領域５２を形成するともに、ＭＯＳ
ＦＥＴのソース領域及びドレイン領域となる一対のｎ型
低濃度半導体領域５２を形成し、その後、サイドウォー
ルスペーサ４４を形成し、その後、メモリセルのソース
領域となるｎ型高濃度半導体領域４５を形成すると共
に、ＭＯＳＦＥＴのソース領域及びドレイン領域となる
一対のｎ型高濃度半導体領域４５を形成する。

【００４２】次に、ゲート電極（３９，３２）上、ｎ型
高濃度半導体領域４１上及びｎ型高濃度半導体領域４５
上に厚さ５０［ｎｍ］のコバルトシリサイド膜（ＣｏＳ
ｉ₂）を成長させ、その後、コンタクト穴加工、第一金
属配線形成（４７）、第一スルーホール開口、第二金属
配線形成、パッシベーション膜形成を行った後、最後に
パッシベーション膜にボンディング開口を形成すること
により、本実施形態のＤＲＡＭがほぼ完成する。

【００４３】本実施形態で使用したマスクは１５枚であ
り、従来のＤＲＡＭに比較して約２５［％］削減されて
おり、製造コストが低減できている。本実施形態のＤＲ
ＡＭも、実施形態１と同等の動作が確認できた。

【００４４】以上、本発明者によってなされた発明を、
前記実施形態に基づき具体的に説明したが、本発明は、
前記実施形態に限定されるものではなく、その要旨を逸
脱しない範囲において種々変更可能であることは勿論で
ある。

【００４５】

【発明の効果】本願において開示される発明のうち代表
的なものによって得られる効果を簡単に説明すれば、下
記のとおりである。本発明によれば、従来のメモリセル
で問題であった読み出しディスターブによるデータ反転
が発生しない。また、従来のＤＲＡＭと同様に読み出し
動作をそのままデータの再書き込み動作とすることが可
能になる。また、リフレッシュ時間を１００［ｎｓ］程
度まで短縮できる。また、従来のＤＲＡＭの大容量化の
課題であった電荷蓄積容量を必要とせず、かつセル面積
を増加させることなく大容量の半導体記憶装置を実現す
ることが可能となる。

【図面の簡単な説明】

【図１】本発明の第一の半導体記憶装置のメモリセル
（記憶素子）の概略構成を示す模式的断面図である。

【図２】本発明の第二の半導体記憶装置のメモリセル
（記憶素子）の概略構成を示す模式的断面図である。

【図３】本発明の第一の半導体記憶装置のメモリセルへ
の書き込み動作時におけるチャネル領域の電位分布及び
電界強度分布を示す図である。

【図４】本発明の第二の半導体記憶装置のメモリセルへ
の書き込み動作時におけるチャネル領域の電位分布及び
電界強度分布を示す図である。

【図５】本発明の第一の半導体記憶装置のメモリセルの
読み出し動作タイミング図である。

【図６】従来のＭＮＯＳ構造のメモリセルの概略構成を
示す模式的断面図である。

【図７】本発明の実施形態１であるＤＲＡＭのメモリセ
ルの模式的平面レイアウト図である。

【図８】本発明の実施形態１の第一製造工程での模式的
平面レイアウト図である。

【図９】本発明の実施形態１の第一製造工程での模式的
断面図である。

【図１０】本発明の実施形態１の第二製造工程での模式
的平面レイアウト図である。

【図１１】本発明の実施形態１の第二製造工程での模式
的断面図である。

【図１２】本発明の実施形態１の第三製造工程での模式
的平面レイアウト図である。

【図１３】本発明の実施形態１の第三製造工程での模式
的断面図である。

【図１４】本発明の実施形態１の第四製造工程での模式
的平面レイアウト図である。

【図１５】本発明の実施形態１の第四製造工程での模式
的断面図である。

【図１６】本発明の実施形態１であるＤＲＡＭの回路ブ
ロック図である。

【図１７】本発明の実施形態１であるＤＲＡＭのタイミ
ング図である。

【図１８】本発明の実施形態１であるＤＲＡＭのメモリ
セルの書き込み特性図である。

【図１９】本発明の実施形態２であるＤＲＡＭの概略構
成を示す模式的断面図である。

【符号の説明】

１，３１，１０１…ｐ型半導体基板、２，３８…ゲート
酸化膜、３…読み出しゲート電極、４，３２，１０２…
直接トンネル酸化膜、５，３３…浮遊ゲート電極、６，
３４…層間絶縁膜、７，３５…書き込みゲート電極、８
…ｎ型低濃度半導体領域、９…ｎ型高濃度半導体領域、
１０…ｎ型高濃度半導体領域、１１…ｐ型低濃度半導体
領域、２１…素子分離パターン、２２…書き込みゲート
電極パターン、２３，３９…読み出しゲート電極パター
ン、２４…ソース領域を開口するパターン、２０…ドレ
イン領域形成パターン、２５…コンタクト穴パターン、
２６…配線パターン、３４…層間絶縁膜、３６，４６…
酸化膜、３７，４０，４２…レジスト膜、２８，５１…
二フッ化ボロンイオン、３０…チャネルインプラ層、３
２…ゲート電極、４１…ｎ型高濃度半導体領域、４３…
ｐ型ハロー領域、４４…サイドウォールスペーサ、４７
…配線、５２…ｎ型低濃度半導体領域、５３…サリサイ
ド膜、１０３…窒化膜、１０４…堆積酸化膜、１０５…
ポリシリコンゲート電極、１０６…ソース領域、１０７
…ドレイン領域。

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/792

Claims (6)

【特許請求の範囲】
1. 【請求項１】 記憶素子を有する半導体記憶装置であっ
   て、前記記憶素子は、半導体基板に形成されたソース領
   域及びドレイン領域と、前記ソース領域とドレイン領域
   との間に配置された第一チャネル領域及び第二チャネル
   領域と、前記第一チャネル領域上にゲート絶縁膜を介し
   て形成された読み出しゲート電極と、前記第二チャネル
   領域上に直接トンネル酸化膜を介して形成された浮遊ゲ
   ート電極と、前記浮遊ゲート電極上に層間絶縁膜を介し
   て形成された書き込みゲート電極とを有する構成になっ
   ていることを特徴とする半導体記憶装置。
2. 【請求項２】 前記第一チャネル領域は前記ドレイン領
   域側に配置され、前記第二チャネル領域は前記ソース領
   域側に配置され、前記ドレイン領域は高濃度半導体領域
   で形成され、前記ソース領域は低濃度半導体領域及び高
   濃度半導体領域で形成されていることを特徴とする請求
   項１に記載の半導体記憶装置。
3. 【請求項３】 前記第一チャネル領域は前記ソース領域
   側に配置され、前記第二チャネル領域は前記ドレイン領
   域側に配置され、前記ソース領域は高濃度半導体領域で
   形成され、前記第二チャネル領域と前記ドレイン領域と
   の間に前記ドレイン領域と反対導電型の低濃度半導体領
   域が形成されていることを特徴とする請求項１に記載の
   半導体記憶装置。
4. 【請求項４】 前記読み出しゲート電極はＸ方向に延在
   する第一ワード線と電気的に接続され、前記書き込みゲ
   ート電極はＸ方向に延在する第二ワード線と電気的に接
   続され、前記ドレイン領域はＹ方向に延在するデータ線
   と電気的に接続されていることを特徴とする請求項１乃
   至請求項３のうち何れか一項に記載の半導体記憶装置。
5. 【請求項５】 半導体基板にソース領域及びドレイン領
   域が形成され、前記ソース領域とドレイン領域との間に
   第一チャネル領域及び第二チャネル領域が形成され、前
   記第一チャネル領域上にゲート絶縁膜を介して第一ワー
   ド線が配置され、前記第二チャネル領域上に直接トンネ
   ル酸化膜、浮遊ゲート電極、層間絶縁膜、第二ワード線
   の夫々が順次配置され、前記ドレイン領域にデータ線が
   接続された記憶素子群からなり、前記データ線をプリチ
   ャージし、前記第二ワード線を接地電位とし、前記第一
   ワード線に読み出しワード電圧を印加して読み出し動作
   を行った後、前記第二ワード線に書き込みワード電圧を
   印加し、前記データ線に書き込みデータ電圧を印加し
   て、前記直接トンネル酸化膜を介してホットエレクトロ
   ンを前記浮遊ゲート電極へ注入する再書き込み動作を行
   うことを特徴とする半導体記憶装置。
6. 【請求項６】 半導体基板に素子分離領域を形成し、記
   憶素子が形成されるべき領域上にトンネル酸化膜を成長
   し、その上部に浮遊ゲート電極膜、層間絶縁膜、第二ワ
   ード線膜及び第二ワード線上絶縁膜を順次堆積して加工
   する工程と、ゲート酸化膜を成長し、その上部に第一ワ
   ード線膜を堆積し、ドレイン領域側の前記第一ワード線
   膜を加工した後、ドレイン領域を形成する工程と、ソー
   ス領域側の前記第一ワード線膜、第二ワード線上絶縁
   膜、第二ワード線膜、層間絶縁膜及び浮遊ゲート電極膜
   を順次加工した後、ソース領域を形成する工程を少なく
   とも含むことを特徴とする半導体記憶装置の製造方法。