JP2000269457A - 半導体素子及び半導体装置 - Google Patents
半導体素子及び半導体装置Info
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Abstract
(57)【要約】
【課題】 本発明の目的とするところは、低リークある
いは不純物注入以外のしきい電圧制御方法を有する半導
体素子を提供することであり、さらにこの素子を用いて
スケールダウン可能で、リフレッシュサイクルを十分長
く確保できる高速書き込みの可能な半導体記憶素子を提
供する、またこれらを用いた半導体装置を提供すること
である。 【解決手段】 チャネルに極めて薄い半導体を用いるこ
とにより膜厚方向の量子力学的な閉じ込め効果を利用し
てリーク電流を低減する。また、蓄積した電荷量の大小
により読み出しトランジスタのソース、ドレイン間のコ
ンダクタンスが変化することを用いて記憶を行う半導体
記憶素子において、電荷蓄積領域に電荷を注入あるいは
放出するために設けたトランジスタのチャネルが厚さ5n
m以下の半導体からなることを特徴とする。これにより
高速の情報書き込みと長い情報保持時間を両立できる。 【効果】 本発明により高集積、高速、低消費電力の半
導体装置が実現でき、システムの低消費電力化、小型化
に顕著な効果がある。
いは不純物注入以外のしきい電圧制御方法を有する半導
体素子を提供することであり、さらにこの素子を用いて
スケールダウン可能で、リフレッシュサイクルを十分長
く確保できる高速書き込みの可能な半導体記憶素子を提
供する、またこれらを用いた半導体装置を提供すること
である。 【解決手段】 チャネルに極めて薄い半導体を用いるこ
とにより膜厚方向の量子力学的な閉じ込め効果を利用し
てリーク電流を低減する。また、蓄積した電荷量の大小
により読み出しトランジスタのソース、ドレイン間のコ
ンダクタンスが変化することを用いて記憶を行う半導体
記憶素子において、電荷蓄積領域に電荷を注入あるいは
放出するために設けたトランジスタのチャネルが厚さ5n
m以下の半導体からなることを特徴とする。これにより
高速の情報書き込みと長い情報保持時間を両立できる。 【効果】 本発明により高集積、高速、低消費電力の半
導体装置が実現でき、システムの低消費電力化、小型化
に顕著な効果がある。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体素子及び半
導体装置に関する。
導体装置に関する。
【０００２】
【従来の技術】通常MOSFET（metal-oxide-semiconducto
r field effect transistor）はオフ状態でpn接合によ
って電流が流れるのを防いでいる。リーク電流の主因と
してサブスレッショルド電流とキャリアの再結合の逆過
程等が挙げられる。このような電流は微少ではあるが無
視はできず、例えばDRAM(dynamic random access memor
y)の記憶保持時間を決定し、リフレッシュサイクルを決
める。リーク電流低減の手段としてエピタキシャル成長
させたウエハを用いて結晶欠陥を少なくする方法やSOI
（silicon on insulator）ウエハを用いてオフ状態で完
全空乏化させる方法が考えられている。
r field effect transistor）はオフ状態でpn接合によ
って電流が流れるのを防いでいる。リーク電流の主因と
してサブスレッショルド電流とキャリアの再結合の逆過
程等が挙げられる。このような電流は微少ではあるが無
視はできず、例えばDRAM(dynamic random access memor
y)の記憶保持時間を決定し、リフレッシュサイクルを決
める。リーク電流低減の手段としてエピタキシャル成長
させたウエハを用いて結晶欠陥を少なくする方法やSOI
（silicon on insulator）ウエハを用いてオフ状態で完
全空乏化させる方法が考えられている。
【０００３】また、従来、DRAMセルの蓄積電荷を減少さ
せても動作可能な構造として、ゲインセルと呼ばれる記
憶素子構造が提案されている。これは書き込み用のトラ
ンジスタを介して記憶ノードに電荷を注入し、蓄積され
た電荷により他に設けた読み出し用のトランジスタのし
きい電圧が変化することを利用して記憶を行うものであ
る。本発明に関連した従来技術として、書き込み用のト
ランジスタに多結晶シリコンを用いたH. Shichijo et a
l, Conference on Solid State Devices and Materials
pp265-268, 1984年、及び読み出し用のトランジスタに
多結晶シリコンを用いた S. Shukuri et al, IEEE Inte
rnational Electron Devices Meeting pp1006-1008, 19
92年を挙げる。
せても動作可能な構造として、ゲインセルと呼ばれる記
憶素子構造が提案されている。これは書き込み用のトラ
ンジスタを介して記憶ノードに電荷を注入し、蓄積され
た電荷により他に設けた読み出し用のトランジスタのし
きい電圧が変化することを利用して記憶を行うものであ
る。本発明に関連した従来技術として、書き込み用のト
ランジスタに多結晶シリコンを用いたH. Shichijo et a
l, Conference on Solid State Devices and Materials
pp265-268, 1984年、及び読み出し用のトランジスタに
多結晶シリコンを用いた S. Shukuri et al, IEEE Inte
rnational Electron Devices Meeting pp1006-1008, 19
92年を挙げる。
【０００４】本発明に関連した他の従来技術として、K.
Yano et al, IEEE InternationalElectron Devices Me
eting pp541-544, 1993年、及びT. Ishii et al, IEEE
International Solid State-State Circuits Conferen
ces pp266-267, 1996年に記載されている多結晶シリコ
ンを用いた単一電子メモリをあげる。この技術において
は多結晶シリコン薄膜によって電流経路であるチャネル
及び電子を捕獲する記憶領域を同時形成する。記憶領域
に電子が捕獲されるとしきい電圧が変化することを利用
し、情報の記憶を行なう。数個の電子の蓄積で１ビット
の記憶を行なう所に特徴がある。記憶領域への電子注入
はゲート電極に12Vないしは15Vの電圧を印加して行う。
逆の蓄積電子放出ではゲート電極に -10Vないしは-15V
の電圧を印加する。多結晶シリコンの結晶粒の利用によ
って加工した寸法より実効的に小さい構造が実現され、
室温においても動作が可能となる。また1トランジスタ
で記憶素子が構成できる。
Yano et al, IEEE InternationalElectron Devices Me
eting pp541-544, 1993年、及びT. Ishii et al, IEEE
International Solid State-State Circuits Conferen
ces pp266-267, 1996年に記載されている多結晶シリコ
ンを用いた単一電子メモリをあげる。この技術において
は多結晶シリコン薄膜によって電流経路であるチャネル
及び電子を捕獲する記憶領域を同時形成する。記憶領域
に電子が捕獲されるとしきい電圧が変化することを利用
し、情報の記憶を行なう。数個の電子の蓄積で１ビット
の記憶を行なう所に特徴がある。記憶領域への電子注入
はゲート電極に12Vないしは15Vの電圧を印加して行う。
逆の蓄積電子放出ではゲート電極に -10Vないしは-15V
の電圧を印加する。多結晶シリコンの結晶粒の利用によ
って加工した寸法より実効的に小さい構造が実現され、
室温においても動作が可能となる。また1トランジスタ
で記憶素子が構成できる。
【０００５】
【発明が解決しようとする課題】MOSFETの微細化の指針
としてスケーリング側がある。これによればサイズを1/
Kにした場合に基板濃度をK倍にする。しかし、基板濃度
を上げると空乏層幅が狭まり、接合のリークは増えてし
まう。これに対し、SOI基板を用いてオフ状態で完全に
空乏化させる方法が考えられる。この場合でもキャリア
の再結合の逆過程等の要因によって通常基板と比べて相
対的には小さいながらリーク電流は流れる。また微細化
が非常に進むとチャネル内不純物の位置ゆらぎが影響を
及ぼす。高しきい電圧に設計したくとも不純物の位置ゆ
らぎに起因してしきい電圧より低い電圧で電流経路がで
きてしまいリーク電流が流れる。
としてスケーリング側がある。これによればサイズを1/
Kにした場合に基板濃度をK倍にする。しかし、基板濃度
を上げると空乏層幅が狭まり、接合のリークは増えてし
まう。これに対し、SOI基板を用いてオフ状態で完全に
空乏化させる方法が考えられる。この場合でもキャリア
の再結合の逆過程等の要因によって通常基板と比べて相
対的には小さいながらリーク電流は流れる。また微細化
が非常に進むとチャネル内不純物の位置ゆらぎが影響を
及ぼす。高しきい電圧に設計したくとも不純物の位置ゆ
らぎに起因してしきい電圧より低い電圧で電流経路がで
きてしまいリーク電流が流れる。
【０００６】また、微細構造の進歩によってＤＲＡＭ、
フラッシュメモリ等各種メモリのメモリセルは小面積化
が進み、メモリの大容量化を成し遂げてきた。特に１ト
ランジスタと１キャパシタを基本構成とするＤＲＡＭは
高速性と高集積性を両立するメモリとして広く用いられ
ている。しかしながら規模の増大に従ってリフレッシュ
サイクルは延ばしていかなければならない。従ってこの
観点からも低リークのFETが求められている。さらにDRA
Mについては、単純に微細化を進め、小面積とすると、
キャパシタの面積も減少するため、キャパシタの静電容
量が減少し、蓄積電荷量も小さくなっていく。しかし、
大容量化に従ってデータ線は基本的に長くなるためこの
充放電、あるいは雑音耐性等を考えると蓄積電荷量はあ
まり小さくできない。このためキャパシタの立体化ある
いはキャパシタ絶縁膜の高誘電率化の新たな工夫を世代
を進めるごとに行わなければならないという問題があ
る。この問題に対する解決策として、蓄積電荷で直接デ
ータ線を充放電するのでなく、トランジスタのチャネル
近傍に電荷を蓄積し、これによるトランジスタのしきい
電圧変化を利用して記憶を行う方法が考えられる。トラ
ンジスタのドレイン電流でデータ線の充放電を行うた
め、上記の問題を回避でき、素子の縮小が容易である。
このような素子として従来3トランジスタ型のDRAMが提
案されている。しかしながら蓄積電荷量が通常のDRAMと
比較して小さくなるため、リフレッシュサイクルを現在
より短くする必要がある。しかし、集積度が上がるに従
いリフレッシュサイクルは延ばして行く必要があるか
ら、この観点から問題が起こってしまう。
フラッシュメモリ等各種メモリのメモリセルは小面積化
が進み、メモリの大容量化を成し遂げてきた。特に１ト
ランジスタと１キャパシタを基本構成とするＤＲＡＭは
高速性と高集積性を両立するメモリとして広く用いられ
ている。しかしながら規模の増大に従ってリフレッシュ
サイクルは延ばしていかなければならない。従ってこの
観点からも低リークのFETが求められている。さらにDRA
Mについては、単純に微細化を進め、小面積とすると、
キャパシタの面積も減少するため、キャパシタの静電容
量が減少し、蓄積電荷量も小さくなっていく。しかし、
大容量化に従ってデータ線は基本的に長くなるためこの
充放電、あるいは雑音耐性等を考えると蓄積電荷量はあ
まり小さくできない。このためキャパシタの立体化ある
いはキャパシタ絶縁膜の高誘電率化の新たな工夫を世代
を進めるごとに行わなければならないという問題があ
る。この問題に対する解決策として、蓄積電荷で直接デ
ータ線を充放電するのでなく、トランジスタのチャネル
近傍に電荷を蓄積し、これによるトランジスタのしきい
電圧変化を利用して記憶を行う方法が考えられる。トラ
ンジスタのドレイン電流でデータ線の充放電を行うた
め、上記の問題を回避でき、素子の縮小が容易である。
このような素子として従来3トランジスタ型のDRAMが提
案されている。しかしながら蓄積電荷量が通常のDRAMと
比較して小さくなるため、リフレッシュサイクルを現在
より短くする必要がある。しかし、集積度が上がるに従
いリフレッシュサイクルは延ばして行く必要があるか
ら、この観点から問題が起こってしまう。
【０００７】一方、トランジスタのチャネル近傍に電荷
を蓄積し、これによるトランジスタのしきい電圧変化を
利用して記憶を行う他の素子としてEEPROMあるいはフラ
ッシュメモリがある。これらはトンネル絶縁膜に大電圧
を加え、フローティングゲートに電子あるいは正孔を注
入する。絶縁膜中に電流を流すため書き込み／消去に時
間がかかる等の課題がある。また動作電圧が大きいため
高耐圧の周辺回路を用意する必要があり、従って周辺回
路の面積が増大する。さらに高電圧印加という使用条件
の下で記憶保持の信頼性確保をするためトンネル絶縁膜
の厚さは10nmを僅かに切る程度から薄くできない。この
ため素子のスケールダウンに際してトンネル絶縁膜厚は
薄くできず、短チャネル効果が顕著になって行くことが
予想される。さらに、このトンネルは絶縁膜の厚さやト
ラップの有無によってその電流量が非常に大きく変化す
るため、素子間の特性ばらつきが大きいという課題もあ
る。
を蓄積し、これによるトランジスタのしきい電圧変化を
利用して記憶を行う他の素子としてEEPROMあるいはフラ
ッシュメモリがある。これらはトンネル絶縁膜に大電圧
を加え、フローティングゲートに電子あるいは正孔を注
入する。絶縁膜中に電流を流すため書き込み／消去に時
間がかかる等の課題がある。また動作電圧が大きいため
高耐圧の周辺回路を用意する必要があり、従って周辺回
路の面積が増大する。さらに高電圧印加という使用条件
の下で記憶保持の信頼性確保をするためトンネル絶縁膜
の厚さは10nmを僅かに切る程度から薄くできない。この
ため素子のスケールダウンに際してトンネル絶縁膜厚は
薄くできず、短チャネル効果が顕著になって行くことが
予想される。さらに、このトンネルは絶縁膜の厚さやト
ラップの有無によってその電流量が非常に大きく変化す
るため、素子間の特性ばらつきが大きいという課題もあ
る。
【０００８】以上から、本発明の目的とするところは、
低リークあるいは不純物注入以外のしきい電圧制御方法
を有する半導体素子を提供することであり、さらにこの
素子を用いてスケールダウン可能で、リフレッシュサイ
クルを十分長く確保できる高速書き込みの可能な半導体
記憶素子を提供する、またこれらを用いた半導体装置を
提供することである。
低リークあるいは不純物注入以外のしきい電圧制御方法
を有する半導体素子を提供することであり、さらにこの
素子を用いてスケールダウン可能で、リフレッシュサイ
クルを十分長く確保できる高速書き込みの可能な半導体
記憶素子を提供する、またこれらを用いた半導体装置を
提供することである。
【０００９】
【課題を解決するための手段】本発明はチャネルに極め
て薄い半導体を用いることにより膜厚方向の量子力学的
な閉じ込め効果を利用してリーク電流を低減し、さらに
しきい電圧の制御を行うことを特徴とする。
て薄い半導体を用いることにより膜厚方向の量子力学的
な閉じ込め効果を利用してリーク電流を低減し、さらに
しきい電圧の制御を行うことを特徴とする。
【００１０】詳しく述べると、本発明の代表的な実施形
態による半導体素子は、ソ−ス(200)、ドレイン領域(20
1)を有し、ソース(200)、ドレイン領域(201)は互いに半
導体のチャネル領域(202)を介して接続され、制御電極
(203)を有し、制御電極(203)により上記チャネル領域(2
02)のコンダクタンスを制御するトランジスタ構造にお
いて、チャネル領域(202)の平均の厚さが5nm以下である
ことを特徴とする。一例としては第２３図に示すものが
あるが、この構造に限定されるものではない。
態による半導体素子は、ソ−ス(200)、ドレイン領域(20
1)を有し、ソース(200)、ドレイン領域(201)は互いに半
導体のチャネル領域(202)を介して接続され、制御電極
(203)を有し、制御電極(203)により上記チャネル領域(2
02)のコンダクタンスを制御するトランジスタ構造にお
いて、チャネル領域(202)の平均の厚さが5nm以下である
ことを特徴とする。一例としては第２３図に示すものが
あるが、この構造に限定されるものではない。
【００１１】また本発明は、蓄積した電荷量の大小によ
り読み出しトランジスタのソース、ドレイン間のコンダ
クタンスが変化することを用いて記憶を行う半導体記憶
素子において、電荷蓄積領域に電荷を注入あるいは放出
するために設けたトランジスタのチャネルが厚さ5nm以
下の半導体からなることを特徴とする。これにより高速
の情報書き込みと長い情報保持時間を両立できる。トラ
ンジスタのチャネルの厚さの下限としては、製造プロセ
ス上、膜の欠陥が顕在化しないことを条件に定めること
ができる。
り読み出しトランジスタのソース、ドレイン間のコンダ
クタンスが変化することを用いて記憶を行う半導体記憶
素子において、電荷蓄積領域に電荷を注入あるいは放出
するために設けたトランジスタのチャネルが厚さ5nm以
下の半導体からなることを特徴とする。これにより高速
の情報書き込みと長い情報保持時間を両立できる。トラ
ンジスタのチャネルの厚さの下限としては、製造プロセ
ス上、膜の欠陥が顕在化しないことを条件に定めること
ができる。
【００１２】詳しく述べると、本発明の代表的な実施形
態による半導体素子は、ソ−ス(7)、ドレイン領域(8)を
有し、ソース(7)、ドレイン領域(8)は互いに半導体(6)
を介して接続され、制御電極(5)を有し、制御電極(5)に
より上記ソース(7)、ドレイン領域(8)を接続する半導体
(6)のコンダクタンスを制御する読み出しトランジスタ
構造を有し、ソース(7)、ドレイン領域(8)を接続する半
導体(6)近傍に電荷蓄積領域(1)を有し、電荷蓄積領域
(1)に電荷を注入あるいは放出する書き込みトランジス
タ構造(1)(2)(3)(5)を有し、電荷蓄積領域に蓄積した電
荷量の大小により読み出しトランジスタのソース、ドレ
イン間のコンダクタンスが変化することを用いて記憶を
行う半導体記憶素子において、書き込みトランジスタの
チャネルが、平均の厚さが5nm以下の半導体からなるこ
とを特徴とする。実施例としては第１図に示すものがあ
るが、この構成に限定されるものではない。
態による半導体素子は、ソ−ス(7)、ドレイン領域(8)を
有し、ソース(7)、ドレイン領域(8)は互いに半導体(6)
を介して接続され、制御電極(5)を有し、制御電極(5)に
より上記ソース(7)、ドレイン領域(8)を接続する半導体
(6)のコンダクタンスを制御する読み出しトランジスタ
構造を有し、ソース(7)、ドレイン領域(8)を接続する半
導体(6)近傍に電荷蓄積領域(1)を有し、電荷蓄積領域
(1)に電荷を注入あるいは放出する書き込みトランジス
タ構造(1)(2)(3)(5)を有し、電荷蓄積領域に蓄積した電
荷量の大小により読み出しトランジスタのソース、ドレ
イン間のコンダクタンスが変化することを用いて記憶を
行う半導体記憶素子において、書き込みトランジスタの
チャネルが、平均の厚さが5nm以下の半導体からなるこ
とを特徴とする。実施例としては第１図に示すものがあ
るが、この構成に限定されるものではない。
【００１３】低次元系の電気伝導はモビリティー向上の
観点からの議論はあったが、オフ状態のリーク低減の観
点からは議論されてこなかった。このような非常に薄い
半導体膜でリーク電流が小さくなるということは当初明
らかでなかった。そこで図２０(a)(b)に示す半導体トラ
ンジスタを試作して、実際に低リークであることを確認
した。図２０(a)が断面図、図２０(b)が上面図である。
試作したトランジスタはn型多結晶シリコンのソース(10
3)、ドレイン(105)、制御電極(106)を持ち、チャネル(1
04)は厚さ平均が3nmのノンドープの多結晶シリコン膜で
ある。チャネルはアモルファス状態で堆積し、その後熱
工程によって結晶化させる。チャネル細線の幅は0.1ミ
クロン、長さは0.3ミクロンであり、ゲート酸化膜厚は2
5nmである。この半導体トランジスタのドレイン電圧を
１Ｖに固定し、ゲート電圧を変化させた場合のドレイン
電流変化を図２１(a)に示す。またドレイン電圧を１Ｖ
に固定し、ゲート電圧を-0.5Ｖに固定した時のドレイン
電流の時間変化を図２１(b)に示す。電流測定にはヒュ
ーレットパッカード社製のHP4156パラメータアナライザ
を用い、longの測定モードで室温で測定した。測定の最
小単位は10fAであるが、0と-10fAの間をゆらぐデータが
得られている。電流値の振る舞いからこれは真性の電流
ではなく周囲のノイズと考えられる。つまりリーク電流
は10fA未満である。さらに、チャネル(104) の平均の厚
さを3nm、5nm、8nmと変えて作製したトランジスタにつ
いて、リーク電流の比較を行った。ドレイン電圧を1Ｖ
とし、ドレイン電流が1pA流れるゲート電圧をしきい電
圧Vthより1.5Ｖ小さいゲート電圧でリーク電流を測定し
た。各膜厚のトランジスタを各々６素子測定し、平均を
とった結果を図３９に示す。膜厚3nm、5nmではほぼ測定
限界以下であるが、8nmの試料ではリークが一桁上昇
し、測定可能となっている。この結果膜厚は8nm未満が
望ましいことがわかった。また、このトランジスタの動
作は公知の多結晶シリコンを用いた単一電子メモリの動
作と異なり、使用する電圧がプラスマイナス3V以下と低
電圧であるという特徴がある。さらにこの実験では25nm
と比較的厚いゲート酸化膜を用いたが、より使用電圧が
小さいため耐圧の観点からさらに薄い膜厚が使用可能で
ある。その場合、より低電圧の動作が可能となる。本発
明は上記のような独自の事前検討に基づくものである。
観点からの議論はあったが、オフ状態のリーク低減の観
点からは議論されてこなかった。このような非常に薄い
半導体膜でリーク電流が小さくなるということは当初明
らかでなかった。そこで図２０(a)(b)に示す半導体トラ
ンジスタを試作して、実際に低リークであることを確認
した。図２０(a)が断面図、図２０(b)が上面図である。
試作したトランジスタはn型多結晶シリコンのソース(10
3)、ドレイン(105)、制御電極(106)を持ち、チャネル(1
04)は厚さ平均が3nmのノンドープの多結晶シリコン膜で
ある。チャネルはアモルファス状態で堆積し、その後熱
工程によって結晶化させる。チャネル細線の幅は0.1ミ
クロン、長さは0.3ミクロンであり、ゲート酸化膜厚は2
5nmである。この半導体トランジスタのドレイン電圧を
１Ｖに固定し、ゲート電圧を変化させた場合のドレイン
電流変化を図２１(a)に示す。またドレイン電圧を１Ｖ
に固定し、ゲート電圧を-0.5Ｖに固定した時のドレイン
電流の時間変化を図２１(b)に示す。電流測定にはヒュ
ーレットパッカード社製のHP4156パラメータアナライザ
を用い、longの測定モードで室温で測定した。測定の最
小単位は10fAであるが、0と-10fAの間をゆらぐデータが
得られている。電流値の振る舞いからこれは真性の電流
ではなく周囲のノイズと考えられる。つまりリーク電流
は10fA未満である。さらに、チャネル(104) の平均の厚
さを3nm、5nm、8nmと変えて作製したトランジスタにつ
いて、リーク電流の比較を行った。ドレイン電圧を1Ｖ
とし、ドレイン電流が1pA流れるゲート電圧をしきい電
圧Vthより1.5Ｖ小さいゲート電圧でリーク電流を測定し
た。各膜厚のトランジスタを各々６素子測定し、平均を
とった結果を図３９に示す。膜厚3nm、5nmではほぼ測定
限界以下であるが、8nmの試料ではリークが一桁上昇
し、測定可能となっている。この結果膜厚は8nm未満が
望ましいことがわかった。また、このトランジスタの動
作は公知の多結晶シリコンを用いた単一電子メモリの動
作と異なり、使用する電圧がプラスマイナス3V以下と低
電圧であるという特徴がある。さらにこの実験では25nm
と比較的厚いゲート酸化膜を用いたが、より使用電圧が
小さいため耐圧の観点からさらに薄い膜厚が使用可能で
ある。その場合、より低電圧の動作が可能となる。本発
明は上記のような独自の事前検討に基づくものである。
【００１４】また、本願発明は新規なゲインセル構造を
提案するものである。それは、基板と、基板内に例え
ば、拡散領域として形成されたソ−ス領域およびドレイ
ン領域と、ソース領域とドレイン領域を互いに接続する
チャネル領域とを有する読み出しトランジスタと、チャ
ネル領域近傍に配置された電荷蓄積領域と、電荷蓄積領
域に電荷を注入あるいは放出する書き込みトランジスタ
を有し、書き込みトランジスタのチャネルの一部または
全部が、上記基板の主面（最も広い面）に交差する面上
に被着された半導体膜で形成されていることを特徴とす
る。
提案するものである。それは、基板と、基板内に例え
ば、拡散領域として形成されたソ−ス領域およびドレイ
ン領域と、ソース領域とドレイン領域を互いに接続する
チャネル領域とを有する読み出しトランジスタと、チャ
ネル領域近傍に配置された電荷蓄積領域と、電荷蓄積領
域に電荷を注入あるいは放出する書き込みトランジスタ
を有し、書き込みトランジスタのチャネルの一部または
全部が、上記基板の主面（最も広い面）に交差する面上
に被着された半導体膜で形成されていることを特徴とす
る。
【００１５】この構成によると、書き込みトランジスタ
は拡散層を使わずに構成することができる。好適には半
導体膜が、上記基板の主面上に凸型に形成された構造物
の側面に被着された平均の厚さが8nm以下、より好まし
くは5nm以下の半導体膜からなる。膜の厚さの下限は膜
の構造の欠陥が顕在化しない範囲で決めることができる
が、3nmでは好ましい特性が得られる。構造物の側面
は、例えば、基板の主面に垂直である。この構造物は、
チャネルに対する制御電極を兼ねることができる。この
ときに、書き込みトランジスタのソースおよびドレイン
は、基板の主面上に積層された膜により構成されること
ができる。この構成では書き込みトランジスタのチャネ
ルを流れる電流の方向は、チャネルを形成する半導体膜
の面に沿っており、基板の主面に略垂直である。
は拡散層を使わずに構成することができる。好適には半
導体膜が、上記基板の主面上に凸型に形成された構造物
の側面に被着された平均の厚さが8nm以下、より好まし
くは5nm以下の半導体膜からなる。膜の厚さの下限は膜
の構造の欠陥が顕在化しない範囲で決めることができる
が、3nmでは好ましい特性が得られる。構造物の側面
は、例えば、基板の主面に垂直である。この構造物は、
チャネルに対する制御電極を兼ねることができる。この
ときに、書き込みトランジスタのソースおよびドレイン
は、基板の主面上に積層された膜により構成されること
ができる。この構成では書き込みトランジスタのチャネ
ルを流れる電流の方向は、チャネルを形成する半導体膜
の面に沿っており、基板の主面に略垂直である。
【００１６】他の例としては、基板と、基板内に形成さ
れたソ−ス領域およびドレイン領域と、ソース領域とド
レイン領域を互いに接続するチャネル領域とを有する読
み出しトランジスタと、チャネル領域近傍に配置された
電荷蓄積領域と、電荷蓄積領域に電荷を注入あるいは放
出する書き込みトランジスタを有し、書き込みトランジ
スタのソース、ドレイン、およびチャネルが、基板の主
面上に被着された膜で形成され、ソースおよびドレイン
は基板の主面に水平方向に距離をもって配置されること
を特徴とする。このときに、書き込みトランジスタのチ
ャネルを形成する膜が、平均の厚さが8nm以下の半導体
からなることが望ましい。より好ましくは5nm以下の半
導体膜からなる。膜の厚さの下限は膜の構造の欠陥が顕
在化しない範囲で決めることができるが、3nmでは好ま
しい特性が得られる。書き込みトランジスタのソースお
よびドレインを形成する膜の厚さは、書き込みトランジ
スタのチャネルを形成する膜よりも厚いことが望まし
い。このような形態では書き込みトランジスタのチャネ
ルを流れる電流の方向は、チャネルを形成する半導体膜
の面に沿っており、基板の主面に略平行である。
れたソ−ス領域およびドレイン領域と、ソース領域とド
レイン領域を互いに接続するチャネル領域とを有する読
み出しトランジスタと、チャネル領域近傍に配置された
電荷蓄積領域と、電荷蓄積領域に電荷を注入あるいは放
出する書き込みトランジスタを有し、書き込みトランジ
スタのソース、ドレイン、およびチャネルが、基板の主
面上に被着された膜で形成され、ソースおよびドレイン
は基板の主面に水平方向に距離をもって配置されること
を特徴とする。このときに、書き込みトランジスタのチ
ャネルを形成する膜が、平均の厚さが8nm以下の半導体
からなることが望ましい。より好ましくは5nm以下の半
導体膜からなる。膜の厚さの下限は膜の構造の欠陥が顕
在化しない範囲で決めることができるが、3nmでは好ま
しい特性が得られる。書き込みトランジスタのソースお
よびドレインを形成する膜の厚さは、書き込みトランジ
スタのチャネルを形成する膜よりも厚いことが望まし
い。このような形態では書き込みトランジスタのチャネ
ルを流れる電流の方向は、チャネルを形成する半導体膜
の面に沿っており、基板の主面に略平行である。
【００１７】本発明の他の手段、目的と特徴は、以下の
実施の形態から明らかになろう。
実施の形態から明らかになろう。
【００１８】
【発明の実施の形態】実施例１ 以下には、本発明の具体的な実施例による半導体素子及
び半導体装置を説明する。図２３は本実施例による素子
の断面構造図を示す。SOI基板を用い、ソース(200)、ド
レイン(201)、チャネル(202)は単結晶からなり、 SiO2
膜(204)上にある。ソース(200)、ドレイン(201)は高不
純物濃度n型である。チャネル(202)はソース(200)、ド
レイン(201)領域よりも薄く、厚さ平均が4nmのp型とな
っている。制御電極(203)は、高不純物濃度n型の多結晶
シリコンよりなる。チャネル(202)と制御電極(203)はSi
O2膜からなるゲート絶縁膜(205)で絶縁されている。
び半導体装置を説明する。図２３は本実施例による素子
の断面構造図を示す。SOI基板を用い、ソース(200)、ド
レイン(201)、チャネル(202)は単結晶からなり、 SiO2
膜(204)上にある。ソース(200)、ドレイン(201)は高不
純物濃度n型である。チャネル(202)はソース(200)、ド
レイン(201)領域よりも薄く、厚さ平均が4nmのp型とな
っている。制御電極(203)は、高不純物濃度n型の多結晶
シリコンよりなる。チャネル(202)と制御電極(203)はSi
O2膜からなるゲート絶縁膜(205)で絶縁されている。
【００１９】本実施例では制御電極(203)に正の電圧を
印加していくとトランジスタがオン状態となり、ソース
(200)、ドレイン(201)間に電流が流れるという点では通
常のnチャネルMOSと同じである。またオフ状態ではチャ
ネル(202)が完全に空乏化する点では、より厚いチャネ
ル膜厚のSOI基板を用いた場合と同様である。異なるの
は、チャネル(202)膜厚が薄いことから量子力学的な閉
じ込めの効果により、バンドギャップが広がる点であ
る。このため完全空乏化による効果以上にリークを減ら
すことが可能である。さらに、膜厚の選択によってチャ
ネルの不純物濃度とは独立にしきい電圧を制御すること
ができる。このチャネル薄膜化の効果はチャネル全面で
一様に生じるため、前述のような微細化に伴い不純物の
位置ゆらぎによって生じるリークパスを防ぐ効果もあ
る。同様の構造でソース、ドレイン領域をp型とし、チ
ャネルをn型とすることでｐチャネルトランジスタを構
成してもよい。制御電極はn型のままでもよいしp型とし
てもよい。また、しきい電圧を膜厚で制御するためチャ
ネルをノンドープとしてもよい。ただし、膜厚を薄くす
る分抵抗が高くなる。これらnチャネル、ｐチャネルの
トランジスタを組み合わせることによってCMOS回路を構
成することができる。図２５(a)にはインバータを示
す。pチャネルトランジスタ(206)とnチャネルトランジ
スタ(207)を組み合わせた構造で入力がhighの場合pチャ
ネルトランジスタ(206)が、入力がlowの場合nチャネル
トランジスタ(207)がオフとなり貫通電流が少なくなる
ようにしており、逆にこれらのリーク電流が貫通電流と
なる。本発明ではこのリーク電流が小さいため消費電力
の低減を図ることが可能である。図２５(b)にはNAND回
路を示す。やはり同様に貫通電流を低減させられる。こ
れは他のCMOS回路でも同様である。
印加していくとトランジスタがオン状態となり、ソース
(200)、ドレイン(201)間に電流が流れるという点では通
常のnチャネルMOSと同じである。またオフ状態ではチャ
ネル(202)が完全に空乏化する点では、より厚いチャネ
ル膜厚のSOI基板を用いた場合と同様である。異なるの
は、チャネル(202)膜厚が薄いことから量子力学的な閉
じ込めの効果により、バンドギャップが広がる点であ
る。このため完全空乏化による効果以上にリークを減ら
すことが可能である。さらに、膜厚の選択によってチャ
ネルの不純物濃度とは独立にしきい電圧を制御すること
ができる。このチャネル薄膜化の効果はチャネル全面で
一様に生じるため、前述のような微細化に伴い不純物の
位置ゆらぎによって生じるリークパスを防ぐ効果もあ
る。同様の構造でソース、ドレイン領域をp型とし、チ
ャネルをn型とすることでｐチャネルトランジスタを構
成してもよい。制御電極はn型のままでもよいしp型とし
てもよい。また、しきい電圧を膜厚で制御するためチャ
ネルをノンドープとしてもよい。ただし、膜厚を薄くす
る分抵抗が高くなる。これらnチャネル、ｐチャネルの
トランジスタを組み合わせることによってCMOS回路を構
成することができる。図２５(a)にはインバータを示
す。pチャネルトランジスタ(206)とnチャネルトランジ
スタ(207)を組み合わせた構造で入力がhighの場合pチャ
ネルトランジスタ(206)が、入力がlowの場合nチャネル
トランジスタ(207)がオフとなり貫通電流が少なくなる
ようにしており、逆にこれらのリーク電流が貫通電流と
なる。本発明ではこのリーク電流が小さいため消費電力
の低減を図ることが可能である。図２５(b)にはNAND回
路を示す。やはり同様に貫通電流を低減させられる。こ
れは他のCMOS回路でも同様である。
【００２０】次に本実施例の製造工程を説明する。図２
４にはリソグラフィー工程で使用するマスクパターンを
示す。まず薄膜SOI基板を用い、ホトレジストをマスク
にアクティブ領域(208)の周りのシリコンをドライエッ
チングする。さらに周囲にできた溝を絶縁膜で埋め込
み、平坦化を行う。次にシリコン表面を犠牲酸化した
後、Si3N4膜を堆積する。ホトレジストをマスクにSi3N4
膜のドライエッチングを行いチャネル領域(209)のSi3N4
膜を除去する。 この後酸化を行うとSi3N4膜パターンの
無い部分のみ酸化される。この後Si3N4膜を除去し、 As
（ヒ素）またはP（リン）イオンを打ち込んでソース(20
0)、ドレイン領域(201)をn型とする。ｐチャネルトラン
ジスタのソース、ドレイン領域はこの時レジストで覆っ
ておく。さらにｎチャネルトランジスタのソース、ドレ
イン領域をレジストで覆ってＢ（ボロン）を打ち込みｐ
チャネルトランジスタのソース、ドレイン領域をp型と
する。この時酸化膜で覆われているためチャネル部分に
は不純物が打ち込まれない。この後酸化膜のウエットエ
ッチングを行ってチャネル部分(202)を薄膜化する。表
面を犠牲酸化し、 ｐチャネルトランジスタのアクティ
ブ領域をレジストで覆った後Ｂを打ち込みｎチャネルト
ランジスタのチャネルの不純物濃度を調整する。同様に
ｎチャネルトランジスタのアクティブ領域をレジストで
覆った後Asを打ち込みｐチャネルトランジスタのチャネ
ルの不純物濃度を調整する。犠牲酸化膜を除去した後酸
化を行いゲート絶縁膜(205)を形成する。さらにn型の多
結晶シリコンを堆積し、レジストパターン(210)をマス
クにドライエッチングを行って制御電極(203)を形成す
る。この後ＳｉＯ2膜堆積後平坦化を行い、コンタクト
工程、配線工程を行う。ここで、制御電極形成用の多結
晶シリコンをノンドープで堆積し、レジストをマスクに
ｎチャネルトランジスタとｐチャネルトランジスタの制
御電極に異なる不純物を導入してもよい。尚、あらかじ
め薄い一様なシリコン膜厚の状態を作り、ソース、ドレ
イン部分にシリコンあるいは他の半導体あるいはシリサ
イド、金属等を積み上げることで低抵抗化を図ってもよ
い。チャネル形成はウエハ全面で同じ膜厚とすればよい
ため、製造中のチャネル膜厚モニタがしやすいという特
徴がある。
４にはリソグラフィー工程で使用するマスクパターンを
示す。まず薄膜SOI基板を用い、ホトレジストをマスク
にアクティブ領域(208)の周りのシリコンをドライエッ
チングする。さらに周囲にできた溝を絶縁膜で埋め込
み、平坦化を行う。次にシリコン表面を犠牲酸化した
後、Si3N4膜を堆積する。ホトレジストをマスクにSi3N4
膜のドライエッチングを行いチャネル領域(209)のSi3N4
膜を除去する。 この後酸化を行うとSi3N4膜パターンの
無い部分のみ酸化される。この後Si3N4膜を除去し、 As
（ヒ素）またはP（リン）イオンを打ち込んでソース(20
0)、ドレイン領域(201)をn型とする。ｐチャネルトラン
ジスタのソース、ドレイン領域はこの時レジストで覆っ
ておく。さらにｎチャネルトランジスタのソース、ドレ
イン領域をレジストで覆ってＢ（ボロン）を打ち込みｐ
チャネルトランジスタのソース、ドレイン領域をp型と
する。この時酸化膜で覆われているためチャネル部分に
は不純物が打ち込まれない。この後酸化膜のウエットエ
ッチングを行ってチャネル部分(202)を薄膜化する。表
面を犠牲酸化し、 ｐチャネルトランジスタのアクティ
ブ領域をレジストで覆った後Ｂを打ち込みｎチャネルト
ランジスタのチャネルの不純物濃度を調整する。同様に
ｎチャネルトランジスタのアクティブ領域をレジストで
覆った後Asを打ち込みｐチャネルトランジスタのチャネ
ルの不純物濃度を調整する。犠牲酸化膜を除去した後酸
化を行いゲート絶縁膜(205)を形成する。さらにn型の多
結晶シリコンを堆積し、レジストパターン(210)をマス
クにドライエッチングを行って制御電極(203)を形成す
る。この後ＳｉＯ2膜堆積後平坦化を行い、コンタクト
工程、配線工程を行う。ここで、制御電極形成用の多結
晶シリコンをノンドープで堆積し、レジストをマスクに
ｎチャネルトランジスタとｐチャネルトランジスタの制
御電極に異なる不純物を導入してもよい。尚、あらかじ
め薄い一様なシリコン膜厚の状態を作り、ソース、ドレ
イン部分にシリコンあるいは他の半導体あるいはシリサ
イド、金属等を積み上げることで低抵抗化を図ってもよ
い。チャネル形成はウエハ全面で同じ膜厚とすればよい
ため、製造中のチャネル膜厚モニタがしやすいという特
徴がある。
【００２１】実施例２ 図26は、本発明の第２の実施例を示す。図26(a)は本実
施例による素子の断面構造図を示す。実施例1ではSOI基
板表面にソース(200)、ドレイン(201)、チャネル(202)
を形成したのに対し、本実施例でSiO2(214)上に堆積し
た多結晶シリコンでソース(208)、ドレイン(209)、チャ
ネル(210)を形成する点が異なる。ソース(208)、ドレイ
ン(209)は高不純物濃度n型である。チャネル(210)は、
厚さ平均が3nmのノンドープ多結晶シリコンである。チ
ャネル部分はアモルファス状態で堆積し、後の熱工程で
結晶化する。より厚いシリコン膜厚から薄くしてチャネ
ルを形成した実施例１と比べ、薄い膜厚で堆積するだけ
でよく、製造工程が簡単であるという特徴がある。オフ
状態において、チャネルが全て空乏化する、あるいは膜
が薄いため膜厚方向の量子力学的な閉じ込めエネルギー
に起因して膜内のポテンシャルが上がるという点では実
施例１と同様である。これに加え、膜が薄い領域では僅
かな膜厚の変化でも大きなポテンシャル変化があるた
め、膜内のポテンシャル分布は一様でなくランダムに変
化する。このため非導通状態において膜内に低ポテンシ
ャル部分が複数あっても高ポテンシャルの領域で分断さ
れることになる。さらに多結晶膜の粒界もポテンシャル
障壁として働くという特徴がある。一方でグレインバウ
ンダリを通じたリーク電流に注意が必要である。シリコ
ン基板(213)表面を用いて回路を形成してもよい。基板
表面のトランジスタと本実施例のトランジスタが上下の
位置関係に来ることも可能であり、積層化によってチッ
プ面積低減が図れる。さらにシリコン基板(213)にはSOI
基板を用いてもよい。またSOI基板表面に実施例1のトラ
ンジスタを形成し、これと組み合わせて用いてもよい。
nチャネルトランジスタと同様の構造で不純物を変える
ことでpチャネルトランジスタも構成できる。これらを
用いて構成したSRAM(static random accessmemory)の回
路図を図26(b)に示す。トランジスタが低リークである
ためメモリセルの貫通電流を低減でき、消費電力の低減
が図れる。その他の効果は実施例1と同様である。尚、
実施例１のようにSOI基板表面を用いるトランジスタに
おいて、ソース、ドレイン部分を単結晶シリコンで、チ
ャネル部分を実施例２のように多結晶シリコンで形成し
てもよい。この場合製造工程においてソース、ドレイン
部分を残してチャネル部分のシリコンを削ってしまい、
改めてチャネルの薄膜を堆積する。実施例１のようによ
り厚い膜厚から薄くして行く製造方法よりも工程が簡単
でかつチャネル膜厚制御性が向上するという特徴があ
る。
施例による素子の断面構造図を示す。実施例1ではSOI基
板表面にソース(200)、ドレイン(201)、チャネル(202)
を形成したのに対し、本実施例でSiO2(214)上に堆積し
た多結晶シリコンでソース(208)、ドレイン(209)、チャ
ネル(210)を形成する点が異なる。ソース(208)、ドレイ
ン(209)は高不純物濃度n型である。チャネル(210)は、
厚さ平均が3nmのノンドープ多結晶シリコンである。チ
ャネル部分はアモルファス状態で堆積し、後の熱工程で
結晶化する。より厚いシリコン膜厚から薄くしてチャネ
ルを形成した実施例１と比べ、薄い膜厚で堆積するだけ
でよく、製造工程が簡単であるという特徴がある。オフ
状態において、チャネルが全て空乏化する、あるいは膜
が薄いため膜厚方向の量子力学的な閉じ込めエネルギー
に起因して膜内のポテンシャルが上がるという点では実
施例１と同様である。これに加え、膜が薄い領域では僅
かな膜厚の変化でも大きなポテンシャル変化があるた
め、膜内のポテンシャル分布は一様でなくランダムに変
化する。このため非導通状態において膜内に低ポテンシ
ャル部分が複数あっても高ポテンシャルの領域で分断さ
れることになる。さらに多結晶膜の粒界もポテンシャル
障壁として働くという特徴がある。一方でグレインバウ
ンダリを通じたリーク電流に注意が必要である。シリコ
ン基板(213)表面を用いて回路を形成してもよい。基板
表面のトランジスタと本実施例のトランジスタが上下の
位置関係に来ることも可能であり、積層化によってチッ
プ面積低減が図れる。さらにシリコン基板(213)にはSOI
基板を用いてもよい。またSOI基板表面に実施例1のトラ
ンジスタを形成し、これと組み合わせて用いてもよい。
nチャネルトランジスタと同様の構造で不純物を変える
ことでpチャネルトランジスタも構成できる。これらを
用いて構成したSRAM(static random accessmemory)の回
路図を図26(b)に示す。トランジスタが低リークである
ためメモリセルの貫通電流を低減でき、消費電力の低減
が図れる。その他の効果は実施例1と同様である。尚、
実施例１のようにSOI基板表面を用いるトランジスタに
おいて、ソース、ドレイン部分を単結晶シリコンで、チ
ャネル部分を実施例２のように多結晶シリコンで形成し
てもよい。この場合製造工程においてソース、ドレイン
部分を残してチャネル部分のシリコンを削ってしまい、
改めてチャネルの薄膜を堆積する。実施例１のようによ
り厚い膜厚から薄くして行く製造方法よりも工程が簡単
でかつチャネル膜厚制御性が向上するという特徴があ
る。
【００２２】実施例３ 図2７は、本発明の第３の実施例を示す。図２７(a)がメ
モリセル断面図、図２７(b)がメモリセル回路図であ
る。DRAMのスイッチングトランジスタ(216)に実施例１
のトランジスタを用いている。DRAMはキャパシタ(215)
に電荷を蓄積して情報を記憶しているが、この電荷はス
イッチングトランジスタを通じたリーク電流によって徐
々に失われる。このため現在の標準的なDRAMでは1秒弱
のサイクルでリフレッシュを行っている。本実施例では
トランジスタのリークが減少するため、リフレッシュサ
イクルを長くすることができる。このためリフレッシュ
頻度が減り、データ保持の消費電力が低減できると同時
にアクセス時にリフレッシュと競合する頻度も減少する
ため平均のアクセス時間も低減することが可能である。
本実施例のキャパシタ(215)は立体構造をとることで容
量を大きくしているが、溝のような他の構造を採っても
よく、またキャパシタ絶縁膜(217)に高誘電率の材料を
用いてもよい。
モリセル断面図、図２７(b)がメモリセル回路図であ
る。DRAMのスイッチングトランジスタ(216)に実施例１
のトランジスタを用いている。DRAMはキャパシタ(215)
に電荷を蓄積して情報を記憶しているが、この電荷はス
イッチングトランジスタを通じたリーク電流によって徐
々に失われる。このため現在の標準的なDRAMでは1秒弱
のサイクルでリフレッシュを行っている。本実施例では
トランジスタのリークが減少するため、リフレッシュサ
イクルを長くすることができる。このためリフレッシュ
頻度が減り、データ保持の消費電力が低減できると同時
にアクセス時にリフレッシュと競合する頻度も減少する
ため平均のアクセス時間も低減することが可能である。
本実施例のキャパシタ(215)は立体構造をとることで容
量を大きくしているが、溝のような他の構造を採っても
よく、またキャパシタ絶縁膜(217)に高誘電率の材料を
用いてもよい。
【００２３】実施例４ 図１から図６は、本発明の第４の実施例を示す。図１は
本実施例による記憶素子の断面構造図を示す。書き込み
トランジスタのソース(1)、ドレイン(2)、制御電極(5)
は、高不純物濃度n型の多結晶シリコンよりなる。チャ
ネル(3)は厚さ平均が3nmのノンドープの多結晶シリコン
からなる。チャネル(3)と制御電極(5)はSiO2膜からなる
ゲート絶縁膜(4)で絶縁されている。書き込みトランジ
スタのソース(1)は電荷蓄積領域を兼ねている。さら
に、読み出しトランジスタのソース(7)、ドレイン(8)は
ｐ型シリコン基板中に設けた高不純物濃度ｎ型領域であ
る。読み出しトランジスタの制御電極(5)は 書き込みト
ランジスタの制御電極と共通で、電荷蓄積領域(1)を介
した容量結合によって基板表面の電位を制御し、チャネ
ルを形成する。本実施例では便宜上ソースやドレインと
いう呼び方を用いているが、特に書き込みトランジスタ
はパストランジスタであるため逆の呼び方も可能であ
る。また、本実施例及び以下の実施例では工程簡略化の
ため拡散層構造を最も簡単な構造としたが、短チャネル
効果に強いより複雑な構造を採ってもよい。さらに、本
実施例ではキャリアを電子とし、以下の実施例でも電子
とするが、キャリアは正孔でも構わない。キャリアが正
孔の場合、電圧の大小関係や電流の方向が変わることに
なる。
本実施例による記憶素子の断面構造図を示す。書き込み
トランジスタのソース(1)、ドレイン(2)、制御電極(5)
は、高不純物濃度n型の多結晶シリコンよりなる。チャ
ネル(3)は厚さ平均が3nmのノンドープの多結晶シリコン
からなる。チャネル(3)と制御電極(5)はSiO2膜からなる
ゲート絶縁膜(4)で絶縁されている。書き込みトランジ
スタのソース(1)は電荷蓄積領域を兼ねている。さら
に、読み出しトランジスタのソース(7)、ドレイン(8)は
ｐ型シリコン基板中に設けた高不純物濃度ｎ型領域であ
る。読み出しトランジスタの制御電極(5)は 書き込みト
ランジスタの制御電極と共通で、電荷蓄積領域(1)を介
した容量結合によって基板表面の電位を制御し、チャネ
ルを形成する。本実施例では便宜上ソースやドレインと
いう呼び方を用いているが、特に書き込みトランジスタ
はパストランジスタであるため逆の呼び方も可能であ
る。また、本実施例及び以下の実施例では工程簡略化の
ため拡散層構造を最も簡単な構造としたが、短チャネル
効果に強いより複雑な構造を採ってもよい。さらに、本
実施例ではキャリアを電子とし、以下の実施例でも電子
とするが、キャリアは正孔でも構わない。キャリアが正
孔の場合、電圧の大小関係や電流の方向が変わることに
なる。
【００２４】次に本実施例の記憶素子の動作を説明す
る。書き込み動作は書き込みトランジスタのドレイン
(2)の電位を、書き込みたい情報に応じてハイレベルま
たはローレベルに設定し、制御電極(5)の電位を変化さ
せて書き込みトランジスタを導通状態とすることで行
う。ドレイン(2)の電位がハイレベルの場合、ドレイン
(2)の電位がローレベルの場合と比較して、電荷蓄積領
域(1)内の電子数が小さくなる。この蓄積電子の出し入
れにはトランジスタを用いるため、EEPROMやフラッシュ
メモリと比べて印加電圧は小さくてよい。また高速の情
報書き込み／消去が可能である。蓄積電子の保持は制御
電極(5)の電位を低くし、書き込みトランジスタを非導
通状態とすることで行う。この時、チャネルが周囲を絶
縁体で囲まれた非常に薄い半導体膜であるため、膜が全
て空乏化する。また、膜が薄いため膜厚方向の量子力学
的な閉じ込めエネルギーに起因して膜内のポテンシャル
が上がる。さらに膜が薄い領域では僅かな膜厚の変化で
も大きなポテンシャル変化があるため、膜内のポテンシ
ャル分布は一様でなくランダムに変化する。このため非
導通状態において膜内に低ポテンシャル部分が複数あっ
ても高ポテンシャルの領域で分断されることになる。多
結晶膜の粒界もポテンシャル障壁として働く。以上から
単純な薄膜のSOI(silicon on insulator)構造を用いて
完全空乏化のみを利用する場合よりも書き込みトランジ
スタのリーク電流が小さくなり、保持特性が向上する。
シリコンの場合チャネルの厚さが5nm程度以下になると
この効果が現れる。これは膜厚ばらつきにより薄くなっ
た部分の膜厚が3nm程度となり、閉じ込めエネルギーに
よるポテンシャル障壁の高さが室温の熱エネルギー程度
となるからと考えられる。実際、膜厚の平均を3nm程度
とすると効果が顕著になる。先に課題を解決するための
手段の中で述べたように実験的にも5nm程度からリーク
電流減少の効果を確かめている。この現象は発明者らが
独自に見出したものである。従来は多結晶シリコンを用
いたTFT(thin film transistor)はリーク電流が大きい
とされてきた。電荷蓄積領域(1)内の電子数が異なる
と、読み出しトランジスタのしきい電圧が異なる。従っ
て所定の電圧条件の下で読み出しトランジスタを流れる
電流値の大小を見ることにより、記憶されている情報を
読み出すことができる。DRAMとは異なり、蓄積電荷自身
ではなく、読み出しトランジスタのドレイン電流の形で
情報を記憶素子の外側に取り出すため、素子の縮小して
も信号量が大きく減少することがなく、スケールダウン
に適している。本構成においては読み出しトランジスタ
と書き込みトランジスタの制御電極を共通としているた
め、読み出し時の制御電極(5)の電位は書き込み時の制
御電極(5)の電位よりも低く設定する。また読み出し条
件において保持電荷が一定の時間以上保持されるよう書
き込みトランジスタのしきい電圧を高く設定する必要が
ある。本実施例では制御電極(5)の電位を5Vに設定して
書き込みを行い、2Vに設定して読み出しを行う。さら
に、このしきい電圧の設定によっては読み出し時に蓄積
電荷が一部失われる場合があるため、読み出し終了後に
情報の再書き込み（リフレッシュ）を行ってもよい。本
発明はスケーリング可能なため微細加工技術が進むほど
大容量化が可能となり、しかも記憶保持時間を長く設計
することが可能である。従ってメインメモリへの応用の
他に音声、静止画像、動画像記録等にも適する。さら
に、ロジック機能と本発明の半導体記憶装置を同一ウエ
ハ上に集積し、データ転送速度向上と製造コスト低減を
図ることが可能である。この際、CMOSとDRAMを混載した
場合と異なり、記憶素子のキャパシタ絶縁膜あるいはそ
のための電極を形成するのに新材料を必要としないた
め、製造工程が簡単であるという特徴がある。
る。書き込み動作は書き込みトランジスタのドレイン
(2)の電位を、書き込みたい情報に応じてハイレベルま
たはローレベルに設定し、制御電極(5)の電位を変化さ
せて書き込みトランジスタを導通状態とすることで行
う。ドレイン(2)の電位がハイレベルの場合、ドレイン
(2)の電位がローレベルの場合と比較して、電荷蓄積領
域(1)内の電子数が小さくなる。この蓄積電子の出し入
れにはトランジスタを用いるため、EEPROMやフラッシュ
メモリと比べて印加電圧は小さくてよい。また高速の情
報書き込み／消去が可能である。蓄積電子の保持は制御
電極(5)の電位を低くし、書き込みトランジスタを非導
通状態とすることで行う。この時、チャネルが周囲を絶
縁体で囲まれた非常に薄い半導体膜であるため、膜が全
て空乏化する。また、膜が薄いため膜厚方向の量子力学
的な閉じ込めエネルギーに起因して膜内のポテンシャル
が上がる。さらに膜が薄い領域では僅かな膜厚の変化で
も大きなポテンシャル変化があるため、膜内のポテンシ
ャル分布は一様でなくランダムに変化する。このため非
導通状態において膜内に低ポテンシャル部分が複数あっ
ても高ポテンシャルの領域で分断されることになる。多
結晶膜の粒界もポテンシャル障壁として働く。以上から
単純な薄膜のSOI(silicon on insulator)構造を用いて
完全空乏化のみを利用する場合よりも書き込みトランジ
スタのリーク電流が小さくなり、保持特性が向上する。
シリコンの場合チャネルの厚さが5nm程度以下になると
この効果が現れる。これは膜厚ばらつきにより薄くなっ
た部分の膜厚が3nm程度となり、閉じ込めエネルギーに
よるポテンシャル障壁の高さが室温の熱エネルギー程度
となるからと考えられる。実際、膜厚の平均を3nm程度
とすると効果が顕著になる。先に課題を解決するための
手段の中で述べたように実験的にも5nm程度からリーク
電流減少の効果を確かめている。この現象は発明者らが
独自に見出したものである。従来は多結晶シリコンを用
いたTFT(thin film transistor)はリーク電流が大きい
とされてきた。電荷蓄積領域(1)内の電子数が異なる
と、読み出しトランジスタのしきい電圧が異なる。従っ
て所定の電圧条件の下で読み出しトランジスタを流れる
電流値の大小を見ることにより、記憶されている情報を
読み出すことができる。DRAMとは異なり、蓄積電荷自身
ではなく、読み出しトランジスタのドレイン電流の形で
情報を記憶素子の外側に取り出すため、素子の縮小して
も信号量が大きく減少することがなく、スケールダウン
に適している。本構成においては読み出しトランジスタ
と書き込みトランジスタの制御電極を共通としているた
め、読み出し時の制御電極(5)の電位は書き込み時の制
御電極(5)の電位よりも低く設定する。また読み出し条
件において保持電荷が一定の時間以上保持されるよう書
き込みトランジスタのしきい電圧を高く設定する必要が
ある。本実施例では制御電極(5)の電位を5Vに設定して
書き込みを行い、2Vに設定して読み出しを行う。さら
に、このしきい電圧の設定によっては読み出し時に蓄積
電荷が一部失われる場合があるため、読み出し終了後に
情報の再書き込み（リフレッシュ）を行ってもよい。本
発明はスケーリング可能なため微細加工技術が進むほど
大容量化が可能となり、しかも記憶保持時間を長く設計
することが可能である。従ってメインメモリへの応用の
他に音声、静止画像、動画像記録等にも適する。さら
に、ロジック機能と本発明の半導体記憶装置を同一ウエ
ハ上に集積し、データ転送速度向上と製造コスト低減を
図ることが可能である。この際、CMOSとDRAMを混載した
場合と異なり、記憶素子のキャパシタ絶縁膜あるいはそ
のための電極を形成するのに新材料を必要としないた
め、製造工程が簡単であるという特徴がある。
【００２５】次に本実施例の製造工程を説明する。図２
にはリソグラフィー工程で使用するマスクパターンを示
す。ホトレジストをマスク(46)にエッチングを行い、こ
の溝を絶縁体で埋め込むことでＰ型基板(6)表面にマス
クパターン(46)で囲まれた場所にアクティブ領域を用意
する。基板にはSOI基板を用いてもよい。次に表面を酸
化して厚さ7nmの読み出しトランジスタのゲート絶縁膜
(9)を形成した後ｎ型多結晶シリコン膜を堆積し、ホト
レジストをマスク(10)にエッチングすることで電荷蓄積
領域(1)を形成する。電荷蓄積領域(1)をマスクとしてAs
（ヒ素）またはP（リン）イオンを打ち込んで読み出し
トランジスタのソース(7)、ドレイン(8)を形成する。打
ち込んだイオンを加熱により活性化した後、この上にＳ
ｉＯ2膜を堆積し、 さらにｎ型多結晶シリコン膜を堆積
する。この後ＥＢ(electron beam)レジストをマスク(1
1)にしてドレイン(2)の多結晶シリコン膜とＳｉＯ2膜を
貫通し、電荷蓄積領域(1)に達する穴を形成する。ここ
では正方形の穴を用いたが、形は異なってもよい。また
マスクパターンが正方形あるいは長方形であっても、レ
ジストパターンは角が丸くなるため、実際の孔パターン
はむしろ円柱あるいは長円の柱に近くなる。さらに厚さ
3nmのアモルファスシリコン及び厚さ10nmのＳｉＯ2膜を
堆積し、アニールを行ってアモルファスシリコンを結晶
化する。ホトレジストをマスク(12)にＳｉＯ2膜、多結
晶シリコン膜をエッチングし、書き込みトランジスタの
ドレイン(2)を形成する。この後ゲート絶縁膜(4) とし
て厚さ5nmのＳｉＯ2膜を堆積し、さらにｎ型多結晶シリ
コン膜を堆積する。ホトレジストをマスク(13)に多結晶
シリコン膜エッチングすることで制御電極(5)を形成す
る。書き込みトランジスタのゲート絶縁膜(4)の膜厚は
アモルファスシリコン堆積後に二回堆積したＳｉＯ2膜
の和から洗浄工程による削れを引いたもので、ここでは
12nmである。公知の多結晶シリコンを用いた単一電子メ
モリではゲート絶縁膜厚は25nmであるが、これは書き込
み消去動作で15V以上の電圧がかかるため、耐圧を確保
するためである。本発明では低電圧動作が可能であるた
め、ゲート絶縁膜厚を薄くし、トランジスタとしての性
能を向上させることが可能である。この後ＳｉＯ2膜堆
積後平坦化を行い、コンタクト工程、配線工程を行う。
以上でわかるように本実施例の素子構造では立体構造を
採っているにもかかわらず製造工程において高段差存在
下でのリソグラフィー工程がないという特徴がある。
にはリソグラフィー工程で使用するマスクパターンを示
す。ホトレジストをマスク(46)にエッチングを行い、こ
の溝を絶縁体で埋め込むことでＰ型基板(6)表面にマス
クパターン(46)で囲まれた場所にアクティブ領域を用意
する。基板にはSOI基板を用いてもよい。次に表面を酸
化して厚さ7nmの読み出しトランジスタのゲート絶縁膜
(9)を形成した後ｎ型多結晶シリコン膜を堆積し、ホト
レジストをマスク(10)にエッチングすることで電荷蓄積
領域(1)を形成する。電荷蓄積領域(1)をマスクとしてAs
（ヒ素）またはP（リン）イオンを打ち込んで読み出し
トランジスタのソース(7)、ドレイン(8)を形成する。打
ち込んだイオンを加熱により活性化した後、この上にＳ
ｉＯ2膜を堆積し、 さらにｎ型多結晶シリコン膜を堆積
する。この後ＥＢ(electron beam)レジストをマスク(1
1)にしてドレイン(2)の多結晶シリコン膜とＳｉＯ2膜を
貫通し、電荷蓄積領域(1)に達する穴を形成する。ここ
では正方形の穴を用いたが、形は異なってもよい。また
マスクパターンが正方形あるいは長方形であっても、レ
ジストパターンは角が丸くなるため、実際の孔パターン
はむしろ円柱あるいは長円の柱に近くなる。さらに厚さ
3nmのアモルファスシリコン及び厚さ10nmのＳｉＯ2膜を
堆積し、アニールを行ってアモルファスシリコンを結晶
化する。ホトレジストをマスク(12)にＳｉＯ2膜、多結
晶シリコン膜をエッチングし、書き込みトランジスタの
ドレイン(2)を形成する。この後ゲート絶縁膜(4) とし
て厚さ5nmのＳｉＯ2膜を堆積し、さらにｎ型多結晶シリ
コン膜を堆積する。ホトレジストをマスク(13)に多結晶
シリコン膜エッチングすることで制御電極(5)を形成す
る。書き込みトランジスタのゲート絶縁膜(4)の膜厚は
アモルファスシリコン堆積後に二回堆積したＳｉＯ2膜
の和から洗浄工程による削れを引いたもので、ここでは
12nmである。公知の多結晶シリコンを用いた単一電子メ
モリではゲート絶縁膜厚は25nmであるが、これは書き込
み消去動作で15V以上の電圧がかかるため、耐圧を確保
するためである。本発明では低電圧動作が可能であるた
め、ゲート絶縁膜厚を薄くし、トランジスタとしての性
能を向上させることが可能である。この後ＳｉＯ2膜堆
積後平坦化を行い、コンタクト工程、配線工程を行う。
以上でわかるように本実施例の素子構造では立体構造を
採っているにもかかわらず製造工程において高段差存在
下でのリソグラフィー工程がないという特徴がある。
【００２６】図３、図４、図５は、上記記憶素子を行列
状に並べてメモリセルアレイを構成した場合の配線の上
面図を示す。図３が単位構造、図４(a)(b)と図５がアレ
イ構造である。制御電極(5)は書き込み／読み出し用ワ
ード線(40)に、読み出しトランジスタのドレイン(8)は
読み出し用データ線(41)に、書き込みトランジスタのド
レイン(2)は書き込み用データ線(42)に接続されてい
る。図３４(a)には単位構造の等価回路を示す。書き込
みトランジスタのソース(1)はノードDD(267)で読み出し
トランジスタの電荷蓄積領域(1)に、書き込みトランジ
スタのドレイン(2)はノードAA(268)で書込みデータ線(2
66)に、書き込みトランジスタの制御電極(5)はノードBB
(233)でワード線(264)に各々接続されている。また、読
み出しトランジスタのソース(223)はノードFF(235)でソ
ース線に、読み出しトランジスタのドレイン(8)はノー
ドEE(270)で読み出しデータ線(265)に、読み出しトラン
ジスタの制御電極(5)はノードCC(272)でワード線(264)
に各々接続されている。メモリセルアレイを構成する場
合、素子一個の面積ばかりでなく何本の配線を用意する
必要があるかも面積に大きく影響する。この観点からも
読み出しトランジスタの制御電極(5)と 書き込みトラン
ジスタの制御電極(5)とを共通化した本素子構造は有効
である。ここでは読み出し用トランジスタのチャネル電
流方向と書き込み／読み出し用ワード線(40)の方向を平
行としたが、これは変わっても構わない。本実施例のよ
うな方向を用いれば、読み出し用データ線方向に並ぶ複
数の記憶素子の読み出しトランジスタの拡散層を共有す
ることによって読み出しトランジスタのドレイン(8)と
読み出し用データ線(41)を接続するコンタクト数を減ら
すことができる。図４(a)は単位構造を左右反転して配
置したメモリセルアレイである。従って書き込み用デー
タ線(107)や読み出し用データ線(108)が向かい合う構造
を採る。この配置をとることにより、向かい合った読み
出し用データ線(108)の間のソース領域が共有化でき、
面積削減が可能である。等価回路図を図34(b)に示す。
長円(273)で囲った部分が単位セル構造である。尚、本
実施例では異なる行のソース領域の拡散層を共有し、こ
れを読み出しトランジスタのソース線に用いているため
ソース線を図示していないが、適当な本数のワード線を
単位にしてコンタクトを取り、金属配線と繋げる必要が
ある。勿論セル毎に読み出しトランジスタのソース領域
のコンタクトを取り金属のソース線に繋げても構わな
い。面積というという点では大きくなるが、抵抗が減る
ため読み出しトランジスタの電流が大きく取れ、読み出
しが高速になるという特徴がある。図４(b)は左右反転
を行う図４(a)とは異なり、同じ構造が繰り返されてい
る。従って読み出し用データ線(109)と書き込み用デー
タ線(110)が順に繰り返される。この等価回路図を図３
５(a)に示す。図４(a)の構造のように隣接列でのソース
領域共有はできず面積は若干大きくなるが、安定な読み
出し動作が可能である特徴がある。図４(a)の構造では
読み出し用データ線が隣接しているため隣の線の電位変
動の影響を受ける恐れがあるが、図４(b)の構造では互
いの距離が離れるからである。また間の書き込み用デー
タ線の電位を固定することによって読み出し動作を安定
化してもよい。図５のアレイ構造では隣り合う読み出し
用データ線(114)(115)に属するセル(111)(112)で書き込
み用データ線(113)を共有している。また同じワード線
に属するセルは一つ置きに配置されている。この構造は
記憶密度は若干下がるが、読み出し用データ線に折り返
しデータ線構造を採ることが可能となっており、ノイズ
マージンが大きいという特徴がある。等価回路図を図３
５(b)に示す。
状に並べてメモリセルアレイを構成した場合の配線の上
面図を示す。図３が単位構造、図４(a)(b)と図５がアレ
イ構造である。制御電極(5)は書き込み／読み出し用ワ
ード線(40)に、読み出しトランジスタのドレイン(8)は
読み出し用データ線(41)に、書き込みトランジスタのド
レイン(2)は書き込み用データ線(42)に接続されてい
る。図３４(a)には単位構造の等価回路を示す。書き込
みトランジスタのソース(1)はノードDD(267)で読み出し
トランジスタの電荷蓄積領域(1)に、書き込みトランジ
スタのドレイン(2)はノードAA(268)で書込みデータ線(2
66)に、書き込みトランジスタの制御電極(5)はノードBB
(233)でワード線(264)に各々接続されている。また、読
み出しトランジスタのソース(223)はノードFF(235)でソ
ース線に、読み出しトランジスタのドレイン(8)はノー
ドEE(270)で読み出しデータ線(265)に、読み出しトラン
ジスタの制御電極(5)はノードCC(272)でワード線(264)
に各々接続されている。メモリセルアレイを構成する場
合、素子一個の面積ばかりでなく何本の配線を用意する
必要があるかも面積に大きく影響する。この観点からも
読み出しトランジスタの制御電極(5)と 書き込みトラン
ジスタの制御電極(5)とを共通化した本素子構造は有効
である。ここでは読み出し用トランジスタのチャネル電
流方向と書き込み／読み出し用ワード線(40)の方向を平
行としたが、これは変わっても構わない。本実施例のよ
うな方向を用いれば、読み出し用データ線方向に並ぶ複
数の記憶素子の読み出しトランジスタの拡散層を共有す
ることによって読み出しトランジスタのドレイン(8)と
読み出し用データ線(41)を接続するコンタクト数を減ら
すことができる。図４(a)は単位構造を左右反転して配
置したメモリセルアレイである。従って書き込み用デー
タ線(107)や読み出し用データ線(108)が向かい合う構造
を採る。この配置をとることにより、向かい合った読み
出し用データ線(108)の間のソース領域が共有化でき、
面積削減が可能である。等価回路図を図34(b)に示す。
長円(273)で囲った部分が単位セル構造である。尚、本
実施例では異なる行のソース領域の拡散層を共有し、こ
れを読み出しトランジスタのソース線に用いているため
ソース線を図示していないが、適当な本数のワード線を
単位にしてコンタクトを取り、金属配線と繋げる必要が
ある。勿論セル毎に読み出しトランジスタのソース領域
のコンタクトを取り金属のソース線に繋げても構わな
い。面積というという点では大きくなるが、抵抗が減る
ため読み出しトランジスタの電流が大きく取れ、読み出
しが高速になるという特徴がある。図４(b)は左右反転
を行う図４(a)とは異なり、同じ構造が繰り返されてい
る。従って読み出し用データ線(109)と書き込み用デー
タ線(110)が順に繰り返される。この等価回路図を図３
５(a)に示す。図４(a)の構造のように隣接列でのソース
領域共有はできず面積は若干大きくなるが、安定な読み
出し動作が可能である特徴がある。図４(a)の構造では
読み出し用データ線が隣接しているため隣の線の電位変
動の影響を受ける恐れがあるが、図４(b)の構造では互
いの距離が離れるからである。また間の書き込み用デー
タ線の電位を固定することによって読み出し動作を安定
化してもよい。図５のアレイ構造では隣り合う読み出し
用データ線(114)(115)に属するセル(111)(112)で書き込
み用データ線(113)を共有している。また同じワード線
に属するセルは一つ置きに配置されている。この構造は
記憶密度は若干下がるが、読み出し用データ線に折り返
しデータ線構造を採ることが可能となっており、ノイズ
マージンが大きいという特徴がある。等価回路図を図３
５(b)に示す。
【００２７】上記のメモリセルアレイを含む半導体記憶
装置の構成を図６に示す。本実施例は不揮発性の半導体
記憶装置であり、リフレッシュ動作は行わない。書き込
みトランジスタのしきい値を十分高く設定することで電
源を切っても記憶が保持される不揮発性メモリとなる。
もちろんしきい値の設定をあまり高くせず、バックアッ
プ電源を用いてワード線電位を保持電圧に固定する形で
データを保持しても構わない。この場合保持がより安定
し、書き込み電圧を下げることも可能である。あるい
は、記憶保持時間を数週間から数ヶ月程度に設定し、電
源投入時あるいは電源遮断前にのみリフレッシュを行っ
てもよい。このような設計は消費電力低減に効果があ
り、特にバッテリー駆動を行う携帯機器応用に適してい
る。データの入出力はシフトレジスタ(77)を介してシリ
アルに行う。本発明では揮発性に設計すれば不揮発性に
設計する場合より書き込みトランジスタのオン電流を大
きくとりやすい。このため書き込み動作が高速であると
いう特徴がある。記憶が揮発か不揮発とアクセスがラン
ダムかシリアルかの組み合わせはどれをとっても構わな
い。
装置の構成を図６に示す。本実施例は不揮発性の半導体
記憶装置であり、リフレッシュ動作は行わない。書き込
みトランジスタのしきい値を十分高く設定することで電
源を切っても記憶が保持される不揮発性メモリとなる。
もちろんしきい値の設定をあまり高くせず、バックアッ
プ電源を用いてワード線電位を保持電圧に固定する形で
データを保持しても構わない。この場合保持がより安定
し、書き込み電圧を下げることも可能である。あるい
は、記憶保持時間を数週間から数ヶ月程度に設定し、電
源投入時あるいは電源遮断前にのみリフレッシュを行っ
てもよい。このような設計は消費電力低減に効果があ
り、特にバッテリー駆動を行う携帯機器応用に適してい
る。データの入出力はシフトレジスタ(77)を介してシリ
アルに行う。本発明では揮発性に設計すれば不揮発性に
設計する場合より書き込みトランジスタのオン電流を大
きくとりやすい。このため書き込み動作が高速であると
いう特徴がある。記憶が揮発か不揮発とアクセスがラン
ダムかシリアルかの組み合わせはどれをとっても構わな
い。
【００２８】実施例５ 図７は、本発明の第２の実施例を示す。ソース（電荷蓄
積領域）(116)、ドレイン(117)、制御電極(119)、チャ
ネル(118)からなる書き込みトランジスタと、ソース (1
20)、ドレイン(122)、制御電極(119)、チャネル(121)か
らなる読み出しトランジスタを有する。書き込みトラン
ジスタのチャネル(118)はB（ボロン）を含む厚さ平均が
3nmの多結晶シリコンからなる。書き込みトランジスタ
と読み出しトランジスタの制御電極(119)が共通なのは
実施例１と同様であり、動作のために印加する電圧の関
係も同様である。実施例４では電荷蓄積領域 (1)に達す
る穴を開ける必要があり、従って電荷蓄積領域 (1)の大
きさはこの穴以上にする必要がある。このため読み出し
トランジスタのソース(7)、ドレイン(8)を電荷蓄積領域
(1)に対して自己整合的作製する場合、短いチャネル長
の読み出しトランジスタ形成が難しい。本実施例では電
荷蓄積領域 (116)を小さくできるため面積が小さく、オ
ン電流量も大きい読み出しトランジスタ形成が可能であ
る。ただし書き込みトランジスタのチャネル(118)形成
時や制御電極(119)形成時に段差が存在するため加工上
の難しさがある。
積領域）(116)、ドレイン(117)、制御電極(119)、チャ
ネル(118)からなる書き込みトランジスタと、ソース (1
20)、ドレイン(122)、制御電極(119)、チャネル(121)か
らなる読み出しトランジスタを有する。書き込みトラン
ジスタのチャネル(118)はB（ボロン）を含む厚さ平均が
3nmの多結晶シリコンからなる。書き込みトランジスタ
と読み出しトランジスタの制御電極(119)が共通なのは
実施例１と同様であり、動作のために印加する電圧の関
係も同様である。実施例４では電荷蓄積領域 (1)に達す
る穴を開ける必要があり、従って電荷蓄積領域 (1)の大
きさはこの穴以上にする必要がある。このため読み出し
トランジスタのソース(7)、ドレイン(8)を電荷蓄積領域
(1)に対して自己整合的作製する場合、短いチャネル長
の読み出しトランジスタ形成が難しい。本実施例では電
荷蓄積領域 (116)を小さくできるため面積が小さく、オ
ン電流量も大きい読み出しトランジスタ形成が可能であ
る。ただし書き込みトランジスタのチャネル(118)形成
時や制御電極(119)形成時に段差が存在するため加工上
の難しさがある。
【００２９】実施例６ 図１０は、本発明の第６の実施例を示す。メモリセル構
成は基本的に実施例４の図５のアレイ構造と同様である
が、記憶素子の書き込みトランジスタのチャネルに厚さ
平均4.5nmの多結晶シリコン薄膜を用いる。よりトラン
ジスタがオンの時の抵抗が小さく、従って高速の書き込
みが可能であるが、反面記憶保持時間が短くなるため揮
発性のメモリとなる。また本実施例ではデータの入出力
は列デコーダ(83)を用いてランダムに行う。
成は基本的に実施例４の図５のアレイ構造と同様である
が、記憶素子の書き込みトランジスタのチャネルに厚さ
平均4.5nmの多結晶シリコン薄膜を用いる。よりトラン
ジスタがオンの時の抵抗が小さく、従って高速の書き込
みが可能であるが、反面記憶保持時間が短くなるため揮
発性のメモリとなる。また本実施例ではデータの入出力
は列デコーダ(83)を用いてランダムに行う。
【００３０】揮発性のランダムアクセスメモリである。
リフレッシュ動作を図１１を用いて説明する。リフレッ
シュ時、あるいは読み出し時にはセンスアンプで増幅さ
れた電圧が読み出しデータ線(79)に現れるが、これは書
き込み時に書き込みデータ線(80)に与えた電圧の反転情
報に対応する。スイッチを開くとインバータ(78)を介し
た結果書き込み時に与えた情報と同じになった情報が書
き込みデータ線(80)に現れる。この後スイッチ(82)を閉
じてワード線(81)に書き込みパルスを与えれば再書き込
みが可能である。
リフレッシュ動作を図１１を用いて説明する。リフレッ
シュ時、あるいは読み出し時にはセンスアンプで増幅さ
れた電圧が読み出しデータ線(79)に現れるが、これは書
き込み時に書き込みデータ線(80)に与えた電圧の反転情
報に対応する。スイッチを開くとインバータ(78)を介し
た結果書き込み時に与えた情報と同じになった情報が書
き込みデータ線(80)に現れる。この後スイッチ(82)を閉
じてワード線(81)に書き込みパルスを与えれば再書き込
みが可能である。
【００３１】実施例７ 図８、図９は、本発明の第７の実施例を示す。図８(a)
は書き込みトランジスタのソース(21)、ドレイン(23)、
チャネル(22)、制御電極(24)を含む面での断面であり、
読み出しトランジスタについては制御電極(28)、チャネ
ル(26)を含んでいる。図８(b)はこれに直交する面での
断面であり、読み出しトランジスタのソース(25)、ドレ
イン(27)を含む。書き込みトランジスタのソース(21)は
本記憶素子の電荷蓄積領域の機能を持つ。絶縁体による
素子分離領域(29)も示してある。本実施例では実施例
４、５と異なり書き込みトランジタと読み出しトランジ
スタで共有する部分がない。また立体構造も使用してい
ない。このため素子の占める面積は大きくなってしまう
が、動作時の電圧設定の自由度が大きく、また製造工程
も簡単ですむという利点がある。特に製造工程において
通常のMOSデバイス製造に僅かに工程を加えるだけでよ
いので、ロジック部分と記憶部分とを同一ウエハ上に形
成するのに適している。
は書き込みトランジスタのソース(21)、ドレイン(23)、
チャネル(22)、制御電極(24)を含む面での断面であり、
読み出しトランジスタについては制御電極(28)、チャネ
ル(26)を含んでいる。図８(b)はこれに直交する面での
断面であり、読み出しトランジスタのソース(25)、ドレ
イン(27)を含む。書き込みトランジスタのソース(21)は
本記憶素子の電荷蓄積領域の機能を持つ。絶縁体による
素子分離領域(29)も示してある。本実施例では実施例
４、５と異なり書き込みトランジタと読み出しトランジ
スタで共有する部分がない。また立体構造も使用してい
ない。このため素子の占める面積は大きくなってしまう
が、動作時の電圧設定の自由度が大きく、また製造工程
も簡単ですむという利点がある。特に製造工程において
通常のMOSデバイス製造に僅かに工程を加えるだけでよ
いので、ロジック部分と記憶部分とを同一ウエハ上に形
成するのに適している。
【００３２】次に本実施例の記憶素子の動作を説明す
る。書き込み動作は書き込みトランジスタのドレイン(2
3)の電位を、書き込みたい情報に応じてハイレベルまた
はローレベルに設定し、制御電極(24)の電位を変化させ
て書き込みトランジスタを導通状態とすることで行う。
蓄積電子の保持は制御電極(24)の電位を低くし、書き込
みトランジスタを非導通状態とすることで行う。電荷蓄
積領域(21)内の電子数が異なると、読み出しトランジス
タのしきい電圧が異なる。従って所定の電圧条件の下で
読み出しトランジスタを流れる電流値の大小を見ること
により、記憶されている情報を読み出すことができる。
また読み出し動作において制御電極(24)の電位は低いま
までよく、ソース(21)、ドレイン(23)間に大きな電圧が
かかることもないため読み出し動作に対して保持記憶が
安定であるという特徴がある。
る。書き込み動作は書き込みトランジスタのドレイン(2
3)の電位を、書き込みたい情報に応じてハイレベルまた
はローレベルに設定し、制御電極(24)の電位を変化させ
て書き込みトランジスタを導通状態とすることで行う。
蓄積電子の保持は制御電極(24)の電位を低くし、書き込
みトランジスタを非導通状態とすることで行う。電荷蓄
積領域(21)内の電子数が異なると、読み出しトランジス
タのしきい電圧が異なる。従って所定の電圧条件の下で
読み出しトランジスタを流れる電流値の大小を見ること
により、記憶されている情報を読み出すことができる。
また読み出し動作において制御電極(24)の電位は低いま
までよく、ソース(21)、ドレイン(23)間に大きな電圧が
かかることもないため読み出し動作に対して保持記憶が
安定であるという特徴がある。
【００３３】図９は上記記憶素子を行列状に並べてメモ
リセルアレイを構成した場合の配線の上面図を示す。図
９が単位セルに当たる。書き込みトランジスタのドレイ
ン(23)は書き込み用データ線(126)に、読み出しトラン
ジタのソース(25)はソース線(127)に、ドレイン(27)は
読み出し用データ線(123)に接続されている。また、読
み出しトランジスタの制御電極(28)は読み出し用ワード
線(125)に、書き込みトランジスタの制御電極(24)は書
き込み用ワード線(126)に接続されている。本実施例で
は読み出しトランジタのソース(25)、ドレイン(27)、制
御電極(28)、書き込みトランジスタのドレイン(23)、制
御電極(24)の全てに異なる線を容易したが、配線を共有
化して面積削減を図ることも可能である。例えば制御電
極に対するワード線を共有すれば、電気的な接続関係は
実施例４と同様になる。
リセルアレイを構成した場合の配線の上面図を示す。図
９が単位セルに当たる。書き込みトランジスタのドレイ
ン(23)は書き込み用データ線(126)に、読み出しトラン
ジタのソース(25)はソース線(127)に、ドレイン(27)は
読み出し用データ線(123)に接続されている。また、読
み出しトランジスタの制御電極(28)は読み出し用ワード
線(125)に、書き込みトランジスタの制御電極(24)は書
き込み用ワード線(126)に接続されている。本実施例で
は読み出しトランジタのソース(25)、ドレイン(27)、制
御電極(28)、書き込みトランジスタのドレイン(23)、制
御電極(24)の全てに異なる線を容易したが、配線を共有
化して面積削減を図ることも可能である。例えば制御電
極に対するワード線を共有すれば、電気的な接続関係は
実施例４と同様になる。
【００３４】製造工程においては、読み出しトランジス
タの電荷蓄積(21)形成と同時に書込みトランジスタのド
レイン領域(23)も形成する。この後チャネル(22)を形成
する。チャネル形成においてはSi薄膜、SiO2薄膜を例え
ば各々厚さ4nmと10nmに堆積後、レジストをマスクにウ
エットエッチングを行いSiO2薄膜をエッチングする。レ
ジスト除去後O2プラズマ雰囲気中で酸化する。この酸化
は高温の酸化と異なり酸化プロセスが遅く、従って10nm
未満、例えば7nm程度の厚さの酸化を制御性よく行うの
に適している。この酸化によってウエットエッチングに
よりSiO2膜がなくなっている部分のSi薄膜は全て酸化さ
れるが、ウエットエッチングされなかった部分はSiO2膜
にマスクされて酸化されずに残る。このようなチャネル
形成方法を採ることによってドライエッチでSi薄膜をエ
ッチングして形成した場合よりも読み出しトランジスタ
へのダメージが少なく、また書込みトランジスタのソー
ス(21)、ドレイン(23)の削れも少なく抑えることが可能
である。この後書込みトランジスタのゲート絶縁膜を堆
積後、読み出しトランジスタの制御電極(28)、書込みト
ランジスタの制御電極(24)を形成する。
タの電荷蓄積(21)形成と同時に書込みトランジスタのド
レイン領域(23)も形成する。この後チャネル(22)を形成
する。チャネル形成においてはSi薄膜、SiO2薄膜を例え
ば各々厚さ4nmと10nmに堆積後、レジストをマスクにウ
エットエッチングを行いSiO2薄膜をエッチングする。レ
ジスト除去後O2プラズマ雰囲気中で酸化する。この酸化
は高温の酸化と異なり酸化プロセスが遅く、従って10nm
未満、例えば7nm程度の厚さの酸化を制御性よく行うの
に適している。この酸化によってウエットエッチングに
よりSiO2膜がなくなっている部分のSi薄膜は全て酸化さ
れるが、ウエットエッチングされなかった部分はSiO2膜
にマスクされて酸化されずに残る。このようなチャネル
形成方法を採ることによってドライエッチでSi薄膜をエ
ッチングして形成した場合よりも読み出しトランジスタ
へのダメージが少なく、また書込みトランジスタのソー
ス(21)、ドレイン(23)の削れも少なく抑えることが可能
である。この後書込みトランジスタのゲート絶縁膜を堆
積後、読み出しトランジスタの制御電極(28)、書込みト
ランジスタの制御電極(24)を形成する。
【００３５】実施例８ 図１２は、本発明の第８の実施例を示す。実施例７とは
書き込みトランジスタのチャネルと配線において異な
る。
書き込みトランジスタのチャネルと配線において異な
る。
【００３６】図１２(a)は書き込みトランジスタのチャ
ネル部分の制御電極形成前における上面図である。ソー
ス(48)、ドレイン(49)は実施例３と同様だが、チャネル
(47)は連続膜ではなく、直径の平均が4nmの微少なシリ
コン結晶粒が二次元的に並べられている。書き込み動作
では制御電極に電圧を印加してチャネル(47)のポテンシ
ャルを下げる。結晶粒間はトンネル効果によってキャリ
アが移動できる。保持においては結晶粒が空乏化し、こ
れに加えて結晶粒間のポテンシャルバリアがキャリアの
リークを抑えるという特徴がある。本実施例のチャネル
構造は結晶粒径、結晶粒間距離のような上面から観察で
きる特徴で品質を管理できるため、膜厚で管理するより
も品質管理がしやすい。尚、本実施例のチャネル構造は
他の実施例の書き込みトランジスタのチャネルに用いて
も構わない。さらに本実施例の構造において書き込みト
ランジスタのチャネル構造に実施例４の多結晶シリコン
薄膜を用いても構わない。
ネル部分の制御電極形成前における上面図である。ソー
ス(48)、ドレイン(49)は実施例３と同様だが、チャネル
(47)は連続膜ではなく、直径の平均が4nmの微少なシリ
コン結晶粒が二次元的に並べられている。書き込み動作
では制御電極に電圧を印加してチャネル(47)のポテンシ
ャルを下げる。結晶粒間はトンネル効果によってキャリ
アが移動できる。保持においては結晶粒が空乏化し、こ
れに加えて結晶粒間のポテンシャルバリアがキャリアの
リークを抑えるという特徴がある。本実施例のチャネル
構造は結晶粒径、結晶粒間距離のような上面から観察で
きる特徴で品質を管理できるため、膜厚で管理するより
も品質管理がしやすい。尚、本実施例のチャネル構造は
他の実施例の書き込みトランジスタのチャネルに用いて
も構わない。さらに本実施例の構造において書き込みト
ランジスタのチャネル構造に実施例４の多結晶シリコン
薄膜を用いても構わない。
【００３７】図１２(b)は上記記憶素子を行列状に並べ
てメモリセルアレイを構成した場合の配線の上面図を示
す。実施例４では素子構造として書き込みトランジスタ
のドレイン(23)と読み出しトランジタのドレイン(27)は
別であったが、本実施例では金属配線で電気的に接続さ
れている。すなわち、書き込みトランジスタのドレイン
(49)と読み出しトランジタのドレイン(54)はともに書き
込み／読み出し用データ線(55)に接続されている。ま
た、読み出しトランジスタの制御電極(52)は読み出しワ
ード線(53)に、書き込みトランジスタの制御電極(50)は
書き込みワード線(51)に接続されている。このようなワ
ード線を二本用意する構成では読み出し動作時に書込み
トランジスタのリーク電流が増加する怖れがないという
特徴がある。この接続関係における単位セル構造の等価
回路を図３６(a)に示す。書き込みトランジスタのソー
ス(48)はノードA1(274)で読み出しトランジスタの電荷
蓄積領域(48)に、書き込みトランジスタのドレイン(49)
はノードA2(275)でデータ線(55)に、書き込みトランジ
スタの制御電極(50)はノードA3(276)で書込みワード線
(51)に各々接続されている。また、読み出しトランジス
タのソース(54A)はノードA4(227)でソース線に、読み出
しトランジスタのドレイン(54)はノードA5(278)でデー
タ線(55)に、読み出しトランジスタの制御電極(53)はノ
ードA6(279)で読み出しワード線(53)に各々接続されて
いる。書込み動作では書込みたい情報に応じてデータ線
(55)をhighまたはlowの電圧に設定し、書込みワード線
(51)をhighとする。この時読み出しワード線(53)はlow
とし、読み出しトランジスタをオフにしておく。読み出
し動作時にはデータ線(55)を0Vより高い電位にプリチャ
ージした後、読み出しワード線(53)をhighとする。この
時書込みワード線(51)はlowとし、書込みトランジスタ
をオフにしておく。この読み出し動作においては、書込
み時にデータ線(55)をhighに設定した場合の方がlowに
設定した場合よりデータ線(55)の電位が急速に下がる。
従ってセンスアンプで増幅すると書込み時の設定を反転
した情報に対応する電位に増幅される。メモリセルを並
べる密度には必要な配線本数も関係している。書き込み
／読み出し共用のデータ線(55)を利用することで配線本
数が減らせ、従って記録密度が向上するという特徴があ
る。また、図１２(b)の構造でも隣接セルと読み出しト
ランジスタのソース領域(54A)を共有して面積削減を図
ることができる。このような配置のセルアレイの回路図
を図３６(b)に示す。単位セル構造は円(280)で囲った部
分であり、ソース線(281)を共有化している。
てメモリセルアレイを構成した場合の配線の上面図を示
す。実施例４では素子構造として書き込みトランジスタ
のドレイン(23)と読み出しトランジタのドレイン(27)は
別であったが、本実施例では金属配線で電気的に接続さ
れている。すなわち、書き込みトランジスタのドレイン
(49)と読み出しトランジタのドレイン(54)はともに書き
込み／読み出し用データ線(55)に接続されている。ま
た、読み出しトランジスタの制御電極(52)は読み出しワ
ード線(53)に、書き込みトランジスタの制御電極(50)は
書き込みワード線(51)に接続されている。このようなワ
ード線を二本用意する構成では読み出し動作時に書込み
トランジスタのリーク電流が増加する怖れがないという
特徴がある。この接続関係における単位セル構造の等価
回路を図３６(a)に示す。書き込みトランジスタのソー
ス(48)はノードA1(274)で読み出しトランジスタの電荷
蓄積領域(48)に、書き込みトランジスタのドレイン(49)
はノードA2(275)でデータ線(55)に、書き込みトランジ
スタの制御電極(50)はノードA3(276)で書込みワード線
(51)に各々接続されている。また、読み出しトランジス
タのソース(54A)はノードA4(227)でソース線に、読み出
しトランジスタのドレイン(54)はノードA5(278)でデー
タ線(55)に、読み出しトランジスタの制御電極(53)はノ
ードA6(279)で読み出しワード線(53)に各々接続されて
いる。書込み動作では書込みたい情報に応じてデータ線
(55)をhighまたはlowの電圧に設定し、書込みワード線
(51)をhighとする。この時読み出しワード線(53)はlow
とし、読み出しトランジスタをオフにしておく。読み出
し動作時にはデータ線(55)を0Vより高い電位にプリチャ
ージした後、読み出しワード線(53)をhighとする。この
時書込みワード線(51)はlowとし、書込みトランジスタ
をオフにしておく。この読み出し動作においては、書込
み時にデータ線(55)をhighに設定した場合の方がlowに
設定した場合よりデータ線(55)の電位が急速に下がる。
従ってセンスアンプで増幅すると書込み時の設定を反転
した情報に対応する電位に増幅される。メモリセルを並
べる密度には必要な配線本数も関係している。書き込み
／読み出し共用のデータ線(55)を利用することで配線本
数が減らせ、従って記録密度が向上するという特徴があ
る。また、図１２(b)の構造でも隣接セルと読み出しト
ランジスタのソース領域(54A)を共有して面積削減を図
ることができる。このような配置のセルアレイの回路図
を図３６(b)に示す。単位セル構造は円(280)で囲った部
分であり、ソース線(281)を共有化している。
【００３８】図１２のメモリセルを基本要素とするメモ
リセルアレイを含む半導体記憶装置の構成を図１３に示
す。図１２(b)を90度回転させた形で配置している。リ
フレッシュ動作については、本実施例ではデータ線が共
通である点で実施例４と本質的に異なっている。つまり
本実施例においては読み出し動作によって、書き込み時
と逆の情報として増幅される。再書き込みにおいてこの
データ線設定をそのまま使うため、セルに記憶される情
報はリフレッシュの度に反転することになる。このため
書き込みワード線が選択された回数を数えるカウンタを
備え、情報読み出し時にはその偶奇と読み出されたデー
タで論理をとって外部に出力する機能を備えている。
尚、ソース線(281)をhighに設定して使用することによ
り書込み時に対し反転しない情報を読み出すこともでき
る。リフレッシュサイクルは1時間である。リフレッシ
ュ中はアクセスが禁止され、その分アクセスが遅くな
る。DRAMにおいては数msから数十msの時間間隔でリフレ
ッシュが行われるが、本実施例ではリフレッシュサイク
ルが1時間と極めて長い。リフレッシュ頻度が小さいた
め低消費電力であり、さらにリフレッシュのためにアク
セスが遅れることがほとんどないため高速である。
リセルアレイを含む半導体記憶装置の構成を図１３に示
す。図１２(b)を90度回転させた形で配置している。リ
フレッシュ動作については、本実施例ではデータ線が共
通である点で実施例４と本質的に異なっている。つまり
本実施例においては読み出し動作によって、書き込み時
と逆の情報として増幅される。再書き込みにおいてこの
データ線設定をそのまま使うため、セルに記憶される情
報はリフレッシュの度に反転することになる。このため
書き込みワード線が選択された回数を数えるカウンタを
備え、情報読み出し時にはその偶奇と読み出されたデー
タで論理をとって外部に出力する機能を備えている。
尚、ソース線(281)をhighに設定して使用することによ
り書込み時に対し反転しない情報を読み出すこともでき
る。リフレッシュサイクルは1時間である。リフレッシ
ュ中はアクセスが禁止され、その分アクセスが遅くな
る。DRAMにおいては数msから数十msの時間間隔でリフレ
ッシュが行われるが、本実施例ではリフレッシュサイク
ルが1時間と極めて長い。リフレッシュ頻度が小さいた
め低消費電力であり、さらにリフレッシュのためにアク
セスが遅れることがほとんどないため高速である。
【００３９】実施例９ 図２２は本発明の第９の実施例を示す。本実施例では一
素子に2ビットの記憶を行う。メモリセルは図１２(b)と
同様であるが、チャネルには厚さ3nmの多結晶シリコン
膜を用いる。すなわち、書き込みトランジスタのドレイ
ン(149)と読み出しトランジタのドレイン(154)はともに
書き込み／読み出し用データ線(155)に接続されてい
る。また、読み出しトランジスタの制御電極(152)は読
み出しワード線(153)に、書き込みトランジスタの制御
電極(150)は書き込みワード線(151)に接続されている。
素子に2ビットの記憶を行う。メモリセルは図１２(b)と
同様であるが、チャネルには厚さ3nmの多結晶シリコン
膜を用いる。すなわち、書き込みトランジスタのドレイ
ン(149)と読み出しトランジタのドレイン(154)はともに
書き込み／読み出し用データ線(155)に接続されてい
る。また、読み出しトランジスタの制御電極(152)は読
み出しワード線(153)に、書き込みトランジスタの制御
電極(150)は書き込みワード線(151)に接続されている。
【００４０】動作を説明する。書き込む2ビットの情報
を０、１、２、３する。情報書き込みはデータ線(155)
に書き込みたい情報に応じた電位を与え書き込みワード
線(151)にパルスを加えることで行う。ここで1ビット記
憶の場合と異なり、データ線(155)に与える電位は4種類
ある。この電位に応じて蓄積される電荷量が異なる。こ
こでフラッシュメモリの多値記憶では記憶情報を検証、
調整を行う所謂ベリファイという動作を行う。これは素
子間の特性ばらつきにより、同じパルスを加えても注入
される電荷量が異なってしまうからである。本発明では
データ線(155)に与えられた電位がそのまま反映されて
電荷量が決まるため、素子間で電荷量のばらつきが小さ
い。このためベリファイ動作が不要、あるいはベリファ
イを行う場合でも短時間で収束するという特徴がある。
読み出しは二回に分けて行う。データ線(155)をプリチ
ャージした後所定の読み出し電位を読み出しワード線(1
53)に与え、センスすることによって情報が０または１
なのか２または３なのか判定する。さらにデータ線(15
5)を再度プリチャージした後、判定結果に応じて先ほど
の読み出し電位よりも高い、あるいは低い所定の電位を
読み出しワード線(153)に与え、センスする。これによ
り０と１、あるいは２と３を判別する。ここでDRAMのよ
うに蓄積電荷でデータ線を充放電する記憶素子ではマー
ジンが少ない。さらに破壊読み出しであるため上記のよ
うな単純な二回読み出しはできず、工夫が必要である。
以上から本発明は多値記憶に非常に適した記憶素子を提
供できる。これは本実施例のような書き込み用トランジ
スタのドレイン領域と読み出し用トランジスタのドレイ
ン領域を共通化した構造に限らない。また本実施例では
記憶を2ビットとしたが、より多くの情報を記憶させて
も構わない。
を０、１、２、３する。情報書き込みはデータ線(155)
に書き込みたい情報に応じた電位を与え書き込みワード
線(151)にパルスを加えることで行う。ここで1ビット記
憶の場合と異なり、データ線(155)に与える電位は4種類
ある。この電位に応じて蓄積される電荷量が異なる。こ
こでフラッシュメモリの多値記憶では記憶情報を検証、
調整を行う所謂ベリファイという動作を行う。これは素
子間の特性ばらつきにより、同じパルスを加えても注入
される電荷量が異なってしまうからである。本発明では
データ線(155)に与えられた電位がそのまま反映されて
電荷量が決まるため、素子間で電荷量のばらつきが小さ
い。このためベリファイ動作が不要、あるいはベリファ
イを行う場合でも短時間で収束するという特徴がある。
読み出しは二回に分けて行う。データ線(155)をプリチ
ャージした後所定の読み出し電位を読み出しワード線(1
53)に与え、センスすることによって情報が０または１
なのか２または３なのか判定する。さらにデータ線(15
5)を再度プリチャージした後、判定結果に応じて先ほど
の読み出し電位よりも高い、あるいは低い所定の電位を
読み出しワード線(153)に与え、センスする。これによ
り０と１、あるいは２と３を判別する。ここでDRAMのよ
うに蓄積電荷でデータ線を充放電する記憶素子ではマー
ジンが少ない。さらに破壊読み出しであるため上記のよ
うな単純な二回読み出しはできず、工夫が必要である。
以上から本発明は多値記憶に非常に適した記憶素子を提
供できる。これは本実施例のような書き込み用トランジ
スタのドレイン領域と読み出し用トランジスタのドレイ
ン領域を共通化した構造に限らない。また本実施例では
記憶を2ビットとしたが、より多くの情報を記憶させて
も構わない。
【００４１】実施例１０ 図１４は本発明の第１０の実施例による記憶素子の断面
構造図を示す。断面構造では実施例１と同様に見える
が、動作が異なり、従ってこの素子を行列状に並べてメ
モリセルアレイを構成した場合の互いの接続関係も異な
る。
構造図を示す。断面構造では実施例１と同様に見える
が、動作が異なり、従ってこの素子を行列状に並べてメ
モリセルアレイを構成した場合の互いの接続関係も異な
る。
【００４２】本実施例においては、書き込みトランジス
タのソース（電荷蓄積領域）(14)、ドレイン(15)、制御
電極(18)、チャネル(16)は実施例１にそのまま対応して
いる。書き込みトランジスタのソース（電荷蓄積領域）
(14)、ドレイン(15)、制御電極(18)が多結晶シリコンか
らなる点、チャネル(16)が厚さ平均が3nmのノンドープ
の多結晶シリコンからなる点は実施例４、５と同様であ
る。読み出しトランジスタについてはソース(19)、ドレ
イン(20)は同じであるが、制御電極(15)が書き込みトラ
ンジスタのドレイン(15)と共通である点で実施例１と異
なる。また、本実施例では読み出しトランジスタ形成後
Si3N4膜(17)を堆積している。これは後の書き込みとト
ランジスタのチャネル形成のためのアモルファスシリコ
ン堆積工程で、Si3N4膜上では膜厚の制御性がよいため
である。
タのソース（電荷蓄積領域）(14)、ドレイン(15)、制御
電極(18)、チャネル(16)は実施例１にそのまま対応して
いる。書き込みトランジスタのソース（電荷蓄積領域）
(14)、ドレイン(15)、制御電極(18)が多結晶シリコンか
らなる点、チャネル(16)が厚さ平均が3nmのノンドープ
の多結晶シリコンからなる点は実施例４、５と同様であ
る。読み出しトランジスタについてはソース(19)、ドレ
イン(20)は同じであるが、制御電極(15)が書き込みトラ
ンジスタのドレイン(15)と共通である点で実施例１と異
なる。また、本実施例では読み出しトランジスタ形成後
Si3N4膜(17)を堆積している。これは後の書き込みとト
ランジスタのチャネル形成のためのアモルファスシリコ
ン堆積工程で、Si3N4膜上では膜厚の制御性がよいため
である。
【００４３】本実施例の記憶素子の動作において、書き
込み動作は実施例４と同様でよい。読み出し動作におい
ては、書き込みトランジスタの制御電極(18)の電位を低
く設定し、書き込みトランジスタを非導通状態に保った
まま読み出しトランジスタの制御電極(15)の電位を上げ
る。このとき電荷蓄積領域(14)に蓄積されている電子数
の大小によってしきい電圧が異なる。実施例１の場合読
み出し時の制御電極(5)の電位よりも書き込み時の制御
電極(5)の電位を高く設定するため、書き込み時に読み
出しトランジスタが強いオン状態となり、電流が流れる
可能性がある。あるいは、読み出し条件において書き込
みトランジスタが僅かにオン状態となり、保持電荷が失
われてしまう可能性もある。本実施例においては書き込
みトランジスタの制御電極(18)と読み出しトランジスタ
の制御電極(15)が異なるため書き込み動作時において読
み出しトランジスタを高抵抗に保ち、読み出し動作時に
おいて書き込みトランジスタを高抵抗に保つことが可能
であるという特徴がある。
込み動作は実施例４と同様でよい。読み出し動作におい
ては、書き込みトランジスタの制御電極(18)の電位を低
く設定し、書き込みトランジスタを非導通状態に保った
まま読み出しトランジスタの制御電極(15)の電位を上げ
る。このとき電荷蓄積領域(14)に蓄積されている電子数
の大小によってしきい電圧が異なる。実施例１の場合読
み出し時の制御電極(5)の電位よりも書き込み時の制御
電極(5)の電位を高く設定するため、書き込み時に読み
出しトランジスタが強いオン状態となり、電流が流れる
可能性がある。あるいは、読み出し条件において書き込
みトランジスタが僅かにオン状態となり、保持電荷が失
われてしまう可能性もある。本実施例においては書き込
みトランジスタの制御電極(18)と読み出しトランジスタ
の制御電極(15)が異なるため書き込み動作時において読
み出しトランジスタを高抵抗に保ち、読み出し動作時に
おいて書き込みトランジスタを高抵抗に保つことが可能
であるという特徴がある。
【００４４】図１５は、上記記憶素子を行列状に並べて
メモリセルアレイを構成した場合の配線の上面図を示
す。書き込みトランジスタ制御電極(18)は書き込み用ワ
ード線(43)に、読み出しトランジスタのドレイン(20)は
読み出し用データ線(44)に、書き込みトランジスタのド
レイン(15)は書き込み用データ線兼読み出し用ワード線
(45)に接続されている。本実施例においては読み出し用
データ線(44)に平行なのは書き込み用ワード線(43)であ
るという点で実施例１とは異なっている。本実施例のメ
モリセルを基本要素とするメモリセルアレイを含む半導
体記憶装置の構成を図１６に示す。シリアルアクセスを
行うメモリ構成である。本実施例では書き込みワード線
(43)と読み出しワード線(45)が直交しており、入力用レ
ジスタと出力用レジスタを持つ。大規模の行列状のデー
タを扱うのに適している。デコーダを用いて入力あるい
は出力をランダムアクセスとしてもよい。
メモリセルアレイを構成した場合の配線の上面図を示
す。書き込みトランジスタ制御電極(18)は書き込み用ワ
ード線(43)に、読み出しトランジスタのドレイン(20)は
読み出し用データ線(44)に、書き込みトランジスタのド
レイン(15)は書き込み用データ線兼読み出し用ワード線
(45)に接続されている。本実施例においては読み出し用
データ線(44)に平行なのは書き込み用ワード線(43)であ
るという点で実施例１とは異なっている。本実施例のメ
モリセルを基本要素とするメモリセルアレイを含む半導
体記憶装置の構成を図１６に示す。シリアルアクセスを
行うメモリ構成である。本実施例では書き込みワード線
(43)と読み出しワード線(45)が直交しており、入力用レ
ジスタと出力用レジスタを持つ。大規模の行列状のデー
タを扱うのに適している。デコーダを用いて入力あるい
は出力をランダムアクセスとしてもよい。
【００４５】実施例１１ 図１７は、本発明の第１１の実施例を示す。
【００４６】図１７(a)は本実施例の記憶素子の断面図
である。本実施例は書き込みトランジスタのソース(3
2)、ドレイン(30)、チャネル(31)、制御電極(33)の構造
は実施例４と同様であるが、読み出しトランジスタの構
造が異なる。読み出しトランジスタの制御電極(32)が電
荷蓄積領域を兼ね、他に読み出しトランジスタの制御電
極を持たないという特徴がある。蓄積電荷量の大小によ
るソース(34)、ドレイン(36)間のコンダクタンス変化を
読み出すわけであるが、このままでは記憶内容によって
は読み出しトランジスタが常時オンとなってしまうた
め、行列状に並べて制御する際に不都合である。そこで
読み出し時の選択のためのトランジスタをさらに一つ用
意する。ソース(36)、ドレイン(38)、チャネル(37)、制
御電極(39)からなり、読み出し時に導通状態とする。図
１７(ｂ)は本実施例の記憶素子の上面図である。行列状
に並べるための配線も示している。ただしソース領域(3
4)に対する配線は省略しコンタクト孔(34A)のみ示し
た。アクティブ領域(37A)は太い線で示した。書き込み
トランジスタのドレイン領域(30)と制御電極(33)は各々
書き込み用データ線(30A)、書き込み用ワード線(33A)に
接続され、読み出しトランジスタのドレイン領域(38)と
制御電極(39)は各々読み出し用データ線(38A)、読み出
し用ワード線(39A)に接続されている。本実施例では一
つ多くトランジスタを用意するため面積が大きくなる
が、実施例４よりさらに製造工程が簡単となる。また、
読み出しトランジスタの制御電極が電荷蓄積部を介して
容量結合でチャネル領域の電位制御を行う実施例１から
７と比べ、制御電極で直接チャネル領域の電位制御を行
うため低電圧化がしやすいという特徴がある。
である。本実施例は書き込みトランジスタのソース(3
2)、ドレイン(30)、チャネル(31)、制御電極(33)の構造
は実施例４と同様であるが、読み出しトランジスタの構
造が異なる。読み出しトランジスタの制御電極(32)が電
荷蓄積領域を兼ね、他に読み出しトランジスタの制御電
極を持たないという特徴がある。蓄積電荷量の大小によ
るソース(34)、ドレイン(36)間のコンダクタンス変化を
読み出すわけであるが、このままでは記憶内容によって
は読み出しトランジスタが常時オンとなってしまうた
め、行列状に並べて制御する際に不都合である。そこで
読み出し時の選択のためのトランジスタをさらに一つ用
意する。ソース(36)、ドレイン(38)、チャネル(37)、制
御電極(39)からなり、読み出し時に導通状態とする。図
１７(ｂ)は本実施例の記憶素子の上面図である。行列状
に並べるための配線も示している。ただしソース領域(3
4)に対する配線は省略しコンタクト孔(34A)のみ示し
た。アクティブ領域(37A)は太い線で示した。書き込み
トランジスタのドレイン領域(30)と制御電極(33)は各々
書き込み用データ線(30A)、書き込み用ワード線(33A)に
接続され、読み出しトランジスタのドレイン領域(38)と
制御電極(39)は各々読み出し用データ線(38A)、読み出
し用ワード線(39A)に接続されている。本実施例では一
つ多くトランジスタを用意するため面積が大きくなる
が、実施例４よりさらに製造工程が簡単となる。また、
読み出しトランジスタの制御電極が電荷蓄積部を介して
容量結合でチャネル領域の電位制御を行う実施例１から
７と比べ、制御電極で直接チャネル領域の電位制御を行
うため低電圧化がしやすいという特徴がある。
【００４７】実施例１２ 図１８は、本発明の第１２の実施例を示す。図１８(a)
はソース（電荷蓄積領域）(56)、ドレイン(58)、制御電
極(59)、チャネル(57)からなる書き込みトランジスタ
と、ソース (60)、ドレイン(62)、制御電極(58)、チャ
ネル(61)からなる読み出しトランジスタを有する。書き
込みトランジスタのチャネル(57)はB（ボロン）を含む
厚さ平均が3nmの多結晶シリコンからなる。書き込みト
ランジスタのドレイン(58)と読み出しトランジスタの制
御電極(58)が共通なのは実施例７と同様であり、動作の
ために印加する電圧の関係も同様である。実施例７では
電荷蓄積領域 (14)に達する穴を開ける必要があり、従
って電荷蓄積領域 (14)の大きさはこの穴以上にする必
要がある。このため読み出しトランジスタのソース(1
9)、ドレイン(20)を電荷蓄積領域 (14)に対して自己整
合的作製する場合、短いチャネル長の読み出しトランジ
スタ形成が難しい。本実施例では電荷蓄積領域 (14)を
小さくできるため面積が小さく、オン電流量も大きい読
み出しトランジスタ形成が可能である。
はソース（電荷蓄積領域）(56)、ドレイン(58)、制御電
極(59)、チャネル(57)からなる書き込みトランジスタ
と、ソース (60)、ドレイン(62)、制御電極(58)、チャ
ネル(61)からなる読み出しトランジスタを有する。書き
込みトランジスタのチャネル(57)はB（ボロン）を含む
厚さ平均が3nmの多結晶シリコンからなる。書き込みト
ランジスタのドレイン(58)と読み出しトランジスタの制
御電極(58)が共通なのは実施例７と同様であり、動作の
ために印加する電圧の関係も同様である。実施例７では
電荷蓄積領域 (14)に達する穴を開ける必要があり、従
って電荷蓄積領域 (14)の大きさはこの穴以上にする必
要がある。このため読み出しトランジスタのソース(1
9)、ドレイン(20)を電荷蓄積領域 (14)に対して自己整
合的作製する場合、短いチャネル長の読み出しトランジ
スタ形成が難しい。本実施例では電荷蓄積領域 (14)を
小さくできるため面積が小さく、オン電流量も大きい読
み出しトランジスタ形成が可能である。
【００４８】類似の構造として、チャネル(64)が書き込
みトランジスタのドレイン(65)の両側に設けられた記憶
素子を図１９に示す。実施例５と類似の構造であるが、
各部の役割が異なり、従って制御方法が異なる。図１８
の構造と同じ大きさでチャネル(64)の幅を二倍にでき、
書き込みトランジスタのオン電流を大きくとれるため、
書き込み消去が速いという特徴がある。
みトランジスタのドレイン(65)の両側に設けられた記憶
素子を図１９に示す。実施例５と類似の構造であるが、
各部の役割が異なり、従って制御方法が異なる。図１８
の構造と同じ大きさでチャネル(64)の幅を二倍にでき、
書き込みトランジスタのオン電流を大きくとれるため、
書き込み消去が速いという特徴がある。
【００４９】実施例１３ 図２８は、本発明の第１３の実施例を示す。図２８(a)
が記憶素子の断面図、図２８(b)は図２８(a)の記憶素子
を並べた２セルの上面図（レイアウト図）である。SOI
基板を用いる。ソース(218)、ドレイン(219)、チャネル
(220)、制御電極(221)を含む書き込みトランジスタは実
施例１のトランジスタと同様の構造を持つ。さらにソー
ス(222)、ドレイン(223)、チャネル(224)、電荷蓄積領
域(225)、制御電極(226)を含む読み出しトランジスタの
うち、ソース(223)、ドレイン(222)、チャネル(224)、
電荷蓄積領域(225)の構造は実施例１のトランジスタと
同様である。本実施例では書き込みトランジスタの制御
電極(221)と読み出しトランジスタの制御電極(226)が電
気的に接続されており、各々別に配線した場合と比べて
配線面積が少なくてよい。書込みトランジスタを通じて
電荷蓄積領域(225)への電荷の出し入れを行い、読み出
しトランジスタのしきい電圧変化によって情報を読み出
す点では実施例４と同じである。本実施例では立体構造
を用いる実施例４と比べて面積は大きくなるが、単結晶
基板を用いるため読み出しトランジスタの電流が大きく
取れ、読み出しが高速である。また読み出しトランジス
タや書込みトランジスタの特性はらつきも小さくできる
ため、動作がより安定し、マージンを見込んで電圧設定
を行わなくてよい分低電圧化にも適している。しきい電
圧は書込みトランジスタと読み出しトランジスタで違っ
ても構わない。例えば書込みトランジスタのしきい電圧
を高く設定してリーク電流を低減すればよい。またこの
SOI基板表面を用いてロジック回路を形成してもよい。
尚、図３０に示すように、読み出しトランジスタについ
ては膜厚の薄いチャネルを使用せず、書込みトランジス
タより厚い膜厚でチャネル部(237)を形成してもよい。
書込みトランジスタのリーク電流を抑えながら読み出し
トランジスタのチャネル電流を大きくとることが可能で
ある。図２９には本実施例の等価回路を示す。図２９
(a)は図２８(a)の単位セル構造の等価回路である。書き
込みトランジスタのソース(218)はノードD(231)で読み
出しトランジスタの電荷蓄積領域(225)に、書き込みト
ランジスタのドレイン(219)はノードA(232)で書込みデ
ータ線(230)に、書き込みトランジスタの制御電極(221)
はノードB(233)でワード線(227)に各々接続されてい
る。また、読み出しトランジスタのソース(223)はノー
ドF(235)でソース線に、読み出しトランジスタのドレイ
ン(223)はノードE(234)で読み出しデータ線(228)に、読
み出しトランジスタの制御電極(226)はノードC(236)で
ワード線(227)に各々接続されている。図２９(b)は図２
８(b)のセルを二つ並べた構造の等価回路である。
が記憶素子の断面図、図２８(b)は図２８(a)の記憶素子
を並べた２セルの上面図（レイアウト図）である。SOI
基板を用いる。ソース(218)、ドレイン(219)、チャネル
(220)、制御電極(221)を含む書き込みトランジスタは実
施例１のトランジスタと同様の構造を持つ。さらにソー
ス(222)、ドレイン(223)、チャネル(224)、電荷蓄積領
域(225)、制御電極(226)を含む読み出しトランジスタの
うち、ソース(223)、ドレイン(222)、チャネル(224)、
電荷蓄積領域(225)の構造は実施例１のトランジスタと
同様である。本実施例では書き込みトランジスタの制御
電極(221)と読み出しトランジスタの制御電極(226)が電
気的に接続されており、各々別に配線した場合と比べて
配線面積が少なくてよい。書込みトランジスタを通じて
電荷蓄積領域(225)への電荷の出し入れを行い、読み出
しトランジスタのしきい電圧変化によって情報を読み出
す点では実施例４と同じである。本実施例では立体構造
を用いる実施例４と比べて面積は大きくなるが、単結晶
基板を用いるため読み出しトランジスタの電流が大きく
取れ、読み出しが高速である。また読み出しトランジス
タや書込みトランジスタの特性はらつきも小さくできる
ため、動作がより安定し、マージンを見込んで電圧設定
を行わなくてよい分低電圧化にも適している。しきい電
圧は書込みトランジスタと読み出しトランジスタで違っ
ても構わない。例えば書込みトランジスタのしきい電圧
を高く設定してリーク電流を低減すればよい。またこの
SOI基板表面を用いてロジック回路を形成してもよい。
尚、図３０に示すように、読み出しトランジスタについ
ては膜厚の薄いチャネルを使用せず、書込みトランジス
タより厚い膜厚でチャネル部(237)を形成してもよい。
書込みトランジスタのリーク電流を抑えながら読み出し
トランジスタのチャネル電流を大きくとることが可能で
ある。図２９には本実施例の等価回路を示す。図２９
(a)は図２８(a)の単位セル構造の等価回路である。書き
込みトランジスタのソース(218)はノードD(231)で読み
出しトランジスタの電荷蓄積領域(225)に、書き込みト
ランジスタのドレイン(219)はノードA(232)で書込みデ
ータ線(230)に、書き込みトランジスタの制御電極(221)
はノードB(233)でワード線(227)に各々接続されてい
る。また、読み出しトランジスタのソース(223)はノー
ドF(235)でソース線に、読み出しトランジスタのドレイ
ン(223)はノードE(234)で読み出しデータ線(228)に、読
み出しトランジスタの制御電極(226)はノードC(236)で
ワード線(227)に各々接続されている。図２９(b)は図２
８(b)のセルを二つ並べた構造の等価回路である。
【００５０】実施例１４ 図３１は、本発明の第１４の実施例の断面構造を示す。
実施例１１と類似の構造である。書き込みトランジスタ
のソース(239)、ドレイン(238)、チャネル(240)は多結
晶シリコンから成るが、制御電極を上部に設けない点に
おいて実施例１１と異なる。さらに書き込みトランジス
タのソース(239)兼電荷蓄積領域(239)、ソース(241)、
ドレイン(242)、チャネル(243)からなる読み出しトラン
ジスタと、ソース(242)、ドレイン(244)、チャネル(24
5) 、制御電極(246)から成る選択用トランジスタが接続
されている点は実施例１１と同様である。本実施例では
拡散層(250)をゲート電極の代わりに用いる。図１７の
構造よりも製造工程数を減らすことができ、さらに低コ
ストでメモリが実現できる。特に通常のMOS構造に対し
てチャネル(240)部分の作製を付け加えるだけでメモリ
機能を持たせることができるため、ロジック部との混載
に向いている。
実施例１１と類似の構造である。書き込みトランジスタ
のソース(239)、ドレイン(238)、チャネル(240)は多結
晶シリコンから成るが、制御電極を上部に設けない点に
おいて実施例１１と異なる。さらに書き込みトランジス
タのソース(239)兼電荷蓄積領域(239)、ソース(241)、
ドレイン(242)、チャネル(243)からなる読み出しトラン
ジスタと、ソース(242)、ドレイン(244)、チャネル(24
5) 、制御電極(246)から成る選択用トランジスタが接続
されている点は実施例１１と同様である。本実施例では
拡散層(250)をゲート電極の代わりに用いる。図１７の
構造よりも製造工程数を減らすことができ、さらに低コ
ストでメモリが実現できる。特に通常のMOS構造に対し
てチャネル(240)部分の作製を付け加えるだけでメモリ
機能を持たせることができるため、ロジック部との混載
に向いている。
【００５１】実施例１５ 図３２は、本発明の第１５の実施例の断面構造を示す。
書き込みトランジスタのソース(248)、ドレイン(247)、
チャネル(249)は多結晶シリコンからなり、拡散層(250)
が制御電極の役割を果たすという意味で実施例１４と共
通である。読み出しトランジスタはソース(250)、ドレ
イン(251)、チャネル(252)、電荷蓄積領域(248)、制御
電極(248)からなる。実施例７の図８の構造において
は、書込みトランジスタの制御電極(24)と読み出しトラ
ンジスタの制御電極(28)を同じ工程で構成する場合この
二つのショートを防ぐために距離を開けなければならな
い。しかし本実施例の構造では、この余裕を設ける必要
がないためより小さい面積でメモリセルの構成が可能と
なっている。
書き込みトランジスタのソース(248)、ドレイン(247)、
チャネル(249)は多結晶シリコンからなり、拡散層(250)
が制御電極の役割を果たすという意味で実施例１４と共
通である。読み出しトランジスタはソース(250)、ドレ
イン(251)、チャネル(252)、電荷蓄積領域(248)、制御
電極(248)からなる。実施例７の図８の構造において
は、書込みトランジスタの制御電極(24)と読み出しトラ
ンジスタの制御電極(28)を同じ工程で構成する場合この
二つのショートを防ぐために距離を開けなければならな
い。しかし本実施例の構造では、この余裕を設ける必要
がないためより小さい面積でメモリセルの構成が可能と
なっている。
【００５２】実施例１６ 図３３は、本発明の第１６の実施例の断面構造を示す。
SOI基板を用いる。図３３(a)が書き込みトランジスタ
のソース(254)、ドレイン(255)、チャネル(256)、制御
電極１(257)、制御電極２(262)を含む面での断面であ
り、読み出しトランジスタについては制御電極(261)、
チャネル(260)を含んでいる。図８(b)はこれに直交する
面での断面であり、読み出しトランジスタのソース(25
8)、ドレイン(259)を含む。 書き込みトランジスタのソ
ース(254)、ドレイン(255)、チャネル(256)、制御電極
１(257)、読み出しトランジスタの制御電極(261)はの多
結晶シリコンからなる。書き込みトランジスタの制御電
極２(262)、読み出しトランジスタのソース(258)、ドレ
イン(259) 、チャネル(260)は基板の単結晶シリコンを
用いて形成する。本実施例では書込みトタンジスタのチ
ャネル(256)が制御電極１(257)と制御電極２(262)のダ
ブルゲートを有するという特徴がある。このため制御電
極とチャネル(256)の容量が増え、書込みトランジスタ
のリーク電流小さくを抑えるのに有利である。さらに書
込みトランジスタのオン電流も多くとることができるた
め書込み動作が高速に行えるという特徴を持つ。
SOI基板を用いる。図３３(a)が書き込みトランジスタ
のソース(254)、ドレイン(255)、チャネル(256)、制御
電極１(257)、制御電極２(262)を含む面での断面であ
り、読み出しトランジスタについては制御電極(261)、
チャネル(260)を含んでいる。図８(b)はこれに直交する
面での断面であり、読み出しトランジスタのソース(25
8)、ドレイン(259)を含む。 書き込みトランジスタのソ
ース(254)、ドレイン(255)、チャネル(256)、制御電極
１(257)、読み出しトランジスタの制御電極(261)はの多
結晶シリコンからなる。書き込みトランジスタの制御電
極２(262)、読み出しトランジスタのソース(258)、ドレ
イン(259) 、チャネル(260)は基板の単結晶シリコンを
用いて形成する。本実施例では書込みトタンジスタのチ
ャネル(256)が制御電極１(257)と制御電極２(262)のダ
ブルゲートを有するという特徴がある。このため制御電
極とチャネル(256)の容量が増え、書込みトランジスタ
のリーク電流小さくを抑えるのに有利である。さらに書
込みトランジスタのオン電流も多くとることができるた
め書込み動作が高速に行えるという特徴を持つ。
【００５３】実施例１７ 図３７は、本発明の第１７の実施例を示す。記憶素子の
単位構造は実施例４の図１と同様である。実施例４では
別々に設けていた書込みデータ線と読み出しデータ線を
接続している点で異なる。図３７は単位構造を３行3列
の行列状に並べたセルアレイの一部である。点線で囲ん
だ部分(282)(283)が単位構造にあたる。説明のため小規
模並べて示すが実際にはより多く並べてセルアレイの構
成要素（メモリマットと呼ぶ）を構成する。読み出しト
ランジスタのドレイン(285)は同じ列に属する記憶素子
と共有構造を採っており、拡散層を配線に用いている点
で実施例４で示した図４、図５とは異なる。この方がセ
ル面積が小さい。ソース(284)についても同じ列に属す
る記憶素子と拡散層を通じて接続されている。書込みト
ランジスタと読み出しトランジスタに共通のの制御電極
(290)は同じ行に属する記憶素子と接続されている。書
込みトランジスタのドレイン(286)も同じ列に属する記
憶素子と接続されており、さらにメモリマット端で読み
出しトランジスタのドレイン(285)とコンタクト孔(287)
を通じて接続されている。大規模集積時には拡散層配
線、多結晶シリコン配線共に抵抗が高すぎ、従って金属
配線で裏打ちすることが必要になるが、ここでは読み出
しデータ線兼書込みデータ線の金属配線を用意すればよ
い。従って配線の面からも面積が小さい。メモリマット
の他端にて読み出しトランジスタのソース(284)に対す
るコンタクト孔(288)を用意し、金属のソース線(289)と
接続する。同じ素子のソース、ドレイン領域に対するコ
ンタクト孔(287)(288)をメモリマットの異なる端に設け
ることでコンタクト孔のために面積の余裕を持たせなが
らも隣接列の間隔を広くとらずにすむ。この等価回路を
図３８に示す。さらに隣接列で読み出しトランジタのソ
ース領域を共通にして面積低減を図ってもよい。この場
合隣接列では左右反転の構造となる。加えて読み出しト
ランジスタのドレイン領域をも隣接列で共有化してもよ
い。この場合が最小の構成となるが、同時に同じ行に属
す隣接する素子への書込みあるいは読み出しが同時にで
きないため、一列おきに二回に分けて操作するという動
作が必要である。本実施例の構成は書込みトランジスタ
と読み出しトランジスタでデータ線、制御電極ともに共
有するものであり、面積を非常に小さくできる。ただ
し、これらを分離した場合より安定動作できる電圧、し
きい値の余裕が少なくなる。尚、ここでは面積削減を最
優先として複数記憶素子に対して一個所のコンタクト孔
(287)を用いる構成を採ったが、記憶素子毎あるいは少
数の記憶素子毎にコンタクト孔を用意してもよい。この
場合データ線あるいはワード線間の配線ピッチをより広
くとらなければならないが、高抵抗の配線部分が減るた
め高速動作に適した記憶装置を提供することが可能であ
る。
単位構造は実施例４の図１と同様である。実施例４では
別々に設けていた書込みデータ線と読み出しデータ線を
接続している点で異なる。図３７は単位構造を３行3列
の行列状に並べたセルアレイの一部である。点線で囲ん
だ部分(282)(283)が単位構造にあたる。説明のため小規
模並べて示すが実際にはより多く並べてセルアレイの構
成要素（メモリマットと呼ぶ）を構成する。読み出しト
ランジスタのドレイン(285)は同じ列に属する記憶素子
と共有構造を採っており、拡散層を配線に用いている点
で実施例４で示した図４、図５とは異なる。この方がセ
ル面積が小さい。ソース(284)についても同じ列に属す
る記憶素子と拡散層を通じて接続されている。書込みト
ランジスタと読み出しトランジスタに共通のの制御電極
(290)は同じ行に属する記憶素子と接続されている。書
込みトランジスタのドレイン(286)も同じ列に属する記
憶素子と接続されており、さらにメモリマット端で読み
出しトランジスタのドレイン(285)とコンタクト孔(287)
を通じて接続されている。大規模集積時には拡散層配
線、多結晶シリコン配線共に抵抗が高すぎ、従って金属
配線で裏打ちすることが必要になるが、ここでは読み出
しデータ線兼書込みデータ線の金属配線を用意すればよ
い。従って配線の面からも面積が小さい。メモリマット
の他端にて読み出しトランジスタのソース(284)に対す
るコンタクト孔(288)を用意し、金属のソース線(289)と
接続する。同じ素子のソース、ドレイン領域に対するコ
ンタクト孔(287)(288)をメモリマットの異なる端に設け
ることでコンタクト孔のために面積の余裕を持たせなが
らも隣接列の間隔を広くとらずにすむ。この等価回路を
図３８に示す。さらに隣接列で読み出しトランジタのソ
ース領域を共通にして面積低減を図ってもよい。この場
合隣接列では左右反転の構造となる。加えて読み出しト
ランジスタのドレイン領域をも隣接列で共有化してもよ
い。この場合が最小の構成となるが、同時に同じ行に属
す隣接する素子への書込みあるいは読み出しが同時にで
きないため、一列おきに二回に分けて操作するという動
作が必要である。本実施例の構成は書込みトランジスタ
と読み出しトランジスタでデータ線、制御電極ともに共
有するものであり、面積を非常に小さくできる。ただ
し、これらを分離した場合より安定動作できる電圧、し
きい値の余裕が少なくなる。尚、ここでは面積削減を最
優先として複数記憶素子に対して一個所のコンタクト孔
(287)を用いる構成を採ったが、記憶素子毎あるいは少
数の記憶素子毎にコンタクト孔を用意してもよい。この
場合データ線あるいはワード線間の配線ピッチをより広
くとらなければならないが、高抵抗の配線部分が減るた
め高速動作に適した記憶装置を提供することが可能であ
る。
【００５４】
【発明の効果】本発明によれば、低リークあるいは不純
物注入以外のしきい電圧制御方法を有する半導体素子を
提供することが可能であり、さらにこの素子を用いてス
ケールダウン可能で、リフレッシュサイクルを十分長く
確保できる高速書き込みの可能な半導体記憶素子を提供
でき、またこれらを用いた半導体装置を提供できる。
物注入以外のしきい電圧制御方法を有する半導体素子を
提供することが可能であり、さらにこの素子を用いてス
ケールダウン可能で、リフレッシュサイクルを十分長く
確保できる高速書き込みの可能な半導体記憶素子を提供
でき、またこれらを用いた半導体装置を提供できる。
【図１】本発明の実施例４の半導体記憶素子の断面構造
図である。
図である。
【図２】本発明の実施例４の半導体記憶素子を製造する
ためのマスクパターンである。
ためのマスクパターンである。
【図３】本発明の実施例４の半導体記憶素子を用いてメ
モリセルアレイを構成する際の配線パターンである。
モリセルアレイを構成する際の配線パターンである。
【図４】本発明の実施例４の半導体記憶素子によるアレ
イ構造図である。
イ構造図である。
【図５】本発明の実施例４の半導体記憶素子による他の
アレイ構造図である。
アレイ構造図である。
【図６】本発明の実施例４の半導体記憶装置の構成を示
す図である。
す図である。
【図７】本発明の実施例５の半導体記憶素子の断面構造
図である。
図である。
【図８】本発明の実施例７の半導体記憶素子の構造図で
ある。(a)が書き込みトランジスタのチャネルに平行な
面での断面図、(b)が読み出しトランジスタのチャネル
に平行な面での断面図である。
ある。(a)が書き込みトランジスタのチャネルに平行な
面での断面図、(b)が読み出しトランジスタのチャネル
に平行な面での断面図である。
【図９】本発明の実施例７の半導体記憶素子の上面図で
ある。
ある。
【図１０】本発明の実施例６の半導体記憶装置の構成図
である。
である。
【図１１】本発明の実施例６の半導体記憶装置のリフレ
ッシュ動作を説明する回路図である。
ッシュ動作を説明する回路図である。
【図１２】本発明の実施例８の半導体記憶素子の構造図
である。(a)が書き込みトランジスタのチャネル部分、
(b)が上面図である。
である。(a)が書き込みトランジスタのチャネル部分、
(b)が上面図である。
【図１３】本発明の実施例８の半導体記憶装置の構成図
である。
である。
【図１４】本発明の実施例１０の半導体記憶素子の断面
構造図である。
構造図である。
【図１５】本発明の実施例１０の半導体記憶素子の配線
を示す上面図である。
を示す上面図である。
【図１６】本発明の実施例１０の半導体記憶装置の構成
図である。
図である。
【図１７】本発明の実施例１１の半導体記憶素子の構造
図である。 (a)が断面構造図、(b)が上面図である。
図である。 (a)が断面構造図、(b)が上面図である。
【図１８】本発明の実施例１２の半導体記憶素子の断面
構造図である。
構造図である。
【図１９】本発明の実施例１２の半導体記憶素子の他の
素子構造を示す断面構造図である。
素子構造を示す断面構造図である。
【図２０】本発明に先立つ検討に用いたトランジスタの
構造を説明する図である。(a)が断面構造図、(b)が上面
図である。
構造を説明する図である。(a)が断面構造図、(b)が上面
図である。
【図２１】本発明に先立つ検討に用いたトランジスタの
電気特性を示す図である。(a)がゲート電圧に対するド
レイン電流変化、(b)がリーク電流の時間変化を示す図
である。
電気特性を示す図である。(a)がゲート電圧に対するド
レイン電流変化、(b)がリーク電流の時間変化を示す図
である。
【図２２】本発明の実施例９の半導体記憶素子の上面図
である。
である。
【図２３】本発明の実施例１の半導体素子の断面構造図
である。
である。
【図２４】本発明の実施例１の半導体素子を製造するた
めのマスクパターンである。
めのマスクパターンである。
【図２５】本発明の実施例１の半導素子を用いた半導体
装置の回路図である。(a)がインバータ回路ｍ、(b)がNA
ND回路である。
装置の回路図である。(a)がインバータ回路ｍ、(b)がNA
ND回路である。
【図２６】本発明の実施例２の(a)が半導体素子の構造
図、(b)が(a)の半導素子を用いた半導体装置の回路図で
ある。である。
図、(b)が(a)の半導素子を用いた半導体装置の回路図で
ある。である。
【図２７】本発明の実施例３の半導体記憶装置の単位記
憶構造である。(a)が断面図、(b)が回路図でる。
憶構造である。(a)が断面図、(b)が回路図でる。
【図２８】本発明の実施例１３の半導体記憶素子の断面
図が(a)であり、この素子を二つ並べた構造の上面図が
(b)である。。
図が(a)であり、この素子を二つ並べた構造の上面図が
(b)である。。
【図２９】本発明の実施例１３の半導体記憶素子の等価
回路図である。(a)が図２８(a)に対応する一素子の回路
図、(b)が図２８(b)に対応する回路図である。
回路図である。(a)が図２８(a)に対応する一素子の回路
図、(b)が図２８(b)に対応する回路図である。
【図３０】本発明の実施例１３の半導体記憶素子の他の
素子構造を示す断面構造図である。
素子構造を示す断面構造図である。
【図３１】本発明の実施例１４の半導体記憶素子の断面
構造図である。
構造図である。
【図３２】本発明の実施例１５の半導体記憶素子の断面
構造図である。
構造図である。
【図３３】本発明の実施例１６の半導体記憶素子の断面
構造図である。(a)が書き込みトランジスタのチャネル
に平行な面での断面図、(b)が読み出しトランジスタの
チャネルに平行な面での断面図である。
構造図である。(a)が書き込みトランジスタのチャネル
に平行な面での断面図、(b)が読み出しトランジスタの
チャネルに平行な面での断面図である。
【図３４】本発明の実施例１の等価回路図を示す。(a)
が単位構造の等価回路図、(b)が図4(a)のアレイ構造に
対応する回路図である。
が単位構造の等価回路図、(b)が図4(a)のアレイ構造に
対応する回路図である。
【図３５】本発明の実施例１の等価回路図を示す。(a)
が図4(b)のアレイ構造に対応する回路図、(b)が図５の
アレイ構造に対応する回路図である。
が図4(b)のアレイ構造に対応する回路図、(b)が図５の
アレイ構造に対応する回路図である。
【図３６】本発明の実施例８の等価回路図を示す。(a)
が単位構造の等価回路図、(b)が図１２(b)の単位記憶構
造を用い隣接セル間でソース領域を共有する構造の回路
図である。
が単位構造の等価回路図、(b)が図１２(b)の単位記憶構
造を用い隣接セル間でソース領域を共有する構造の回路
図である。
【図３７】本発明の実施例１７の半導体記憶装置のメモ
リマットの上面図である。
リマットの上面図である。
【図３８】本発明の実施例１７の半導体記憶装置のメモ
リマットの等価回路図である。
リマットの等価回路図である。
【図３９】本発明に先立つ検討に用いたトランジスタの
リーク電流のチャネル膜厚依存性を示す図である。
リーク電流のチャネル膜厚依存性を示す図である。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/66 Ｈ０１Ｌ 29/78 ６１３Ｂ 21/8247 ６１８Ｄ 29/788 ６２６Ａ 29/792 29/786 (72)発明者 峰 利之 東京都国分寺市東恋ケ窪一丁目280番地 株式会社日立製作所中央研究所内 Ｆターム(参考） 5F001 AA10 AB02 AD08 AD12 AD20 AD22 AD24 AD70 AE02 AE03 AF20 5F083 AD02 AD24 BS01 BS13 BS30 EP01 EP22 EP62 EP67 ER02 ER13 GA01 GA06 GA09 HA02 KA01 KA05 LA03 LA04 LA05 PR05 ZA12 ZA21 5F110 AA01 AA06 AA09 BB04 BB06 BB07 BB08 CC02 CC09 DD05 DD13 EE09 FF02 FF23 GG02 GG13 GG25 HJ13 NN62 NN65 NN72 NN74
Claims (38)
- 【請求項１】ソ−ス領域と、ドレイン領域と、該ソース
領域およびドレイン領域を接続するチャネル領域と、上
記チャネル領域のコンダクタンスを制御する制御電極を
有するトランジスタを含む半導体素子であって、 上記チャネル領域の平均の厚さが5nm以下であることを
特徴とする半導体素子。 - 【請求項２】上記トランジスタを複数含み、上記トラン
ジスタとして、ソ−ス、ドレイン領域がn型の素子と、
ソ−ス、ドレイン領域がp型の素子との両方を含むこと
を特徴とする請求項１記載の半導体装置。 - 【請求項３】上記トランジスタのソースあるいはドレイ
ン領域の一端はデータ線に接続され、 上記トランジス
タのソースあるいはドレイン領域の他端はキャパシタに
接続され、 上記トランジスタのゲート電極はワード線に接続され、 上記キャパシタに蓄積する電荷量によって情報を記憶す
る半導体記憶素子を構成したことを特徴とする請求項１
記載の半導体素子。 - 【請求項４】ソ−ス、ドレイン領域と、該ソース、ドレ
イン領域を互いに接続する半導体領域と、該半導体領域
のコンダクタンスを制御電極で制御する読み出しトラン
ジスタ構造と、 上記ソース、ドレイン領域を接続する半導体領域近傍に
配置された電荷蓄積領域と、 該電荷蓄積領域に電荷を注入あるいは放出する書き込み
トランジスタ構造とを有し、 上記電荷蓄積領域に蓄積した電荷量の大小により読み出
しトランジスタのソース、ドレイン間のコンダクタンス
が変化することを用いて記憶を行う半導体記憶素子にお
いて、上記書き込みトランジスタのチャネルが、平均の
厚さが5nm以下の半導体からなることを特徴とする半導
体記憶素子。 - 【請求項５】上記書き込みトランジスタのチャネルが多
結晶シリコンからなることを特徴とする請求項４記載の
半導体記憶素子。 - 【請求項６】ソ−ス、ドレイン領域を有し、 該ソース、ドレイン領域は互いに半導体を介して接続さ
れ、 制御電極を有し、 該制御電極により上記ソース、ドレイン領域を接続する
半導体のコンダクタンスを制御する読み出しトランジス
タ構造を有し、 上記ソース、ドレイン領域を接続する半導体近傍に電荷
蓄積領域を有し、 該電荷蓄積領域に電荷を注入あるいは放出する書き込み
トランジスタ構造を有し、 上記電荷蓄積領域に蓄積した電荷量の大小により読み出
しトランジスタのソース、ドレイン間のコンダクタンス
が変化することを用いて記憶を行う半導体記憶素子をに
おいて、 上記書き込みトランジスタのチャネルが、高さの平均が
5nm以下の複数の半導体の結晶粒からなることを特徴と
する半導体記憶素子。 - 【請求項７】ソ−ス、ドレイン領域を有し、 該ソース、ドレイン領域は互いに半導体を介して接続さ
れ、 制御電極を有し、 該制御電極により上記ソース、ドレイン領域を接続する
半導体のコンダクタンスを制御する読み出しトランジス
タ構造を有し、 上記ソース、ドレイン領域を接続する半導体近傍に電荷
蓄積領域を有し、 該電荷蓄積領域に電荷を注入あるいは放出する書き込み
トランジスタ構造を有し、 上記電荷蓄積領域に蓄積した電荷量の大小により読み出
しトランジスタのソース、ドレイン間のコンダクタンス
が変化することを用いて記憶を行う半導体記憶素子をに
おいて、 上記書き込みトランジスタのチャネルが、短径の平均が
5nm以下の複数の半導体結晶粒からなることを特徴とす
る半導体記憶素子。 - 【請求項８】ソ−ス、ドレイン領域を有し、 該ソース、ドレイン領域は互いに半導体を介して接続さ
れ、 制御電極を有し、 該制御電極により上記ソース、ドレイン領域を接続する
半導体のコンダクタンスを制御するトランジスタ構造を
有し、 上記ソース、ドレイン領域を接続する半導体近傍に電荷
蓄積領域を有し、 上記電荷蓄積領域に蓄積した電荷量の大小によりトラン
ジスタのソース、ドレイン間のコンダクタンスが変化す
ることを用いて記憶を行う半導体記憶素子において、 上記ソース、ドレイン領域を接続する半導体と上記電荷
蓄積領域の間の距離が10nm以下、より好ましくは7nm以
下であることを特徴とする半導体記憶素子。 - 【請求項９】ソ−ス、ドレイン領域を有し、 該ソース、ドレイン領域は互いに半導体を介して接続さ
れ、 制御電極を有し、 該制御電極により上記ソース、ドレイン領域を接続する
半導体のコンダクタンスを制御する読み出しトランジス
タ構造を有し、 上記ソース、ドレイン領域を接続する半導体近傍に電荷
蓄積領域を有し、 該電荷蓄積領域に電荷を注入あるいは放出する書き込み
トランジスタ構造を有し、 上記電荷蓄積領域に蓄積した電荷量の大小により読み出
しトランジスタのソース、ドレイン間のコンダクタンス
が変化することを用いて記憶を行う半導体記憶素子にお
いて、 上記読み出しトランジスタのチャネルと上記電荷蓄積領
域の間の距離が10nm以下、より好ましくは7nm以下であ
ることを特徴とする半導体記憶素子。 - 【請求項１０】ソ−ス、ドレイン領域を有し、 該ソース、ドレイン領域は互いに半導体を介して接続さ
れ、 制御電極を有し、 該制御電極により上記ソース、ドレイン領域を接続する
半導体のコンダクタンスを制御する読み出しトランジス
タ構造を有し、 上記ソース、ドレイン領域を接続する半導体近傍に電荷
蓄積領域を有し、 該電荷蓄積領域に電荷を注入あるいは放出する書き込み
トランジスタ構造を有し、 上記電荷蓄積領域に蓄積した電荷量の大小により読み出
しトランジスタのソース、ドレイン間のコンダクタンス
が変化することを用いて記憶を行う半導体記憶素子にお
いて、 一素子に３値以上の値の記憶を行うことを特徴とする半
導体記憶素子。 - 【請求項１１】ソ−ス、ドレイン領域を有し、 該ソース、ドレイン領域は互いに半導体を介して接続さ
れ、 制御電極を有し、 該制御電極により上記ソース、ドレイン領域を接続する
半導体のコンダクタンスを制御する読み出しトランジス
タ構造を有し、 上記ソース、ドレイン領域を接続する半導体近傍に電荷
蓄積領域を有し、 該電荷蓄積領域に電荷を注入あるいは放出する書き込み
トランジスタ構造を有し、 上記電荷蓄積領域に蓄積した電荷量の大小により読み出
しトランジスタのソース、ドレイン間のコンダクタンス
が変化することを用いて記憶を行う半導体記憶素子にお
いて、 一素子に２ビット以上の記憶を行うことを特徴とする半
導体記憶素子。 - 【請求項１２】請求項４乃至７、１０乃至１１のいずれ
かに記載の半導体記憶素子において、上記書き込みトラ
ンジスタのチャネルと上記電荷蓄積領域の間の距離が10
nm以下、より好ましくは7nm以下であることを特徴とす
る半導体記憶素子。 - 【請求項１３】ソ−ス、ドレイン領域を有し、該ソー
ス、ドレイン領域は互いに半導体を介して接続され、制
御電極を有し、該制御電極により上記ソース、ドレイン
領域を接続する半導体のコンダクタンスを制御する読み
出しトランジスタ構造を有し、上記ソース、ドレイン領
域を接続する半導体近傍に電荷蓄積領域を有し、該電荷
蓄積領域に電荷を注入あるいは放出する書き込みトラン
ジスタ構造を有し、上記電荷蓄積領域に蓄積した電荷量
の大小により読み出しトランジスタのソース、ドレイン
間のコンダクタンスが変化することを用いて記憶を行う
半導体記憶素子をにおいて、上記書き込みトランジスタ
のゲート絶縁膜厚が15nm以下、より好ましくは10nm以下
であることを特徴とする半導体記憶素子。 - 【請求項１４】上記書き込みトランジスタのゲート絶縁
膜厚が15nm以下、より好ましくは10nm以下であることを
特徴とする請求項４から７、および９から１２のいずれ
かに記載の半導体記憶素子。 - 【請求項１５】上記書き込みトランジスタのソース、ド
レイン領域のいずれもが多結晶シリコンからなることを
特徴とする請求項４から７、および９から１４のいずれ
かに記載の半導体記憶素子。 - 【請求項１６】上記書き込みトランジスタを流れる電流
が基板に対して実質的に垂直に流れるようにチャネルが
設けられていることを特徴とする請求項４から７、およ
び９から１５のいずれかに記載の半導体記憶素子。 - 【請求項１７】上記書き込みトランジスタのチャネル
が、実質的に上下方向に設けられた円柱または四角柱あ
るいはその中間の形状の側面と同様の形状をしているこ
とを特徴とする請求項１６に記載の半導体記憶素子。 - 【請求項１８】上記書き込みトランジスタのチャネル
が、実質的に上下方向に設けられた穴の内側面に設けら
れていることを特徴とする請求項１６または１７に記載
の半導体記憶素子。 - 【請求項１９】上記書き込みトランジスタの制御電極の
少なくとも一部分が、上記チャネルに囲まれた領域の内
側に存在することを特徴とする請求項１８に記載の半導
体記憶素子。 - 【請求項２０】上記読み出しトランジスタの制御電極
と、上記書き込みトランジスタの制御電極が共通に設け
られていることを特徴とする請求項４から７、および９
から１９のいずれかに記載の半導体記憶素子。 - 【請求項２１】上記読み出しトランジスタの制御電極
と、上記書き込みトランジスタのドレイン領域が一体に
設けられていることを特徴とする請求項４から７、およ
び９から１９のいずれかに記載の半導体記憶素子。 - 【請求項２２】請求項４から７、９から２１のいずれか
に記載の半導体記憶素子を複数個並べた構造を有する半
導体記憶装置において、 少なくとも二個の隣接する半導体記憶素子が、読み出し
用トランジスタのソース領域、ドレイン領域の両方が互
いに接続されていることを特徴とする半導体記憶装置。 - 【請求項２３】請求項２２に記載の半導体記憶装置にお
いて、 上記接続されている読み出し用トランジスタのソース領
域、ドレイン領域が不純物拡散層で接続されていること
を特徴とする半導体記憶装置。 - 【請求項２４】請求項２０に記載の半導体記憶素子を複
数個並べた構造を有する半導体記憶装置において、 複数の記憶素子の読み出し用トランジスタのドレイン領
域が互いに接続され、 複数の記憶素子の書き込み用トランジスタのドレイン領
域が互いに接続され、 複数の記憶素子の書き込み用トランジスタの制御電極が
互いに接続され、 上記読み出し用トランジスタのドレイン領域の接続方向
と、上記書き込み用トランジスタのドレイン領域の接続
方向が実質的に平行であり、 上記読み出し用トランジスタのドレイン領域の接続方向
と、上記書き込み用トランジスタの制御電極の接続方向
が実質的に垂直であることを特徴とする半導体記憶装
置。 - 【請求項２５】請求項２１に記載の半導体記憶素子を複
数個並べた構造を有する半導体記憶装置において、 複数の記憶素子の読み出し用トランジスタのドレイン領
域が互いに接続され、 複数の記憶素子の書き込み用トランジスタのドレイン領
域が互いに接続され、 複数の記憶素子の書き込み用トランジスタの制御電極が
互いに接続され、 上記読み出し用トランジスタのドレイン領域の接続方向
と、上記書き込み用トランジスタの制御電極の接続方向
が実質的に平行であり、 上記読み出し用トランジスタのドレイン領域の接続方向
と、上記書き込み用トランジスタのドレイン領域の接続
方向が実質的に垂直であることを特徴とする半導体記憶
装置。 - 【請求項２６】請求項１から４、６から１６のいずれか
に記載の半導体記憶素子において、 上記読み出しトランジスタのドレイン領域と、上記書き
込みトランジスタのドレイン領域が半導体または金属に
よって、間にトランジスタを介さず互いに接続されてい
ることを特徴とする半導体記憶素子。 - 【請求項２７】請求項４から７、９から１９のいずれか
に記載の半導体記憶素子において、 上記読み出しトランジスタが、別のトランジスタを介し
て読み出し用データに接続されていることを特徴とする
半導体記憶素子。 - 【請求項２８】請求項４から２１、２６、２７のいずれ
かに記載の半導体記憶素子を複数個並べた構造を有する
半導体記憶装置、あるいは請求項２２から２５のいずれ
かに記載の半導体記憶装置において、 上記記憶装置に含まれる半導体記憶素子に印加される電
位差が、5V以下であることを特徴とする半導体記憶装
置。 - 【請求項２９】請求項４から２１、２６、２７のいずれ
かに記載の半導体記憶素子を複数個並べた構造を有する
半導体記憶装置、あるいは請求項２２から２５、２８の
いずれかに記載の半導体記憶装置において、 書き込み用トランジスタに接続された書き込み用ワード
線に与えられる電位が、 プラスマイナス5V以下、望ま
しくはプラスマイナス3V以下であることを特徴とする半
導体記憶装置。 - 【請求項３０】請求項４から２１、２５、２７のいずれ
かに記載の半導体記憶素子を複数個並べた構造を有する
半導体記憶装置、あるいは請求項２２から２５、２８、
２９のいずれかに記載の半導体記憶装置において、 上記記憶装置を含むデータ処理装置の電源投入時あるい
は電源遮断時、あるいはその両方でのみリフレッシュ動
作を行うことを特徴とする半導体記憶装置。 - 【請求項３１】請求項４から２１、２５、２７のいずれ
かに記載の半導体記憶素子を複数個並べた構造を有する
半導体記憶装置、あるいは請求項２２から２５、２８か
ら３０のいずれかに記載の半導体記憶装置において、 上記記憶装置の書き込み動作において、書き込みパルス
印加後に書き込み情報の検証動作を伴わないことを特徴
とする半導体記憶装置。 - 【請求項３２】ソ−ス、ドレイン領域を有し、 該ソース、ドレイン領域は互いに半導体を介して接続さ
れ、 制御電極を有し、 該制御電極により上記ソース、ドレイン領域を接続する
半導体のコンダクタンスを制御する読み出しトランジス
タ構造を有し、 上記ソース、ドレイン領域を接続する半導体近傍に電荷
蓄積領域を有し、 該電荷蓄積領域に電荷を注入あるいは放出する書き込み
トランジスタ構造を有し、 上記電荷蓄積領域に蓄積した電荷量の大小により読み出
しトランジスタのソース、ドレイン間のコンダクタンス
が変化することを用いて記憶を行う半導体記憶素子をに
おいて、 上記書き込みトランジスタのチャネルが、基板に対して
垂直に電流が流れるように構成されていることを特徴と
する半導体記憶素子。 - 【請求項３３】基板と、 該基板内に形成されたソ−ス領域およびドレイン領域
と、該ソース領域とドレイン領域を互いに接続するチャ
ネル領域とを有する読み出しトランジスタと、上記チャ
ネル領域近傍に配置された電荷蓄積領域と、該電荷蓄積
領域に電荷を注入あるいは放出する書き込みトランジス
タを有し、上記書き込みトランジスタのチャネルの一部
または全部が、上記基板の主面に交差する面上に被着さ
れた半導体膜で形成されていることを特徴とする半導体
記憶素子。 - 【請求項３４】上記半導体膜が、上記基板の主面上に凸
型に形成された構造物の側面に被着された、平均の厚さ
が5nm以下の半導体からなることを特徴とする請求項３
３記載の半導体記憶素子。 - 【請求項３５】上記書き込みトランジスタのソースおよ
びドレインは、上記基板の主面上に積層された膜により
構成されることを特徴とする請求項３３または３４記載
の半導体記憶素子。 - 【請求項３６】基板と、 該基板内に形成されたソ−ス領域およびドレイン領域
と、該ソース領域とドレイン領域を互いに接続するチャ
ネル領域とを有する読み出しトランジスタと、上記チャ
ネル領域近傍に配置された電荷蓄積領域と、該電荷蓄積
領域に電荷を注入あるいは放出する書き込みトランジス
タを有し、上記書き込みトランジスタのソース、ドレイ
ン、およびチャネルが、上記基板の主面上に被着された
膜で形成され、上記ソースおよびドレインは上記基板の
主面に水平方向に距離をもって配置されることを特徴と
する半導体記憶素子。 - 【請求項３７】上記書き込みトランジスタのチャネルを
形成する膜が、平均の厚さが5nm以下の半導体からなる
ことを特徴とする請求項３６記載の半導体記憶素子。 - 【請求項３８】上記書き込みトランジスタのソースおよ
びドレインを形成する膜の厚さが、上記書き込みトラン
ジスタのチャネルを形成する膜よりも厚いことを特徴と
する請求項３６または３７記載の半導体記憶素子。
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