TW477068B - Semiconductor memory device and semiconductor memory apparatus - Google Patents

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Tomoyuki Ishii
Kazuo Yano
Toshiyuki Mine
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Hitachi Ltd
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477068 A7 B7 修正丨 補充丨 五、發明説明（1 ) (發明所屬技術領域） < 本發明關於半導體記憶元件及半導體記憶裝置。 (請先閲讀背面之注意事項再填寫本頁) (習知技術） —般 Μ 〇 S F E T ( metal-oxide-semiconductor field effect transistor)於〇F F狀態藉pn接合防止電流之流通 。漏電流之主要原因有例如次臨界電流及載子之再結合之 逆過程等。此種電流雖微小但卻無法忽視，例如將決定D R A M ( dynamic random access memory)之記憶保持時間 ，決定再生週期。減低漏電流之方法有例如使用磊晶成長 之晶圓以減少結晶缺陷之方法，或使用S〇I ( silicon on insulatQi·)晶圓於〇F F狀態使完全空乏化之方法。 經濟部智慧財產局員工消費合作社印製 又，習知上，減少D R A Μ格之儲存電荷亦能動作之 構造，有例如稱爲增益格（gain-cell)之記億元件構造。此 係介由寫入用電晶體將電荷注入記憶節點，藉儲存電荷變 化另設之讀出用電晶體之臨界値電壓，利用此來進行記憶 者。本發明關連之習知技術有例如H. Shichijo et al， Conference on Solid State Devices and Materials pp265-268,1984年發表之關於寫入用電晶體使用多晶矽，及S· Shukuri et al, IEEE International Electron Devices Meeting pp 1 006- 1008，1 992年發表之關於讀出用電晶體使用多晶矽 〇 本發明關連之其他習知技術尙有例如K· Yano et al， IEEE International Electron Devices Meeting pp54 1 -544,1 993 本紙張尺度適用中國國家標準（CNS ) A4規格（210X297公釐） -4 - 經濟部智慧財產局員工消費合作社印？衣 477068 A7 B7 五、發明說明（2 ) 年，及 T. Ishii et al，IEEE International Solid State-State Circuits Conferences pp266-267,1996年記載之使用多晶石夕之 單一電子記憶體。此技術係同時形成藉多晶矽膜捕獲電流 路徑之通道及電子的記憶區域。利用於記憶區域捕獲電子 時臨界値電壓之變化進行資訊之記憶。以數個電子之儲存 進行1位元記憶爲其特徵。對記憶區域注入電子係藉於閘 極施加1 2 V〜1 5 V之電壓進行。反之，儲存電子之放 出則於閘極施加—1 0 V--1 5 V之電壓。藉多晶矽膜 之結晶粒之使用有效實現較小加工尺寸之構造，於室溫亦 可動作。又，可以1電晶體構成記憶元件。 (發明欲解決之問題） Μ〇S F E T之微細化指標在於微縮率（scaling )。 依此，將尺寸縮小1 / K時，基板濃度設爲K倍。但是增 加基板.濃度時空乏層寬則變窄，接合漏電增加。相對於此 ，可考慮使用SOI基板於OFF狀態使完全空乏化之方 法。此種情況下，因載子之再結合之逆過程等而流通和一 般基板比較較小之漏電流。又，隨微細化之積極進行通道 內雜質之位置變動亦有影響。即使欲設計高臨界値電壓但 因雜質之位置變動而以較臨界値電壓低之電壓形成電流路 徑而流通漏電流。 又，隨微細構造之進步，D R A Μ、快閃記憶體等各 種記憶體之記億格變小面積化，記憶體變大容量化。特別 是以1電晶體及1電容器爲基本構成之DRAM,廣泛利 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） — — — — — — — — — -----I I I t — — — — — — — (請先閱讀背面之注音？事項再填寫本頁) -5- 經濟部智慧財產局員工消費合作社印製 477068 A7 B7 五、發明說明（3 ) 用作爲兼顧高速性及高集積度之記憶體。但隨規模之增大 ，再生週期需延長。就此觀點而言需要求低漏電流之 F E T。又，關於D R A Μ，若僅單純微細化、小面積化 ,則電容器面積亦變小，電容器之靜電容量變小，儲存電 荷量亦變小。但隨大容量化，資料線基本上變長，因此若 考慮衝放電或耐雜訊則儲存電荷量無法變成很小&因此， 電容器之立體化或電容器絕緣膜之高介電率化等新世代對 策之進行乃不可避免爲其問題。針對此問題之解決方法可 考慮，不以儲存電荷直接對資料線充放電，而於電晶體通 道附近儲存電荷，利用此來變化電晶體之臨界値電壓以進 行記憶的方法。因以電晶體之汲極電流進行對資料線之充 放電，故可迴避上述問題，元件之縮小容易。此種元件有 習知3電晶體型之D R A Μ被提案。但是和一般之 D R A Μ比較，因儲存電荷量小，故再生週期有必要比現 在短。然而隨集積度之增大，再生週期卻有必要延長，就 此觀點來看會有問題。 另外，於電晶體之通道附近儲存電荷，利用此來變化 電晶體之臨界値電壓以進行記憶之其他元件有例如 E E P R Ο Μ或快閃記憶體。此乃於隧道絕緣膜施加大電 壓，於浮動閘極注入電子或電洞。於絕緣膜流通電流故寫 入或消去時需時間爲其問題。又，因動作電壓大需高耐壓 之周邊電路，周邊電路之面積亦變大。又，再高電壓施加 使用條件下進行記憶保持，·故隧道絕緣膜之厚度約爲1 0 n m而無法再變薄，因此，.元件之尺寸比例縮小時隧道絕 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） II 一 ------II--*--訂---------*5^ (請先閱讀背面之注意事項再填寫本頁) -6- 經濟部智慧財產局員工消費合作社印製 477068 A7 B7 五、發明說明（4 ) 緣膜厚度無法再薄，短通道效應顯著。又，隧道絕緣膜之 厚度或捕捉之有無使電流量發生極大變化，元件間特性電 動大爲其問題。 本發明目的在於提供一種具低漏電或雜質注入以外之 臨界値電壓控制方法的半導體元件，及使用該元件可縮小 尺寸比例，確保足過之再生週期的高速寫入可能之半導體 記憶元件，以及使用其之半導體裝置。 (解決問題之方法） 本發明特徵在於藉使用極薄之半導體作爲通道，利用 膜厚方向之量子力學之閉鎖效應以減低漏電流，甚而進行 臨界値電壓之控制。 具體言之，本發明之實施形態之半導體元件，係具有 ••源極區域（2 0 0 )，汲極區域（2 0 1 )，源極區域 (200)，汲極區域（201)係介由半導體之通道區 域（2 0 2 )互爲連接，具有控制電極（2 0 3 ),藉控 制電極（2 0 3 )控制上述通道區域（2 0 2 )之電導的 電晶體構造中，其特徵在於通道區.域（2 0 2 )之平均厚 度爲5 n m以下者。第2 3圖爲其一例，但並不限於該構 造。 又，本發明係依儲存電荷量大小來變化讀出電晶體之 源·汲極間電導以進行記憶的半導體記憶元件，其特徵爲 ,對電荷儲存區域注入或放出電荷的電晶體之通道係由厚 度5 nm以下之半導體構成。依此可兼顧高速資訊寫入及 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） II----1 I I I I------I I I I I 訂· — — — — — — I· (請先閱讀背面之注意事項再填寫本頁) 經濟部智慧財產局員工消費合作社印製 477068 A7 B7 五、發明說明（5 ) 長時間資訊保持。電晶體之通道厚度之下限，可於製程上 不產生顯著膜缺陷之條彳牛下設定之。 具體言之爲，本發明之代表性實施形態之半導體記億 元件，係具備：具源極區域（7 )、汲極區域（8 )、使 該源極區域（7)與汲極區域（8)介由半導體（6)互 爲連接，具控制電極（5 ),以控制電極（5 )控制連接 上述源極區域（7)、汲極區域（8)之半導體（6)之 電導的讀出電晶體構造；於連接上述源極區域（7 )、汲 極區域（8)的半導體.（6 )附近具電荷儲存區域（1 ) ;具對該電荷儲存區域（1 )注入或放出電荷的寫入電晶 體構造（1 ) 、（ 2 ) 、（ 3 ) 、（ 5 );利用上述電荷 儲存區域儲存之電荷量大小來變化讀出電晶體之源極、汲 極間電導以進行記憶的半導體記憶元件中，其特徵在於： 寫入電晶體之通道，係由平均厚度5 nm以下之半導體形 成。實施形態如圖1所示，但並不限於該構成。 低次元系之電氣傳導就遷移性改善觀點言雖有異議， 但就0 F F狀態之漏電流減少觀點言並無異議。如此極薄 之半導體膜導致漏電流變小一事並非一開始即明瞭者。以 下，試製圖20 (a) (b)之半導體電晶體，確認實際 上爲低漏電流。圖20 (a)爲斷面圖，圖20 (b)爲 上面圖。試製之電晶體係具η型多晶矽之源極（1 〇 3 ) 、汲極（105)、控制電極（106)，通道（104 )係平均厚度3 n m之非摻雜多晶矽膜。通道係以非晶質 狀態沈積，之後藉熱工程使結晶化。通道之細線寬爲 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------— II--I --------訂----I---- (請先閱讀背面之注意事項再填寫本頁) -8- 經濟部智慧財產局員工消費合作社印製 477068 A7 B7 五、發明說明（6 ) 0 · 1微米（#m)，長0 · 3微米，閘極氧化膜厚25 n m。該半導體電晶體之汲極電壓固定於1 V，變化閘極 電壓時之汲極電流變化示於圖2 1 ( a )。又，汲極電壓 固定爲IV，閘極電壓固定於一〇.5V時之汲極電流之 時間變化適於圖2 1 ( b )。電流測定使用Η P公司（美 商）製之ΗΡ4156參數分析器藉1ong之測定模式 以室溫測定。測定之最小單位雖爲1 0 f A，但可得0與 - 1 0 f A間之搖動之資料。因電流値之擺動此並非本徵 電流而可考慮爲周圍雜訊。亦即漏電流小於1 0 f A。又 ，針對通道（1 0 4 )之平均厚度分別設爲3 n m、5 n m、8 n m試製之電晶體比較其漏電流。汲極電壓設爲 1 V ,汲極電流流入1 p A之閘極電壓設爲較臨界値電壓 V t h小1 · 5 V之閘極電壓，測定其漏電流。各膜厚之 電晶體針對6元件測試，其平均結果示於圖3 9。膜厚3 n m、5 n m時幾乎在測試界限以下，但8 n m之試料其 漏電流上升1位數，而程可測試。由該結果可知較好小於 8 n m。又，該電晶體之動作和習知使用多晶矽之單一電 子記憶體之動作不同，使用電壓爲± 3 V以下之低電壓爲 其特徵。又，此實驗中使用較厚之2 5 nm之閘極氧化膜 ，但就耐壓觀點言更小之使用電壓可使用更薄之膜厚。此 情況下更低電壓之動作爲可能。本發明係依據上述獨自之 事前檢討而達成者。 又，本發明係提案新穎的增益格構造者。其特徵爲具 備：基板；具形成於該基板內例如作爲擴散區域之源極區 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -9 - 經濟部智慧財產局員工消費合作社印製 477068 A7 __B7_ 五、發明說明（7 ) 域及汲極區域，及將該源極區域與汲極區域互相連接之通 道區域的讀出電晶體；配置於上述通道區域附近的電荷儲 存區域；及對該電荷儲存區域注入或放出電荷的寫入電晶 體；寫入電晶體之通道之一部分或全部，係由披覆於與上 述基板主面（最廣面）交叉之面上的半導體膜形成。 依此構成，寫入電晶體不以擴散層構成，半導體膜較 好由，披覆於上述基板主面上凸型形成之構造物之側面的 平均厚8 nm以下，更好爲5 nm以下之半導體膜構成。 膜厚下限在膜構造不存在顯著缺陷範圍內決定，3nm可 得較好特性。構造物側面例如垂直基板之主面。該構造物 可兼做爲對通道之控制電極此時寫入電晶體之源極、汲極 殻由積層於積板主面之膜構成。此構成中，流入寫入電晶 體之通道之電流方向，係沿通道形成之半導體膜之面，與 基板主面呈略垂直。 其他例之特徵爲具備：基板；具形成於該基板內之源 極區域及汲極區域，及將該源極區域與汲極區域互相連接 之通道區域的讀出電晶體；配置於上述通道區域附近的電 荷儲存區域；及對該電荷儲存區域注入或放出電荷的寫入 電晶體；上述寫入電晶體之源極、汲極及通道，係由披覆 於上述基板主面上之膜形成，上述源極及汲極係與上述基 板主面在水平方向隔開距離配置。 此時，形成上述寫入電晶體之通道之膜，較好由平均 厚度8 nm以下之半導體構成。更好由5 nm以下之半導 體膜構成。膜厚下限可在膜構造不存在顯著缺陷範圍內決 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -10- 經濟部智慧財產局員工消費合作社印製 477068 A7 B7 五、發明說明（8 ) 定。3 n m可得較好特性。形成上述寫入電晶體之源極及 汲極之膜之厚度，較好大於形成上述寫入電晶體之通道之 膜之厚度。此情況下，流入寫入電晶體之通道之電流方向 ，係沿通道形成之半導體膜之面，與基板主面略平行。 本發明其他手段，目的，特徵可由以下實施例得知。 (發明之實施形態） 實施例1 以下說明本發明具體實施例之半導體記憶元件及半導 體記憶裝置。圖2 3係本實施例之元件之斷面構造圖。使 用SOI基板，源極（200)、汲極（201)、通道 (202)由單晶構成，形成於Si〇2膜（204)上。 源極（200)、汲極（201)係高雜質濃度η型，通 道（202),係較源極（200)、汲極（201)薄 ，平均·厚度爲4nm之ρ型。控制電極（203)由高雜 質濃度η型多晶矽構成，通道（2 0 2 )與控制電極（ 2 0 3 )間以S i〇2膜形成之層間絕緣膜2 0 5絕緣。 本實施例中，於控制電極（2 0 3 )施加正電壓則電 晶體呈〇N狀態，源極（2 0 0 )、汲極（2 0 1 )間電 流流通等係和一般η通道Μ〇S相同。又，〇F F狀態時 通道（2 0 2 )完全空乏化之點係和使用較厚通道之膜厚 之SOI基板同樣。不同點在於，通道（202)之膜厚 薄，因此藉量子力學之閉鎖效應，帶間隙變寬。因此，藉 完全空乏化可將有效減低漏電流。又，藉膜厚之選擇可不 ^纸張尺度適用中國國家標準(CNS)A4規格（210 X 297公釐） ---------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -11- 經濟部智慧財產局員工消費合作社印製 477068 A7 B7 五、發明說明（9 ) 受通道之雜質濃度影響地控制臨界値電壓。該通道薄膜化 效應可於通道全面同樣產生，因此伴隨上述微細化引起之 雜質位置移動產生之漏電脈沖可有效防止。亦同樣構造將 源極區域、汲極區域設爲p型，通道設爲η型構成P通道 電晶體亦可。控制電極可爲η型或Ρ型。又，欲以膜厚控 制臨界値電壓可將通道設爲非摻雜。但是膜厚變薄時電阻 變高。將該η通道、ρ通道電晶體組合可構成C Μ〇S電 路。圖2 5 ( a )隙換流器。以ρ通道電晶體（2 0 6 ) 及η通道電晶體（207)組合之構造，當輸入爲Η (高 位準）時Ρ通道電晶體（2 0 6 )，當輸入爲L (低位準 )時η通道電晶體（2 0 7 )成〇F F ,貫通電流變少。 反之，該漏電流成貫通電流。本發明中，因漏電流小，可 達成消費電力之減少。圖25 (a)隙NAND電路，同 樣可減少貫通電流。此以其他C Μ〇S電路亦同樣。 以下說明本實施例之製程。圖2 4係光蝕刻工程使用 之掩罩圖型。首先，使用S〇I基板，以光阻劑爲掩罩乾 蝕刻主動區域（208)周圍之矽。其次，將周圍產生之 溝以絕緣膜埋入使平坦化。之後，對矽表面施以犧牲氧化 後沈積S i 3 Ν 4膜。以光阻劑爲掩罩進行S i 3 Ν 4膜之乾 蝕刻以除去通道區域（209)之Si3N4膜。之後，進 行氧化則僅不存在S i 3 N 4膜圖型部分被氧化。之後，除 去Si3N4膜，注入As (砷）或P (磷）離子將源極（ 200)、汲極（201)區域設爲η型。P通道電晶體 之源極、汲極區域此時以阻劑披覆。又，將η通道電晶體 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------------------t---------線 (請先閱讀背面之注意事項再填寫本頁) -12- 經濟部智慧財產局員工消費合作社印製 477068 A7 ___ B7 五、發明說明（10 ) 之之源極、汲極區域以阻劑披覆注入B (硼）將P通道電 晶體之源極、汲極區域設爲P型。此時因以氧化膜披覆通 道部分未注入雜質。之後，進行氧化膜之濕蝕刻使通道部 分（2 0 2 )薄膜化。將表面犧牲氧化，將P通道電晶體 之主動區域以阻劑披覆後注入B調整η通道電晶體之通道 之雜質濃度。同樣將η通道電晶體之主動區域以阻劑披覆 後注入A s以調整Ρ通道電晶體之通道之雜質濃度。除去 犧牲氧化膜後進行氧化形成閘極絕緣膜（2 0 5 )。之後 ，再度沈積η型多晶矽以阻劑圖型（2 1 0 )爲掩罩進行 乾蝕刻形成控制電極（2 0 3 )。之後，沈積S i〇2膜進 行平坦化，進行接觸工程、配線工程。此時，控制電極形 成用多晶矽以非摻雜沈積，以阻劑爲掩罩於η通道電晶體 及Ρ通道電晶體之控制電極導入不同雜質亦可。又，事先 作成一樣薄之矽膜狀態，於源極、汲極部分沈積矽、或其 他半導體或矽化物、金屬等以圖低電阻化亦可。通道形成 可於晶圓全面以同樣膜厚形成，故製程中之通道膜厚控制 容易爲其特徵。 實施例2 圖2 6係本發明第2實施例。圖2 6係本實施例之元 件之斷面構造圖。相對於實施例1於S 0 I基板表面形成 源極（2 0 0 )、汲.極（201)、通道部分（202) ，本實施例中不同點在於，以在S i 〇2 ( 2 1 4)上沈積 之多晶矽化物層形成源極（2 0 8 )、汲極（2 0 9 )、 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------—I -裝--------訂·--------線 (請先閱讀背面之注意事項再填寫本頁) -13 - 477068 痤齊郎智慧时產局員工消費合作社印製 A7 B7___ 五、發明說明（彳1 ) 通道（210)。源極（208)、汲極（209)係高 雜質濃度η型。通道1 0)係平均厚3 nm之非摻雜 多晶矽。以非晶質狀態沈積之後，以熱工程使結晶化。和 以較厚之矽膜形成較薄之通道之實施例1比較，僅以較薄 膜厚沈積故可簡化製程爲其特徵。於0 F F狀態，通道完 全空乏化，或者因膜薄而於膜厚方向之量子力學閉鎖能量 引起之膜內之電位上升之點和實施例1同樣。除此之外， 於薄膜區域僅稍微之膜厚變化即可產生大的電位變化、故 而膜內之電位分布並非·一樣而成隨機狀態。因此，於非導 通狀態即使膜內低電位部分有多數存在，亦可以高電位區 域分斷之。又，多晶膜之粒界亦可作爲電位障壁爲其特徵 。另外，須注意通過結晶粒界之漏電流。亦可使用矽基板 (2 1 3 )表面形成電路。基板表面之電晶體與本實施例 之電晶體可爲上下之位置關係，藉積層化可減少晶片面積 。又，可以S〇I基板作爲矽基板（2 1 3 )。又，於 S〇I基板表面形成實施例1之電晶體組合使用亦可。以 和η通道電晶體同樣構造變化雜質構成P通道電晶體亦可 。以此構成之 S RAM ( staticrandomaccessmemory)之 電路圖示輿圖2 6 ( b )。電晶體爲低漏電流，可減低記 憶格之貫通電流，減低消費電流。其他效果則和實施例1 同樣。又，如實施例1般使用S〇I基板表面於電晶體以 單晶矽形成源極、汲極部分，如實施例2般以多晶矽形成 通道部分亦可。此情況下於製程中使源極、汲極部分殘留 ，除去通道部分，再度沈積通道之薄膜。和實施例1之由 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -14- 經濟部智慧財產局員工消費合作社印製 477068 A7 B7 五、發明說明〇2 ) 較厚之膜厚起漸次變薄之製程相較，製程簡單且通道膜厚 之控制性可提升爲其特徵。 實施例3 圖2 7係本發明第3實施例。圖2 7 ( a )係記憶格 斷面圖，圖2 7 ( b )係記憶格電路圖。以實施例1之電 晶體作爲D R A Μ之開關電晶體（2 1 6 ) 。D R A Μ係 以電容器（2 1 5 )儲存電荷記憶資訊，但該電荷經由開 關電晶體（2 1 6 )成漏電流慢慢消失。因此現在之 D R A Μ標準上以部不到1秒之週期進行再生。本實施例 中，電晶體之漏電流變少，故再生週期可增長，再生頻度 可減少，資料保持之消費電力可減少之同時，存取時和再 生之衝突頻度亦減少，平均存取時間可減少。本實施例之 電容器可爲立體構造以增大其容量。但亦可採用溝等其他 構造，又，電容器絕緣膜（2 1 7 )可使用高介電率材料 實施例4 圖1〜圖6係本發明第4實施例。圖1係本實施例之 記憶元件之斷面構造圖。寫入電晶體之源極（1 )、汲極 (2 )、控制電極（5 )係由高雜質濃度η型多晶矽構成 。通道（3 )係平均厚3 nm之非摻雜多晶矽構成。通道 (3 )與控制電極（5 )係由S i 0 2膜構成之閘極絕緣膜 (4 )絕緣。寫入電晶體之源極（1 )兼做電荷儲存區域 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱) (請先閱讀背面之注意事項再填寫本頁) 裝 . 線· -15- 經濟邨智慧財產局員工消費合作社印製 477068 A7 __ B7 五、發明說明（13 ) 。又，讚出電晶體之源極（7 )、汲極（8 )係設於ρ型 矽基板中之高雜質濃度η型區域。讀出電晶體之控制電極 (5)係和寫入電晶體之控制電極共通，藉介由電荷儲存 區域之容量結合來控制基板表面電位，形成通道。本實施 例中方便上使用源極、或汲極之稱法，但特別是寫入電晶 體爲通路電晶體時亦可採相反之稱法。又，本實施例及以 下實施例中，爲求工程簡化擴散層構造設爲最簡單構造， 但因短通道效應亦可採用較複雜構造。又，本實施例中載 子設爲電子，以下實施例中亦設爲電子。但載子亦可爲電 洞。當載子爲電洞時，電壓之大小關係或電流方向會改變 〇 以下，說明本實施例之記憶元件之動作。寫入動作係 兼寫入電晶體之汲極（2 )電位依寫入資訊設成Η (高位 準）或L (低位準），變化控制電極（5 )之電位使寫入 電晶體設成導通狀態。和汲極（2 )之電位爲L時比較， 汲極（2 )之電位爲Η時，電荷儲存區域內之電子數變小 。該儲存電子之出入係使用電晶體，因此和EEPROM 或快閃記憶體比較，施加電壓較小即可。又，高速之資訊 寫入或消去爲可能。儲存電子之保持係藉降低控制電極（ 5 )之電位，使寫入電晶體設爲非導通狀態而進行。此時 因通道係周圍以絕緣體包圍之極薄半導體膜，膜完全空乏 化。又，膜薄之故，膜厚方向之量子力學之閉鎖能量使膜 內之電位上升。又，膜薄之區域中稍許之膜厚變化即產生 大的電位變化，故膜內之電位分布不一樣而成隨機狀態。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -16- 477068 經濟部智慧財產局員工消費合作社印製 A7 B7_ 五、發明說明（14 ) 因此於非導通狀態，即使膜內存在多數低電位部分亦可被 高電位區域分斷。多晶膜之粒界亦可作爲電位障壁機能。 因此，和使用單純之薄膜之S〇I構造僅利用完全空乏化 之情況比較，寫入電晶體之漏電流變小，保持特性可提升 。矽之情況下，通道厚度約5 n m以下即可顯現此效果。 此乃因膜厚誤差使薄之部分之膜厚成約3 n m ,閉鎖能量 引起之電位障壁高度成爲約室溫之熱能量之關係。實際上 ，平均膜厚設爲約3 n m即可顯現效果。如先前解決問題 之手段中之記述，依實驗約5 n m即可確認漏電流減少之 效果。此一現象係本發明人首先發現者。習知上使用多晶 石夕之T F T ( thin film transistor ),其漏電流大。當電荷 儲存區域內之電子數不同時，讀出電晶體之臨界値電壓亦 不同。因此在特定電壓條件下分辨流入讀出電晶體之電流 値大小即可讀出記憶之資訊。和D R A Μ不同，並非以儲 存電荷本身，而是以讀出電晶體之汲極電流之形將資訊取 出於記憶元件外側，即使元件縮小信號量亦不會大幅減少 ，適用於微縮尺寸。本實施例之構成中，讀出電晶體與寫 入電晶體之控制電極共用，讀出時之控制電極（5 )之電 位設成低於寫入時之控制電極（5 )之電位。又，讀出條 件中，須設定寫入電晶體之臨界値電壓爲較高俾使保持電 荷保持一定時間以上。本實施例中，控制電極（5 )之電 位設爲5V進行寫入，設定2V進行讀出。又，該臨界値 電壓設定會使讀出時儲存電荷一部分消失，因此讀出終了 後進行資訊再寫入（再生）亦可。本實施例因微縮可能， 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^ ^--------^---------$ (請先閱讀背面之注意事項再填寫本頁) -17- 經濟部智慧財產局員工消費合作社印製 477068 A7 ^ B7 五、發明說明（15 ) 隨微細加工技術之越進步大容量化爲可能，且記憶保持時 間增長設計爲可能。因此，除主記憶體之應用外，亦可用 於其他聲音、靜止影像、動畫影像記錄等。又，將邏輯機 能和本發明之半導體記憶裝置集積於同一晶圓上，可達成 資料傳送速度提升及製造成本降低。此時，和CMOS與 D R A Μ混合情況不同，記憶元件之電容器絕緣膜或其電 極形成時不須使用新材料，製程簡單爲其特徵。 以下說明本實施例之製程。圖2係光蝕刻工程使用之 掩罩圖型。以光阻劑爲掩罩進行蝕刻，將該溝以絕緣體埋 入於Ρ型基板（6 )表面在以掩罩圖型（4 6 )包圍處形· 成主動區域。基板使用S〇I基板。其次，氧化表面形成 厚7 n m之讀出電晶體之閘極絕緣膜（9 )後沈積η型多 晶矽膜，以觀察側爲掩罩（1 0 )蝕刻形成電荷儲存區域 (1 )。以電荷儲存區域（1 )爲掩罩注入A s或Ρ離子 形成讀出電晶體之源極區域（7 )、汲極區域（8 )。加 熱注入之離子使活性化後，於其上沈積S i〇2膜，再沈積 η型多晶矽膜。之後以E B ( electron beam )阻劑爲掩罩 (1 1 )形成貫通汲極（2 )之多晶矽膜及S i〇2膜，達 電荷儲存區域（1 )之孔。此處係形成正方形孔，但亦可 爲不同形狀。又，即使掩罩圖型爲正方形或長方形，因阻 劑圖型被去角加工，故實際之孔圖型乃接近圓柱或長圓柱 。又，沈積厚3 nm之非晶質砂及厚1 0 nm之S i〇2膜 ，進行退火使非晶質矽結晶化。以光阻劑爲掩罩（1 2 ) 蝕刻S i〇2膜、多晶矽膜，形成寫入電晶體之汲極（2 ) 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------------I--lit· — — —------ (請先閱讀背面之注意事項再填寫本頁) -18- 477068 A7 __ B7 五、發明說明（16 ) 。之後，沈積厚5 nm之S i 〇2膜，再沈積η型多晶矽膜 作爲閘極絕緣膜（4 )。以光阻劑爲掩罩（1 3 )蝕刻多 晶砂膜形成控制電極（5 )。寫入電晶體之聞極絕緣膜（ 4 )之膜厚矽於非晶質矽沈積後由2次沈積之S i 0 2膜之 和減掉洗淨工程之削去量者，此處爲1 2 n m。習知使用 多晶矽之單一電子記億體中閘極絕緣膜厚爲2 5 n m，此 乃因寫入消去動作施加15V以上電壓，爲確保耐壓者。 本發明中低電壓動作爲可能，閘極絕緣膜設爲較薄，電晶 體之性能可提升。之後進行S i 0 2膜沈積後平坦化，接觸 工程、配線工程。由以上可知，本實施例之元件構造雖然 採用立體構造，但於製程中高段差存在下之光蝕刻工程不 存在爲其特徵。 圖3、4、5係上述硏磨劑以行列狀並列構成記憶格 陣列之配線之上面圖。圖3係單位構造，圖4 ( a )、（ b )及圖5係陣列構造。控制電極（5 )接寫入/讀出字 元線（4 0 )，讀出電晶體之汲極（8 )接讀出資料，線（ 4 1 )，寫入電晶體之汲極（2 )接寫入資料線（4 2 ) 。圖3 4 ( a )係單位構造之等效電路。寫入電晶體之源 極（1 )於節點D D ( 2 6 7 )接讀出電晶體之電荷儲存 區域（1 ),寫入電晶體之汲極（2 )於節點A A ( 2 6 8 )接寫入資料限（2 6 6 ),寫入電晶體之控制電 極（5)於節點BB (233)接字元線（264)。又 ，讀出電晶體之源極（233)於節點FF (235)接 源極限，讀出電晶體之汲極（8 )於節點E E ( 2 7 〇 ) 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) I --------訂---------
經濟部智慧財產局員工消費合作社印製 -19- 經濟部智慧財產局員工消費合作社印製 477068 A7 B7__ 五、發明說明（17 ) 接讀出資料線（2 6 5 )，讀出電晶體之控制電極（5 ) 於節點C C ( 2 7 2 ) ·接字元線（2 6 4 )。構成記憶格 陣列時，雖除元件1個之面積外尙須準備數條配線，對面 積會有大影響。由此一觀點而論，讀出電晶體與寫入電晶 體之控制電極（5 )共用化之本實施例之元件構造有效。 又，此處將讀出電晶體之通道電流方向與寫入/讀出字元 線（4 0 )之方向設爲平行，但亦可不平行。使用本實施 例之方向，使讀出資料線方向並列之多數記憶元件之讀出 電晶體之擴散層共用，則可減少讀出電晶體之汲極（8 ) 與讀出資料線（4 1 )連接用之接觸孔數。圖4 ( a )係 單位構造左右反轉配置之記憶格陣列。採用讀出資料線（ 1 〇 8 )與寫入資料線（1 0 7 )對向配合之構造。藉此 種配置，對向之讀出資料線（1 0 8 )間之源極區域可共 用，面積可減少。圖3 4 ( b )係等效電路圖，長圓（ 2 7 3 )包圍部分爲單位格構造。又，本實施例中，因共 用不同行之源極區域之擴散層，將其用作爲讀出電晶體之 源極線故源極線未圖示，但有必要以適當條數之字元線舄 單位，取其接觸孔以金屬配線連接。當然，依每一格取晴 出電晶體之源極區域之接觸孔連接金屬之源極線亦可。就 面積而言變大，但電阻變小，讀出電晶體之電流較大，據 高速讀出之特徵。圖4 (b)係左右反轉，和圖4 (a) 不同，相同之構造被重複。因此讀出資料線（1 0 9 )與 寫入資料線（i i 〇 )依序被重複，圖3 5 ( a )係等效 電路圖。無法如圖4 (a)般共用源極區域，面積稍變大 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -----------------裳-----I--訂-----II--線 (請先閱讀背面之注音？事項再填寫本頁) -20- 經濟部智慧財產局員工消費合作社印製 477068 A7 __ B7 五、發明說明（18 ) ，但具文定讀出動作之特徵。圖4 (a)之構造中，因讀 出資料線鄰接故會受鄰接線之電位變動影響，圖4 ( b ) 之構造間互具距離。又，令寫入資料線之電位固定使讀出 動作穩定亦可。圖5之陣列構造中，鄰接之讀出資料線（ 114) (115)之格（111) (112)共用寫入 資料線（1 1 3 )。又，屬同一字元線之格隔開1個配置 。此一構造之記憶密度有稍許降低，但讀出資料線可採用 折返資料線構造，，具較大雜訊容許度之特徵，圖3 5 ( b )係等效電路圖。 圖6係包含上述記憶格陣列之半導體記憶裝置之構成 圖。本實施例係非揮發性半導體記憶裝置，不進行再生動 作，亦即，將寫入電晶體之臨界値電壓設定成極高，即使 電源切斷亦可保持記憶的非揮發性記憶體。當然，臨界値 電壓設定爲不是很高，使用備用電源將字元線電位固定於 保持電壓之形態來保持資料亦可。此情況下，保持可更穩 定，寫入電壓亦可降低。或者，記憶保持時間設定爲數週 〜數個月，僅電源投入時或電源切斷時進行再生亦可。此 種設計具減低消費電力效果，特別適用電池驅動之攜帶型 機器。資料之輸出入介由移位暫存器（7 7 )亦序列式進 行。本發明中若設計成揮發性，則較非揮發性之設計更容 易增大寫入電晶體之ON電流。因此具高速寫入動作之特 徵。不論記憶是揮發式或非揮發式，存取可爲隨機或序列 式之任一。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） ---------------^----------------- (請先閱讀背面之注意事項再填寫本頁) -21 - 經濟部智慧財產局員工消費合作社印製 477068 A7 ---- B7 五、發明說明（19 ) 實施例5 圖7係本發明地2實施例，具由源極（電荷儲存區域 )(116)、汲極（1 1 7 )、控制電極（1 1 9 )、 通道（118)構成之寫入電晶體，及由源極（120) '汲極（1 2 2 )、通道（1 2 1 )構成之讀出電晶體。 寫入電晶體之通道（1 1 8 )係由包含B (硼）之平均厚 3 n m之多晶矽膜構成。寫入電晶體與讀出電晶體之控制 電極（1 1 9 )係共用，故和實施例1同樣，動作施加之 電壓關係亦同樣。實施例4中，須開設達電荷儲存區域（ 1 )之孔，因此電荷儲存區域（1 )之尺寸須大於此孔。 因此，讀出電晶體之源極（7 )、汲極（8 .)相對電荷儲 存區域（1 )以自動整合方式製造時，短通到長之讀出電 晶體之形成困難。本實施例中，源極（電荷儲存區域）（ 1 1 6 )可縮小，面積.變小，可形成Ο N電流量較大之讀 出電晶體。但是，寫入電晶體之通道（1 1 8 )形成時或 控制電極（1 1 9)形成時段差存在，加工上有困難存在 實施例6 圖1 0係本發明地6實施例，記憶格構成基本上和實 施例4之圖5之陣列構造相同，記憶元件之寫入電晶體之 通道使用平均厚4 · 5 nm之多晶矽膜。電晶體ON時之 電阻小，因此高速寫入可能，但是記憶保持時間變短而成 揮發性記憶體。又，本實施例中，資料之輸出入可使用列 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------；--------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -22- 477068 經濟部智慧財產局員工消費合作社印製 A7 B7 _ 五、發明說明（2〇 ) 解碼器（83)隨機進行。 使用圖1 1說明揮發性隨機存取記億體之再生動作。 再生時或讀出時經感測放大器放大之電壓現於資料線（ 79)，此與寫入時供至寫入資料線（80)之電壓之反 轉資訊對應，開關開時與介由反相器（7 8 )供給之資訊 相同之資訊出現於寫入資料線（8 0 )。之後，關閉開關 (8 2 )將寫入脈衝供至字元線（8 1 )即可再寫入。 實施例7 圖8、圖9係本發明第7實施例。圖8 ( a )係包含 寫入電晶體之源極（21)、汲極（23)、通道（22 )、控制電極（2 4 )之面之斷面圖。關於讀出電晶體係 包含控制電極（28)、通道（26)。圖8 (b)係與 其正交之面之斷面圖，包含讀出電晶體之源極（25)、 汲極（· 2 7 )。讀出電晶體之源極（2 1 )具本實施例之 記憶元件之電荷儲存區域機能。絕緣體之元件分離區域（ 2 9 )亦被圖示。本實施例中，和實施例4、5不同之點 爲，寫入電晶體與讀出電晶體不存在共用部分，亦不使用 立體構造。因此元件面積變大，但動作時電壓設定之自由 度大，製程亦簡單爲其優點。特別是關於製程僅需於一般 Μ〇S製程加上稍許製程即可，適合邏輯部與記億部形成 於同一晶圓上者。 以下說明本實施例之記憶元件之動作。寫入動作係依 寫入資訊將寫入電晶體之汲極（2 3 )電位設定成Η位準 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公爱） ----------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) •23- 477068 A7 ____B7_ 五、發明說明（21 ) 或L位準，變化控制電極（2 4 )之電位使寫入電晶體成 倒通狀態而進行。儲存電子之保持係降低控制電極（2 4 )之電位，使寫入電晶體成非導通狀態而進行。電荷儲存 區域（21)內之電子數不同時，讀出電晶體之臨界値電 壓亦不同。因此藉特定電壓條件下流入讀出電晶體之電流 値大小之分辨可讀出記憶之資訊。又，讀出動作時，控制 電極（2 4 )之電位保持低狀態即可，源極（2 1 )、汲 極（2 3 )間未施加大電壓，故相對讀出動作，保持記憶 可穩定爲其特徵。 圖9係上述記憶元件以行列狀並列構成記憶格陣列之· 配線之上面圖。圖9相當於單位格。寫入電晶體之汲極（ 2 3 )接寫入資料線（1 2 6 ),讀出電晶體之源極（ 2 5 )接源極線（1 2 7 ),汲極（2 7 )接讀出資料線 (1 2 3 )。又，讀出電晶體之控制電極（2 8 )接讀出 字元線線（1 2 5 )，寫入電晶體之控制電極（2 4 )接 寫入字元線線（1 2 6 )。本實施例中，讀出電晶體之源 極（25)、汲極（27)、控制電極（28)、寫入電 晶體之之汲極（2 3 )、控制電極（2 4 )均爲不同線， 但配線共用化可削減面積。例如控制電極與字元線共用化 ，則電連接關係和實施例4相同。 製程中，和讀出電晶體之電荷儲存（2 1 )之形成同 時，形成寫入電晶體之汲極（2 3 ),之後形成通道（ 2 2 )。通道形成係例如沈積膜厚各4 n m及1 〇 n m之 S 1〇2膜後，以阻劑爲掩罩對S i Ο 2膜進行溼蝕刻。除 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) ' -----I I---— II--- I I (請先閱讀背面之注意事項再填寫本頁) · i線· 經濟部智慧財產局員工消費合作社印製 -24- 經濟部智慧財產局員工消費合作社印製 477068 A7 B7 五、發明說明（22 ) 去阻劑後於〇2環境中氧化。該氧化係和高溫氧化不同，氧 化製程慢，因此適合小於1 0 n m ,例如約7 n m厚之氧 化之控制性。藉該氧化，藉溼蝕刻使S i Ο 2膜不存在部分 之S i薄膜全被氧化，但未被溼蝕刻部分以S i 0 2膜爲掩 罩未被氧化而殘留。藉此種通道形成方法之採用，相較於 以乾蝕刻除去S i薄膜形成之情況，對讀出電晶體之損傷 小，且寫入電晶體之源極（2 1 )、汲極（2 3 )之削減 量亦可抑制於較少。之後沈積寫入電晶體之閘極絕緣膜後 ，形成讀出電晶體之控制電極（2 8 )、寫入電晶體之控 制電極（2 4 )。 實施例8 圖1 2係本發明第8實施例，和實施例7不同點爲寫 入電晶體之通道配線。 圖1 2 ( a )係寫入電晶體之通道部分之控制電極形 成前之上面圖。源極（4 8 )、汲極（4 9 )係和實施例 3同樣，但通道（47)並非連續膜，而以平均直徑4 n m之微小矽結晶粒以二次元並列。寫入動作中對控制電 極施加電壓，降低通道（4 7 )之電位。結晶粒間因隧道 效應，載籽可移動。保持時，結晶粒成空乏化之外，結晶 粒間之電位障壁可抑制載子之漏電流爲其特徵。本實施例 之通道構造特徵爲，.結晶粒徑、結晶粒間距離等可由上面 觀察，品質可管理，因此，相較於膜厚管理，品質管理更 容易。又，本實施例之通道構造亦可使用於其他實施例之 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------------I I I I ^ ---I--I — til —--I-- 請先閱讀背面之注音？事項再填寫本頁} -25 - 經濟部智慧財產局員工消費合作社印制衣 477068 A7 B7 五、發明說明（23 ) 寫入電晶體之通道。又，本實施例中寫入電晶體之通道構 造使用賓施例4之多晶’砂膜亦可。 圖1 2 ( b )係上述記憶元件以行列狀構成記憶格陣 列之配線之上面圖。實施例4之元件構造之寫入電晶體之 汲極（2 3 )與讀出電晶體之源極（2 7 )係獨立，本實 施例中係以金屬配線電連接。亦即，寫入電晶體之汲極（ 4 9 )與讀出電晶體之汲極（5 4 )同時接寫入/讀出資 料線（5 5 )。又，讀出電晶體之控制電極（5 2 )接讀 出字元線線（5 3 ),寫入電晶體之控制電極（5 0 )接 寫入字元線線（5 1 )。如此般使用2條字元線之構成， 於讀出動作時寫入電晶體之漏電流不會增加爲其特徵。圖 3 6係此種連接關係之單位格之等效電路。寫入電晶體之 源極（4 8 )於節點A 1 ( 2 7 4 )接讀出電晶體支店一 (4 8 )，寫入電晶體之汲極（4 9 )於節點A 2 ( 2 7 5 )接資料線（5 5 ),寫入電晶體之控制電極（ 5 0 )於節點A 3 ( 2 7 6 )接寫入字元線線（5 1 )。 又，讀出電晶體之源極（5 4 A )於節點A 4接源極線， 讀出電晶體之汲極（5 4 )於節點A 5 ( 2 7 8 )接資料 線（5 5 ),讀出電晶體之控制電極（5 3 )於節點A 6 (2 7 9 )接讀出字元線線（5 3 )。寫入動作係依寫入 資訊將寫入/讀出資料線（5 5 )設定成Η或L ,將寫入 字元線線（5 1 )設爲Η。此時讀出字元線線（5 3 )設 爲L，讀出電晶體設爲OFF。讀出動作時，將寫入/讀 出資料線（5 5 )預充電成大於〇 V之電位，讀出字元線 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ------^--I-----裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -26- 經濟部智慧財產局員工消費合作社印製 477068 A7 -- B7 五、發明說明（24 ) 線（5 3 )設爲Η。此時寫入字元線線（5 1 )設爲L , 寫入電晶體設爲〇F F。於讀出動作時，寫入時寫入/讀 出資料線（5 5 )設爲Η者較設爲L者其寫入/讀出資料 線（5 5 )之電位急速下降，引以感測放大器放大時，放 大成與寫入時設定之反轉資訊對應之電位。記億格並列之 密度與必要之配線數有關。利用寫入/讀出共用資料線（ 5 5 )可減少配線數，因此記錄密度可提升爲其特徵。又 ，圖12 (b)中可共用鄰接格與讀出電晶體之源極區域 (5 4 A )以削減面積，此種配置之格陣列之電路圖示於 圖3 6 ( b )，單位格係以圓（2 8 0 )包圍部分，源極 線（2 8 1 )共用。 圖1 3係包含以圖1 2之記憶格爲基本要素之記億格 陣列之半導體記憶裝置之構成，將圖1 2 ( b )旋轉9 0 度之形態之配置。關於再生動作，本實施例中資料線共用 點和實施例4本質上不同。亦即，本實施例中，藉讀出動 作作爲與寫入時相反之資訊被放大。再寫入時直接使用該 資料線，因此記憶於格之資訊於再生時成反轉。因此具計 數器以計數寫入字元線被選擇之次數，讀出時具將其奇偶 與讀出資料之邏輯輸出於外部之機能。又，將源極線（ 2 8 1 )設爲Η使用，則寫入時未反轉之資訊可讀出。再 生週期爲1小時。再生中之存取被禁止，因此該部分之存 取變慢。D R A Μ中係以數m s〜數十m s之時間間隔進 行再生，本實施例中再生週期極長爲1小時。再生頻度小 ，故消費電力低，另外因再生引起之存取延遲幾乎不存在 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------裝--------訂----------線 (請先閱讀背面之注音？事項再填寫本頁) -27- 477068 A7 -- 一____^ B7 五、發明說明（25 ) ，故可高速。 實施例9 圖2 2係本發明第9實施例。本實施例中以1元件進 行2位元記憶。記憶格和圖1 2 ( b )同樣，通道則使用 厚3 n m之多晶矽膜。亦即，寫入電晶體之汲極（1 4 9 )與讀出電晶體之汲極（1 5 4 )均接寫入/讀出資料線 (15 5)。又，.讀出電晶體之控制電極（1 5 2 )接讀 出子兀線（1 5 3)，寫入電晶體之控制電極（1 5〇） 接寫入字元線（1 5 1 )。 以下說明動作。寫入之2位元資訊設爲〇、1、2、 3。資訊寫入係依寫入資訊對寫入/讀出資料線（1 5 5 )供給電位將脈衝施加於寫入字元線（1 5 1 )而進行。 和1位元記憶不同，供至寫入/讀出資料線（1 5 5 )之 電位有4種。依該電位儲存之電荷不同。於快閃記憶體之 多値記憶中係進行記憶資訊之檢測、調整，即所謂確認動 作。此乃因元件間之特性誤差，即使施加同一脈衝注入之 電荷量亦有所不同之故。本發明中供至寫入/讀出資料線 (1 5 5 )之電位係直接反應決定電荷量，故元件間電荷 量之誤差小。因此不須確認動作，或者即使進行確認亦於 短時間可結束爲其特徵。讀出係分2次進行。寫入/讀出 資料線（1 5 5 )預充電後將特定之讀出電位供至讀出字 元線（1 5 3 ),藉感測判斷資訊爲0、1、2或3。寫 入/讀出資料線（1 5 5 )再度充電後依該判斷結果將高 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) I --------訂---------
痤齊郎i曰慧时4¾員X消費合泎社印製 28 - 經濟部智慧財產局員工消費合作社印製 477068 A7 _ B7 五、發明說明（26 ) 或低於先前讀出電位之特定電位供至讀出字元線（1 5 3 )，進行感測。依此判斷0、1·、2或3。如D R A Μ般 以儲存電荷對資料線進行充放電之記憶元件其餘裕度小， 而且因屬破壞讀出故上述之單純2次讀出爲不可能，必須 採取其他對策。因此本發明可提供極適用於多値記憶之記 憶元件。此不限於本實施例之寫入電晶體之汲極區域與讀 出電晶體之汲極區域共用之構造。又，本實施例以2位元 記憶做說明，但亦可記憶更多之資訊。 實施例1 0 圖1 4係本發明第1 0實施例之記憶元件之斷面構造 圖。斷面構造可看成和實施例1同樣，但動作卻不同，因 此該元件並列成行列狀構成記憶格陣列時之相互接續關係 亦不同。 本實施例中，寫入電晶體之源極（電荷儲存區域）（ 14)、汲極（15)、控制電極（18)、通道（16 )對應於實施例1。寫入電晶體之源極（電荷儲存區域） (1 4 )、汲極（1 5 )、控制電極（1 8 )由多晶砍構 成之點，及通道（16)由平均厚3nm之非摻雜多晶砂 構成之點和實施例4、5相同。關於讀出電晶體，'源極（ 19)、汲極（2 0 )係相同，控制電極（1 5 )與寫入 電晶體之汲極（1 5 )共用之點和實施例1不同°又，本 實施例中讀出電晶體形成後沈積S i 3 N 4膜（1 7 )，此 乃因後續之寫入及電晶體之通道形成時之非晶質砂沈積工 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） --------- · I I I I I I I 訂· ！11111 *^ (請先閱讀背面之注意事項再填寫本頁) -29- 經濟部智慧財產局員工消費合作社印製 477068 A7 B7 五、發明說明（27 ) 程中，於S i 3 N 4膜上之脈厚控制性較佳之故。 本實施例之記憶元件之動作，寫入動作和實施例4同 樣。讀出動作係將寫入電晶體之控制電極（1 8 )之電位 設爲低，令寫入電晶體保持於非導通狀態，使讀出電晶體 之控制電極（1 5)之電位上升。此時依源極（電荷儲存 區域）（1 4 )儲存之電子數大小，臨界値電壓有不同。 實施例1時，寫入時之控制電極（5 )之電位設定爲較讀 出時之控制電極（5 )之電位，故寫入時讀出電晶體成強 〇N狀態，有可能流入電流。或者，於讀出條件下寫入電 晶體僅稍成〇 N狀態，致保持電荷有可能消失。本實施例 中因寫入電晶體之控制電極（1 8 )與讀出電晶體之控制 電極（1 5 )不同，寫入動作時讀出電晶體可保持於高電 阻，讀出動作時寫入電晶體可保持於高電阻爲其特徵。 圖1 5係上述記憶元件以行列狀並列構成記憶格陣列 之配線之上面圖。寫入電晶體之控制電極（1 8 )接寫入 字元線（4 3 ),讀出電晶體之汲極（2 0 )接讀出資料 線（4 4 )，寫入電晶體之汲極（1 5 )接寫入資料線兼 讀出字元線（4 5 )。本實施例中與讀出資料線（4 4 ) 平行者爲寫入字元線（4 3 ),此點與實施例1不同。圖 1 6係包含以本實施例之記憶格爲基本要素之記憶格陣列 的半導體記憶裝置之構成，係進行序列存取之構成。本實 施例中，寫入字元線（43)與讀出字元線（45)呈正 交，具輸入暫存器及輸出暫存2器。適用於大規模行列狀 資料存取。亦可使用解碼器進行輸出入之隨機存取。 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐) " -30 - ---------裝--------訂--------- (請先閱讀背面之注意事項再填寫本頁) 經濟耶智慧財產局員工消費合作社印製 477068 A7 --B7 五、發明說明（28 ) 實施例1 1 圖1 7係本發明第1 1實施例。 圖1 7 ( a )係本實施例之記憶元件之斷面圖。本實 施例中，寫入電晶體之源極（3 2 )、汲極（3 3 )、通 道（3 1 )、控制電極（3 3 )之構造係同實施例4 ,但 讀出電晶體之構造不同。讀出電晶體之控制電極（3 2 ) 兼做電荷儲存區域，不另具讀出電晶體之控制電極爲其特 徵。依儲存電荷量大小讀出源極（3 4 )、汲極（3 6 ) 間電導變化，依該記憶內容讀出電晶體經常成〇 N狀態， 不適用於行列狀並列之控制。因此，另具1個讀出時之選 擇用電晶體，由源極（3 6 )、汲極（3 8 )、控制電極 (3 9 )構成，讀出時設成導通狀態。圖1 7 ( b )係本 實施例之記憶元件上面圖，顯示行列狀並列之配線但相對 源極區域（3 4 )之配線被省略僅圖示接觸孔（3 4 A ) 。主動區域（3 7 A )以粗線表示。寫入電晶體之汲極區 域（3 0 )及控制電極（3 3 )分別接寫入資料線（ 3 0 A )、寫入字元線（3 3 A )·。讀出電晶體之汲極區 域（3 8 )及控制電極（3 9 )分別接讀出資料線（ 3 8 A )及讀出字元線（3 9 A )。本實施例中多1個電 晶體，面積變大，但製程較實施例4更簡單。又，和讀出 電晶體之控制電極介.由電荷儲存部以容量耦合進行通道區 域之電位控制之實施例1〜7比較，因係以控制電極直接 進行通道區域之電位控制，更容易低電壓化爲其特徵。 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------^--------^-------I 1^ (請先閱讀背面之注意事項再填寫本頁) -31 - 痤齊郎fe»曰慧时轰局員X消費合泎fi印製 477068 A7 __ B7 五、發明說明（29 ) 實施例1 2 * 圖1 8係本發明第1 2實施例。圖1 8 ( a )係具源 極（電荷儲存區域）（56)、汲極（58)、控制電極 (59)、通道（57)構成之寫入電晶體，及由源極（ 60)、汲極（62)、控制電極（58)、通道（61 )構成之讀出電晶體。寫入電晶體之通道（5 7 )由包含 B之平均厚3 n m之多晶矽構成。寫入電晶體之汲極（ 5 8 )與讀出電晶體之控制電極（5 8 )共用支點和實施 例7同樣，動作之施加電壓亦同樣。實施例7中須開設達 電荷儲存區域（1 4 )之孔，因此電荷儲存區域（1 4 ) 之大小須大於該孔，讀出電晶體之源極（1 9 )、汲極（ 2 0)相對電荷儲存區域（1 4)以自動整合方式製造時 ,短通道長之讀出電晶體之形成困難。但本實施例中電荷 儲存區域（1 4 )可形成較小，面積變小，故〇 N電流量 大之讀出電晶體之形成可能。 圖1 9係類似構造之通道（6 4 )設於寫入電晶體之 汲極（6 5 )兩側的記憶元件。和實施例5類似之構造， 但各部之機能不同，控制方法亦互異。以和圖1 8之構造 相同之尺寸可形成2倍之通道（6 4 )寬，寫入電晶體之 ON電流可增大，寫入消去快速爲其特徵。 實施例1 3 圖2 8係本發明第1 3實施例。圖2 8 ( a )係記億 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） -------------I -裝---------訂-------—線 (請先閱讀背面之注意事項再填寫本頁) -32- 經濟部智慧財產局員工消費合作社印製 477068 A7 B7 五、發明說明（30 ) 元件之斷面圖，圖2 8 ( b )係圖2 8 ( a )之記憶元件 並列之2個格之上面圖（佈局圖）。使用S〇I基板。包 含源極（218)、汲極（219)、通道（220)、 控制電極（2 2 1 )之寫入電晶體具和實施例1之電晶體 同樣構造。又，包含源極（2 2 2 )、汲極（2 2 3 )、 通道（224)、電荷儲存區域（225)、控制電極（ 226)之讀出電晶體中，源極（223)、汲極（22 2)、通道（224)、電荷儲存區域（225)之構造 係和實施例1之電晶體同樣。本實施例中寫入電晶體之控 制電極（2 2 1 )與讀出電晶體之控制電極（2 2 6 )係 電連接，和獨立配線比較，配線面積變小。經由寫入電晶 體進行電荷儲存區域（255)之電荷之出入，藉讀出電 晶體之臨界値電壓變化讀出資訊之點和實施例4同樣。本 實施例，和使用立體構造之實施例4比較，面積變大，但 因使用單晶基板讀出電晶體之電流較大，讀出可高速。另 外，讀出電晶體或寫入電晶體之特性誤差小，動作更穩定 ，可事先預估餘裕度進行電壓設定，故更適合低電壓化。 讀出電晶體與寫入電晶體之臨界値電壓不同亦可。例如寫 入電晶體之臨界値電壓可設爲較高以減少漏電流。又，可 利用該SOI基板表面形成邏輯電路。又，如圖30所示 ，讀出電晶體不使用膜較薄之通道，以較寫入電晶體更厚 之膜厚形成通道部（2 3 7 )亦可。可抑制寫入電晶體之 漏電流，且可增大讀出電晶體之通道電流。圖2 9係本實 施例之等效電路。圖2 9 ( a )係圖2 8 ( a )之單位格 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ^ 裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -33- 經濟部智慧財產局員工消費合作社印製 477068 Α7 _ Β7 五、發明說明（31 ) 構造之等效電路。寫入電晶體之源極（2 1 8 )於節點D (231)接讀出電晶體之電荷儲存區域（225)，寫 入電晶體之汲極（2 1 9 )於節點A ( 2 3 2 )接寫入資 料線（2 3 0 ),寫入電晶體之控制電極（2 2 1 )於節 點B ( 2 3 3 )接字元線（2 2 7 )。又，讀出電晶體之 源極（2 2 3 )於節點F ( 2 3 5 )接源極線，讀出電晶 體之汲極（2 2 3 )於於節點E ( 2 3 4 )接讀出資料線 (2 2 8 )，讀出電晶體之控制電極（2 2 6 )於節點C (226)接字元線（227)。圖29 (b)係圖28 (b )之格2個並列之構造之等效電路圖。 實施例1 4 圖3 1係本發明第1 4實施例之斷面構造圖。和實施 例1 1類似之構造。寫入電晶體之源極（2 3 9 )、汲極 (2 3 8 )、通道（2 4 0 )由多晶矽構成，但控制電極 不設於上部之點和實施例1不同。又，寫入電晶體之源極 (239)、源極（241)、汲極（242)、通道（ 2 4 3 )構成之讀出電晶體，及源極（2 4 2 )、汲極（ 2 4 4)、通道（245)、控制電極（246)構成之 選擇用電晶體被連接之點和實施例1 1同樣。本實施例中 取代閘極改用擴散曾（2 5 0 )。較圖1 7之構造更能減 少製程數，且可實現低成本記億體。特別是相對於一般 Μ〇S構造僅附加通道（2 4 0 )部分之製造即具記憶體 機能，適用於邏輯部混合構成。 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------麥--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -34- 477068 經齊邨智慧时產¾員工消費合作社印製 A7 B7_ 五、發明說明（32 ) 實施例1 5 · 圖3 2係本發明第1 5實施例之斷面構造圖。寫入電 晶體之源極（248)、汲極（247)、通道（249 )由多晶矽構成，擴散層（2 5 0 )作爲控制電極機能之 點和實施例1 4相同。讀出電晶體由源極（2 5 0 )、汲 極（251)、通道（252)、電荷儲存區域（248 )、控制電極（248)構成。實施例7之圖8中，寫入 電晶體之控制電極（2 4 )與讀出電晶體之控制電極（ 2 8 )係以同一製程製造，爲防止兩者之短路須隔開距離 。但本實施例之構造，不必設置該餘裕度，故可以更小面 積構成記憶格。 實施例1 6 圖.3 3係本發明第1 6實施例之斷面構造圖。使用 S〇i基板，圖3 3 (a)係包含寫入電晶體之源極（ 2 5 4 )、汲極（255)、通道（256)、控制電極 1 (257)、控制電極2 (262)之面之斷面。讀出 電晶體包含控制電極（261)、通道（260)。圖8 (b)係與其正交之面之斷面圖，包含讀出電晶體之源極 (2 5 8 )、汲極（2 5 9 )。寫入電晶體之源極（ 2 5 4 )、汲極（255)、通道（256)、控制電極 1 ( 2 5 7 )、讀出電晶體之控制電極（2 6 1 )係由多 晶矽構成。寫入電晶體之控制電極2 ( 2 6 2 )、讀出電 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -35- 經濟部智慧財產局員工消費合作社印製 477068 A7 i、發明說明（33 ) 晶體之源極（258)、汲極（259)、通道（260 )係使用基板之單晶矽形成。本實施例中寫入電晶體之通 道（256)具控制電極1 (257)及控制電極2 ( 2 6 2 )之雙閘極爲其特徵。因此控制電極與通道（ 2 5 6 )之容量增加，寫入電晶體之漏電流可抑制於較小 等較有利。又，寫入電晶體之〇N電流可設爲較大，寫入 動作可高速進行。 實施例1 7 圖2 7係本發明第1 7實施例。記憶元件之單位構造 和實施例4之圖1相同。和實施例4不同點爲將實施例4 獨立設置之寫入資料線與讀出資料線連接。圖3 7係將單 位構造之3行3列之行列狀並列之格陣列z —部分。虛線 包圍部分（2 8 2 ) ( 2 8 3 )爲單位構造。爲方便說明 圖示出小規模之並列，實際上以更多並列構成格陣列之構 成要素（稱爲記憶驅塊）讀出電晶體之汲極（2 3 5 )採 用與屬同一列之記憶元件共用之構造，使用擴散層作爲配 線之點等係和實施例4所示圖4、圖5不同。此方式之格 面積小。源極（2 8 4 )亦經由屬同一列之記憶元件及擴 散層連接。寫入電晶體與讀出電晶體中共用之控制電極（ 2 9 0 )係與屬同一行之記憶元件連接。寫入電晶體之汲 極（2 8 6 )亦與屬同一列之記億元件連接，又，於記憶 區塊端經由讀出電晶體之汲極（2 8 5 )及接觸孔（ 2 8 7 )連接。大規模化時因擴散層配線、多晶矽配線之 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------------—訂--------- (請先閱讀背面之注意事項再填寫本頁) -36 - 經齊邨智慧时4局員X.消費合作：ώ印製 477068 A7 _ B7 五、發明說明（34 ) 電阻過高，須以金屬配線做底層，但本實施例中只需使用 讀出資料線兼寫入資料線之金屬配線即可。因此就配線面 而言面積小。於記憶區塊另一端設置相對讀出電晶體之源 極（284)之接觸孔（288)，與金屬之源極線（ 2 8 9 )連接。將相對於同一元件之源極、汲極區域之接 觸孔（2 8 7 ) ( 2 8 8 )設於記憶區塊之不同端，如此 則可保留接觸孔用面積之餘裕度，且不須擴大鄰接列之間 隔，其等效電路示於圖3 8。又，以鄰接列共用讀出電晶 體之源極區域以減少面積亦可。此情況下，鄰接列成左右 反轉構造。除此之外，讀出電晶體之汲極區域以鄰接列共 用亦可。此情況下成最小構成，屬同一行之鄰接元件之寫 入或讀出無法同時進行，須每隔1列分2次進行操作。本 實施例之構成，於寫入電晶體與讀出電晶體係共用資料線 、控制電極，面積可縮至極小。但是將之分離時可穩定動 作之電壓、臨界値電壓之餘裕度變小。又，此處以面積肖ij 減爲最優先對多數記億元件採用1個藉處孔（2 8 7 )之 構成，但亦可依每一記憶元件或依少數記憶元件設置接觸 孔。此情況下資料線或字元線間之·配線間距須更大，但因 高電阻之配線部分減少，可提供適合高速動作之記憶裝置 〇 (發明之效果） 依本發明，可提供具低漏電流或雜質注入以外之臨界 値電壓控制方法的半導體元件，且可提供使用該元件進行 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------^--------t---------^ (請先閱讀背面之注意事項再填寫本頁) -37- 477068 痤齊ΪΡΙΡ曰慧讨4¾員X.消費合阼；ώ印製 A7 B7 五、發明說明（35 ) 尺寸微縮，可確保再生週期極長之高速寫入可能的半導體 記憶元件。又，可提供_使用其之半導體裝置。 (圖面之簡單說明） 圖1 :本發明實施例4之半導體記憶元件之斷面構造 圖。 圖2 :本發明之實施例4之半導體記憶元件製造用之 掩罩圖型。 圖3 :使用本發明之實施例4之半導體記憶元件構成 記憶格陣列時之配線圖型。 圖4 :本發明實施例4之半導體記憶元件之陣列構造 圖。 圖5 :本發明實施例4之半導體記憶元件之另一陣列 構造圖。 圖6:本發明實施例4之半導體記憶裝置之構成圖。 圖7 :本發明實施例5之半導體記億元件之斷面構造 圖。 圖8 :本發明實施例7之半導體記憶元件之構造圖。 (a)與寫入電晶體之通道平行之面之斷面圖，（b)與 讀出電晶體之通道平行之面之斷面圖。 圖9 :本發明實施例7之半導體記憶元件之上面圖。 圖10:本發明實施例6之半導體記憶裝置之構成圖 〇 圖1 1 :本發明實施例6之半導體記憶裝置之再生動 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------I------------訂--------- (請先閱讀背面之注意事項再填寫本頁) -38- 477068 A7 五、發明說明（36 ) 作說明圖。 ® 1 2 :本發明實施例8之半導體記憶元件之構造圖 ° (a)寫入電晶體之通道部分，（b)上面圖。 ffl 1 3 :本發明實施例8之半導體記憶裝置之構成圖 〇 ® 1 4 :本發明實施例1 〇之半導體記憶元件之斷面 構造圖。 11 1 5 :本發明實施例i 〇之半導體記憶元件之配線 之上面圖。 Η 1 6 :本發明實施例1 〇之半導體記憶裝置之構成 圖。 Η 1 7 :本發明實施例1 1之半導體記億元件之構造 圖。 圖1 8 :本發明實施例1 2之半導體記億元件之斷面 構造圖。 圖1 9 :本發明實施例1 2之半導體記憶元件之另一 元件構造之斷面構造圖。 圖2 0 :本發明先前檢討使用之電晶體構造說明圖， (a)係斷面構造圖，（b)係上面圖。 圖2 1 :本發明先前檢討使用之電晶體之電氣特性說 明圖，（a )係汲極電流對閘極電壓之變化，（b )係漏 電流之時間變化圖。 圖2 2 :本發明實施例9之半導體記憶元件之上面圖 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----— — — — — ·! I I I I I 訂·111!11 (請先閱讀背面之注意事項再填寫本頁) -39 -
1 7 ! VJUO 1 7 ! VJUO 經濟部智慧財產局員工消費合作社印5农 A7 ^*--—----B7___ 五、發明說明（37 ) ®2 3 :本發明實施例1之半導體元件之斷面構造圖 〇 *®2 4 :本發明實施例1之半導體元件製造用之掩罩 圖型。 ®2 5 :本發明實施例1之半導體元件使用之半導體 之電路圖，（a)係反相器電路m, (b)係 N A N D電路。 ® 2 6 ^ a ) ••本發明實施例2之半導體元件之構造 ®’ 係使用（a)之半導體元件的半導體裝置之電 路圖。 ® 2 7 :本發明實施例3之半導體記憶裝置之單位記 憶構造，（a )係斷面圖，（b )係電路圖。 •圖2 8 ( a ):本發明實施例1 3之半導體記憶元件 之斷面圖，（b):將.該元件2個並列之構造之上面圖。 ® 2 9 :本發明實施例1 3之半導體記憶元件之等效 電路圖，（a):對應圖28 (a)之一元件之電路圖， (b)對應圖28(b)之電路圖。 圖3 0 :本發明實施例1 3之半導體記憶元件之另一 元件構造之斷面構造圖。 圖3 1 :本發明實施例1 4之半導體記憶元件之斷面 構造圖。 圖3 2 ··本發明實施例1 5之半導體記憶元件之斷面 構造圖。 圖3 3 :本發明實施例1 6之半導體記憶元件之斷面 本纸張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ---------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -40- 經濟部智慧財產局員工消費合作社印製 477068 A7 五、發明說明（38 ) 丰冓造匾I， （a):與寫入電晶體之通道平行之面之斷面圖 ’ （b)與讀出電晶體之通道平行之面之斷面圖。 圖1 3 4 :本發明實施例之等效電路圖，（a ) ••單 位構造之等效電路圖，（b ):對應圖4 ( a )之陣列構 造之電路圖。 匾1 3 5 :本發明實施例1之等效電路圖，（a ):對 應圖4 ( b )之陣列構造之電路圖，（b ):對應圖5之 陣列構造之電路圖。 圖36:本發明實施例8之等效電路圖，（a):單 位構造之等效電路圖，（b ):使用圖1 2 ( b )之單位 記憶構造於鄰接格間共用源極區域之構造之電路圖。 圖3 7 :本發明實施例1 7之半導體記憶裝置之記憶 區塊之上面圖。 圖3 8 :本發明實施例1 7之半導體記憶裝置之記憶 區塊之等效電路圖。 圖3 9 :本發明先前檢討使用之電晶體之漏電流與通 道膜厚之關係圖。 (符號說明） 1 電荷儲存區域 2 汲極 3 通道 4 閘極絕緣膜 5 控制電極 ^紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） ----------------裝--------訂---------線 (請先閱讀背面之注意事項再填寫本頁) -41 - 477068 經濟部智慧財產局員工消費合作社印製 A7 _B7_ 五、發明說明（39 ) 6 半導體 7 源極區域 8 汲極區域 9 閘極絕緣膜 1 0、1 1、1 2、1 3 掩罩 2 1、2 5 源極 2 2、2 6 通道 2 3、2 7 汲極 2 4、2 8 控制電極 29 元件分離區域 4 0 寫入/讀出字元線 4 1、7 9 讀出資料線 4 2、8 0 入資料線 46 掩罩圖型 5 1 寫入字元線 5 2 控制電極 53 讀出字元線 5 4 汲極 5 5 寫入/讀出資料線 7 8 反相器 8 1 字元線 8 2 開關 8 3 列解碼器 10 3 源極 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） (請先閱讀背面之注意事項再填寫本頁) 裝 訂· · --線· -42- 477068 A7 B7 五、發明說明（4〇 ) 10 4 通道 10 5 10 6 10 7 10 8 .111 116 117 118 2 1 2 2 2 3 2 6 汲極 控制電極 1 1 0、1 1 3 1 0 9、1 1 4 112 格 源極（電荷儲存區域） 汲極 通道 控制電極 源極 通道 汲極 讀出資料線 寫入資料線 寫入資料線 115 讀出資料線 (請先閱讀背面之注意事項再填寫本頁) 裝 線- 經齊郎智慧时4局員X.消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（210 X 297公釐） 43·

Claims (1)

  1. 477068 Α8 Β8 C8 D8 和年日修正補充 六、申請專利範圍 附件1 、 (請先聞讀背面之注意事項再填寫本頁) 第89 1 0 1 852號專利申請案 中文申請專利範圍修正本 民國9 0年1 1月修正 1 · 一種半導體記憶元件，係包含具有源極區域，汲 極區域，連接該源極區域與汲極區域之通道區域，及控制 上述通道區域的電導之控制電極的電晶體之半導體記憶元 件，其特徵在於 上述通道區域之平均厚度爲5 nm以下。 2 · —種半導體記憶裝置，係包含多數個申請專利範 圔第1項之半導體記憶元件，其特徵爲： 上述電晶體係包含源極區域、汲極區域爲η型的元件 ，及源極區域、汲極區域爲Ρ型之元件等雙方。 3 .如申請專利範圍第1項之半導體記憶元件，其中 上述電晶體之源極區域或汲極區域之一端連接資料線 ，上述電晶體之源極區域或汲極區域之另一端連接電容器 上述電晶體之閘極連接字元線， 經濟部智慧財雇局員vV消貧合作社印製 構成藉上述電容器儲存之電荷量來記憶資訊的半導體 記億元件。 · . 4 . 一種半導體記憶元件，係具備： .具源極區域、汲極區域、使該源極區域與汲極區域互 爲連接之半導體區域，以控制電極控制該半導體區域之電 導的讀出電晶體構造； 本紙張尺度逋用中國國家梂準（CNS ) Α4規格（210X297公釐^ ~ ' 477068 A8 B8 C8 D8 六、申請專利範圍 配置於連接上述源極區域、汲拝區域的半導體區域附 近的電荷儲存區域；.及 (請先閲讀背面之注意事項再填寫本頁) 對該電荷儲存區域注入或放出電荷的寫入電晶體構造 y 利用上述電荷儲存區域儲存之電荷量大小來變化讀出 電晶體之源極、汲極間電導以進行記憶的半導體記憶元件 中，其特徵在於： 上述寫入電晶體之通道，係由平均厚度5 nm以下之 半導體形成。 5 .如申請專利範圍第4項之半導體記憶元件，其中 上述寫入電晶體之通道係由多晶矽形成。 6 · —種半導體記憶元件， 係具備源極區域、汲極區域， 該源極區域與汲極區域係介由半導體互爲連接，’ 具控制電極， 具備藉該控制電極控制連接上述源極區域、汲極區域 之半導體之電導的讀出電晶體構造； 經濟部智慧財產局員工消費合作社印製 於連接上述源極區域、汲極區域的半導體附近具有電 荷儲存區域； 具備對該電荷儲存區域注入或放出電荷的寫入電晶體 構造； 利用上述電荷儲存區域儲存之電荷量大小來變化讀出 電晶體之源極、汲極間電導以進行記億的半導體記憶元件 中，其特徵在於： -2- 本紙張又度適用中國國家梂準（CNS ) A4規格（210X297公釐） 477068 A8 B8 C8 D8 六、申請專利範圍 上述寫入電晶體之通道，係由f均高度 乡數半導體之結晶粒.形成。 以下之 7 種半導體記憶元件， 經濟部智慧財產局員工消費合作社印製 係具備源極區域、汲極區域， 該源極區域與汲極區域係介由半導體互爲連接， 具控制電極， 具備藉該控制電極控制連接上述源極區域、汲極區域 2半導體之電導的讀出電晶體構造； 於連接上述源極區域、汲極區域的半導體附近具有電 荷儲存區域； 具備對該電荷儲存區域注入或放出電荷的寫入電晶體 構造； 利用上述電荷儲存區域儲存之 電晶體之源極、汲極間電導以進行 中，其特徵在於： 上述寫入電晶體之通道，係由平均短徑爲5 n m以下 之多數半導體之結晶粒形成。 8 . —種半導體記億元件， 係具備源極區域、汲極區域， 該源極區域與汲極區域係介由半導體互爲連接， 具控制電極， 具備藉該控制電極控制連接上述源極區域、汲極區域 之半導體之電導的電晶體構造； 於連接上述源極區域、汲極區域的半導體附近具有電 電荷量大小來變化讀出 記憶的半導體記億元件 (請先閲讀背面之注意事項再填寫本頁) 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） -3 477068 經濟部智慧財產局員工消費合作社印製 A8 B8 C8 D8六、申請專利範圍 荷儲存區域； < 利用上述電荷儲.存區域儲存之電荷量 體之源極、汲極間電導以進行記憶的半導 其特徵在於： 連接上述源極區域、汲極區域之半導 存區域間之距離爲1 0 n m以下，更好爲 9 . 一種半導體記憶元件， 係具備源極區域、汲極區域， 該源極區域與汲極區域係介由半導體 具控制電極， 具備藉該控制電極控制連接上述源極 之半導體之電導的讀出電晶體構造； 於連接上述源極區域、汲極區域的半 荷儲存區域； 具備對該電荷儲存區域注入或放出電 構造； 利用上述電荷儲存區域儲存之電荷量 電晶體之源極、汲極間電導以進行記憶的 中，其特徵在於： 上述讀出電晶體之通道與電荷儲存區 l〇nm以下，更好爲7nm以下。 大小來變化電晶 體記憶元件中， 體與上述電荷儲 7 n m以下。 互爲連接， 區域、汲極區域 導體附近具有電 荷的寫入電晶體 大小來變化讀出 半導體記憶元件 域間之距離爲 (請先閱讀背面之注意事項再填寫本頁) 〇 種半導體記憶元件， 係具備源極區域、汲極區域， 該源極區域與汲極區域係介由半導體互爲連接， 本紙張又度逋用中國國家梂準（CNS ) A4規格（210X 297公釐） -4 477068 A8 B8 C8 D8 六、申請專利範圍 具控制電極， < (請先閲讀背面之注意事項再填寫本頁) 具備藉該控制電.極控制連接上述源極區域、汲極區域 2半導體之電導的讀出電晶體構造； 於連接上述源極區域、汲極區域的半導體附近具有電 荷儲存區域； 具備對該電荷儲存區域注入或放出電荷的寫入電晶體 構造； 利用上述電荷儲存區域儲存之電荷量大小來變化讀出 電晶體之源極、汲極間電導以進行記憶的半導體記憶元件 中，其特徵在於： 於1元件進行3値以上之値之記憶。 1 1 . 一種半導體記憶元件， 係具備源極區域、汲極區域， 該源極區域與汲極區域係介由半導體互爲連接， 具控制電極， 具備藉該控制電極控制連接上述源極區域、汲極區域 之半導體之電導的讀出電晶體構造； 經濟部智慧財產局員工消費合作社印製 於連接上述源極區域、汲極區域的半導體附近具有電 荷儲存區域； 具備對該電荷儲存區域注入或放出電荷的寫入電晶體 構造； 利用上述電荷儲存區域儲存之電荷量大小來變化讀出 電晶體之源極、汲極間電導以進行記憶的半導體·記憶元件 中，其特徵在於： -5- 表紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） 477068 A8 B8 C8 D8 、申請專利範圍 於1元件進行2位元以上之記傳。 1 2 ·如申請專利範圍第4，5，6 , 7，1 0， (請先閲讀背面之注意事項再填寫本頁) 1 1項中任一項之半導體記億元件，其中 上述讀出電晶體之通道與上述電荷儲存區域間之距離 爲10nm以下，更好爲7nm以下。 1 3 · —種半導體記憶元件， 係具備源極區域、汲極區域， 該源極區域與汲極區域係介由半導體互爲連接， 具控制電極， 具備藉該控制電極控制連接上述源極區域、汲極區域 之半導體之電導的讀出電晶體構造； 於連接上述源極區域、汲極區域的半導體附近具有電 荷儲存區域； 具備對該電荷儲存區域注入或放出電荷的寫入電晶體 構造； 經濟部智慧財產局員工消费合作社印製 利用上述電荷儲存區域儲存之電荷量大小來變化讀出 電晶體之源極、汲極間電導以進行記憶的半導體記憶元件 中，其特徵在於： 上述寫入電晶體之閘極絕緣膜爲1 5 n m以下，更好 爲1 0 n m以下。 1 4 ·如申請專利範圍第4 , 5 , 6 , 7 , 9 , 10 或1 1項中任一項之半導體記憶元件，其中 上述寫入電晶體之閘極絕緣膜爲1 5 n m以·下，更好 爲1 0 n m以下。 6 本紙張尺度逋用中國國家梂準（CNS ) A4規格（210X297公釐） 477068 A8 B8 C8 D8 六、申請專利範圍 1 5 ·如申請專利範圍第4至7項，或第9至1 1項 中任一項之半導體記.憶元件，其中 (請先閱讀背面之注意事項存填寫本頁) 上述寫入電晶體之源極區域、汲極區域之任一均係由 多晶砂形成。 1 6 .如申請專利範圍第4至7項，或第9至1 1項 中任一項之半導體記憶元件，其中 通道設置成流入上述寫入電晶體之電流實質上相對基 板係垂直流入。 1 7 .如申請專利範圍第1 6項之半導體記憶元件， 其中 上述寫入電晶體之通道，實質上係設成與上下方向設 置之圓柱或四角住或其中間形狀之側面同樣之形狀。、 1 8 .如申請專利範圍第1 7項之半導體記憶元件， 其中 上述寫入電晶體之通道，實質上係設於上下方向設置 之孔之內側面。 1 9 ·如申請專利範圍第1 8項之半導體記憶元件，. 其中 經濟部智慧財產局員工消費合作社印製 上述寫入電晶體之控制電極之至少一部分，係存在於 上述通道包圍之區域之內側。 . 2 0 .如申請專利範圍第4至7項，或第9至1 1項 中任一項之半導體記憶元件，其中 上述讀出電晶體之控制電極，與上述寫入電晶體之控 制電極係共通設置。 衣紙張尺度適用中國國家棣準（CNS ) A4規格（210X297公釐） 477068 A8 B8 C8 D8 、申請專利範圍 2 1 ·如申請專利範圍第4至；7項，或第9至1 1項 中任一項之半導體記憶元件，其中 (請先閲讀背面之注意事項再填寫本頁) 上述讀出電晶體之控制電極，與上述寫入電晶體之汲 極區域係一體設置。 2 2 . —種半導體記憶裝置，係具有多數申請專利範 圍第4至7項，或第9至.2 1項中任一項之半導體記憶元 件並列構造的半導體記憶裝置，其特徵在於： 至少兩個鄰接之半導體記憶元件，其讀出電晶體之源 極區域、汲極區域之雙方互爲連接。 2 3 .如申請專利範圍第2 2項之半導體記憶裝置， 其中 上述連接之讀出電晶體之源極區域，汲極區域係以雜 質擴散層連接。 2 4 . —種半導體記憶裝置，係具有多數個申請專利 範圍第2 0項之半導體記憶元件並列構造的半導體記憶裝 置，其特徵在於： 經濟部智慧財產局員工消費合作社印製 多數記憶元件之讀出電晶體之汲極區域係互爲連接， 多數記憶元件之寫入電晶體之汲極區域係互爲連接， 多數記憶元件之寫入電晶體之控制電極係互爲連接， 上述讀出電晶體之汲極區域之連接方向，與上述寫入 電晶體之汲極區域之連接方向實質上係平行， 上述讀出電晶體之汲極區域之連接方向，與上述寫入 電晶體之控制電極之連接方向實質上係垂直。· 2 5 · —種半導體記憶裝置，係具有多數個申請專利 -8- 表紙張尺度逋用中國國家梂準（CNS ) A4規格（210X297公釐） 477068 A8 B8 C8 D8 六、申請專利範圍 範圍第2 1項之半導體記憶元件並列構造的半導體記億裝 置，其特徵在於： (請先閲讀背面之注意事項再填寫本頁) 多數記憶元件之讀出電晶體之汲極區域係互爲連接， 多數記億元件之寫入電晶體之汲極區域係互爲連接， 多數記億元件之寫入電晶體之控制電極係互爲連接， 上述讀出電晶體之汲極區域之連接方向，與上述寫入 電晶體之控制電極之連接方向實質上係平行， 上述讀出電晶體之汲極區域之連接方向，與上述寫入 電晶體之汲極區域之連接方向實質上係垂直。 2 6 .如申請專利範圍第1、第3、第4項，或第6 至1 1項中任一項之半導體記憶元件，其中 上述讀出電晶體之汲極區域，與上述寫入電晶體之汲 極區域，係介由半導體或金屬，其間不介由電晶體而互相 連接。 2 7 ·如申請專利範圍第4至7項，或第9至1 1項 中任一項之半導體記憶元件，其中 上述讀出電晶體，係介由另一電晶體連接讀出用資料 〇 經濟部智慧財產局員工消費合作社印製 2 8 · —種半導體記憶裝置，係具多數個申請專利範 圍第4至2 1項，或第2 6、2 7項中任一項之半導體記 憶元件並列構造的半導體記憶裝置，或如申請專利範圍第 2 2至2 5項中任一項之半導體記憶裝置，其中 施加於上述半導體記憶裝置包含之半導體記憶元件的 電位差係5 V以下。 本紙張尺度逋用中國國家梂準（CNS ) A4規格(210X297公嫠） -9 - 477068 A8 B8 C8 D8 、申請專利範圍 2 9 · —種半導體記億裝置，译具多數個申請專利範 圍第4至2 1項，或.第2 6、2 7項中任一項之半導體記 億元件並列構造的半導體記憶裝置，或如申請專利範圍第 2 2至2 5項，第2 8項中任一項之半導體記億裝置，其 中 供給至上述寫入電晶體所連接寫入用字元線之電位， 係土 5 V以下，更好爲± 3 V以下。 3 0 · —種半導體記憶裝置，係具多數個申請專利範 圍第4至2 1項，或第2 5、‘ 2 7項中任一項之半導體記 憶元件並列構造的半導體記憶裝置，或如申請專利範圍第 2 2至2 5項，第2 8、2 9項中任一項之半導體記憶裝 置，其中 僅在包含上述記憶裝置之資料處理裝置之電源投入時 或電源切斷時，或雙方時進行再生動作。 3 1 . —種半導體記憶裝置，係具多數個申請專利範 圍第4至2 1項，或第2 5、2 7項中任一項之半導體記 憶元件並列構造的半導體記憶裝置，或如申請專利範圍第 2 2至2 5項，第2 8至3 0項中任一項之半導體記憶裝 置，其中 於上述記憶裝置之寫入動作中·，寫入脈沖施加後不伴 隨進行寫入資訊之檢驗動作。 3 2 . —種半導體記憶元件， 係具備源極區域、汲極區域， 該源極區域與汲極區域係介由半導體互爲連接， 本紙張尺度逋用中國國家梂準（CNS ) A4規格（21〇x297公釐） (請先閲讀背面之注意事項再填寫本頁) ，1T 經濟部智慧財產局員工消費合作社印製 10 477068 A8 B8 C8 D8 六、申請專利範圍 具控制電極， I (請先閲讀背面之注意事項再填寫本頁) 具備藉該控制電極控制連接上述源極區域、汲極區域 之半導體之電導的讀出電晶體構造； 於連接上述源極區域、汲極區域的半導體附近具有電 荷儲存區域； 具備對該電荷儲存區域注入或放出電荷的寫入電晶體 構造， 利用上述電荷儲存區域儲存之電荷量大小來變化讀出 電晶體之源極、汲極間電導以進行記憶的半導體記憶元件 中，其特徵在於： 上述寫入電晶體之通道係構成爲相對基板可流通垂直 電流。 3 3 . —種半導體記憶元件，係具備： 基板； 該基板內之源極區域及汲極區域，及將該源 區域互相連接之通道區域的讀出電晶體； 述通道區域附近的電.荷儲存區域；及 儲存區域注入或放出電荷的寫入電晶體； 電晶體之通道之一部分或全部，係由披覆於 面交叉之面上的半導體膜形’成。 申請專利範圍第3 3項之半導體記憶元件， 體膜，係由上述基板主面上以凸型形成之構 披覆的平均厚度5 nm以下之半導體形成。 經濟部智慧財產局員工消費合作社印製 具形成於 極區域與汲極 配置於上 對該電荷 上述寫入 與上述基板主 3 4 ·如 其中 上述半導 造物之側面所 -11 - 本紙張尺度逋用中國國家梂準（CNS ) A4規格（21〇X297公釐） 477068 A8 B8 C8 D8、申請專利範圍 3 5 .如申請專利範圍第3 3 <或3 元件，其中 上述寫入電晶體之源極，或汲極，係由上述基板主面 上積層之膜構成。 3 6 . —種半導體記憶元件，係具備： 4項之半導體記憶 基板； 經濟部智慧財產局員工消费合作社印製 極區域與汲極區域互相連接之通道區域 配置於上述通道區域附近的電荷儲 對該電荷儲存區域注入或放出電荷 上述寫入電晶體之源極、汲極及通 述基板主面上之膜形成，上述源極及汲 面在水平方向隔開距離配置。 3 7 ·如申請專利範圍第3 6項之 其中 形成上述寫入電晶體之通道之膜， nm以下之半導體構成。 3 8 ·如申請專利範圍第3 6或3 元件，其中 形成上述寫入電晶體之源極及汲極 於形成上述寫入電晶體之通道之膜之厚 極區域，及將該源 的讀出電晶體； 存區域；及 的寫入電晶體； 道，係由披覆於上 極係與上述基板主 半導體記憶元件， 係由平均厚度5 7項之半導體記憶 之膜之厚度，係大 度。 (請先閲讀背面之注意事項再填寫本頁) £- 、1T 本紙張尺度適用中國國家梂準（CNS ) A4規格（210X297公釐） -12-
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