TWI564890B - 記憶體裝置及半導體裝置 - Google Patents

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Description

記憶體裝置及半導體裝置
本發明係關於一種儲存裝置以及使用該儲存裝置的半導體裝置。
在行動電話、智慧手機、電子書閱讀器等可攜式電子裝置中，在暫時儲存影像資料等時使用寫入或讀出工作快的SRAM(Static Random Access Memory：靜態隨機存取記憶體)、DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)等半導體儲存裝置(以下，也簡稱為儲存裝置)。為了實現上述儲存裝置的更高速的工作，在SRAM的情況下，利用由多個電晶體構成的正反器儲存資料，因此有效的是藉由微型化提高電晶體的開關速度。但是，在DRAM的情況下，因為對電容器(以下，也稱為電容元件)供應電荷來儲存資料，所以即使提高控制電荷供應的電晶體的開關速度，對寫入或讀出等工作速度起到的影響也不大。
下述專利文獻1記載了如下半導體儲存裝置，在該半導體儲存裝置中，藉由在字線並聯連接點處連接兩個字線，與以前的電路相比減少線路電阻，從而消除字線中的延遲。
[專利文獻1]　日本專利申請公開第05-266670號公報
如專利文獻1所記載，藉由降低字線等佈線的電阻，能夠提高寫入或讀出速度。但是，在專利文獻1所記載的半導體儲存裝置中，為此需要增加相對於儲存單元數的位元線及字線等佈線數的比率。因此，因塵屑或蝕刻不良所導致的斷線、短路等不良現象而良率易降低。另外，佈線數的增加導致單元陣列面積的增大。
另外，雖然DRAM從大容量化的觀點來看優越於其他儲存裝置，但是為了抑制晶片尺寸的增大並進一步提高LSI的整合度，需要與其他儲存裝置同樣提高每單位面積的儲存容量。但是，當縮小儲存單元的面積時，電容元件所具有的電容值變小，而各數位值之間的電荷量的差變小，因此需要增加刷新工作的頻率。並且，在增加刷新工作的次數時，儲存裝置的耗電量增大，且因電晶體的劣化而可靠性降低。尤其是，在為了縮小儲存單元的面積而使電晶體微型化時，上述可靠性降低變得明顯。
本發明的一個方式的課題之一是提供一種能夠實現高速工作的儲存裝置。或者，本發明的一個方式的課題之一是提供一種能夠減少刷新工作的頻率的儲存裝置。
或者，本發明的一個方式的課題之一是提供一種能夠實現高速工作的半導體裝置。或者，本發明的一個方式的課題之一是提供一種能夠提高儲存裝置的每單位面積的儲存容量且防止可靠性降低的半導體裝置。
在根據本發明的一個方式的儲存裝置中，單元陣列所具有的多個儲存單元中的任何多個儲存單元連接到字線或資料線等的一個佈線。並且，在本發明的一個方式中，在單元陣列內部或在連接到一個佈線的上述多個儲存單元中的任何兩個儲存單元之間，進行從驅動電路向字線或資料線等上述佈線的電位供應，而不在單元陣列的外部進行該電位供應。
因此，在本發明的一個方式中，當注目到一個佈線時，可以縮小進行從驅動電路向上述佈線的電位供應的地點(供電點)與進行從上述佈線向位於單元陣列的端部的儲存單元的電位供應的地點(供電點)之間的間隔。因此，即使因佈線的電阻而上述佈線的電位下降，也可以使上述兩個地點的電位差小。
另外，在上述佈線為字線時，從驅動電路將選擇儲存單元的信號的電位供應到字線。或者，在上述佈線為資料線時，從驅動電路將包括資料的信號的電位供應到資料線。
再者，在本發明的一個方式中，在驅動電路上設置有單元陣列，並且單元陣列所具有的多個各儲存單元具有切換元件以及由上述切換元件控制電荷的供應、保持、放出的電容元件。並且，用作上述切換元件的電晶體在通道形成區中包含其能隙比矽的能隙寬且其本質載子密度比矽的本質載子密度低的半導體。作為這種半導體，例如可以舉出具有矽的能隙的2倍以上的大能隙的氧化物半導體、碳化矽、氮化鎵等。具有上述半導體的電晶體與一般的使用矽或鍺等的半導體形成的電晶體相比，可以使截止電流極低。因此，藉由將具有上述結構的電晶體用作用來保持流入到電容元件的電荷的切換元件，可以防止電荷從電容元件洩漏。
藉由減少成為電子給體(施體)的水分或氫等雜質且減少氧缺陷來實現高純度化的氧化物半導體(purified OS)是i型(本質半導體)或無限趨近於i型。因此，使用上述氧化物半導體的電晶體具有截止電流顯著低的特性。明確而言，利用二次離子質譜分析法(SIMS：Secondary Ion Mass Spectrometry)測量的被高純度化的氧化物半導體的氫濃度值低於5×1018/cm3，較佳地為5×1017/cm3以下，更佳地為1×1016/cm3以下。另外，藉由霍爾效應測量可以測量的氧化物半導體膜的載子密度低於1×1014/cm3，較佳地低於1×1012/cm3，更佳地低於1×1011/cm3。此外，氧化物半導體的能隙為2eV以上，較佳地為2.5eV以上，更佳地為3eV以上。藉由使用水分或氫等雜質的濃度充分地降低而被高純度化的氧化物半導體膜，可以降低電晶體的截止電流。
在此，說明氧化物半導體膜中的氫濃度的分析。使用SIMS測量半導體膜中的氫濃度。已知的是：在SIMS分析中，由於其原理而難以獲得樣品表面附近或與材質不同的膜的疊層介面附近的準確資料。因此，當使用SIMS分析膜中的厚度方向上的氫濃度分佈時，作為氫濃度，採用在對象的膜所存在的範圍中沒有值的極端變動且可以獲得大致一定的值的區域中的平均值。另外，當作為測量目標的膜的厚度薄時，有時因受上下的鄰近的膜內的氫濃度的影響而找不到可以獲得大致一定的值的區域。此時，作為該膜中的氫濃度，採用該膜所存在的區域中的氫濃度的極大值或極小值。再者，當在該膜所存在的區域中沒有具有極大值的山型峰值、具有極小值的穀型峰值時，作為氫濃度採用拐點的值。
明確而言，根據各種實驗可以證明將被高純度化的氧化物半導體膜用作活性層的電晶體的截止電流低。例如，通道寬度為1×106μm，且通道長度為10μm的元件也可以在源極電極和汲電極之間的電壓(汲極電極電壓)為1V至10V的範圍內獲得截止電流為半導體參數分析儀的測量極限以下，即1×10-13A以下的特性。在此情況下，可知：相當於截止電流除以電晶體的通道寬度的數值的截止電流密度為100zA/μm以下。此外，藉由使用如下電路來測量截止電流密度，在該電路中連接電容元件與電晶體且由該電晶體控制供應到電容元件或從電容元件放出的電荷。在該測量時，將被高純度化的氧化物半導體膜用於上述電晶體的通道形成區，且根據電容元件的每單位時間的電荷量推移測量該電晶體的截止電流密度。其結果是，可知：當電晶體的源極電極和汲電極之間的電壓為3V時，可以獲得更低的截止電流密度，即幾十yA/μm。由此，將被高純度化的氧化物半導體膜用作活性層的電晶體的截止電流比使用具有結晶性的矽的電晶體的截止電流顯著低。
此外，在沒有特別的說明的情況下，在n通道型電晶體中，本說明書所述的截止電流是指如下電流，即：在使汲電極的電位高於源極電極及閘極電極的電位的狀態下，當以源極電極的電位為標準時的閘極電極的電位為0以下時，流過源極電極和汲電極之間的電流。或者，在p通道型電晶體中，本說明書所述的截止電流是指如下電流，即：在使汲電極的電位低於源極電極及閘極電極的電位的狀態下，當以源極電極的電位為標準時的閘極電極的電位為0以上時，流過源極電極和汲電極之間的電流。
例如，作為氧化物半導體，可以使用：氧化銦、氧化錫、氧化鋅；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；四元金屬氧化物的In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。另外，上述氧化物半導體也可以包含矽。
另外，例如，In-Ga-Zn類氧化物是指包含In、Ga和Zn的氧化物，而對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。In-Ga-Zn類氧化物具有無電場時的電阻足夠高而可以使截止電流足夠低且遷移率高的特徵，因此適用於用於半導體裝置的半導體材料。
在本發明的一個方式中，可以在更短時間內使連接到一個佈線的多個儲存單元之間的被供應的電位差小，所以可以提高資料的寫入或讀出等的工作速度。
另外，在本發明的一個方式中，因為在驅動電路上設置有單元陣列，所以可以縮小包括驅動電路和單元陣列的儲存裝置整體的尺寸。並且，如上所述，因為將截止電流顯著低的電晶體用於切換元件，所以可以防止電荷從電容元件洩漏，從而可以減少刷新工作的頻率。由此，可以減少儲存裝置的耗電量，且防止電晶體的劣化所導致的可靠性降低。另外，藉由減少刷新工作的頻率，可以實現儲存裝置及半導體裝置的高速工作。
以下，參照圖式對本發明的實施方式進行詳細說明。但是，本發明不侷限於以下說明，所屬技術領域的普通技術人員可以很容易地理解一個事實就是其方式及詳細內容在不脫離本發明的宗旨及其範圍下可以被變換為各種形式。因此，本發明不應該被解釋為僅限定在下面所示的實施方式所記載的內容中。
另外，在本發明的範疇內包括可以使用儲存裝置的各種半導體裝置，例如微處理器、影像處理電路、DSP(Digital Signal Processor：數位信號處理器)、微控制器等積體電路、RF標籤、儲存卡等儲存介質、半導體顯示裝置等。另外，在半導體顯示裝置的範疇內包括液晶顯示裝置、在各像素中具有以有機發光元件(OLED)為代表的發光元件的發光裝置、電子紙、DMD(Digital Micromirror Device：數位微鏡裝置)、PDP(Plasma Display Panel：電漿顯示面板)及FED(場致發射顯示器：Field Emission Display)等以及在驅動電路中具有利用半導體膜的電路元件的其他半導體顯示裝置。
實施方式1
圖1示出根據本發明的一個方式的儲存裝置的結構。圖1所示的儲存裝置具有：以矩陣狀配置有多個儲存單元100的單元陣列101；以及設置在單元陣列101下的驅動電路102。
另外，在單元陣列101中設置有用來對各儲存單元100供應各種電位的多個佈線。明確而言，圖1所示的單元陣列101設置有多個字線WL和多個資料線DL。
另外，可以根據單元陣列101中的儲存單元100的數量及配置決定上述佈線的數量。明確而言，在圖1中例示如下情況，即以矩陣狀連接有x列×y行的儲存單元100，並且字線WL1至WLy、資料線DL1至DLx配置在單元陣列101內。並且，各儲存單元100連接到多個資料線DL1至DLx中的一個及多個字線WL1至WLy中的一個。
另外，驅動電路102至少具有：藉由對字線WL供應電位來選擇字線WL的字線驅動電路103；以及控制連接到被選擇的字線WL的儲存單元100中的資料寫入的資料線驅動電路104。再者，資料線驅動電路104也可以具有讀出資料的讀出電路。
字線驅動電路103、資料線驅動電路104可以根據來自控制電路的信號控制如下各種工作，諸如對單元陣列101寫入資料，從單元陣列101讀出資料，在單元陣列101中保持資料等。另外，雖然在圖1中對字線驅動電路103、資料線驅動電路104供應信號的控制電路設置在儲存裝置的外部而不包括在驅動電路102中，但是控制電路也可以包括在驅動電路102的構成要素中。
來自驅動電路102的信號的電位藉由多個字線WL及多個資料線DL供應到各儲存單元100。明確而言，來自字線驅動電路103的信號的電位供應到多個各字線WL。並且，供應到一個字線WL的電位供應到與該一個字線WL連接的一行的多個儲存單元100。另外，明確而言，來自資料線驅動電路104的信號的電位供應到多個各資料線DL。並且，供應到一個資料線DL的電位供應到與該一個資料線DL連接的一列的多個儲存單元100中的被選擇的任何儲存單元100。
並且，在本發明的一個方式中，在單元陣列101的內部或儲存單元100之間，進行從驅動電路102向字線WL或資料線DL等各種佈線的電位供應，而不在單元陣列101的外部進行該電位供應。明確而言，在圖1中例示如下情況，即在連接到資料線DL4的儲存單元100和連接到資料線DLx-3的儲存單元100之間，來自字線驅動電路103的信號的電位供應到字線WL1至WLy。另外，明確而言，在圖1中例示如下情況，即在連接到字線WL4的儲存單元100和連接到字線WLy-3的儲存單元100之間，來自資料線驅動電路104的信號的電位供應到資料線DL1至DLx。
在圖1中，以白色圓點表示從字線驅動電路103將電位供應到字線WL1至WLy的供電點105。另外，以白色圓點表示從資料線驅動電路104將電位供應到資料線DL1至DLx的供電點106。
另外，雖然圖1例示在儲存單元100之間設置有供電點105及供電點106的情況，但是在本發明的一個方式中只少在單元陣列101的內部設置有供電點105或供電點106，即可。
另外，雖然圖1例示供電點105及供電點106設置在單元陣列101的內部的情況，但是在本發明的一個方式中只要供電點105和供電點106中的任一方設置在單元陣列101的內部，即可。
另外，有如下情況：在彼此接觸的多個導電膜用作一個佈線的情況；或一個導電膜用作佈線並用作半導體元件所具有的電極的情況等。因此，將一個佈線從其他構成要素完全劃分是很困難的。在本說明書中，從驅動電路將電位供應到佈線的供電點的位置可以看作是在設置於形成有驅動電路102的層和形成有單元陣列101的層之間的絕緣膜中實現驅動電路與佈線的連接的接觸孔的位置。
例如，供電點107是如下地點，即：從字線WL1對與字線WL1連接的儲存單元100中的位於單元陣列101的端部的第1列的儲存單元供應電位的地點。另外，例如，供電點108是如下地點，即：從字線WL1對與字線WL1連接的儲存單元100中的位於單元陣列101的端部的第x列的儲存單元供應電位的地點。在單元陣列101的外部對字線WL或資料線DL供應電位的一般的結構中，從字線驅動電路103將電位供應到字線WL1的供電點X(未圖示)存在於單元陣列101的端部。因此，供電點X與供電點107的間隔和供電點X與供電點108的間隔的差較大。另一方面，在本發明的一個方式中，在單元陣列101的內部或儲存單元100之間進行向字線WL或資料線DL的電位供應，而不在單元陣列101的外部進行該電位供應。因此，當注目到字線WL1時，從字線驅動電路103將電位供應到上述字線WL1的供電點105存在於單元陣列101的內部，因此，供電點105與供電點107的間隔和供電點105與供電點108的間隔的差比一般的結構小。因此，即使因字線WL1的電阻而上述字線WL1的電位降低，與一般的結構相比，也可以使供電點107和供電點108之間的電位差小。
同樣地，在字線WL1以外的字線WL或資料線DL的情況下，也可以使如下電位差小，該電位差是：從驅動電路102將電位供應到上述佈線的供電點與從上述佈線將電位供應到位於單元陣列101的端部的儲存單元100的供電點之間的電位差。因此，可以使位於端部的儲存單元100之間的供電點的電位差小。
由此，可以在更短時間內使與一個字線WL或資料線DL連接的多個儲存單元100之間的被供應的電位差小，所以可以提高資料的寫入或讀出等工作的速度。
另外，在本發明的一個方式中，在驅動電路102上設置有單元陣列101，因此可以縮小包括驅動電路102和單元陣列101的儲存裝置整體的尺寸。
接著，圖2示出圖1所示的單元陣列101的具體電路圖的一個例子。圖2所示的單元陣列101設置有多個字線WL、多個資料線DL、多個電容線CL等各種佈線，並且藉由這些佈線將來自驅動電路的信號的電位或電源電位供應到各儲存單元100。
明確而言，在圖2中，使用白色圓點示出供電點105，該供電點105為從字線驅動電路將電位供應到字線WL1至WLy的地點。另外，使用白色圓點示出供電點106，該供電點106為從資料線驅動電路將電位供應到資料線DL1至DLx的地點。
儲存單元100具有用作切換元件的電晶體109和電容元件110。在圖2所示的儲存單元100中，藉由在電容元件110中儲存電荷來儲存資料。
此外，電晶體所具有的源極端子及汲極電極端子的名稱根據電晶體的極性及施加到各電極的電位的高低互相調換。一般而言，在n通道型電晶體中，將被施加低電位的電極稱為源極端子，而將被施加高電位的電極稱為汲極電極端子。另外，在p通道型電晶體中，將被施加低電位的電極稱為汲極電極端子，而將被施加高電位的電極稱為源極端子。下面，將源極端子和汲極電極端子中的任一方稱為第一端子，而將另一方稱為第二端子，來對儲存單元100所具有的電晶體109、電容元件110的連接關係進行說明。
明確而言，電晶體109的第一端子與多個資料線DL中的一個連接。電晶體109的閘極電極與多個字線WL中的一個連接。電容元件110所具有的一對電極中的與連接到電晶體109的第二端子的電極不同的一方的電極與多個電容線CL中的一個連接。
儲存單元100還可以根據需要具有電晶體、二極體、電阻元件、電容元件、電感器等其他電路元件。
另外，也可以根據儲存單元100的數量及配置決定上述佈線的數量。明確而言，圖2所示的單元陣列101例示如下情況，即以矩陣狀連接有x列×y行的儲存單元100，且在單元陣列101內配置有字線WL1至WLy、資料線DL1至DLx、電容線CL1至CLy。
另外，電晶體的源極端子是指源區或源極電極。同樣地，電晶體的汲極電極端子是指汲區或汲電極。
注意，在本說明書中，連接是指電連接，並相當於能夠供應或傳送電流、電壓或電位的狀態。因此，連接狀態不一定必須是指直接連接的狀態，而在連接狀態的範疇內還包括以能夠供應或傳送電流、電壓或電位的方式藉由佈線、導電膜、電阻器、二極體、電晶體等元件間接連接的狀態。
此外，即使在電路圖上獨立的構成要素彼此連接，在實際上也有時一個導電膜具有多個構成要素的功能，例如佈線的一部分還用作電極等。在本說明書中的連接的範疇內也包括這種一個導電膜具有多個構成要素的功能的情況。
注意，雖然圖2例示電晶體109採用單閘結構的情況，但是電晶體109也可以採用具有電連接的多個閘極電極來具有多個通道形成區的多閘結構。
在本發明的一個方式中，上述用作切換元件的電晶體109的通道形成區包括其能隙比矽的能隙寬且其本質載子密度比矽的本質載子密度低的半導體材料。藉由在通道形成區中包括具有上述特性的半導體材料，可以實現截止電流極低的電晶體109。
如圖2所示的儲存單元100，在藉由控制電荷量來儲存資料的情況下，利用用作切換元件的電晶體109控制向儲存單元100的電荷供應、從儲存單元100的電荷放出及儲存單元100中的電荷保持。因此，資料保持時間依賴於儲存在儲存單元100中的電荷藉由上述電晶體109洩漏的洩漏量。在本發明的一個方式中，如上所述那樣可以顯著降低電晶體109的截止電流，因此可以防止上述電荷洩漏，從而可以確保較長的資料保持時間。因此，可以減少刷新工作的頻率，從而可以抑制儲存裝置的耗電量，且防止電晶體的劣化所導致的可靠性降低。另外，藉由減少刷新工作的頻率，可以實現儲存裝置及半導體裝置的高速工作。
作為其能隙比矽半導體的能隙寬且其本質載子密度比矽的本質載子密度低的半導體的一個例子，可以使用碳化矽(SiC)、氮化鎵(GaN)等化合物半導體、由氧化鋅(ZnO)等金屬氧化物構成的氧化物半導體等。碳化矽、氮化鎵等化合物半導體必須為單晶，但是製造單晶材料的條件較嚴峻，諸如需要以比氧化物半導體的製程溫度高得多的溫度進行結晶生長，需要在特殊的基板上進行磊晶生長等，因此不管是上述哪一種情況，難以在容易獲得的矽晶片或耐熱性低的玻璃基板上進行成膜。但是，氧化物半導體具有如下優點，即可以藉由濺射法、濕處理(印刷法等)製造，且量產性高等。另外，因為氧化物半導體可以在室溫下也形成，所以可以在玻璃基板上或使用半導體元件的積體電路上形成，並也可以對應於基板的大型化。因此，在上述寬頻隙半導體中，尤其是氧化物半導體具有量產性高的優點。此外，在為了提高電晶體的性能(例如，遷移率)獲得結晶氧化物半導體的情況下，也可以藉由200℃至800℃的熱處理獲得結晶氧化物半導體。
在以下說明中，作為例子，舉出將具有上述優點的氧化物半導體用於電晶體109的半導體膜的情況。
另外，雖然圖2示出儲存單元100僅具有一個用作切換元件的電晶體109的結構，但是，本發明不限於該結構。在本發明的一個方式中，只要在各儲存單元中至少設置有一個用作切換元件的電晶體即可，而上述電晶體的數量也可以為複數。當儲存單元100具有由多個電晶體構成的切換元件時，上述多個電晶體既可以並聯連接，又可以串聯連接，還可以組合並聯與串聯連接。
注意，在本說明書中，電晶體串聯連接的狀態例如是指只有第一電晶體的第一端子和第二端子中的任一方連接到只有第二電晶體的第一端子和第二端子中的任一方的狀態。另外，電晶體並聯連接的狀態是指第一電晶體的第一端子連接到第二電晶體的第一端子，且第一電晶體的第二端子連接到第二電晶體的第二端子的狀態。
另外，電晶體109至少在活性層的一側具有閘極電極即可，但是也可以具有夾有活性層的一對閘極電極。在電晶體109具有夾有活性層的一對閘極電極的情況下，對一方的閘極電極施加用來控制開關的信號，而另一方的閘極電極(背閘極電極)既可以處於電絕緣的浮置狀態又可以處於由其他佈線施加電位的狀態。在後者的情況下，既可以對一對電極施加相同電平的電位，又可以只對背閘極電極施加接地電位等固定電位。藉由控制施加到背閘極電極的電位的電平，可以控制電晶體109的臨界電壓。
另外，在本發明的一個方式中，用作切換元件的電晶體109至少在活性層中具有上述氧化物半導體等寬頻隙半導體材料，即可。另一方面，在驅動電路所具有的電晶體中，作為活性層既可以使用氧化物半導體，又可以使用氧化物半導體以外的非晶、微晶、多晶或單晶的矽或鍺等半導體。藉由將氧化物半導體膜用於儲存裝置內的所有電晶體的活性層，可以簡化製程。另外，藉由作為驅動電路所具有的電晶體的活性層例如使用多晶矽或單晶矽等能夠獲得高於氧化物半導體的遷移率的遷移率的半導體材料，可以高速進行儲存裝置的工作。
接著，使用圖3的時序圖說明圖2所示的單元陣列101的通常工作。另外，在圖3中例示如下情況，即在第1列1行的儲存單元100、第x列1行的儲存單元100、第1列y行的儲存單元100、第x列y行的儲存單元100中，進行資料的寫入、保持、讀出。
對寫入期間Ta中的單元陣列101的工作進行說明。按每個行寫入資料。在圖3中例示如下情況，即先對第1列1行的儲存單元100及第x列1行的儲存單元100寫入資料，然後對第1列y行的儲存單元100及第x列y行的儲存單元100寫入資料。
另外，在寫入期間Ta，對所有電容線CL施加接地電位。
首先，選擇與進行寫入的第1行的儲存單元100連接的字線WL1。明確而言，在圖3中，對字線WL1施加高電平的電位VH，並且對包括字線WLy的其他字線WL施加接地電位GND。由此，只有其閘極電極與字線WL1連接的電晶體109選擇性地成為導通狀態。
並且，在選擇字線WL1的期間，對資料線DL1、資料線DLx施加包括資料的信號的電位。當然，施加到資料線DL1、資料線DLx的電位的電平根據資料內容而變化。在圖3中例示如下情況，即對資料線DL1施加高電平的電位VDD並對資料線DLx施加接地電位GND。施加到資料線DL1、資料線DLx的電位藉由處於導通狀態的電晶體109施加到電容元件110所具有的電極的一方。
另外，電位VH與電位VDD相同或高於電位VDD。明確而言，電位VH與電位VDD的差等於電晶體109的臨界電壓或大於電晶體109的臨界電壓。
當以電容元件110的一方的電極為節點FG時，節點FG的電位根據施加到資料線DL1、資料線DLx的電位變化，即節點FG的電位在第1列1行的儲存單元100中成為電位VDD，而在第x列1行的儲存單元100中成為接地電位GND。並且，藉由根據節點FG的電位控制供應到電容元件110的電荷量，對第1列1行的儲存單元100和第x列1行的儲存單元100寫入資料。
接著，對字線WL1施加接地電位GND。由此，其閘極電極與字線WL1連接的電晶體109成為截止狀態，而在電容元件110中保持電荷。
另外，在作為電晶體109的半導體膜使用氧化物半導體時，電晶體109具有截止電流極低的特性。因此，防止保持在電容元件110中的電荷洩漏，並且與作為電晶體109使用矽等半導體的情況相比，可以在長期間保持資料。
接著，選擇與進行寫入的第y行的儲存單元100連接的字線WLy。明確而言，在圖3中，對字線WLy施加高電平的電位VH，並且對包括字線WL1的其他字線WL施加接地電位GND。由此，只有其閘極電極與字線WLy連接的電晶體109選擇性地成為導通狀態。
並且，在選擇字線WLy的期間，對資料線DL1、資料線DLx施加包括資料的信號的電位。當然，施加到資料線DL1、資料線DLx的電位的電平根據資料內容而變化。在圖3中例示如下情況，即對資料線DL1施加接地電位GND並對資料線DLx施加高電平的電位VDD。施加到資料線DL1、資料線DLx的電位藉由處於導通狀態的電晶體109施加到電容元件110所具有的電極的一方。節點FG的電位根據施加到資料線DL1、資料線DLx的電位變化，即節點FG的電位在第1列y行的儲存單元100中成為接地電位GND，而在第x列y行的儲存單元100中成為電位VDD。並且，藉由根據節點FG的電位控制供應到電容元件110的電荷量，對第1列y列儲存單元100和第x列y行的儲存單元100寫入資料。
接著，對字線WLy施加接地電位GND。由此，其閘極電極與字線WLy連接的電晶體109成為截止狀態，而在電容元件110中保持電荷。
另外，為了防止對儲存單元100寫入錯誤資料，較佳的是，在選擇各字線WL之後停止對資料線DL供應包括資料的電位。
接著，對資料保持期間Ts中的單元陣列101的工作進行說明。
在保持期間Ts，對所有電容線CL施加接地電位。
另外，在保持期間Ts，對所有字線WL施加使電晶體109成為截止狀態的電平的電位，明確而言，施加接地電位GND。因此，在保持供應到電容元件110的電荷的期間，保持資料。
接著，對資料讀出期間Tr中的單元陣列101的工作進行說明。
在讀出期間Tr，對所有電容線CL供應接地電位。
並且，在讀出期間Tr，對與進行讀出的儲存單元100連接的資料線DL施加中間電平的電位VR。明確而言，在圖3中，對與第1列儲存單元100連接的資料線DL1及與第x列儲存單元100連接的資料線DLx施加中間電平的電位VR。另外，電位VR與電位VDD相同，或者電位VR低於電位VDD且高於接地電位GND。並且，在施加電位VR之後，使資料線DL1和資料線DLx都處於浮動狀態。
接著，選擇與進行讀出的第1行的儲存單元100連接的字線WL1。明確而言，在圖3中，對字線WL1施加高電平的電位VH，並且對包括字線WLy的其他字線施加接地電位GND。由此，只有其閘極電極與字線WL1連接的電晶體109選擇性地成為導通狀態。
當電晶體109成為導通狀態時，保持在電容元件110中的電荷放出到進行讀出的資料線DL或者電荷從進行讀出的資料線DL供應到電容元件110。上述工作由保持期間中的節點FG的電位決定。
明確而言，在圖3所示的時序圖的情況下，在讀出之前的保持期間，第1列1行的儲存單元100中的節點FG的電位為電位VDD。因此，當在讀出期間電晶體109成為導通狀態時，電荷從第1列1行的儲存單元100中的電容元件110放出到資料線DL1，所以資料線DL1的電位變高而成為電位VR+α。另外，在讀出之前的保持期間，第x列1行的儲存單元100中的節點FG的電位為接地電位GND。因此，當在讀出期間電晶體109成為導通時，從資料線DLx將電荷供應到第x列1行的儲存單元100中的電容元件110，因此資料線DLx的電位變低而成為電位VR-β。
因此，資料線DL1、資料線DLx的電位成為根據保持在第1列1行的儲存單元100和第x列1行的儲存單元100的電容元件110中的電荷量的電平的電位。並且，藉由根據上述電位讀出電荷量的差，可以從第1列1行的儲存單元100和第x列1行的儲存單元100讀出資料。
接著，在從第1列1行的儲存單元100和第x列1行的儲存單元100的資料讀出結束了之後，再對資料線DL1及資料線DLx施加中間電平的電位VR，然後使資料線DL1及資料線DLx處於浮動狀態。
並且，選擇與進行讀出的第1行的儲存單元100連接的字線WLy。明確而言，在圖3中，對字線WLy施加高電平的電位VH，並且對包括字線WL1的其他字線施加接地電位GND。由此，只有其閘極電極與字線WLy連接的電晶體109選擇性地成為導通狀態。
當電晶體109成為導通狀態時，保持在電容元件110中的電荷放出到進行讀出的資料線DL或者來自進行讀出的資料線DL的電荷供應到電容元件110。上述工作由保持期間中的節點FG的電位決定。
明確而言，在圖3所示的時序圖的情況下，在讀出之前的保持期間，第1列y行的儲存單元100中的節點FG的電位為接地電位GND。因此，當在讀出期間電晶體109成為導通狀態時，來自資料線DL1的電荷供應到第1列y行的儲存單元100中的電容元件110，所以資料線DL1的電位變低而成為電位VR-β。另外，在讀出之前的保持期間，第x列y行的儲存單元100中的節點FG的電位為電位VDD。因此，當在讀出期間電晶體109成為導通狀態時，電荷從第x列y行的儲存單元100中的電容元件110放出到資料線DLx，所以資料線DLx的電位變高而成為電位VR+α。
因此，資料線DL1、資料線DLx的電位成為根據保持在第1列y行的儲存單元100和第x列y行的儲存單元100的電容元件110中的電荷量的電平的電位。並且，藉由從上述電位讀出電荷量的差，可以從第1列y行的儲存單元100和第x列y行的儲存單元100讀出資料。
各資料線DL的端部與資料線驅動電路所具有的讀出電路連接，並且讀出電路的輸出信號包括從單元陣列101讀出的資料。
實施方式2
說明儲存裝置的驅動電路的具體結構的一個例子。
圖4以方塊圖示出儲存裝置的具體結構的一個例子。注意，雖然在圖4所示的方塊圖中根據功能分類儲存裝置內的電路並將其表示為彼此獨立的方塊，但是將實際電路根據功能完全分類是困難的，一個電路可能會關於多個功能。
圖4所示的儲存裝置800包括單元陣列801以及驅動電路802。驅動電路802具有：輸入/輸出緩衝器803；控制字線的電位的字線驅動電路804；控制儲存單元中的資料的寫入及讀出的資料線驅動電路805；以及控制輸入/輸出緩衝器803、字線驅動電路804及資料線驅動電路805的工作的控制電路806。
此外，在圖4所示的儲存裝置800中，字線驅動電路804具有行解碼器807、位準轉移器808和緩衝器809。資料線驅動電路805具有列解碼器810、位準轉移器811、選擇器812和讀出電路813。
此外，單元陣列801、輸入/輸出緩衝器803、字線驅動電路804、資料線驅動電路805、控制電路806可以使用一個基板來形成。並且也可以使用不同基板來形成上述中的任一個或全部。
在使用不同基板的情況下，可以藉由FPC(Flexible Printed Circuit：撓性印刷電路)等來確保不同基板之間的電連接。在此情況下，控制電路802的一部分也可以藉由COF(Chip On Film：薄膜上晶片)方法而被連接至FPC。此外，可以藉由COG(Chip On Glass：玻璃上晶片)方法來確保電連接。
當對儲存裝置800輸入作為資訊包括單元陣列801的位址Ax、位址Ay的信號AD時，控制電路806將列方向上的位址Ax發送到資料線驅動電路805，而將行方向上的位址Ay發送到字線驅動電路804。此外，控制電路806藉由輸入/輸出緩衝器803將包括輸入到儲存裝置800的資料的信號DATA發送到資料線驅動電路805。
單元陣列801中的資料的寫入工作或讀出工作由供應給控制電路806的信號RE(Read enable：讀使能)、信號WE(Write enable：寫使能)等選擇。再者，在有多個單元陣列801時，也可以對控制電路806輸入用來選擇單元陣列801的信號CE(Chip enable：晶片使能)。在此情況下，在由信號CE選擇的單元陣列801中進行由信號RE、信號WE選擇的工作。
在單元陣列801中，當由信號WE選擇寫入工作時，根據來自控制電路806的指令，在字線驅動電路804所具有的行解碼器807中生成用於選擇對應於位址Ay的儲存單元的信號。由位準轉移器808調整該信號的振幅，然後藉由緩衝器809將該信號輸入到單元陣列801。另一方面，在資料線驅動電路805中，根據來自控制電路806的指令，生成用來選擇在列解碼器810中選澤的儲存單元中的對應於位址Ax的儲存單元的信號。由位準轉移器811調整該信號的振幅，然後將該信號輸入到選擇器812。在選擇器812中，根據被輸入的信號採樣信號DATA，且將被採樣的信號輸入到對應於位址Ax、位址Ay的儲存單元。
另外，在單元陣列801中，當由信號RE選擇讀出工作時，根據來自控制電路806的指令，在字線驅動電路804所具有的行解碼器807中生成用於選擇對應於位址Ay的儲存單元的信號。利用位準轉移器808來調整該信號的振幅，然後藉由緩衝器809將該信號輸入到單元陣列801。另一方面，在讀出電路813中，根據來自控制電路806的指令，選擇由行解碼器807選擇的儲存單元中的對應於位址Ax的儲存單元。並且，讀出儲存在對應於位址Ax、位址Ay的儲存單元中的資料，並生成包括該資料的信號。
另外，資料線驅動電路805也可以具有：能夠暫時儲存信號DATA的頁緩衝器；以及當讀出資料時預先對資料線施加電位VR的預充電電路等。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式3
接著，對讀出電路的具體結構例子進行說明。
從單元陣列讀出的電位的電平由寫入在儲存單元中的資料決定。因此，理想地，當在多個儲存單元中儲存有相同數位值的資料時，從多個儲存單元讀出的所有電位的電平應該彼此相同。然而，實際情況是，有時電容元件、用作切換元件的電晶體的特性在多個儲存單元之間不均勻。在此情況中，即使所有要讀出的資料具有相同數位值，實際讀出的電位不均勻，因此電位廣泛地分佈。但是，即使從單元陣列讀出的電位彼此輕微地不均勻，讀出電路也能夠形成具有精確的資料且根據所希望的規定處理了其振幅和波形的信號。
圖5是示出讀出電路的結構例子的電路圖。圖5所示的讀出電路包括電晶體260，該電晶體260用作如下切換元件，即用來控制向讀出電路的從單元陣列讀出的電位Vdata的輸入的切換元件。另外，圖5所示的讀出電路還具有運算放大器262。
用作切換元件的電晶體260根據施加到其閘極電極的信號Sig的電位控制向運算放大器262的非反相輸入端子(+)的電位Vdata的供應。例如，當電晶體260成為導通狀態時，電位Vdata施加到運算放大器262的非反相輸入端子(+)。另一方面，運算放大器262的反相輸入端子(-)施加有參考電位Vref。可以根據施加到非反相輸入端子(+)的電位相對於參考電位Vref高或低來改變輸出端子的電位Vout的電平。由此，可以獲得間接包括資料的信號。
注意，即使儲存單元儲存有相同值的資料，也有時由於儲存單元之間的特性偏差而會產生被讀出的電位Vdata的電平偏差，而該電位的電平廣泛地分佈。因此，為了精確地讀出資料的值，考慮到電位Vdata的偏差來決定參考電位Vref的電平。
另外，由於圖5示出使用二值的數字值時的讀出電路的一個例子，所以對於被施加電位Vdata的節點分別使用一個用來讀出資料的運算放大器。然而，運算放大器的數量不侷限於此。當使用n值(n是2以上的自然數)的資料時，將對於被施加電位Vdata的節點的運算放大器的數量設定為n-1。
本實施方式可以與上述實施方式適當地組合來實施。
實施方式4
在本實施方式中，作為例子舉出在圖2所示的儲存單元100中作為電晶體109的活性層使用氧化物半導體且作為驅動電路所具有的電晶體的活性層使用矽的情況，來對儲存裝置的製造方法進行說明。
但是，除了矽以外，驅動電路所具有的電晶體還可以使用鍺、矽鍺、單晶碳化矽等半導體材料。另外，例如，使用矽的電晶體可以使用矽晶片等單晶半導體基板、藉由SOI法製造的矽薄膜、藉由氣相生長法製造的矽薄膜等形成。或者，在本發明的一個方式中，也可以作為構成儲存單元的所有電晶體使用氧化物半導體。
在本實施方式中，首先，如圖6A所示，在基板700上形成絕緣膜701和單晶半導體膜702。
對可以用於基板700的材料沒有大限制，但是需要至少具有能夠承受後面的加熱處理的程度的耐熱性。例如，作為基板700，可以使用藉由熔融法或浮法來製造的玻璃基板、石英基板、半導體基板、陶瓷基板等。另外，當後面的加熱處理的溫度較高時，較佳的是，作為玻璃基板使用應變點為730℃以上的玻璃基板。
另外，在本實施方式中，作為例子舉出半導體膜702為單晶矽的情況，以下對驅動電路所具有的電晶體的製造方法進行說明。在此，簡單地說明具體的單晶半導體膜702的製造方法的一個例子。首先，對作為單晶半導體基板的接合基板注入由利用電場加速的離子構成的離子束，來在離接合基板表面有一定深度的區域中形成結晶結構被打亂而被局部地脆弱化的脆化層。形成脆化層的區域的深度可以根據離子束的加速能量和離子束的入射角調節。然後，以夾持絕緣膜701的方式貼合接合基板和形成有該絕緣膜701的基板700。作為該貼合，在貼合接合基板與基板700之後，對接合基板及基板700的一部分施加1N/cm2以上且500N/cm2以下，較佳地為11N/cm2以上且20N/cm2以下左右的壓力。當施加壓力時，接合基板與絕緣膜701從該部分開始接合，最終接合到達密接的整個面。接著，藉由進行加熱處理，存在於脆弱層中的微孔彼此結合，從而微孔的體積增大。其結果是，作為接合基板的一部分的單晶半導體膜在脆弱層處從接合基板分離。將上述加熱處理的溫度設定為不超過基板700的應變點的溫度。然後，藉由利用蝕刻等將上述單晶半導體膜加工成所希望的形狀，可以形成半導體膜702。
也可以對半導體膜702添加硼、鋁、鎵等賦予p型導電性的雜質或磷、砷等賦予n型導電性的雜質，以控制臨界電壓。為了控制臨界電壓，既可以對進行構圖之前的半導體膜添加雜質元素，又可以對在構圖之後形成的半導體膜702添加雜質元素。另外，為了控制臨界電壓，也可以對接合基板添加雜質元素。或者，也可以為了粗略地控制臨界電壓而將雜質元素添加到接合基板，然後為了精細地控制臨界電壓而將雜質元素也添加到在構圖之前的半導體膜或藉由構圖形成的半導體膜702。
另外，雖然在本實施方式中對使用單晶半導體膜的例子進行說明，但是本發明不侷限於該結構。例如，既可以利用使用氣相生長法形成在絕緣膜701上的多晶、微晶、非晶的半導體膜，又可以使上述半導體膜藉由習知的技術晶化。作為習知的晶化方法，有利用雷射的雷射晶化法和使用催化元素的晶化法。或者，也可以組合使用催化元素的晶化法和雷射晶化法。在使用石英等具有優異的耐熱性的基板的情況下，也可以組合利用使用電熱爐的熱晶化法、使用紅外光的燈退火晶化法、使用催化元素的晶化法、950℃左右的高溫退火法。
接著，如圖6B所示，在半導體膜702上形成閘極絕緣膜703，然後在閘極絕緣膜703上形成閘極電極704。
閘極絕緣膜703可以藉由進行高密度電漿處理、熱處理等使半導體膜702的表面氧化或氮化來形成。高密度電漿處理例如使用He、Ar、Kr、Xe等的稀有氣體與氧、氧化氮、氨、氮、氫等的混合氣體來進行。在此情況下，藉由引入微波來激發電漿，可以產生低電子溫度且高密度的電漿。藉由使用由這種高密度的電漿產生的氧自由基(也有包括OH自由基的情況)或氮自由基(也有包括NH自由基的情況)使半導體膜的表面氧化或氮化，可以以與半導體膜接觸的方式形成1nm至20nm，較佳地為5nm至10nm的絕緣膜。例如，利用使用Ar稀釋為1倍至3倍(流量比)的一氧化二氮(N2O)並以10Pa至30Pa的壓力施加3kW至5kW的微波(2.45GHz)電力，來使半導體膜702的表面氧化或氮化。藉由該處理形成厚度為1nm至10nm(較佳地為2nm至6nm)的絕緣膜。此外，引入一氧化二氮(N2O)和矽烷(SiH4)並以10Pa至30Pa的壓力施加3kW至5kW的微波(2.45GHz)電力，藉由氣相生長法形成氧氮化矽膜，從而形成閘極絕緣膜。藉由組合固相反應和氣相生長法所引起的反應，可以形成介面態密度低且絕緣耐壓優異的閘極絕緣膜。
由於上述利用高密度電漿處理的半導體膜的氧化或氮化以固相反應進行，所以可以使閘極絕緣膜703與半導體膜702的介面態密度極低。另外，藉由利用高密度電漿處理直接使半導體膜702氧化或氮化，可以抑制所形成的絕緣膜的厚度的不均勻。另外，在半導體膜具有結晶性時，藉由利用高密度電漿處理以固相反應來使半導體膜的表面氧化，可以抑制氧化只在晶粒介面中進展得快，從而可以形成均勻性良好且介面態密度低的閘極絕緣膜。如此，將利用高密度電漿處理形成的絕緣膜包括在閘極絕緣膜的一部分或整個閘極絕緣膜內的電晶體可以抑制特性的不均勻。
另外，也可以使用電漿CVD法或濺射法等並使用含有氧化矽、氮氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鋁、氧化鉭、氧化釔、矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的矽酸鉿(HfSixOy(x>0、y>0))、添加有氮的鋁酸鉿(HfAlxOy(x>0、y>0))等的膜的單層或疊層形成閘極絕緣膜703。
注意，在本說明書中，氧氮化物是指在其組成中含氧量多於含氮量的物質。此外，氮氧化物是指在其組成中含氮量多於含氧量的物質。
例如，可以將閘極絕緣膜703的厚度設定為1nm以上且100nm以下，較佳地設定為10nm以上且50nm以下。在本實施方式中，藉由電漿CVD法形成厚度為20nm左右的包含氧氮化矽的單層絕緣膜，並且將其用於閘極絕緣膜703。
閘極電極704可以在覆蓋閘極絕緣膜703地形成導電膜之後將該導電膜加工(構圖)為所定的形狀來形成。當形成上述導電膜時，可以使用CVD法、濺射法、蒸鍍法、旋塗法等。另外，作為導電膜，可以使用鉭(Ta)、鎢(W)、鈦(Ti)、鉬(Mo)、鋁(Al)、銅(Cu)、鉻(Cr)、釹(Nb)等。既可以使用以上述金屬為主要成分的合金，又可以使用包含上述金屬的化合物。或者，也可以使用對半導體膜摻雜了賦予導電性的磷等雜質元素而成的多晶矽等半導體來形成閘極電極704。
另外，閘極電極704既可以由單層的導電膜形成，又可以由層疊的多個導電膜形成。
兩個導電膜的組合可以是如下組合，即作為第一層使用氮化鉭或鉭，且作為第二層使用鎢。除了上述例子以外，還可以舉出如下組合，即：氮化鎢和鎢；氮化鉬和鉬；鋁和鉭；鋁和鈦等。因為鎢或氮化鉭具有高耐熱性，所以在形成兩個導電膜之後的製程中可以進行以熱啟動為目的的加熱處理。或者，作為兩個導電膜的組合，例如也可以使用：摻雜有賦予n型導電性的雜質元素的矽和矽化鎳；摻雜有賦予n型傳導性的雜質元素的矽和鎢矽化物等。
在層疊三個以上的導電膜的三層結構的情況下，較佳的是，採用鉬膜、鋁膜和鉬膜的疊層結構。
另外，作為閘極電極704，也可以使用氧化銦、氧化銦氧化錫混合物、氧化銦氧化鋅混合物、氧化鋅、氧化鋅鋁、氧氮化鋅鋁或氧化鋅鎵等具有透光性的氧化物導電膜。
在本實施方式中，使用在厚度為30nm左右的氮化鉭上層疊有厚度為170nm左右的鎢的閘極電極704。
另外，也可以藉由使用液滴噴射法選擇性地形成閘極電極704，而不使用掩模。注意，液滴噴射法是指從細孔噴出或噴射包含所定的組成物的液滴來形成所定圖案的方法，噴墨法等包括在其範疇內。
另外，可以在形成導電膜之後，使用ICP(Inductively Coupled Plasma：電感耦合電漿)蝕刻法，適當地調節蝕刻條件(施加到線圈型電極層的電力量、施加到基板一側的電極層的電力量、基板一側的電極溫度等)，來以具有所希望的錐形形狀的方式對導電膜進行蝕刻，來形成閘極電極704。另外，也可以根據掩模的形狀來控制錐形形狀的角度等。另外，作為蝕刻用氣體，可以適當地使用氯、氯化硼、氯化矽或四氯化碳等的氯類氣體、四氟化碳、氟化硫或氟化氮等的氟類氣體或氧等。
接著，如圖6C所示，藉由以閘極電極704為掩模對半導體膜702添加賦予一導電型的雜質元素，在半導體膜702中形成與閘極電極704重疊的通道形成區705及夾有通道形成區705的一對雜質區706。
在本實施方式中，例示對半導體膜702添加賦予n型的雜質元素(例如，磷)的情況。
接著，如圖6D所示，以覆蓋閘極絕緣膜703、閘極電極704的方式形成絕緣膜707、絕緣膜708及絕緣膜709。明確而言，作為絕緣膜707、絕緣膜708及絕緣膜709，可以使用氧化矽、氮化矽、氮氧化矽、氧氮化矽、氮化鋁、氮氧化鋁等無機絕緣膜。尤其是，藉由將介電常數低(low-k)的材料用於絕緣膜707、絕緣膜708及絕緣膜709，可以充分降低起因於各種電極或佈線的重疊的電容，所以是較佳的。另外，也可以將使用上述材料的多孔絕緣膜用於絕緣膜707、絕緣膜708及絕緣膜709。多孔絕緣膜的介電常數比密度高的絕緣膜的介電常數低，所以可以進一步降低起因於電極或佈線的寄生電容。
在本實施方式中，舉出如下例子，即作為絕緣膜707使用厚度為50nm的氧氮化矽膜，作為絕緣膜708使用厚度為100nm左右的氮氧化矽膜，且作為絕緣膜709使用厚度為450nm的氧氮化矽膜。另外，雖然在本實施方式中示出在閘極電極704上形成絕緣膜707、絕緣膜708及絕緣膜709的情況，但是在本發明中既可以在閘極電極704上只形成單層的絕緣膜，又可以層疊形成三層以外的多個絕緣膜。
接著，如圖7A所示，藉由蝕刻等在閘極絕緣膜703、絕緣膜707、絕緣膜708及絕緣膜709中形成開口部，使一對各雜質區706的一部分及閘極電極704的一部分露出，然後形成與一對各雜質區706接觸的導電膜710及導電膜711、以及與閘極電極704接觸的導電膜712。然後，以覆蓋導電膜710至導電膜712的方式在絕緣膜709上形成絕緣膜713。
作為成為導電膜710至導電膜712的導電膜，可以舉出選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的元素、以上述元素為成分的合金或組合上述元素而成的合金膜等。此外，也可以採用在鋁、銅等的金屬膜的下側或上側層疊鉻、鉭、鈦、鉬、鎢等的高熔點金屬膜的結構。另外，作為鋁或銅，為了避免耐熱性或腐蝕性的問題，較佳的是，將鋁或銅與高熔點金屬材料組合而使用。作為高熔點金屬材料，可以使用鉬、鈦、鉻、鉭、鎢、釹、鈧、釔等。
另外，成為導電膜710至導電膜712的導電膜可以採用單層結構或兩層以上的疊層結構。例如，可以舉出：包含矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；以及鈦膜、層疊在該鈦膜上的鋁膜、在其上層疊的鈦膜的三層結構等。
此外，也可以使用導電金屬氧化物形成成為導電膜710至導電膜712的導電膜。作為導電金屬氧化物，可以使用氧化銦、氧化錫、氧化鋅、氧化銦氧化錫混合物、氧化銦氧化鋅混合物或使上述金屬氧化物材料包含矽或氧化矽的材料。
在本實施方式中，作為導電膜710至導電膜712使用層疊有厚度為50nm左右的鈦膜、厚度為200nm左右的鋁膜、厚度為100nm左右的鈦膜的導電膜。
絕緣膜713可以採用單層結構或兩層以上的疊層結構，但是較佳的是，其表面具有高平坦性。作為絕緣膜713，例如可以使用氧化矽、氮化矽、氧氮化矽、氮氧化矽等。絕緣膜713可以使用電漿CVD法、光CVD法、熱CVD法等的CVD法形成。
作為絕緣膜713，也可以使用藉由化學氣相沉積法並使用有機矽烷形成的氧化矽膜。作為有機矽烷，可以使用四乙氧基矽烷(tetraethoxysilane)(TEOS：Si(OC2H5)4)、三甲基矽烷(TMS：(CH3)3SiH)、四甲基環四矽氧烷(TMCTS)、八甲基環四矽氧烷(OMCTS)、六甲基二矽氮烷(HMDS)、三乙氧基矽烷(SiH(OC2H5)3)、三二甲氨基矽烷(SiH(N(CH3)2)3)等。當然，也可以藉由利用甲矽烷、乙矽烷或丙矽烷等無機矽烷來形成氧化矽、氧氮化矽、氮化矽、氮氧化矽等。
在本實施方式中，使用TEOS形成厚度為1.5μm左右的含有氧化矽的絕緣膜713。
藉由上述製程可以形成驅動電路所具有的電晶體230。電晶體230具有：半導體膜702；半導體膜702上的閘極絕緣膜703；在閘極絕緣膜703上與半導體膜702重疊的位置上形成的閘極電極704；以及與半導體膜702所具有的雜質區706連接的用作源極電極或汲電極的導電膜710及導電膜711。
接著，如圖7B所示，藉由對絕緣膜713進行CMP(化學機械拋光)處理或蝕刻處理，使導電膜712的表面露出。另外，為了提高後面形成的電晶體109的特性，較佳的是，使絕緣膜713的表面盡可能地平坦。
接著，對電晶體109的製造方法進行說明。首先，如圖7C所示，在絕緣膜713及導電膜712上形成絕緣膜714，然後在絕緣膜714上形成氧化物半導體膜715。
絕緣膜714可以使用與絕緣膜707至絕緣膜709相同的材料形成。在本實施方式中，作為絕緣膜714使用厚度為300nm左右的氧氮化矽膜。
藉由將形成在絕緣膜714上的氧化物半導體膜加工為所希望的形狀，來可以形成氧化物半導體膜715。將上述氧化物半導體膜的厚度設定為2nm以上且200nm以下，較佳地設定為3nm以上且50nm以下，更佳地設定為3nm以上且20nm以下。將氧化物半導體用作靶材並使用濺射法來形成氧化物半導體膜。另外，氧化物半導體膜可以在稀有氣體(例如氬)氛圍、氧氛圍或稀有氣體(例如氬)及氧的混合氛圍下藉由濺射法形成。
另外，較佳的是，在使用濺射法形成氧化物半導體膜之前，進行引入氬氣體產生電漿的反濺射，來去除附著在絕緣膜714的表面上的灰塵。反濺射是指一種方法，其中不對靶材一側施加電壓而在氬氛圍下使用RF電源對基板一側施加電壓來在基板近旁形成電漿，以對表面進行修改。注意，也可以使用氮氛圍、氦氛圍等代替氬氛圍。另外，也可以在對氬氛圍添加氧、一氧化二氮等的氛圍下進行反濺射。另外，也可以在對氬氛圍添加氯、四氟化碳等的氛圍下進行反濺射。
例如，作為氧化物半導體，可以使用：氧化銦、氧化錫、氧化鋅；二元金屬氧化物如In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物；三元金屬氧化物如In-Ga-Zn類氧化物(也稱為IGZO)、In-Al-Zn類氧化物、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；以及四元金屬氧化物如In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物。另外，上述氧化物半導體也可以包含矽。
在本實施方式中，將藉由使用包含In(銦)、Ga(鎵)及Zn(鋅)的靶材的濺射法得到的厚度為30nm的In-Ga-Zn類氧化物半導體的薄膜用作氧化物半導體膜。較佳的是，作為上述靶材，使用原子數比為In:Ga:Zn=1:1:1、4:2:3、3:1:2、1:1:2、2:1:3或3:1:4的靶材。另外，包含In、Ga及Zn的靶材的填充率為90%以上且100%以下，較佳地為95%以上且低於100%。藉由採用填充率高的靶材，可以形成緻密的氧化物半導體膜。
另外，當作為氧化物半導體膜使用In-Zn類材料時，將所使用的靶材的組成比的原子數比設定為In:Zn=50:1至1:2(換算為莫耳數比則為In2O3:ZnO=25:1至1:4)，較佳地為In:Zn=20:1至1:1(換算為莫耳數比則為In2O3:ZnO=10:1至1:2)，更佳地為In:Zn=1.5:1至15:1(換算為莫耳數比則為In2O3:ZnO=3:4至15:2)。例如，作為用來形成In-Zn類氧化物半導體的靶材，當原子數比為In:Zn:O=X:Y:Z時，滿足Z＞1.5X+Y。藉由將Zn的比率設定為上述範圍內的值，可以提高遷移率。
另外，在藉由濺射法形成作為氧化物半導體膜的In-Sn-Zn類氧化物半導體膜時，較佳的是，使用原子數比為In:Sn:Zn=1:1:1、2:1:3、1:2:2或20:45:35的In-Sn-Zn-O靶材。
在本實施方式中，將基板放置在保持為減壓狀態的處理室內，去除處理室內的殘留水分並引入去除了氫及水分的濺射氣體，使用上述靶材形成氧化物半導體膜。在進行成膜時，也可以將基板溫度設定為100℃以上且600℃以下，較佳地為200℃以上且400℃以下。藉由邊加熱基板邊進行成膜，可以降低所形成的氧化物半導體膜所包含的雜質的濃度。另外，可以減輕因濺射而產生的損傷。為了去除殘留在處理室中的水分，使用吸附型真空泵較佳。例如，較佳的是，使用低溫泵、離子泵、鈦昇華泵。另外，作為排氣單元，也可以使用設置有冷阱的渦輪泵。在採用低溫泵來對處理室進行排氣時，例如氫原子、水(H2O)等的包含氫原子的化合物(更佳地，還有包含碳原子的化合物)等被排出，由此可以降低在該處理室中形成的氧化物半導體膜所包含的雜質的濃度。
作為成膜條件的一個例子，使用如下條件，即基板和靶材之間的距離為100mm，壓力為0.6Pa，直流(DC)電源為0.5kW，採用氧(氧流量比率100%)氛圍。另外，使用脈衝直流(DC)電源是較佳的，因為可以減少在成膜時發生的灰塵並可以實現均勻的膜厚度分佈。
另外，藉由將濺射裝置的處理室的洩漏率設定為1×10-10Pa‧m3/秒以下，可以抑制當藉由濺射法形成膜時鹼金屬、氫化物等的雜質混入到氧化物半導體膜中。另外，藉由作為排氣系統使用上述吸附真空泵，可以降低鹼金屬、氫原子、氫分子、水、羥基或氫化物等的雜質從排氣系統倒流。
另外，藉由將靶材的純度設定為99.99%以上，可以降低混入到氧化物半導體膜中的鹼金屬、氫原子、氫分子、水、羥基或氫化物等。另外，藉由使用該靶材，在氧化物半導體膜中可以降低鋰、鈉、鉀等的鹼金屬的濃度。
另外，為了使氧化物半導體膜儘量不包含氫、羥基及水分，較佳的是，作為成膜的預處理，在濺射裝置的預熱室中對形成有絕緣膜714的基板700進行預熱，並使吸附到基板700的水分或氫等的雜質脫離且進行排氣。注意，預熱的溫度是100℃以上且400℃以下，較佳地是150℃以上且300℃以下。另外，設置在預熱室中的排氣單元較佳地是低溫泵。另外，也可以省略該預熱處理。另外，也可以在形成閘極絕緣膜719之前對形成有導電膜716、導電膜717及導電膜718的基板700也同時進行該預熱。
另外，作為用來形成氧化物半導體膜715的蝕刻，可以採用乾蝕刻及濕蝕刻中的一者或兩者。作為用於乾蝕刻的蝕刻氣體，較佳地使用包含氯的氣體(氯類氣體，例如，氯(Cl2)、三氯化硼(BCl3)、四氯化矽(SiCl4)、四氯化碳(CCl4)等)。另外，還可以使用包含氟的氣體(氟類氣體，例如四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)、三氟甲烷(CHF3)等)、溴化氫(HBr)、氧(O2)或對上述氣體添加了氦(He)或氬(Ar)等的稀有氣體的氣體等。
作為乾蝕刻法，可以使用平行平板型RIE(Reactive Ion Etching：反應離子蝕刻)法或ICP(Inductively Coupled Plasma：感應耦合電漿)蝕刻法。適當地調節蝕刻條件(施加到線圈型電極的電力量、施加到基板一側的電極的電力量、基板一側的電極溫度等)，以可以蝕刻為所希望的形狀。
作為用於濕蝕刻的蝕刻液，可以使用將磷酸、醋酸和硝酸混合而成的溶液、檸檬酸或草酸等的有機酸。在本實施方式中，使用ITO-07N(日本關東化學公司製造)。
也可以藉由噴墨法形成用來形成氧化物半導體膜715的抗蝕劑掩模。由於當藉由噴墨法形成抗蝕劑掩模時不使用光掩模，因此可以縮減製造成本。
另外，較佳的是，在下一個製程中形成導電膜之前進行反濺射，來去除附著在氧化物半導體膜715及絕緣膜714的表面的抗蝕劑殘渣等。
另外，有時在藉由濺射法等形成的氧化物半導體膜中包含多量的水分或氫(包括羥基)等的雜質。由於水分或氫容易形成施體能階，因此對於氧化物半導體來說水分或氫是雜質。於是，在本發明的一個方式中，為了減少氧化物半導體膜中的水分或氫等的雜質(脫水化或脫氫化)，在減壓氛圍、氮或稀有氣體等惰性氣體氛圍、氧氣體氛圍或超乾燥空氣(使用CRDS(cavity ring-down laser spectroscopy：光腔衰蕩光譜法)方式的露點計進行測定時的水分量是20ppm(露點換算為-55℃)以下，較佳的是1ppm以下，更佳的是10ppb以下的空氣)氛圍下對氧化物半導體膜715進行加熱處理。
藉由對氧化物半導體膜715進行加熱處理，可以使氧化物半導體膜715中的水分或氫脫離。明確而言，以250℃以上且750℃以下，較佳地以400℃以上且低於基板的應變點的溫度進行加熱處理，即可。例如，以500℃進行3分鐘以上且6分鐘以下左右的加熱處理即可。藉由使用RTA法作為加熱處理，可以在短時間內進行脫水化或脫氫化，由此也可以以超過玻璃基板的應變點的溫度進行處理。
在本實施方式中，使用加熱處理裝置之一的電爐。
注意，加熱處理裝置不侷限於電爐，也可以具備利用電阻發熱體等的發熱體所產生的熱傳導或熱輻射對被處理物進行加熱的裝置。例如，可以使用GRTA(Gas Rapid Thermal Anneal：氣體快速熱退火)裝置、LRTA(Lamp Rapid Thermal Anneal：燈快速熱退火)裝置等的RTA(Rapid Thermal Anneal：快速熱退火)裝置。LRTA裝置是藉由利用從鹵素燈、金鹵燈、氙弧燈、碳弧燈、高壓鈉燈或者高壓汞燈等的燈發射的光(電磁波)的輻射來對被處理物進行加熱的裝置。GRTA裝置是指使用高溫氣體進行加熱處理的裝置。作為氣體，使用即使進行加熱處理也不與被處理物產生反應的惰性氣體如氬等的稀有氣體或氮。
另外，在加熱處理中，較佳的是，在氮或氦、氖、氬等的稀有氣體中不包含水分或氫等。或者，較佳的是，將引入到加熱處理裝置中的氮或氦、氖、氬等的稀有氣體的純度設定為6N(99.9999%)以上，更佳地設定為7N(99.99999%)以上(即，將雜質濃度設定為1ppm以下，較佳地設定為0.1ppm以下)。
注意，已經指出，由於氧化物半導體對雜質是不敏感的，因此即使在膜中包含多量的金屬雜質也沒有問題，而也可以使用包含多量的鹼金屬諸如鈉等的廉價的鈉鈣玻璃(神穀、野村以及細野，“酸化物半導體物性開発現狀(Carrier Transport Properties and Electronic Structures of Amorphous Oxide Semiconductors: The present status：非晶氧化物半導體的物性及裝置開發的現狀)”，固體物理，2009年9月號，Vol.44，p.621-633)。但是，這種考慮是不適當的。因為鹼金屬不是構成氧化物半導體的元素，所以是雜質。在鹼土金屬不是構成氧化物半導體的元素的情況下，鹼土金屬也是雜質。尤其是，鹼金屬中的Na在與氧化物半導體膜接觸的絕緣膜為氧化物的情況下擴散到該絕緣膜中而成為Na+。另外，在氧化物半導體膜內，Na斷裂構成氧化物半導體的金屬與氧的接合或擠進其接合之中。其結果是，例如，產生因臨界電壓漂移到負方向而導致的常開啟化、遷移率降低等的電晶體特性的劣化，而且還產生特性偏差。尤其是在氧化物半導體膜中的氫濃度充分低時，該雜質所導致的電晶體的特性劣化及特性偏差的問題變得明顯。因此，當氧化物半導體膜中的氫濃度為1×1018/cm3以下，尤其是1×1017/cm3以下時，降低上述雜質的濃度較佳。明確而言，利用二次離子質譜分析法測量的Na濃度較佳地為5×1016/cm3以下，更佳地為1×1016/cm3以下，進一步佳地為1×1015/cm3以下。同樣地，Li濃度的測定值較佳地為5×1015/cm3以下，更佳地為1×1015/cm3以下。同樣地，K濃度的測定值較佳地為5×1015/cm3以下，更佳地為1×1015/cm3以下。
藉由上述製程可以降低氧化物半導體膜715中的氫濃度，來實現高純度化。由此可以實現氧化物半導體膜的穩定化。另外，藉由玻璃轉變溫度以下的加熱處理，可以形成載子密度極少，且能隙寬的氧化物半導體膜。由此，可以使用大面積基板製造電晶體，而可以提高量產性。另外，藉由使用該氫濃度降低且被高純度化了的氧化物半導體膜，可以製造耐壓性高且截止電流顯著低的電晶體。只要在形成氧化物半導體膜之後就可以進行上述加熱處理。
另外，氧化物半導體膜也可以為非晶，但是也可以具有結晶性。作為具有結晶性的氧化物半導體膜，包括具有c軸取向的結晶(CAAC)的CAAC-OS(C Axis Aligned Crystal Oxide Semiconductor)膜也可以提高電晶體的可靠性，所以包括具有c軸取向的結晶的CAAC-OS膜是較佳的。
利用CAAC-OS膜構成的氧化物半導體膜也可以藉由濺射法形成。為了藉由濺射法得到CAAC-OS膜，重要的是在氧化物半導體膜的沉積初期步驟中形成六方晶的結晶且以該結晶為晶種使結晶生長。為此，較佳的是，將靶材與基板之間的距離設定為長(例如，150mm至200mm左右)，並且將加熱基板的溫度設定為100℃至500℃，更佳地設定為200℃至400℃，進一步佳地設定為250℃至300℃。而且，藉由以比成膜時的加熱基板的溫度高的溫度對沉積的氧化物半導體膜進行熱處理，可以修復包含在膜中的微小缺陷或疊層介面的缺陷。
CAAC-OS膜不是完全的單晶，也不是完全的非晶。CAAC-OS膜是在非晶相中具有結晶部的結晶-非晶混合相結構的氧化物半導體膜。另外，在很多情況下，該結晶部的尺寸為能夠容納在一邊短於100nm的立方體內的尺寸。另外，在使用透射電子顯微鏡(TEM:Transmission Electron Microscope)觀察時的影像中，包括在CAAC-OS膜中的非晶部與結晶部的邊界不明確。另外，不能利用TEM在CAAC-OS膜中觀察到晶界(grain boundary)。因此，在CAAC-OS膜中，起因於晶界的電子遷移率的降低得到抑制。
包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，在從垂直於ab面的方向看時具有三角形或六角形的原子排列，且在從垂直於c軸的方向看時，金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。另外，不同結晶部的a軸及b軸的方向也可以彼此不同。在本說明書中，在只記載“垂直”時，也包括85°以上且95°以下的範圍。另外，在只記載“平行”時，也包括-5°以上且5°以下的範圍。
另外，在CAAC-OS膜中，結晶部的分佈也可以不均勻。例如，在CAAC-OS膜的形成過程中，在從氧化物半導體膜的表面一側進行結晶生長時，與被形成面近旁相比，有時在表面近旁結晶部所占的比例高。
因為包括在CAAC-OS膜中的結晶部的c軸在平行於CAAC-OS膜的被形成面的法線向量或表面的法線向量的方向上一致，所以有時根據CAAC-OS膜的形狀(被形成面的剖面形狀或表面的剖面形狀)朝向彼此不同的方向。另外，結晶部的c軸方向是平行於形成CAAC-OS膜時的被形成面的法線向量或表面的法線向量的方向。藉由進行成膜或在成膜之後進行加熱處理等的晶化處理來形成結晶部。
使用CAAC-OS膜的電晶體可以降低因照射可見光或紫外光而產生的電特性變動。因此，該電晶體的可靠性高。
接著，如圖8A所示，藉由蝕刻等在絕緣膜713及絕緣膜714中形成開口部來使導電膜710的一部分露出，然後形成在開口部中接觸於導電膜710的導電膜716以及接觸於氧化物半導體膜715的導電膜717及導電膜718。導電膜717及導電膜718用作源極電極或汲電極。
明確而言，藉由濺射法或真空蒸鍍法在絕緣膜714上覆蓋開口部地形成導電膜，然後將該導電膜加工(構圖)為所希望的形狀，來可以形成導電膜716、導電膜717及導電膜718。
作為成為導電膜716、導電膜717及導電膜718的導電膜，可以舉出選自鋁、鉻、銅、鉭、鈦、鉬、鎢中的元素、以上述元素為成分的合金或組合上述元素而成的合金膜等。此外，還可以採用在鋁、銅等的金屬膜的下側或上側層疊有鉻、鉭、鈦、鉬、鎢等的高熔點金屬膜的結構。另外，作為鋁或銅，為了避免耐熱性或腐蝕性的問題，較佳的是，將鋁或銅與高熔點金屬材料組合而使用。作為高熔點金屬材料，可以使用鉬、鈦、鉻、鉭、鎢、釹、鈧、釔等。
另外，成為導電膜716、導電膜717及導電膜718的導電膜可以採用單層結構或兩層以上的疊層結構。例如，可以舉出：包含矽的鋁膜的單層結構；在鋁膜上層疊鈦膜的兩層結構；以及鈦膜、層疊在該鈦膜上的鋁膜、還在其上層疊的鈦膜的三層結構等。另外，Cu-Mg-Al合金、Mo-Ti合金、Ti、Mo具有與氧化膜的高密接性。因此，藉由作為下層層疊包括Cu-Mg-Al合金、Mo-Ti合金、Ti或Mo的導電膜，作為上層層疊包括Cu的導電膜，且將上述層疊的導電膜用於導電膜716、導電膜717及導電膜718，可以提高作為氧化膜的絕緣膜714與導電膜716、導電膜717及導電膜718的密接性。
此外，也可以使用導電金屬氧化物形成成為導電膜716、導電膜717及導電膜718的導電膜。作為導電金屬氧化物，可以使用氧化銦、氧化錫、氧化鋅、氧化銦氧化錫混合物、氧化銦氧化鋅混合物或使上述金屬氧化物材料包含矽或氧化矽的材料。
在形成導電膜之後進行加熱處理的情況下，較佳的是，使導電膜具有承受該加熱處理的耐熱性。
在本實施方式中，作為導電膜716、導電膜717及導電膜718使用厚度為150nm的鎢膜。
另外，在對導電膜進行蝕刻時，為了儘量不去除氧化物半導體膜715，適當地調節各個材料及蝕刻條件。根據蝕刻條件，有時藉由氧化物半導體膜715的露出的部分被部分地蝕刻，而形成槽部(凹部)。
在本實施方式中，作為成為導電膜716、導電膜717及導電膜718的導電膜使用鎢膜。因此，可以使用包含氨和過氧化氫水的溶液(過氧化氫氨水)對上述導電膜選擇性地進行濕蝕刻。明確而言，使用以5:2:2的體積比混合有31wt%的過氧化氫水、28wt%的氨水和水的過氧化氫氨水。或者，也可以使用包含四氟化碳(CF4)、氯(Cl2)、氧的氣體對上述導電膜進行乾蝕刻。
另外，為了縮減在光刻製程中使用的光掩模數及製程數，還可以使用由多色調掩模形成的抗蝕劑掩模來進行蝕刻製程，該多色調掩模是使透射光具有多種強度的掩模。由於使用多色調掩模形成的抗蝕劑掩模成為具有多種厚度的形狀，且藉由進行蝕刻可以進一步改變其形狀，因此可以將使用多色調掩模形成的抗蝕劑掩模用於加工為不同圖案的多個蝕刻製程。由此，使用一個多色調掩模可以形成至少對應於兩種以上的不同圖案的抗蝕劑掩模。因此，可以縮減曝光掩模數，還可以縮減所對應的光刻製程，從而可以簡化製程。
另外，也可以在氧化物半導體膜715與用作源極電極或汲電極的導電膜717及導電膜718之間設置用作源區和汲區的氧化物導電膜。較佳的是，作為氧化物導電膜的材料，使用以氧化鋅為成分的材料，且使用不含有氧化銦的材料。作為這種氧化物導電膜，可以使用氧化鋅、氧化鋅鋁、氧氮化鋅鋁、氧化鋅鎵等。
例如，在形成氧化物導電膜時，也可以一同進行用來形成氧化物導電膜的構圖和用來形成導電膜717至導電膜718的構圖。
藉由設置用作源區及汲區的氧化物導電膜，可以降低氧化物半導體膜715與導電膜717及導電膜718之間的電阻，所以可以實現電晶體的高速工作。另外，藉由設置用作源區和汲區的氧化物導電膜，可以提高電晶體的耐壓性。
接著，也可以進行使用N2O、N2或Ar等的氣體的電漿處理。藉由該電漿處理去除附著到露出的氧化物半導體膜表面的水等。另外，也可以使用氧和氬的混合氣體進行電漿處理。
另外，在進行電漿處理之後，如圖8B所示，以覆蓋導電膜716、導電膜717、導電膜718及氧化物半導體膜715的方式形成閘極絕緣膜719。並且，在閘極絕緣膜719上，在與氧化物半導體膜715重疊的位置形成閘極電極720，而在與導電膜717重疊的位置形成導電膜721。
閘極絕緣膜719可以使用與閘極絕緣膜703相同的材料、相同的疊層結構形成。並且，較佳的是，閘極絕緣膜719儘量不包含水分、氫等的雜質，並可以為單層的絕緣膜或多個絕緣膜的疊層。當在閘極絕緣膜719中包含氫時，該氫侵入到氧化物半導體膜715，或氫抽出氧化物半導體膜715中的氧，而使氧化物半導體膜715低電阻化(n型化)，因此有可能形成寄生通道。因此，為了使閘極絕緣膜719儘量不含有氫，當形成膜時不使用氫是重要的。較佳的是，上述閘極絕緣膜719使用阻擋性高的材料。例如，作為阻擋性高的絕緣膜，可以使用氮化矽膜、氮氧化矽膜、氮化鋁膜或氮氧化鋁膜等。當使用多個層疊的絕緣膜時，將氮的含有比率低的氧化矽膜、氧氮化矽膜等的絕緣膜形成在與上述阻擋性高的絕緣膜相比接近氧化物半導體膜715的一側。然後，以夾著含氮比率低的絕緣膜且與導電膜716、導電膜717、導電膜718及氧化物半導體膜715重疊的方式形成阻擋性高的絕緣膜。藉由使用阻擋性高的絕緣膜，可以防止水分或氫等的雜質侵入到氧化物半導體膜715內、閘極絕緣膜719內或者氧化物半導體膜715與其他絕緣膜的介面及其近旁。另外，藉由以與氧化物半導體膜715接觸的方式形成氮比率低的氧化矽膜、氧氮化矽膜等的絕緣膜，可以防止使用阻擋性高的材料的絕緣膜直接接觸於氧化物半導體膜715。
在本實施方式中，作為閘極絕緣膜719使用藉由濺射法形成的厚度為30nm的氧氮化矽膜。將進行成膜時的基板溫度設定為室溫以上且400℃以下即可，在本實施方式中採用300℃。
另外，也可以在形成閘極絕緣膜719之後進行加熱處理。該加熱處理在氮、超乾燥空氣或稀有氣體(氬、氦等)的氛圍下較佳地以200℃以上且400℃以下，例如250℃以上且350℃以下的溫度進行。上述氣體的含水量為20ppm以下，較佳地為1ppm以下，更佳地為10ppb以下。在本實施方式中，例如在氮氛圍下以250℃進行1小時的加熱處理。或者，在形成導電膜716、導電膜717及導電膜718之前，也可以與為了減少水分或氫對氧化物半導體膜進行的上述加熱處理同樣，在短時間進行高溫的RTA處理。藉由在設置包含氧的閘極絕緣膜719之後進行加熱處理，即使因對氧化物半導體膜715進行的上述加熱處理而在氧化物半導體膜715中產生氧缺陷，氧也從閘極絕緣膜719供應到氧化物半導體膜715。並且，藉由將氧供應到氧化物半導體膜715，可以在氧化物半導體膜715中降低成為施體的氧缺陷，並滿足化學計量組成比。其結果是，可以使氧化物半導體膜715趨近於i型，降低因氧缺陷而導致的電晶體的電特性的偏差，從而實現電特性的提高。進行該加熱處理的時序只要是形成閘極絕緣膜719之後就沒有特別的限制，並且藉由將該加熱處理兼作其他製程例如形成樹脂膜時的加熱處理、用來使透明導電膜低電阻化的加熱處理，可以在不增加製程數的條件下使氧化物半導體膜715趨近於i型。
另外，也可以藉由在氧氛圍下對氧化物半導體膜715進行加熱處理，來對氧化物半導體添加氧，從而減少在氧化物半導體膜715中成為施體的氧缺陷。加熱處理的溫度例如是100℃以上且低於350℃，較佳地是150℃以上且低於250℃。較佳的是，用於上述氧氛圍下的加熱處理的氧氣體不包含水、氫等。或者，較佳的是，將引入到加熱處理裝置中的氧氣體的純度設定為6N(99.9999%)以上，更佳地設定為7N(99.99999%)以上(也就是說，氧中的雜質濃度為1ppm以下，較佳地為0.1ppm以下)。
或者，也可以藉由採用離子植入法或離子摻雜法等對氧化物半導體膜715添加氧，來減少成為施體的氧缺陷。例如，將以2.45GHz的微波電漿化了的氧添加到氧化物半導體膜715，即可。
另外，藉由在閘極絕緣膜719上形成導電膜之後，對該導電膜進行構圖，來可以形成閘極電極720及導電膜721。閘極電極720及導電膜721可以使用與閘極電極704或導電膜716、導電膜717及導電膜718相同的材料來形成。
閘極電極720及導電膜721的厚度為10nm至400nm，較佳地為100nm至300nm。在本實施方式中，在藉由使用鎢靶材的濺射法形成150nm的用於閘極電極的導電膜之後，藉由蝕刻來將該導電膜加工(構圖)為所希望的形狀，來形成閘極電極720及導電膜721。另外，也可以使用噴墨法形成抗蝕劑掩模。當藉由噴墨法形成抗蝕劑掩模時不使用光掩模，因此可以縮減製造成本。
藉由上述製程，形成電晶體109。
並且，導電膜717與導電膜721隔著閘極絕緣膜719重疊的部分相當於電容元件110。
雖然在本實施方式中示出平行平板型電容元件110的例子，但是在根據本發明的一個方式的儲存裝置中也可以使用疊層型電容元件。
另外，雖然使用單閘結構的電晶體說明電晶體109，但是也可以根據需要形成藉由具有電連接的多個閘極電極來具有多個通道形成區的多閘結構的電晶體。
另外，接觸於氧化物半導體膜715的絕緣膜(在本實施方式中，相當於絕緣膜714及閘極絕緣膜719)也可以使用包含第13族元素及氧的絕緣材料。較多氧化物半導體材料包含第13族元素，該包含第13族元素的絕緣材料與氧化物半導體的搭配良好，因此藉由將包含第13族元素的絕緣材料用於與氧化物半導體膜接觸的絕緣膜，可以保持與氧化物半導體膜的良好的介面狀態。
包含第13族元素的絕緣材料是指包含一種或多種第13族元素的絕緣材料。作為包含第13族元素的絕緣材料，例如有氧化鎵、氧化鋁、氧化鋁鎵、氧化鎵鋁等。在此，氧化鋁鎵是指含鋁量(at.%)多於含鎵量(at.%)的物質，並且氧化鎵鋁是指含鎵量(at.%)等於或多於含鋁量(at.%)的物質。
例如，當以接觸於包含鎵的氧化物半導體膜的方式形成絕緣膜時，藉由將包含氧化鎵的材料用於絕緣膜，可以保持氧化物半導體膜和絕緣膜之間的良好的介面特性。例如，藉由以彼此接觸的方式設置氧化物半導體膜和包含氧化鎵的絕緣膜，可以減少產生在氧化物半導體膜和絕緣膜之間的氫的沉積(pileup)。另外，在作為絕緣膜使用屬於與氧化物半導體的成分元素相同的族的元素時，可以獲得同樣的效果。例如，使用包含氧化鋁的材料形成絕緣膜也是有效的。另外，由於氧化鋁具有不容易滲透水的特性，因此從防止水侵入到氧化物半導體膜的角度來看，使用該材料是較佳的。
此外，較佳的是，作為與氧化物半導體膜715接觸的絕緣膜，使用藉由氧氛圍下的熱處理或氧摻雜等來包含多於化學計量組成比的氧的絕緣材料。氧摻雜是指對塊體(bulk)添加氧的處理。為了明確表示不僅對薄膜表面添加氧，而且對薄膜內部添加氧，使用該術語“塊體”。此外，氧摻雜包括將電漿化了的氧添加到塊體中的氧電漿摻雜。另外，也可以使用離子植入法或離子摻雜法進行氧摻雜。
例如，當作為與氧化物半導體膜715接觸的絕緣膜使用氧化鎵時，藉由進行氧氛圍下的熱處理或氧摻雜，可以將氧化鎵的組成設定為Ga2Ox(X=3+α，0<α<1)。
此外，在作為與氧化物半導體膜715接觸的絕緣膜使用氧化鋁時，藉由進行氧氛圍下的熱處理或氧摻雜，可以將氧化鋁的組成設定為Al2Ox(X=3+α，0<α<1)。
此外，在作為與氧化物半導體膜715接觸的絕緣膜使用氧化鎵鋁(氧化鋁鎵)時，藉由進行氧氛圍下的熱處理或氧摻雜，可以將氧化鎵鋁(氧化鋁鎵)的組成設定為GaxAl2-xO3+α(0<X<2，0<α<1)。
藉由進行氧摻雜處理，可以形成具有包含多於化學計量組成比的氧的區域的絕緣膜。藉由使具備這種區域的絕緣膜與氧化物半導體膜接觸，絕緣膜中的過剩的氧被供應到氧化物半導體膜中，可以減少氧化物半導體膜中或氧化物半導體膜與絕緣膜的介面中的氧缺陷，來可以使氧化物半導體膜i型化或無限趨近於i型。
另外，也可以將具有其氧量多於化學計量組成比的區域的絕緣膜僅用於與氧化物半導體膜715接觸的絕緣膜中的位於上層的絕緣膜及位於下層的絕緣膜中的一方，但是用於兩者較佳。藉由將具有其氧量多於化學計量組成比的區域的絕緣膜用於與氧化物半導體膜715接觸的絕緣膜中的位於上層及下層的絕緣膜，來實現夾著氧化物半導體膜715的結構，可以進一步提高上述效果。
此外，用於氧化物半導體膜715的上層或下層的絕緣膜既可以具有相同的構成元素，又可以具有不同的構成元素。例如，上層和下層都可以為組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵，或者也可以採用上方和下方中的一方為組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵且另一方為組成為Al2Ox(X=3+α，0<α<1)的氧化鋁的結構。
另外，與氧化物半導體膜715接觸的絕緣膜也可以是具有其氧量多於化學計量組成比的區域的絕緣膜的疊層。例如，也可以作為氧化物半導體膜715的上層形成組成為Ga2Ox(X=3+α，0<α<1)的氧化鎵，且在其上形成組成為GaxAl2-xO3+α(0<X<2，0<α<1)的氧化鎵鋁(氧化鋁鎵)。此外，氧化物半導體膜715的下層可以為具有其氧量多於化學計量組成比的區域的絕緣膜的疊層。或者，氧化物半導體膜715的上層及下層都可以為具有其氧量多於化學計量組成比的區域的絕緣膜的疊層。
接著，如圖8C所示，以覆蓋閘極絕緣膜719、導電膜721、閘極電極720的方式形成絕緣膜722。絕緣膜722可以利用PVD法或CVD法等形成。另外，還可以使用含有如氧化矽、氧氮化矽、氮化矽、氧化鉿、氧化鎵、氧化鋁等的無機絕緣材料的材料形成絕緣膜722。另外，較佳的是，作為絕緣膜722，使用介電常數低的材料或介電常數低的結構(多孔結構等)。這是因為藉由使絕緣膜722的介電常數低，可以降低產生在佈線、電極等之間的寄生電容，從而實現工作的高速化的緣故。另外，在本實施方式中，採用單層結構的絕緣膜722，但是，本發明的一個方式不侷限於此，也可以採用兩層以上的疊層結構的絕緣膜722。
接著，在閘極絕緣膜719、絕緣膜722中形成開口部725，使導電膜718的一部分露出。然後，在絕緣膜722上形成在上述開口部725中與導電膜718接觸的佈線726。
在使用PVD法或CVD法形成導電膜之後，對該導電膜進行構圖來形成佈線726。另外，作為導電膜的材料，可以使用選自鋁、鉻、銅、鉭、鈦、鉬和鎢中的元素或以上述元素為成分的合金等。也可以使用選自錳、鎂、鋯、鈹、釹、鈧中的一種或多種材料。
在本實施方式中，作為佈線726使用藉由濺射法依次層疊厚度為50nm左右的鈦膜、厚度為200nm左右的鋁膜、厚度為50nm左右的鈦膜來形成的導電膜。鈦膜具有還原被形成面的氧化膜(自然氧化膜等)來降低與下部電極等(在此，導電膜718)的接觸電阻的功能。另外，可以防止在鋁膜上產生小丘。另外，也可以在使用鈦或氮化鈦等形成障壁膜之後藉由鍍敷法形成銅膜。
接著，以覆蓋佈線726的方式形成絕緣膜727。藉由上述一系列的製程可以製造儲存裝置。
另外，在上述製造方法中，在形成氧化物半導體膜715之後形成用作源極電極及汲電極的導電膜717及導電膜718。因此，如圖8B所示，在藉由上述製造方法得到的電晶體109中，導電膜717及導電膜718形成在氧化物半導體膜715上。但是，在電晶體109中，用作源極電極及汲電極的導電膜也可以設置在氧化物半導體膜715的下面，即氧化物半導體膜715和絕緣膜714之間。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式5
在本實施方式中，對具有與實施方式4不同的結構的使用氧化物半導體膜的電晶體進行說明。
圖9A所示的電晶體601是通道蝕刻結構的底閘型電晶體。
電晶體601具有：形成在絕緣表面上的閘極電極602；閘極電極602上的閘極絕緣膜603；在閘極絕緣膜603上與閘極電極602重疊的氧化物半導體膜604；形成在氧化物半導體膜604上的導電膜605；以及導電膜606。再者，電晶體601還可以在其構成要素內包括形成在氧化物半導體膜604、導電膜605及導電膜606上的絕緣膜607。
另外，圖9A所示的電晶體601還可以具有在與氧化物半導體膜604重疊的位置形成在絕緣膜607上的背閘極電極。
圖9B所示的電晶體611是通道保護結構的底閘型電晶體。
電晶體611具有：形成在絕緣表面上的閘極電極612；閘極電極612上的閘極絕緣膜613；在閘極絕緣膜613上與閘極電極612重疊的氧化物半導體膜614；形成在氧化物半導體膜614上的通道保護膜618；形成在氧化物半導體膜614上的導電膜615；以及導電膜616。再者，電晶體611還可以在其構成要素內包括形成在通道保護膜618、導電膜615及導電膜616上的絕緣膜617。
另外，圖9B所示的電晶體611還可以具有在與氧化物半導體膜614重疊的位置形成在絕緣膜617上的背閘極電極。
藉由設置通道保護膜618，可以防止在後面的製程中對氧化物半導體膜614中的成為通道形成區的部分造成的損傷，諸如蝕刻時的電漿或蝕刻劑所導致的膜減少等。因此，可以提高電晶體611的可靠性。
圖9C所示的電晶體621是底接觸結構的底閘型電晶體。
電晶體621具有：形成在絕緣表面上的閘極電極622；閘極電極622上的閘極絕緣膜623；閘極絕緣膜623上的導電膜625、導電膜626；以及在閘極絕緣膜623上與閘極電極622重疊且形成在導電膜625、導電膜626上的氧化物半導體膜624。再者，電晶體621還可以在其構成要素內包括形成在導電膜625、導電膜626及氧化物半導體膜624上的絕緣膜627。
另外，圖9C所示的電晶體621還可以具有在與氧化物半導體膜624重疊的位置形成在絕緣膜627上的背閘極電極。
圖9D所示的電晶體641是底接觸結構的底閘型電晶體。
電晶體641具有：形成在絕緣表面上的導電膜645及導電膜646；形成在導電膜645及導電膜646上的氧化物半導體膜644；形成在氧化物半導體膜644、導電膜645及導電膜646上的閘極絕緣膜643；以及在閘極絕緣膜643上與氧化物半導體膜644重疊的閘極電極642。再者，電晶體641還可以在其構成要素內包括形成在閘極電極642上的絕緣膜647。
本實施方式可以與上述實施方式組合而實施。
實施方式6
在本實施方式中，說明具有與實施方式4或實施方式5不同的結構的使用氧化物半導體膜的電晶體。
圖10A所示的電晶體901具有：形成在絕緣膜902上的用作活性層的氧化物半導體膜903；形成在氧化物半導體膜903上的源極電極904及汲電極905；氧化物半導體膜903、源極電極904及汲電極905上的閘極絕緣膜906；以及在閘極絕緣膜906上與氧化物半導體膜903重疊的位置上設置的閘極電極907。
圖10A所示的電晶體901是閘極電極907形成在氧化物半導體膜903上的頂閘型電晶體，並是源極電極904及汲電極905形成在氧化物半導體膜903上的頂接觸型電晶體。並且，在電晶體901中，源極電極904及汲電極905不重疊於閘極電極907。換言之，在源極電極904及汲電極905與閘極電極907之間設置有大於閘極絕緣膜906的厚度的間隔。因此，電晶體901能夠抑制形成在源極電極904及汲電極905與閘極電極907之間的寄生電容，所以可以實現高速工作。
另外，氧化物半導體膜903具有。一對高濃度區908，該一對高濃度區908藉由在形成閘極電極907之後對氧化物半導體膜903添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體膜903中的隔著閘極絕緣膜906重疊於閘極電極907的區域是通道形成區909。在氧化物半導體膜903中，在一對高濃度區908之間設置有通道形成區909。當為了形成高濃度區908添加摻雜劑時，可以使用離子植入法。作為摻雜劑，例如可以使用氦、氬、氙等稀有氣體或氮、磷、砷、銻等第15族原子等。
例如，在將氮用作摻雜劑的情況下，高濃度區908中的氮原子的濃度較佳地為5×1019/cm3以上且1×1022/cm3以下。
添加有賦予n型導電性的摻雜劑的高濃度區908的導電性比氧化物半導體膜903中的其他區域的導電性高。因此，藉由在氧化物半導體膜903中設置高濃度區908，可以降低源極電極904和汲電極905之間的電阻。
另外，在將In-Ga-Zn類氧化物半導體用於氧化物半導體膜903的情況下，藉由在添加氮之後以300℃以上且600℃以下的溫度進行1小時左右的加熱處理，高濃度區908中的氧化物半導體具有纖鋅礦型結晶結構。藉由高濃度區908中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高高濃度區908的導電性，且降低源極電極904和汲電極905之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極904和汲電極905之間的電阻，在將氮用作摻雜劑的情況下，較佳的是，將高濃度區908中的氮原子的濃度設定為1×1020/cm3以上且7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
另外，氧化物半導體膜903也可以由CAAC-OS膜構成。在氧化物半導體膜903由CAAC-OS膜構成時，與非晶的情況相比可以提高氧化物半導體膜903的導電率，因此可以降低源極電極904和汲電極905之間的電阻。
並且，藉由降低源極電極904和汲電極905之間的電阻，即使進行電晶體901的微型化，也可以確保高導通電流和高速工作。另外，藉由進行電晶體901的微型化，可以縮小儲存單元所占的面積，從而可以提高單元陣列的每單位面積的儲存容量。
圖10B所示的電晶體911具有：形成在絕緣膜912上的源極電極914及汲電極915；形成在源極電極914及汲電極915上的用作活性層的氧化物半導體膜913；氧化物半導體膜913、源極電極914及汲電極915上的閘極絕緣膜916；以及在閘極絕緣膜916上設置在與氧化物半導體膜913重疊的位置的閘極電極917。
圖10B所示的電晶體911是閘極電極917形成在氧化物半導體膜913上的頂閘型電晶體，並是源極電極914及汲電極915形成在氧化物半導體膜913下的底接觸型電晶體。並且，在電晶體911中，與電晶體901同樣，源極電極914及汲電極915不重疊於閘極電極917，因此可以抑制形成在源極電極914及汲電極915與閘極電極917之間的寄生電容，從而可以實現高速工作。
另外，氧化物半導體膜913具有一對高濃度區918，該一對高濃度區918藉由在形成閘極電極917之後對氧化物半導體膜913添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體膜913中的隔著閘極絕緣膜916重疊於閘極電極917的區域是通道形成區919。在氧化物半導體膜913中，在一對高濃度區918之間設置有通道形成區919。
高濃度區918可以與上述電晶體901所具有的高濃度區908的情況同樣使用離子植入法來形成。作為用來形成高濃度區918的摻雜劑的種類，可以參照高濃度區908的情況。
例如，在將氮用作摻雜劑的情況下，高濃度區918中的氮原子的濃度較佳地為5×1019/cm3以上且1×1022/cm3以下。
添加有賦予n型導電性的摻雜劑的高濃度區918的導電性比氧化物半導體膜913中的其他區域的導電性高。因此，藉由在氧化物半導體膜913中設置高濃度區918，可以降低源極電極914和汲電極915之間的電阻。
另外，在將In-Ga-Zn類氧化物半導體用於氧化物半導體膜913的情況下，藉由在添加氮之後以300℃以上且600℃以下左右的溫度進行加熱處理，高濃度區918中的氧化物半導體具有纖鋅礦型結晶結構。藉由高濃度區918中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高高濃度區918的導電性，且降低源極電極914和汲電極915之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極914和汲電極915之間的電阻，在將氮用作摻雜劑的情況下，較佳的是，將高濃度區918中的氮原子的濃度設定為1×1020/cm3以上且7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
另外，氧化物半導體膜913也可以由CAAC-OS膜構成。在氧化物半導體膜913由CAAC-OS膜構成時，與非晶的情況相比可以提高氧化物半導體膜913的導電率，因此可以降低源極電極914和汲電極915之間的電阻。
並且，藉由降低源極電極914和汲電極915之間的電阻，即使進行電晶體911的微型化，也可以確保高導通電流和高速工作。另外，藉由進行電晶體911的微型化，可以縮小儲存單元所占的面積而提高單元陣列的每單位面積的儲存容量。
圖10C所示的電晶體921具有：形成在絕緣膜922上的用作活性層的氧化物半導體膜923；形成在氧化物半導體膜923上的源極電極924及汲電極925；氧化物半導體膜923、源極電極924及汲電極925上的閘極絕緣膜926；以及在閘極絕緣膜926上設置在與氧化物半導體膜923重疊的位置的閘極電極927。另外，電晶體921還具有設置於閘極電極927的側部的由絕緣膜形成的側壁930。
圖10C所示的電晶體921是閘極電極927形成在氧化物半導體膜923上的頂閘型電晶體，並是源極電極924及汲電極925形成在氧化物半導體膜923上的頂接觸型電晶體。並且，在電晶體921中，與電晶體901同樣，源極電極924及汲電極925不重疊於閘極電極927，因此可以抑制形成在源極電極924及汲電極925與閘極電極927之間的寄生電容，從而可以實現高速工作。
另外，氧化物半導體膜923具有一對高濃度區928及一對低濃度區929，該一對高濃度區928及一對低濃度區929藉由在形成閘極電極927之後對氧化物半導體膜923添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體膜923中的隔著閘極絕緣膜926重疊於閘極電極927的區域是通道形成區931。在氧化物半導體膜923中，在一對高濃度區928之間設置有一對低濃度區929，並且在一對低濃度區929之間設置有通道形成區931。並且，一對低濃度區929設置在氧化物半導體膜923中的隔著閘極絕緣膜926重疊於側壁930的區域中。
高濃度區928及低濃度區929可以與上述電晶體901所具有的高濃度區908的情況同樣使用離子植入法來形成。作為用來形成高濃度區928的摻雜劑的種類，可以參照高濃度區908的情況。
例如，在將氮用作摻雜劑的情況下，高濃度區928中的氮原子的濃度為5×1019/cm3以上且1×1022/cm3以下較佳。另外，例如，在將氮用作摻雜劑的情況下，低濃度區929中的氮原子的濃度為5×1018/cm3以上且低於5×1019/cm3較佳。
添加有賦予n型導電性的摻雜劑的高濃度區928的導電性比氧化物半導體膜923中的其他區域的導電性高。因此，藉由在氧化物半導體膜923中設置高濃度區928，可以降低源極電極924和汲電極925之間的電阻。另外，藉由在通道形成區931和高濃度區928之間設置低濃度區929，可以減輕短通道效應所導致的臨界電壓的負向漂移。
另外，在將In-Ga-Zn類氧化物半導體用於氧化物半導體膜923的情況下，藉由在添加氮之後以300℃以上且600℃以下左右的溫度進行加熱處理，高濃度區928中的氧化物半導體具有纖鋅礦型結晶結構。再者，低濃度區929也根據氮濃度有時藉由上述加熱處理來具有纖鋅礦型結晶結構。藉由高濃度區928中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高高濃度區928的導電性，且降低源極電極924和汲電極925之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極924和汲電極925之間的電阻，在將氮用作摻雜劑的情況下，較佳的是，將高濃度區928中的氮原子的濃度設定為1×1020/cm3以上且7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
另外，氧化物半導體膜923也可以由CAAC-OS膜構成。在氧化物半導體膜923由CAAC-OS膜構成時，與非晶的情況相比可以提高氧化物半導體膜923的導電率，因此可以降低源極電極924和汲電極925之間的電阻。
並且，藉由降低源極電極924和汲電極925之間的電阻，即使進行電晶體921的微型化，也可以確保高導通電流和高速工作。另外，藉由進行電晶體921的微型化，可以縮小儲存單元所占的面積而提高單元陣列的每單位面積的儲存容量。
圖10D所示的電晶體941具有：形成在絕緣膜942上的源極電極944及汲電極945；形成在源極電極944及汲電極945上的用作活性層的氧化物半導體膜943；氧化物半導體膜943、源極電極944及汲電極945上的閘極絕緣膜946；以及在閘極絕緣膜946上設置在與氧化物半導體膜943重疊的位置中的閘極電極947。另外，電晶體941還具有設置於閘極電極947的側部的由絕緣膜形成的側壁950。
圖10D所示的電晶體941是閘極電極947形成在氧化物半導體膜943上的頂閘型電晶體，並是源極電極944及汲電極945形成在氧化物半導體膜943下的底接觸型電晶體。並且，在電晶體941中，與電晶體901同樣，源極電極944及汲電極945不重疊於閘極電極947，因此可以抑制形成在源極電極944及汲電極945與閘極電極947之間的寄生電容，所以可以實現高速工作。
另外，氧化物半導體膜943具有一對高濃度區948及一對低濃度區949，該一對高濃度區948及一對低濃度區949藉由在形成閘極電極947之後對氧化物半導體膜943添加賦予n型導電性的摻雜劑來得到。另外，氧化物半導體膜943中的隔著閘極絕緣膜946重疊於閘極電極947的區域是通道形成區951。在氧化物半導體膜943中，在一對高濃度區948之間設置有一對低濃度區949，並且在一對低濃度區949之間設置有通道形成區951。並且，一對低濃度區949設置在氧化物半導體膜943中的隔著閘極絕緣膜946重疊於側壁950的區域中。
高濃度區948及低濃度區949可以與上述電晶體901所具有的高濃度區908的情況同樣使用離子植入法來形成。作為用來形成高濃度區948的摻雜劑的種類，可以參照高濃度區908的情況。
例如，在將氮用作摻雜劑的情況下，高濃度區948中的氮原子的濃度為5×1019/cm3以上且1×1022/cm3以下較佳。另外，例如，在將氮用作摻雜劑的情況下，低濃度區949中的氮原子的濃度為5×1018/cm3以上且低於5×1019/cm3較佳。
添加有賦予n型導電性的摻雜劑的高濃度區948的導電性比氧化物半導體膜943中的其他區域的導電性高。因此，藉由在氧化物半導體膜943中設置高濃度區948，可以降低源極電極944和汲電極945之間的電阻。另外，藉由在通道形成區951和高濃度區948之間設置低濃度區949，可以減輕短通道效應所導致的臨界電壓的負向漂移。
另外，在將In-Ga-Zn類氧化物半導體用於氧化物半導體膜943的情況下，藉由在添加氮之後以300℃以上且600℃以下左右的溫度進行加熱處理，高濃度區948中的氧化物半導體具有纖鋅礦型結晶結構。再者，低濃度區949也根據氮濃度有時藉由上述加熱處理來具有纖鋅礦型結晶結構。藉由高濃度區948中的氧化物半導體具有纖鋅礦型結晶結構，可以進一步提高高濃度區948的導電性，且降低源極電極944和汲電極945之間的電阻。另外，為了形成具有纖鋅礦型結晶結構的氧化物半導體來有效地降低源極電極944和汲電極945之間的電阻，在將氮用作摻雜劑的情況下，較佳的是，將高濃度區948中的氮原子的濃度設定為1×1020/cm3以上且7atoms%以下。但是，即使氮原子的濃度低於上述範圍，也有時可以得到具有纖鋅礦型結晶結構的氧化物半導體。
另外，氧化物半導體膜943也可以由CAAC-OS膜構成。在氧化物半導體膜943由CAAC-OS膜構成時，與非晶的情況相比可以提高氧化物半導體膜943的導電率，因此可以降低源極電極944和汲電極945之間的電阻。
並且，藉由降低源極電極944和汲電極945之間的電阻，即使進行電晶體941的微型化，也可以確保高導通電流和高速工作。另外，藉由進行電晶體941的微型化，可以縮小儲存單元所占的面積，從而可以提高單元陣列的每單位面積的儲存容量。
另外，作為在使用氧化物半導體的電晶體中使用自對準製程製造用作源區或汲區的高濃度區的方法之一，公開了使氧化物半導體膜的表面露出且進行氬電漿處理來降低氧化物半導體膜中的暴露於電漿的區域的電阻率的方法(S. Jeon et al. “180nm Gate Length Amorphous InGaZnO Thin Film Transistor for High Density Image Sensor Application：用於高密度影像感測器的閘極長度為180nm的非晶InGaZnO薄膜電晶體”,IEDM Tech. Dig.,p.504,2010.)。
但是，在上述製造方法中，在形成閘極絕緣膜之後，需要部分地去除閘極絕緣膜，以使成為源區或汲區的部分露出。因此，在去除閘極絕緣膜時，下層的氧化物半導體膜也被部分地過蝕刻，而成為源區或汲區的部分的厚度減薄。其結果，源區或汲區的電阻增加，並且容易產生過蝕刻所導致的電晶體的特性不良。
為了進行電晶體的微型化，需要採用加工精度高的乾蝕刻法。但是，在採用不能充分確保氧化物半導體膜與閘極絕緣膜的選擇比的乾蝕刻法時，容易顯著產生上述過蝕刻。
例如，如果氧化物半導體膜具有充分厚的厚度，就過蝕刻也不成為問題，但是在將通道長度設定為200nm以下時，為了防止短通道效應，需要將氧化物半導體膜中的成為通道形成區的部分的厚度設定為20nm以下，較佳地設定為10pm以下。在處理這種厚度薄的氧化物半導體膜時，氧化物半導體膜的過蝕刻是不優選的，這是因為氧化物半導體膜的過蝕刻導致電晶體的特性不良的緣故。
但是，如本發明的一個方式，藉由在不使氧化物半導體膜露出且使閘極絕緣膜殘留的情況下對氧化物半導體膜添加摻雜劑，可以防止氧化物半導體膜的過蝕刻而減輕對氧化物半導體膜造成的過剩的損傷。另外，也可以將氧化物半導體膜與閘極絕緣膜的介面保持為清潔。因此，可以提高電晶體的特性及可靠性。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式7
在根據本發明的一個方式的儲存裝置中，也可以將使用塊體狀單晶半導體基板形成的電晶體用於驅動電路。作為一個例子，圖12示出在使用塊體狀單晶半導體基板形成的電晶體上形成有使用氧化物半導體的電晶體和電容元件的儲存裝置的剖面圖。
圖12所示的儲存裝置具有：形成在半導體基板660上的n通道型電晶體661及p通道型電晶體662；形成在覆蓋n通道型電晶體661及p通道型電晶體662的絕緣膜663上的使用氧化物半導體的電晶體664；以及電容元件665。
雖然在此例示電晶體664是作為其通道形成區使用氧化物半導體的電晶體且具有實施方式4所示的結構的情況，但是電晶體664也可以具有實施方式5或實施方式6所示的結構。
作為半導體基板660，例如可以使用具有n型或p型導電型的單晶矽基板、化合物半導體基板(GaAs基板、InP基板、GaN基板、SiC基板、藍寶石基板、ZnSe基板等)等。圖12示出使用具有n型導電性的單晶矽基板的情況。
另外，n通道型電晶體661與p通道型電晶體662由元件分離用絕緣膜666電分離。元件分離用絕緣膜666可以使用選擇氧化法(LOCOS(Local Oxidation of Silicon)法)或溝槽隔離法等形成。
在形成p通道型電晶體662的區域中，藉由選擇性地導入賦予p型導電性的雜質元素來形成被稱為p阱667的區域。在使用具有p型導電性的半導體基板時，對形成n通道型電晶體661的區域中選擇性地導入賦予n型導電性的雜質元素來形成n阱，即可。
本實施方式可以與上述實施方式適當地組合而實施。
實施方式8
較佳的是，作為氧化物半導體，至少包含銦(In)或鋅(Zn)。特別佳的是包含In和Zn。
另外，作為用來減小使用氧化物半導體的電晶體的電特性偏差的穩定劑(stabilizer)，除了上述元素以外，較佳的是，還具有選自鎵(Ga)、錫(Sn)、鉿(Hf)、鋁(Al)和鑭系元素中的一種或多種。
作為鑭系元素，有鑭(La)、鈰(Ce)、鐠(Pr)、釹(Nd)、釤(Sm)、銪(Eu)、釓(Gd)、鋱(Tb)、鏑(Dy)、鈥(Ho)、鉺(Er)、銩(Tm)、鐿(Yb)、鑥(Lu)。
例如，作為包含銦(In)或鋅(Zn)的單元金屬氧化物半導體，可以使用氧化銦、氧化鋅等。
另外，例如，作為包含銦(In)或鋅(Zn)的二元金屬氧化物半導體，可以使用In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物等。
另外，例如，作為包含銦(In)或鋅(Zn)的三元金屬氧化物半導體，可以使用In-Ga-Zn類氧化物(也稱為IGZO)、In-Sn-Zn類氧化物、Sn-Ga-Zn類氧化物、In-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物等。
另外，作為包含銦(In)或鋅(Zn)的四元金屬氧化物半導體，可以使用In-Sn-Ga-Zn類氧化物、In-Hf-Ga-Zn類氧化物、In-Al-Ga-Zn類氧化物、In-Sn-Al-Zn類氧化物、In-Sn-Hf-Zn類氧化物、In-Hf-Al-Zn類氧化物等。
這裏，例如In-Ga-Zn類氧化物是指作為主要成分具有In、Ga和Zn的氧化物，對In、Ga、Zn的比率沒有限制。另外，也可以包含In、Ga、Zn以外的金屬元素。
例如，可以使用其原子比為In:Ga:Zn=1:1:1(=1/3:1/3:1/3)或In:Ga:Zn=2:2:1(=2/5:2/5:1/5)的In-Ga-Zn類氧化物或具有與其類似的組成的氧化物。
或者，也可以使用其原子比為In:Sn:Zn=1:1:1(=1/3:1/3:1/3)、In:Sn:Zn=2:1:3(=1/3:1/6:1/2)或In:Sn:Zn=2:1:5(=1/4:1/8:5/8)的In-Sn-Zn類氧化物或具有與其類似的組成的氧化物。
但是，不侷限於上述材料，根據所需要的半導體特性(遷移率、臨界值、偏差等)可以使用適當的組成的材料。另外，為了獲得所需要的半導體特性，較佳的是，適當地設定載子濃度、雜質濃度、缺陷密度、金屬元素與氧的原子數比、原子間接合距離、密度等的條件。
氧化物半導體既可以為單晶又可以為非單晶。在氧化物半導體為非單晶的情況下，可以為非晶或多晶。另外，也可以利用在非晶體中含有具有結晶性的部分的結構。另外，因為非晶有多個缺陷，所以使用非非晶較佳。
本實施方式的內容的一部分或全部可以與其他所有實施方式或實施例組合而實施。
實施方式9
在本實施方式中，說明包含一種結晶(CAAC: C Axis Aligned Crystal：c軸取向結晶)的氧化物，該結晶進行c軸取向，並且在從ab面、表面或介面的方向看時具有三角形或六角形的原子排列，在c軸上金屬原子排列為層狀或者金屬原子和氧原子排列為層狀，而在ab面上a軸或b軸的方向不同(即，以c軸為中心回轉)。
從更廣義來理解，含有CAAC的氧化物是指非單晶，並是指包括如下相的氧化物，在該相中在從垂直於ab面的方向看時具有三角形、六角形、正三角形或正六角形的原子排列，並且從垂直於c軸方向的方向看時金屬原子排列為層狀或者金屬原子和氧原子排列為層狀。
雖然CAAC不是單晶，但是也不只由非晶形成。另外，雖然CAAC包括晶化部分(結晶部分)，但是有時不能明確辨別一個結晶部分與其他結晶部分的邊界。
也可以用氮取代構成CAAC的氧的一部分。另外，構成CAAC的各結晶部分的c軸也可以在固定的方向上(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)一致。或者，構成CAAC的各結晶部分的ab面的法線也可以朝向固定的方向(例如，垂直於支撐CAAC的基板面或CAAC的表面等的方向)。
CAAC根據其組成等而成為導體、半導體或絕緣體。另外，CAAC根據其組成等而具有對可見光的透明性或不具有對可見光的透明性。
作為上述CAAC的例子，也可以舉出一種結晶，該結晶被形成為膜狀，並且在該結晶中在從垂直於膜表面或所支撐的基板面的方向觀察時確認到三角形或六角形的原子排列，並且在觀察其膜剖面時確認到金屬原子或金屬原子及氧原子(或氮原子)的層狀排列。
參照圖13A至圖15C詳細說明包括在CAAC中的結晶結構的一個例子。另外，在沒有特別的說明時，在圖13A至圖15C中，以垂直方向為c軸方向，並以與c軸方向正交的面為ab面。另外，在只說“上一半”或“下一半”時，其是指以ab面為邊界時的上一半或下一半。另外，在圖13A至圖13E中，使用圓圈圈上的O示出四配位O，而使用雙重圓圈圈上的O示出三配位O。
圖13A示出具有一個六配位In以及靠近In的六個四配位氧原子(以下稱為四配位O)的結構。這裏，將對於一個金屬原子只示出靠近其的氧原子的結構稱為小組。雖然圖13A所示的結構採用八面體結構，但是為了容易理解示出平面結構。另外，在圖13A的上一半及下一半中分別具有三個四配位O。圖13A所示的小組的電荷為0。
圖13B示出具有一個五配位Ga、靠近Ga的三個三配位氧原子(以下稱為三配位O)以及靠近Ga的兩個四配位O的結構。三配位O都存在於ab面上。在圖13B的上一半及下一半分別具有一個四配位O。另外，因為In也採用五配位，所以也有可能採用圖13B所示的結構。圖13B所示的小組的電荷為0。
圖13C示出具有一個四配位Zn以及靠近Zn的四個四配位O的結構。在圖13C的上一半具有一個四配位O，並且在下一半具有三個四配位O。或者，也可以在圖13C的上一半具有三個四配位O，並且在下一半具有一個四配位O。圖13C所示的小組的電荷為0。
圖13D示出具有一個六配位Sn以及靠近Sn的六個四配位O的結構。在圖13D的上一半具有三個四配位O，並且在下一半具有三個四配位O。圖13D所示的小組的電荷為+1。
圖13E示出包括兩個Zn的小組。在圖13E的上一半具有一個四配位O，並且在下一半具有一個四配位O。圖13E所示的小組的電荷為-1。
在此，將多個小組的集合體稱為中組，而將多個中組的集合體稱為大組(也稱為單元元件)。
這裏，說明這些小組彼此接合的規則。圖13A所示的六配位In的上一半的三個O在下方向上分別具有三個靠近的In，而In的下一半的三個O在上方向上分別具有三個靠近的In。圖13B所示的五配位Ga的上一半的一個O在下方向上具有一個靠近的Ga，而Ga的下一半的一個O在上方向上具有一個靠近的Ga。圖13C所示的四配位Zn的上一半的一個O在下方向上具有一個靠近的Zn，而Zn的下一半的三個O在上方向上分別具有三個靠近的Zn。像這樣，金屬原子的上方向上的四配位O的個數與位於該O的下方向上的靠近的金屬原子的個數相等。與此同樣，金屬原子的下方向的四配位O的個數與位於該O的上方向上的靠近的金屬原子的個數相等。因為O為四配位，所以位於下方向上的靠近的金屬原子的個數和位於上方向上的靠近的金屬原子的個數的總和成為4。因此，在位於一金屬原子的上方向上的四配位O的個數和位於另一金屬原子的下方向上的四配位O的個數的總和為4時，具有金屬原子的兩種小組可以彼此接合。例如，在六配位金屬原子(In或Sn)藉由下一半的四配位O接合時，因為四配位O的個數為3，所以其與五配位金屬原子(Ga或In)或四配位金屬原子(Zn)中的任何一種接合。
具有這些配位數的金屬原子在c軸方向上藉由四配位O接合。另外，除此以外，以使層結構的總和電荷成為0的方式使多個小組接合而構成中組。
圖14A示出構成In-Sn-Zn類氧化物半導體的層結構的中組的模型圖。圖14B示出由三個中組構成的大組。另外，圖14C示出從c軸方向上觀察圖14B的層結構時的原子排列。
在圖14A中，為了容易理解，省略三配位O，關於四配位O只示出其個數，例如，以表示Sn的上一半及下一半分別具有三個四配位O。與此同樣，在圖14A中，以表示In的上一半及下一半分別具有一個四配位O。與此同樣，在圖14A中示出：下一半具有一個四配位O而上一半具有三個四配位O的Zn；以及上一半具有一個四配位O而下一半具有三個四配位O的Zn。
在圖14A中，構成In-Sn-Zn類氧化物半導體的層結構的中組具有如下結構：在從上面按順序說明時，上一半及下一半分別具有三個四配位O的Sn與上一半及下一半分別具有一個四配位O的In接合；該In與上一半具有三個四配位O的Zn接合；藉由該Zn的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合；該In與上一半具有一個四配位O的由兩個Zn構成的小組接合；藉由該小組的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的Sn接合。多個上述中組彼此接合而構成大組。
這裏，三配位O及四配位O的每一個接合的電荷分別可以被認為是-0.667及-0.5。例如，In(六配位或五配位)、Zn(四配位)以及Sn(五配位或六配位)的電荷分別為+3、+2以及+4。因此，包含Sn的小組的電荷為+1。因此，為了形成包含Sn的層結構，需要消除電荷+1的電荷-1。作為具有電荷-1的結構，可以舉出圖13E所示的包含兩個Zn的小組。例如，因為如果對於一個包含Sn的小組有一個包含兩個Zn的小組則電荷被消除，而可以使層結構的總電荷為0。
明確而言，藉由反復圖14B所示的大組來可以得到In-Sn-Zn類氧化物半導體的結晶(In2SnZn3O8)。注意，可以得到的In-Sn-Zn類氧化物半導體的層結構可以由組成式In2SnZn2O7(ZnO)m(m是0或自然數)表示。
此外，使用如下材料時也與上述相同：四元金屬氧化物的In-Sn-Ga-Zn類氧化物；三元金屬氧化物的In-Ga-Zn類氧化物(也表示為IGZO)、In-Al-Zn類氧化物、Sn-Ga-Zn類氧化物、Al-Ga-Zn類氧化物、Sn-Al-Zn類氧化物、In-Hf-Zn類氧化物、In-La-Zn類氧化物、In-Ce-Zn類氧化物、In-Pr-Zn類氧化物、In-Nd-Zn類氧化物、In-Sm-Zn類氧化物、In-Eu-Zn類氧化物、In-Gd-Zn類氧化物、In-Tb-Zn類氧化物、In-Dy-Zn類氧化物、In-Ho-Zn類氧化物、In-Er-Zn類氧化物、In-Tm-Zn類氧化物、In-Yb-Zn類氧化物、In-Lu-Zn類氧化物；二元金屬氧化物的In-Zn類氧化物、Sn-Zn類氧化物、Al-Zn類氧化物、Zn-Mg類氧化物、Sn-Mg類氧化物、In-Mg類氧化物、In-Ga類氧化物等。
例如，圖15A示出構成In-Ga-Zn類氧化物半導體的層結構的中組的模型圖。
在圖15A中，構成In-Ga-Zn類氧化物半導體的層結構的中組具有如下結構：在從上面按順序說明時，上一半和下一半分別具有三個四配位O的In與上一半具有一個四配位的O的Zn接合；藉由該Zn的下一半的三個四配位O與上一半及下一半分別具有一個四配位O的Ga接合；藉由該Ga的下一半的一個四配位O與上一半及下一半分別具有三個四配位O的In接合。多個上述中組彼此接合而構成大組。
圖15B示出由三個中組構成的大組。另外，圖15C示出從c軸方向上觀察圖15B的層結構時的原子排列。
在此，因為In(六配位或五配位)、Zn(四配位)、Ga(五配位)的電荷分別是+3、+2、+3，所以包含In、Zn及Ga中的任一個的小組的電荷為0。因此，組合這些小組而成的中組的總電荷一直為0。
此外，構成In-Ga-Zn類氧化物半導體的層結構的中組不侷限於圖15A所示的中組，而有可能是組合In、Ga、Zn的排列不同的中組而成的大組。
本實施方式的內容的一部分或全部可以與其他所有實施方式或實施例組合而實施。
實施方式10
除了氧化物半導體之外，實際測量的絕緣閘極型電晶體的遷移率因各種原因而比本來的遷移率低。作為使遷移率降低的原因，有半導體內部的缺陷或半導體和絕緣膜之間的介面的缺陷，但是當使用Levinson模型時，可以理論性地導出假定在半導體內部沒有缺陷時的遷移率。
當以半導體本來的遷移率為μ0，以所測量的遷移率為μ，且假定在半導體中存在某種位能障壁(晶界等)時，遷移率μ由以下算式1表示。
[算式1]
E是位能障壁的高度，k是玻爾茲曼常數，T是絕對溫度。此外，當假定位能障壁由於缺陷而發生時，在Levinson模型中位能障壁E由以下算式2表示。
[算式2]
e是元電荷，N是通道形成區內的每單位面積的平均缺陷密度，ε是半導體的介電常數，n是包括在每單位面積的通道形成區中的載子數，Cox是每單位面積的電容，Vg是閘極電壓，t是通道形成區的厚度。注意，在採用厚度為30nm以下的半導體膜的情況下，可以將通道形成區的厚度視為與半導體膜的厚度相同。
線性區中的汲極電極電流Id由以下算式3表示。
[算式3]
這裏，L是通道長度，W是通道寬度，並且L=W=10μm。此外，Vd是汲極電極電壓。
當用Vg除算式3的兩邊，且對兩邊取對數時，可以得到以下算式4。
[算式4]
算式4的右邊是Vg的函數。由算式4可知，可以根據以縱軸為ln(Id/Vg)且以橫軸為1/Vg的直線的傾斜度求得缺陷密度N。也就是說，根據電晶體的Id-Vg特性可以對缺陷密度進行評價。在銦(In)、錫(Sn)、鋅(Zn)的比率為In:Sn:Zn=1:1:1的氧化物半導體中，缺陷密度N是1×1012/cm2左右。
基於如上所述那樣求得的缺陷密度等可以導出μ0=120cm2/Vs。在有缺陷的In-Sn-Zn類氧化物半導體中測量出來的遷移率μ為35cm2/Vs左右。但是，可以預測到沒有半導體內部及半導體和絕緣膜之間的介面的缺陷的氧化物半導體的遷移率μ0為120cm2/Vs。
然而，即使在半導體內部沒有缺陷，電晶體的傳輸特性也受通道形成區和閘極絕緣膜之間的介面中的散射的影響。換言之，離閘極絕緣膜介面有x的距離的位置上的遷移率μ1由以下算式5表示。
[算式5]
D是閘極電極方向上的電場，且B、G是常數。B及G可以根據實際的測量結果求得。根據上述測量結果，B=4.75×107cm/s，G=10nm(介面散射到達的深度)。可知當D增加(即，閘極電壓增高)時，算式5的右邊的第二項也增加，所以遷移率μ1降低。
圖16示出將沒有半導體內部的缺陷的理想的氧化物半導體用於通道形成區的電晶體的遷移率μ2的計算結果。這裏，在計算中，使用Synopsys公司製造的軟體Sentaurus Device。在計算中，作為氧化物半導體的條件，將能隙設定為2.8電子伏特，將電子親和力設定為4.7電子伏特，將相對介電常數設定為15，並將厚度設定為15nm。上述值藉由測定以濺射法形成的薄膜來得到。
再者，將閘極電極的功函數設定為5.5電子伏特，將源極電極的功函數設定為4.6電子伏特，並且將汲電極的功函數設定為4.6電子伏特。另外，將閘極絕緣膜的厚度設定為100nm，並將相對介電常數設定為4.1。通道長度L和通道幅度W都為10μm，而汲極電極電壓Vd為0.1V。
如圖16的計算結果所示，雖然當閘極電壓Vg為1V多時遷移率μ2示出100cm2/Vs以上的峰值，但是當閘極電壓Vg更高時，介面散亂變大，並遷移率μ2降低。另外，為了降低介面散亂，較佳的是，在原子級上將半導體膜表面設定為平坦(Atomic Layer Flatness)。
對使用具有上述遷移率的氧化物半導體形成微型電晶體時的特性進行計算。這裏，在用於計算的電晶體中，在氧化物半導體膜中，一對n型半導體區夾有通道形成區。在計算中，以一對n型半導體區的電阻率為2×10-3Ωcm。另外，在計算中，以通道長度L為33nm，且以通道寬度W為40nm。另外，在計算中，假設閘極電極的側面具有側壁，並且以重疊於側壁的半導體區為偏置(offset)區。在計算中，使用Synopsys公司製造的軟體Sentaurus Device。
圖17A至圖17C是電晶體的汲極電極電流(Id，實線)及遷移率(μ，虛線)的閘極電壓(Vg，閘極電極與源極電極的電位差)依賴性的計算結果。將汲極電極電壓(Vd，汲電極與源極電極的電位差)設定為+1V來計算汲極電極電流Id，並且將汲極電極電壓設定為+0.1V來計算遷移率μ。
圖17A為將閘極絕緣膜的厚度設定為15nm來計算時的圖。圖17B為將閘極絕緣膜的厚度設定為10nm來計算時的圖。圖17C為將閘極絕緣膜的厚度設定為5nm來計算時的圖。閘極絕緣膜的厚度越薄，尤其是截止狀態下的汲極電極電流Id(截止電流)越顯著降低。另一方面，遷移率μ的峰值或導通狀態時的汲極電極電流Id(導通電流)沒有顯著的變化。
圖18A至圖18C示出當將偏置長度(側壁長度)Loff設定為5nm時的汲極電極電流Id(實線)及遷移率μ(虛線)的閘極電壓Vg依賴性。將汲極電極電壓Vd設定為+1V來計算汲極電極電流Id，並且將汲極電極電壓Vd設定為+0.1V來計算遷移率μ。圖18A為將閘極絕緣膜的厚度設定為15nm來計算時的圖。圖18B為將閘極絕緣膜的厚度設定為10nm來計算時的圖。圖18C為將閘極絕緣膜的厚度設定為5nm來計算時的圖。
圖19A至圖19C示出當將偏置長度(側壁長度)Loff設定為15nm時的汲極電極電流Id(實線)及遷移率μ(虛線)的閘極電壓依賴性。將汲極電極電壓Vd設定為+1V來計算汲極電極電流Id，並且將汲極電極電壓Vd設定為+0.1V來計算遷移率μ。圖19A為將閘極絕緣膜的厚度設定為15nm來計算時的圖。圖19B為將閘極絕緣膜的厚度設定為10nm來計算時的圖。圖19C為將閘極絕緣膜的厚度設定為5nm時的圖。無論在圖18A至圖18C中還是在圖19A至圖19C中，都是閘極絕緣膜越薄，截止電流越顯著降低，但是遷移率μ的峰值或導通電流沒有顯著的變化。
另外，在圖17A至圖17C中遷移率μ的峰值為80cm2/Vs左右，而在圖18A至圖18C中遷移率μ的峰值為60cm2/Vs左右，且在圖19A至圖19C中遷移率μ的峰值為40cm2/Vs，即偏置長度Loff越增加，遷移率μ的峰值越降低。另外，截止電流也有同樣的趨勢。另一方面，雖然導通電流也隨著偏置長度Loff的增加而減少，但是該減少與截止電流的降低相比則要平緩得多。另外，可知當閘極電壓Vg為1V左右時汲極電極電流Id超過儲存單元等所需要的10μA。
本實施方式的內容的一部分或全部可以與其他所有實施方式或實施例子組合來實施。
實施例1
作為根據本發明的一個方式的儲存裝置，耗電量低，能夠進行高速工作，每單位面積的儲存容量高，且可靠性高。因此，藉由使用根據本發明的一個方式的儲存裝置，可以提供耗電量低的電子裝置、能夠進行高速工作的電子裝置、小型的電子裝置、可靠性高的電子裝置。
可以將根據本發明的一個方式的儲存裝置用於顯示裝置、筆記本型個人電腦或者具備記錄媒體的影像再現裝置(典型的是，能夠再現記錄媒體諸如DVD(Digital Versatile Disc：數位多功能光碟)等並具有顯示該影像的顯示器的裝置)。除此之外，作為可以使用根據本發明的一個方式的儲存裝置的電子裝置，可以舉出行動電話、可攜式遊戲機、可攜式資訊終端、電子書閱讀器、攝像機、數位靜態照相機、護目鏡型顯示器(頭盔顯示器)、導航系統、音頻再現裝置(汽車音響、數位音頻播放器等)、影印機、傳真機、印表機、多功能印表機、自動櫃員機(ATM)、自動售貨機等。圖11A至圖11C示出這些電子裝置的具體例子。
圖11A是一種可攜式遊戲機，包括外殼7031、外殼7032、顯示部7033、顯示部7034、麥克風7035、揚聲器7036、操作鍵7037、觸控筆7038等。可以將根據本發明的一個方式的儲存裝置用於用來控制可攜式遊戲機的驅動的積體電路。藉由將根據本發明的一個方式的儲存裝置用於用來控制可攜式遊戲機的驅動的積體電路，可以提供耗電量低的可攜式遊戲機、能夠進行高速工作的可攜式遊戲機、小型的可攜式遊戲機、可靠性高的可攜式遊戲機。注意，雖然圖11A所示的可攜式遊戲機包括兩個顯示部7033和7034，但是可攜式遊戲機所具有的顯示部的數量不侷限於此。
圖11B是一種行動電話，包括外殼7041、顯示部7042、聲音輸入部7043、聲音輸出部7044、操作鍵7045、光接收部7046等。藉由將由光接收部7046接收的光轉換為電信號，可以提取外部的影像。可以將根據本發明的一個方式的儲存裝置用於用來控制行動電話的驅動的積體電路。藉由將根據本發明的一個方式的儲存裝置用於用來控制行動電話的驅動的積體電路，可以提供耗電量低的行動電話、能夠進行高速工作的行動電話、小型的行動電話、可靠性高的行動電話。
圖11C是一種可攜式資訊終端，包括外殼7051、顯示部7052、操作鍵7053等。在圖11C所示的可攜式資訊終端中，也可以將資料機安裝在外殼7051的內部。可以將根據本發明的一個方式的儲存裝置用於用來控制可攜式資訊終端的驅動的積體電路。藉由將根據本發明的一個方式的儲存裝置用於用來控制可攜式資訊終端的驅動的積體電路，可以提供耗電量低的可攜式資訊終端、能夠進行高速工作的可攜式資訊終端、小型的可攜式資訊終端、可靠性高的可攜式資訊終端。
本實施例可以與上述實施方式適當地組合而實施。
實施例2
使用含有In、Sn、Zn的氧化物半導體的電晶體藉由當形成該氧化物半導體時加熱基板進行成膜或在形成氧化物半導體膜之後進行熱處理，來可以得到良好的特性。另外，較佳的是，包含在組成比上分別占5atomic%以上的In、Sn、Zn。
藉由在形成含有In、Sn、Zn的氧化物半導體膜之後意圖性地加熱基板，可以提高電晶體的遷移率。另外，可以使n通道型電晶體的臨界電壓向正方向漂移。藉由使n通道型電晶體的臨界電壓向正方向漂移，可以減小用來維持n通道型電晶體的截止狀態的電壓絕對值，從而可以實現低耗電量化。再者，藉由使n通道型電晶體的臨界電壓向正方向漂移而使臨界電壓為0V以上，可以形成常關閉型電晶體。
以下示出使用含有In、Sn、Zn的氧化物半導體的電晶體的特性。
(樣品A至C的共同條件)
在如下條件下在基板上形成15nm的氧化物半導體膜，該條件是：使用組成比為In:Sn:Zn=1:1:1的靶材；氣體流量比為Ar/O2=6/9sccm；成膜壓力為0.4Pa；並且成膜電力為100W。接著，以氧化物半導體膜成為島狀的方式對該氧化物半導體膜進行蝕刻加工。然後，在氧化物半導體膜上形成50nm厚的鎢層，並對該鎢層進行蝕刻加工來形成源極電極及汲電極。
接著，藉由電漿CVD法使用矽烷氣體(SiH4)和一氧化二氮(N2O)來形成100nm厚的氧氮化矽膜(SiON)，並且將其用作閘極絕緣層。接著，形成15nm厚的氮化鉭，形成135nm厚的鎢，並且對它們進行蝕刻加工來形成閘極電極。再者，使用電漿CVD法形成300nm厚的氧氮化矽膜(SiON)，形成1.5μm厚的聚醯亞胺膜，並且將其用作層間絕緣膜。
接著，在層間絕緣膜中形成接觸孔，形成50nm厚的第一鈦膜，形成100nm厚的鋁膜，形成50nm厚的第二鈦膜，並且對它們進行蝕刻加工來形成用來測量的焊盤。
如上所述形成具有電晶體的半導體裝置。
(樣品A)
在樣品A的形成製程中，在形成氧化物半導體膜時不對基板進行意圖性的加熱。另外，在樣品A的形成製程中，在形成氧化物半導體膜之後且在對氧化物半導體膜進行蝕刻加工之前不進行加熱處理。
(樣品B)
在樣品B的形成製程中，在以使基板溫度為200℃的方式加熱基板的狀態下形成氧化物半導體膜。另外，在樣品B的形成製程中，在形成氧化物半導體膜之後且在對氧化物半導體膜進行蝕刻加工之前不進行加熱處理。為了去除在氧化物半導體膜中成為施體的氫，在加熱基板的狀態下形成膜。
(樣品C)
在樣品C的形成製程中，在以使基板溫度為200℃的方式加熱基板的狀態下形成氧化物半導體膜。再者，在樣品C的形成製程中，在形成氧化物半導體膜之後且在對氧化物半導體膜進行蝕刻加工之前在氮氛圍下以650℃進行1小時的加熱處理，然後在氧氛圍下以650℃進行1小時的加熱處理。為了去除在氧化物半導體膜中成為施體的氫，在氮氛圍下進行650℃且1小時的加熱處理。
另外，在用來去除在氧化物半導體膜中成為施體的氫的加熱處理中氧也脫離，並且也產生在氧化物半導體膜中成為載子的氧缺陷。於是，藉由在氧氛圍下以650℃進行1小時的加熱處理，降低氧缺陷。
(樣品A至C的電晶體的特性)
圖20A示出樣品A的電晶體的初期特性。圖20B示出樣品B的電晶體的初期特性。圖20C示出樣品C的電晶體的初期特性。
樣品A的電晶體的遷移率為18.8cm2/Vs。樣品B的電晶體的遷移率為32.2cm2/Vs。樣品C的電晶體的遷移率為34.5cm2/Vs。
在此，當使用透射型顯微鏡(TEM)觀察使用與樣品A至C相同的形成方法形成的氧化物半導體膜的剖面時，在使用與樣品B及樣品C相同的形成方法形成的樣品中確認到結晶性，該樣品B及樣品C為在成膜時加熱基板來形成的樣品。
並且，在成膜時加熱基板來形成的樣品具有結晶部分和非結晶部分，並且該結晶部分的取向在c軸取向上一致。在通常的多晶中，結晶部分的取向不一致，分別朝向不同方向，因此在成膜時加熱基板來形成的樣品可以說是從來沒有的新的結晶結構。
另外，當對圖20A至圖20C進行比較時可知，藉由在成膜時加熱基板或在成膜後進行加熱處理來可以去除成為施體的氫元素，因此可以使n通道型電晶體的臨界電壓向正方向漂移。即，與在成膜時不加熱基板來形成的樣品A的臨界電壓相比，在成膜時加熱基板來形成的樣品B的臨界電壓向正方向漂移。
另外，樣品B及樣品C是在成膜時加熱基板來形成的樣品，並且在對樣品B和樣品C進行比較時可知，與在成膜後不進行成膜處理來形成的樣品B相比，在成膜後進行加熱處理來形成的樣品C的臨界電壓向正方向漂移。另外，因為加熱處理的溫度越高，輕元素如氫越容易脫離，所以加熱處理的溫度越高，氫越容易脫離。因此可知，藉由進一步提高成膜時或成膜後的加熱處理的溫度，可以進一步使臨界電壓向正方向漂移。
(樣品B和樣品C的閘極BT壓力測試結果)
對樣品B(在成膜後不進行加熱處理)及樣品C(在成膜後進行加熱處理)進行閘極BT壓力測試。
首先，將基板溫度設定為25℃，將Vd設定為10V，對電晶體的Vg-Id特性進行測量，來測量在加熱並施加正的高電壓之前的電晶體的特性。接著，將基板溫度設定為150℃，將Vd設定為0.1V。然後，將作為施加到閘極絕緣膜的Vg設定為20V，一直保持該狀態1小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vd設定為10V，而測量電晶體的Vg-Id，以測量在加熱並施加正的高電壓之後的電晶體的特性。
將如上所述對在加熱並施加正的高電壓前後的電晶體的特性進行比較的測試稱為正BT測試。
另一方面，首先將基板溫度設定為25℃，將Vd設定為10V，測量電晶體的Vg-Id特性，以測量在加熱並施加負的高電壓之前的電晶體的特性。接著，將基板溫度設定為150℃，將Vd設定為0.1V。接著，將作為施加到閘極絕緣膜的Vg設定為-20V，一直保持該狀態1小時。接著，將Vg設定為0V。接著，將基板溫度設定為25℃，將Vd設定為10V，測量電晶體的Vg-Id，以測量在加熱並施加負的高電壓之後的電晶體的特性。
將如上所述對在加熱並施加負的高電壓前後的電晶體的特性進行比較的測試稱為負BT測試。
圖21A是樣品B的正BT測試的結果，而圖21B是樣品B的負BT測試的結果。圖22A是樣品C的正BT測試的結果，而圖22B是樣品C的負BT測試的結果。正BT測試及負BT測試為辨別電晶體的劣化程度的測試。藉由參照圖21A及圖22A可知，藉由至少進行正BT測試的處理，可以使臨界電壓向正方向漂移。
尤其是，參照圖21A可知，藉由進行正BT測試的處理，電晶體變為常關閉型電晶體。因此可知，除了形成電晶體時的加熱處理，還進行正BT測試的處理，來可以促進臨界電壓向正方向漂移，從而可以形成常關閉型電晶體。
圖23示出樣品A的電晶體的截止電流與測量時的基板溫度(絕對溫度)的倒數的關係。在此，橫軸表示測量時的基板溫度的倒數乘以1000而得到的數值(1000/T)。圖23示出通道寬度為1μm時的電流量。
當基板溫度為125℃(1000/T為大約2.51)時，截止電流為1×10-19A以下。當基板溫度為85℃(1000/T為大約3.66)時，截止電流為1×10-20A以下。據此可知，其截止電流量比使用矽半導體的電晶體的截止電流極低。另外，因為溫度越低，截止電流越降低，所以在常溫下截止電流更低。
100．．．儲存單元
101．．．單元陣列
102．．．驅動電路
103．．．字線驅動電路
104．．．資料線驅動電路
105．．．供電點
106．．．供電點
107．．．供電點
108．．．供電點
109．．．電晶體
110．．．電容元件
230．．．電晶體
260．．．電晶體
262．．．運算放大器
601．．．電晶體
602．．．閘極電極
603．．．閘極絕緣膜
604．．．氧化物半導體膜
605．．．導電膜
606．．．導電膜
607．．．絕緣膜
611．．．電晶體
612．．．閘極電極
613．．．閘極絕緣膜
614．．．氧化物半導體膜
615．．．導電膜
616．．．導電膜
617．．．絕緣膜
618．．．通道保護膜
621．．．電晶體
622．．．閘極電極
623．．．閘極絕緣膜
624．．．氧化物半導體膜
625．．．導電膜
626．．．導電膜
627．．．絕緣膜
641．．．電晶體
642．．．閘極電極
643．．．閘極絕緣膜
644．．．氧化物半導體膜
645．．．導電膜
646．．．導電膜
647．．．絕緣膜
660．．．半導體基板
661．．．n通道型電晶體
662．．．p通道型電晶體
663．．．絕緣膜
664．．．電晶體
665．．．電容元件
666．．．元件分離用絕緣膜
667．．．p阱
700．．．基板
701．．．絕緣膜
702．．．半導體膜
703．．．閘極絕緣膜
704．．．閘極電極
705．．．通道形成區
706．．．雜質區
707．．．絕緣膜
708．．．絕緣膜
709．．．絕緣膜
710．．．導電膜
711．．．導電膜
712．．．導電膜
713．．．絕緣膜
714．．．絕緣膜
715．．．氧化物半導體膜
716．．．導電膜
717．．．導電膜
718．．．導電膜
719．．．閘極絕緣膜
720．．．閘極電極
721．．．導電膜
722．．．絕緣膜
725．．．開口部
726．．．佈線
727．．．絕緣膜
800．．．儲存裝置
801．．．單元陣列
802．．．驅動電路
803．．．輸入/輸出緩衝器
804．．．字線驅動電路
805．．．資料線驅動電路
806．．．控制電路
807．．．行解碼器
808．．．位準轉移器
809．．．緩衝器
810．．．列解碼器
811．．．位準轉移器
812．．．選擇器
813．．．電路
901．．．電晶體
902．．．絕緣膜
903．．．氧化物半導體膜
904．．．源極電極
905．．．汲電極
906．．．閘極絕緣膜
907．．．閘極電極
908．．．高濃度區
909．．．通道形成區
911．．．電晶體
912．．．絕緣膜
913．．．氧化物半導體膜
914．．．源極電極
915．．．汲電極
916．．．閘極絕緣膜
917．．．閘極電極
918．．．高濃度區
919．．．通道形成區
921．．．電晶體
922．．．絕緣膜
923．．．氧化物半導體膜
924．．．源極電極
925．．．汲電極
926．．．閘極絕緣膜
927．．．閘極電極
928．．．高濃度區
929．．．低濃度區
930．．．側壁
931．．．通道形成區
941．．．電晶體
942．．．絕緣膜
943．．．氧化物半導體膜
944．．．源極電極
945．．．汲電極
946．．．閘極絕緣膜
947．．．閘極電極
948．．．高濃度區
949．．．低濃度區
950．．．側壁
951．．．通道形成區
7031．．．外殼
7032．．．外殼
7033．．．顯示部
7034．．．顯示部
7035．．．麥克風
7036．．．揚聲器
7037．．．操作鍵
7038．．．觸控筆
7041．．．外殼
7042．．．顯示部
7043．．．聲音輸入部
7044．．．聲音輸出部
7045．．．操作鍵
7046．．．光接收部
7051．．．外殼
7052．．．顯示部
7053．．．操作鍵
在圖式中：
圖1是示出儲存裝置的結構的圖；
圖2是示出單元陣列的電路圖；
圖3是示出單元陣列的工作的時序圖；
圖4是示出儲存裝置的結構的方塊圖；
圖5是示出讀出電路的結構的圖；
圖6A至圖6D是示出儲存裝置的製造方法的圖；
圖7A至圖7C是示出儲存裝置的製造方法的圖；
圖8A至圖8C是示出儲存裝置的製造方法的圖；
圖9A至圖9D是示出電晶體的結構的圖；
圖10A至圖10D是示出電晶體的結構的圖；
圖11A至圖11C是電子裝置的圖；
圖12是儲存裝置的剖面圖；
圖13A至圖13E是氧化物半導體的一個例子；
圖14A至圖14C是氧化物半導體的一個例子；
圖15A至圖15C是氧化物半導體的一個例子；
圖16是閘極電壓與遷移率的關係；
圖17A至圖17C是閘極電壓與汲極電極電流的關係；
圖18A至圖18C是閘極電壓與汲極電極電流的關係；
圖19A至圖19C是閘極電壓與汲極電極電流的關係；
圖20A至圖20C是電晶體的特性；
圖21A和圖21B是電晶體的特性；
圖22A和圖22B是電晶體的特性；
圖23是電晶體的截止電流的溫度依賴性。
100．．．儲存單元
107．．．供電點
101．．．單元陣列
108．．．供電點
105．．．供電點
106．．．供電點
103．．．字線驅動電路
104．．．資料線驅動電路
102．．．驅動電路
WL1、WL2、WL3、WL4、WLy-1、WLy-2、WLy-3、WLy．．．字線
DL1、DL2、DL3、DL4、DLx-1、DLx-2、DLx-3、DLx．．．資料線

Claims (7)

  1. 一種儲存裝置，包括：字線驅動電路；資料線驅動電路；以及該字線驅動電路和該資料線驅動電路之上的單元陣列，其中，該單元陣列包括多個儲存單元、多個字線及多個資料線，其中，該多個資料線經由多個接觸孔而被電連接至該資料線驅動電路，其中，該多個接觸孔係設於與該單元陣列重疊的區域中，其中，該多個接觸孔係沿著該多個字線的方向來予以配置，其中，該多個儲存單元的每一個皆包括電晶體及與該電晶體電連接的電容元件，並且其中，該電晶體包括氧化物半導體。
  2. 一種儲存裝置，包括：字線驅動電路；資料線驅動電路；以及該字線驅動電路和該資料線驅動電路之上的單元陣列，其中，該單元陣列包括配置為x列y行(x及y為2以上的自然數)的多個儲存單元、y個字線以及x個資料 線，其中，該y個字線的每一個電連接到每個行中的x個儲存單元，其中，該x個資料線的每一個電連接到每個列中的y個儲存單元，其中，該x個資料線經由多個接觸孔而被電連接至該資料線驅動電路，其中，該多個接觸孔係設於與該單元陣列重疊的區域中，其中，該多個接觸孔係沿著該y個字線的方向來予以配置，其中，該多個儲存單元的每一個皆包括電晶體及與該電晶體電連接的電容元件，並且其中，該電晶體包括氧化物半導體。
  3. 根據申請專利範圍第2項之儲存裝置，其中，該y個字線中的至少一個係電連接到x個儲存單元的每一個中的該電晶體的閘極電極，其中，該x個資料線中的至少一個係電連接到y個儲存單元的每一個中的該電晶體的第一端子，並且其中，該電晶體的第二端子係電連接到y個儲存單元的每一個中的該電容元件的一對電極的任一者。
  4. 根據申請專利範圍第1或2項之儲存裝置，其中，該電晶體包括結晶矽或鍺。
  5. 根據申請專利範圍第1或2項之儲存裝置，其中， 該氧化物半導體包括In、Ga及Zn。
  6. 根據申請專利範圍第1或2項之儲存裝置，其中，該氧化物半導體的氫濃度為1×1019/cm3以下。
  7. 一種包括根據申請專利範圍第1或2項之儲存裝置的半導體裝置。
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