JP3243146B2 - 半導体装置 - Google Patents

半導体装置

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JP3243146B2
JP3243146B2 JP08345595A JP8345595A JP3243146B2 JP 3243146 B2 JP3243146 B2 JP 3243146B2 JP 08345595 A JP08345595 A JP 08345595A JP 8345595 A JP8345595 A JP 8345595A JP 3243146 B2 JP3243146 B2 JP 3243146B2
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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は、絶縁膜上の半導体膜に
ＭＯＳトランジスタを形成した半導体装置に係わり、特
にＤＲＡＭのセンスアンプや昇圧回路等を構成するＭＯ
Ｓトランジスタの改良をはかった半導体装置に関する。
【０００２】
【従来の技術】近年の半導体集積回路、特にシリコンＭ
ＯＳトランジスタ技術における高性能化の進展は著し
く、その中でも絶縁膜上の単結晶シリコン膜、いわゆる
ＳＯＩ（Silicon-On-Insulator）膜にＭＯＳトランジス
タを形成することにより（以下、ＳＯＩ・ＭＯＳＦＥＴ
と称する）、微細かつ高速の高性能素子を実現できるこ
とが知られている。
【０００３】図１３９は、このようなＳＯＩ・ＭＯＳＦ
ＥＴを用いた従来のセンスアンプのレイアウトパターン
を示す平面図、図１４０（ａ）（ｂ）は図１３９の矢視
Ａ−Ａ′、Ｂ−Ｂ′の断面図である。
【０００４】図１３９中で、ＳＡはセンスアンプ、ＢＬ
はビット線、１はセンスアンプＳＡの共通ソース端子を
接続する制御線、２はソース・コンタクト部、３はドレ
イン・コンタクト部、４はゲート・コンタクト部を示し
ている。
【０００５】図１４０中で、７はＳＯＩ膜としてのｐ型
単結晶シリコン膜を示しており、このｐ型単結晶シリコ
ン膜７の底面及び側面にはシリコン酸化膜（ＳｉＯ
2 膜）６が形成されている。底面のシリコン酸化膜６は
ＳＯＩ基板の絶縁膜であり、側面のシリコン酸化膜６は
素子分離絶縁膜である。
【０００６】ｐ型単結晶シリコン膜７には、ｎ型ソース
領域８とｎ型ドレイン領域９が選択的に形成されてい
る。ｎ型ソース領域８とｎ型ドレイン領域９の間のチャ
ネル領域のｐ型単結晶シリコン膜７には、ゲート酸化膜
１０を介して、ゲート電極１１が配設されている。
【０００７】このような従来のＳＯＩ・ＭＯＳＦＥＴに
は、いわゆる基板浮遊効果に起因して、ドレイン耐圧が
低い、或いはスイッチング動作においてドレイン電流が
不安定になる、などの問題があった。
【０００８】特に、ＤＲＡＭ等で用いられるフリップ・
フロップ型のセンスアンプ、若しくはカレントミラー型
差動増幅器において、電位差検出部にｎ型ＳＯＩ・ＭＯ
ＳＦＥＴを使用した際、ＳＯＩ・ＭＯＳＦＥＴチャネル
部に正孔が蓄積し、ＳＯＩ・ＭＯＳＦＥＴのしきい値が
低下する。このしきい値低下量は前記正孔蓄積量に依存
するため、トランジスタによりしきい値低下量が異な
り、しきい値アンバランスを生じ、電位差検出感度が低
下し、甚だしい場合には誤動作を引き起こすという問題
があった。
【０００９】また、昇圧回路及び降圧回路を構成するポ
ンプ回路において、ポンプを構成するキャパシタが第１
及び第２の電極を持ち、キャパシタの第１の電極と出力
を接続するスイッチ手段にＳＯＩ・ＭＯＳＦＥＴを用い
た場合、ＳＯＩ・ＭＯＳＦＥＴの基板浮遊効果に起因す
るドレイン耐圧の低下の問題がある。
【００１０】例えば、降圧回路の場合は第２の電極の電
位がキャパシタドライバ回路により充電されるタイミン
グにおいて、第１の電位は上昇するがこの際、ＳＯＩ・
ＭＯＳＦＥＴはオフせねばならない。このＳＯＩ・ＭＯ
ＳＦＥＴにｎ型ＳＯＩ・ＭＯＳＦＥＴを用いた場合で
は、ドレインである第１の電位が上昇しドレインとＳＯ
Ｉ・ＭＯＳＦＥＴの基板部分との容量結合によりこの基
板部分の電位が上昇し、ＳＯＩ・ＭＯＳＦＥＴの遮断特
性が悪化し、最悪の場合にはドレイン耐圧破壊を起こし
てしまう。また、前記容量結合以外でも、弱いドレイン
破壊等で発生した正孔が蓄積し基板浮遊効果によりドレ
イン破壊を起こしてしまう。
【００１１】さらに、ＤＲＡＭ等においては入力信号の
“Ｈ”，“Ｌ”の判定等の基準に用いるため、正確な基
準電圧発生回路が必要であるが、ＳＯＩ・ＭＯＳＦＥＴ
では従来のＤＲＡＭ等で用いたバルク型のｐｎダイオー
ドは、工程を増加（コストを増加）させずには用いるこ
とができない。従って、工程を大幅には増加させずに安
定な基準電位を発生する手段が望まれていた。
【００１２】
【発明が解決しようとする課題】このように、従来のＳ
ＯＩ・ＭＯＳＦＥＴ用いた半導体装置においては、基板
にコンタクトをとれないため、基板浮遊効果が発生する
という欠点があった。特に、ビット線対に読み出された
微小電位を増幅するセンスアンプにおいては、１組のセ
ンスアンプを形成する２個のトランジスタの基板電位が
それぞれフローティングとなるため、しきい値がずれ、
正しくセンスすることができない（課題１）。さらに、
正確なセンスを実現した上に、高密度化（課題２）、デ
ザインルールの緩和（課題３）、ノイズ対策（課題４）
を実現する必要がある。
【００１３】また、昇圧回路や降圧回路を構成するポン
プ回路においては、基板浮遊効果によりＳＯＩ・ＭＯＳ
ＦＥＴの遮断特性が悪化し、最悪の場合はドレイン破壊
を起こしてしまう（課題５）。さらに、ＳＯＩ・ＭＯＳ
ＦＥＴでは、工程を大幅に増加させずに安定な基準電位
を発生させることはできない（課題６）。
【００１４】本発明は、上記の事情を考慮してなされた
もので、その目的とするところは、ＳＯＩ・ＭＯＳＦＥ
Ｔの基板浮遊効果を防止して信頼性の高いセンスアンプ
等を実現することができ、かつ高密度化、デザインルー
ルの緩和、低ノイズを実現する半導体装置を提供するこ
とにある。
【００１５】
【課題を解決するための手段】課題１を解決する手段
は、ＳＯＩ・ＭＯＳＦＥＴで形成されたセンスアンプに
おいて、共通ソース領域、又は個々のドレイン領域の一
部に基板と同じ導電型の拡散層領域を設けることによ
り、対となるトランジスタの基板を接続して同電位とす
ることである（構成１−１）。より効果を高めるために
は、共通の拡散層領域にコンタクトを設け、電源線又は
信号線と接続する（構成１−２）。
【００１６】課題２を解決する手段は、上記基板コンタ
クトを、ソースコンタクトと共有することである（構成
２−１）。或いは、ｐ領域を上下の（ワード線方向の）
センスアンプで共有することである（構成２−２）。
【００１７】課題３を解決する手段は、センスアンプを
ビット線方向に交互にずらす（構成３−１）、又は通過
ビット線を設けてビット線４本に対してセンスアンプ１
個を配置するレイアウトとする（構成３−２）、ゲート
を縦置きにする（構成３−３）、などの構成である。ま
た、ｐ領域をゲートポリの両端の２カ所に設けることに
より（構成３−４）、インプラのマスク合わせずれに強
いレイアウトとすることができる。
【００１８】課題４を解決する手段は、ビット線をクロ
スすることである（構成４）。
【００１９】課題５を解決する手段は、ＳＯＩ・ＭＯＳ
ＦＥＴにｎ型タイプ（昇圧回路の場合）又はｐ型タイプ
（降圧回路の場合）を用い、該ＳＯＩ・ＭＯＳＦＥＴの
ゲート長を該昇圧回路や降圧回路以外の回路を構成する
ＳＯＩ・ＭＯＳＦＥＴの最小ゲート長より長くし、且つ
該昇圧回路又は降圧回路を構成するＳＯＩ・ＭＯＳＦＥ
Ｔのソース・ドレインの少なくとも一方の少なくとも一
部にチャネル部分よりバンドギャップ幅の狭い半導体を
用いること（構成５）。
【００２０】課題６を解決する手段は、ＳＯＩ・ＭＯＳ
ＦＥＴのソース領域の一部と同時に作成した同素材のｐ
型拡散層と第１のｎ型拡散層の接合を利用した第１のｐ
ｎダイオードと、チャネル部分と同じバンドギャップ幅
のｐ型半導体と第１のｎ型半導体の接合を利用した第２
のｐｎダイオードとを具備すること（構成６）。
【００２１】
【作用】本発明の構成１によれば、微小な電位差を検知
・増幅しなければならないＳＯＩ・ＭＯＳＦＥＴから成
るセンスアンプについて、対となるトランジスタの基板
電位が同一となるため、しきい値変化が同様におき、電
位差検知が正確に行うことができる。このため、誤セン
スを防止できる。
【００２２】さらに、基板にコンタクトをとることによ
り、基板電位がフローティングではなくなり、チャネル
部の正孔の蓄積、ドレイン破壊電圧の低下などの問題を
解決し、信頼性の高いＤＲＡＭを実現できる。
【００２３】本発明の構成２によれば、基板コンタクト
とソースコンタクトを共通にすることにより、コンタク
ト−コンタクト間隔が不必要となり、高密度が可能とな
る。また、ワード線方向のｐ領域をつなぐことにより、
インプラ−インプラ間隔が不必要となり、高密度が可能
となる。さらに、ｐ領域をワード線方向につなげること
により、隣接ビット線対のセンスアンプで基板電位及び
しきい値を共通化でき、センス開始のタイミングを同じ
くすることができる。このため、隣接カラムのノイズを
受けて誤動作することがなくなる。
【００２４】本発明の構成３によれば、センスアンプを
ビット線方向（横方向）に交互にずらすことにより、ま
たビット線４本につき１個のセンスアンプを設けるレイ
アウトにより、縦方向のデザインルールを緩めることが
できる。また、トランジスタのゲートポリを縦置きにす
ることにより、ゲート長Ｌを大きくすることができ、し
きい値バラツキを小さくできる。また、ｐ領域をゲート
ポリの両端の２カ所に設けることにより、インプラのマ
スク合わせずれに強いレイアウトとすることができる。
【００２５】本発明の構成４によれば、ビット線対をク
ロスすることにより、隣接ビット線対によるノイズをな
くすことができる。
【００２６】さらに、構成１−１と構成２−２、構成１
−１と構成３−２、構成１−１と構成２−２と構成３−
４…などの種々の組み合わせも可能で、個々の効果を足
し合わせることもできる。
【００２７】本発明の構成５によれば、昇圧回路に関し
ては、キャパシタの第２の電極をキャパシタが放電し、
第１の電極の電位が低下するときに、第１の電極と出力
とを接続するｎ型ＳＯＩ・ＭＯＳＦＥＴにおいては、こ
のＳＯＩ・ＭＯＳＦＥＴの基板部分の電位は第１の電極
との容量結合により低下するため、より遮断特性が向上
する方向に変化し、ドレイン破壊にいたるトリガーを回
避する効果をあげる。また、第１の電極の電位が出力電
圧より低い状態においては、弱いドレイン破壊等なんら
かの理由で発生した正孔をバンドギャップ幅の狭い半導
体部分において吸収し、基板浮遊効果を抑えドレイン破
壊を防止する。また、このＳＯＩ・ＭＯＳＦＥＴのゲー
ト長を大きくすることにより、印加される電界を緩和し
さらにドレイン耐圧を向上させる。
【００２８】本発明の構成６によれば、ｎ型ＳＯＩ・Ｍ
ＯＳＦＥＴのソース領域の一部にチャネル部分よりバン
ドギャップ幅の狭い半導体を用いた半導体装置におい
て、ＳＯＩ・ＭＯＳＦＥＴのソース領域の一部と同時に
作成した同素材のｐ型拡散層と第１のｎ型拡散層との接
合を利用したｐｎダイオードとチャネル部分と同じバン
ドギャップ幅のｐ型半導体と第１のｎ型半導体の接合を
利用したｐｎダイオードを具備し、そのしきい値差を基
準電位とすることにより、温度が変化しても変動しにく
い基準電位を得ることができる。
【００２９】
【実施例】以下、図面を参照しながら本発明の実施例を
詳細に説明する。 （実施例１）図１に、本発明の第１の実施例に係わるＳ
ＯＩ・ＭＯＳＦＥＴを用いたセンスアンプ回路の一例
を、図２に該センスアンプのレイアウト平面図を、図３
に本実施例のＳＯＩ・ＭＯＳＦＥＴの断面図を示す。
【００３０】図１〜図３中、Ｍ３はセンスアンプ用の第
１のＭＯＳＦＥＴ、Ｍ４はセンスアンプ用の第２のＭＯ
ＳＦＥＴ、Ｎ４はセンスする第１の電極、Ｎ５はセンス
する第２の電極、ＣＳ１はセンスアンプの共通ソース、
Ｇ３はセンスアンプ用の第１のＭＯＳＦＥＴのゲート、
Ｇ４はセンスアンプ用の第２のＭＯＳＦＥＴのゲート、
ＮＤＣＳ１はセンスアンプの共通ソースの狭バンドギャ
ップ拡散層、Ｓ２１，Ｓ２２は狭バンドギャップ拡散
層、６０はメモリセル、２０はスイッチング・トランジ
スタ、２１は電荷蓄積用キャパシタ、ＢＬはビット線、
ＷＬはワード線、Ａ１はＧｅイオンを注入する領域、Ｃ
１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ３１はコンタクト、
２９は素子分離領域を表す。
【００３１】本実施例では、ｐ型＜１００＞のＳｉ基板
に、酸素を加速電圧１８０ｋＶ、ドーズ量４×１０17ｃ
ｍ-2でイオン注入した後、１３００℃、６時間の熱アニ
ールで、埋め込み酸化膜を厚さ８０ｎｍで形成し、表面
に単結晶シリコン層を単結晶化したＳＩＭＯＸ基板を用
いた。熱酸化とウェットエッチングによりシリコン膜厚
を厚さ１００ｎｍに薄くした後、通常のリン拡散による
多結晶シリコンゲート電極を用いたＭＯＳ工程により、
素子を作製した。
【００３２】ゲート電極Ｇ３，Ｇ４の加工後、ゲート電
極Ｇ３，Ｇ４をマスクとしてＧｅを加速電圧５０ＫＶ、
ドーズ量１×１０16ｃｍ-2で注入し、８５０℃で３０分
アニールした後、砒素を４０ＫｅＶで３×１０15cm-2の
ドーズ量で注入した。この後、８５０℃、９０分のアニ
ールを施した。このとき形成されたＳｉ−Ｇｅ領域ＮＤ
ＣＳ１は、ｎ型拡散層の表面より約４０ｎｍの深さに、
Ｓｉの１０％に相当する濃度のピークを有した。
【００３３】このとき、Ｇｅを注入する領域は、少なく
ともＤＲＡＭセンスアンプ等においては、センスアンプ
を構成するフリップフロップ型に接続されたｎ型ＳＯＩ
・ＭＯＳＦＥＴの共通ソース部分とする。また、少なく
とも一組のｎ型ＳＯＩ・ＭＯＳＦＥＴを電位検出部とす
るカレントミラー型差動増幅器においては、電位差検出
部のｎ型ＳＯＩ・ＭＯＳＦＥＴのソース電極部分とす
る。
【００３４】一方、本実施例では、バンドギャップの狭
い材料を形成する方法としてＧｅをイオン注入してＳｉ
−Ｇｅ領域を形成したが、勿論Ｓｉ−Ｇｅ形成にＭＢＥ
法やＣＶＤ法を用いることもできる。さらに、Ｇｅの代
わりにＳｎ（錫）をシリコン中に導入することによって
も、本発明の目的を達成することができる。この場合、
ＧｅとＳｎの両方を導入することも効果的である。ま
た、以上はＩＶ族の元素を用いたが、ＩＩＩ−Ｖ族、Ｉ
Ｉ−ＶＩ族からなる半導体材料によりバンドギャップを
狭めてもよい。
【００３５】さらに、本発明は薄膜ＳＯＩ基板上に形成
される半導体素子に限定されるものでなく、厚膜ＳＯＩ
基板上の半導体素子や、ＴＦＴ素子に代表されるアモル
ファスシリコンを用いた半導体素子に関しても応用が可
能であり、基板浮遊効果が抑制されたＳＯＩ素子による
集積回路を提供することが可能である。
【００３６】ところで、図４及び図５に示すように、Ｄ
ＲＡＭのセンスアンプにおいてセンスアンプを構成する
フリップフロップ型に接続された２個のｎ型ＳＯＩ・Ｍ
ＯＳＦＥＴの共通ソース領域の一部Ｐ１に前記２個のｎ
型ＳＯＩ・ＭＯＳＦＥＴの基板と同じｐ型の不純物をイ
オン注入等でマスクを用い選択的に設けておいてもよ
い。このようにすることにより、電位差を検出するため
の１組のｎ型ＳＯＩ・ＭＯＳＦＥＴの基板の電位を等し
くすることができるため、たとえしきい値変化がおきて
も同一の変化とするため、電位差検知には支障をきたさ
ないようにすることができる。
【００３７】なお、図４及び図５中、ＮＮ３，ＮＮ４，
ＮＣＳ１，３０は、夫々図２及び図３のＮ５，Ｎ４，Ｃ
Ｓ１，２９に対応する。また、３１は単結晶シリコン層
である。
【００３８】また、本発明はフリップフロップ型に限ら
ず、図１４６に示すようなカレントミラー型センスアン
プに適用することもできる。図１４６において、ＭＮ
１，ＭＮ２はカレントミラーを構成するトランジスタで
あり、ゲート電極は互いに接続され、この実施例ではゲ
ート長，ゲート幅共に等しく形成されている。また、絶
縁膜上に形成される基板がそれと同じ導電型の領域によ
り互いに接続されているため、接続されない場合に問題
であった前記２つのＭＯＳトランジスタの基板電位が異
なることに起因するコンダクタンスの差が生じず、この
２つのＭＯＳトランジスタにおいて略等しい電流が流れ
ることを実現できる。
【００３９】この等しい電流が保証されることにより、
例えばこの実施例ではこのカレントミラー型センス回路
のセンス感度を向上させることができる。またさらに、
ＭＰ２，ＭＰ３の基板を同様の手法により接続すること
により、さらにセンス感度を向上させることができる。 （実施例２）図６〜図９は本発明の第２の実施例に係わ
るＤＲＡＭのセンスアンプを説明するためのもので、図
６はセンスアンプの回路構成図、図８，図９はセンスア
ンプのパターンの平面図、図７（ａ）は図８の矢視Ａ−
Ａ′断面図、図７（ｂ）は図８の矢視Ｂ−Ｂ′断面図で
ある。
【００４０】ここで、図８は構成１−１、図９は構成１
−１及び３−１をとっている。
【００４１】本実施例は、１組のビット線対上に１組の
ＳＯＩ−ｎＭＯＳセンスアンプを配置するレイアウトと
なっている。Ｑ1,Ｑ2 はビット線ＢＬ1 ，／ＢＬ1 に設
けられるセンスアンプＳＡを構成するＳＯＩ・ｎＭＯＳ
ＦＥＴである。
【００４２】図７中で、７はＳＯＩ膜としてのｐ型単結
晶シリコン膜を示しており、このｐ型単結晶シリコン膜
の底面及び側面にはシリコン酸化膜（ＳｉＯ2 膜）６が
形成されている。底面のシリコン酸化膜６はＳＯＩ基板
の絶縁膜であり、側面のシリコン酸化膜６は素子分離絶
縁膜である。８はｎ型ソース領域、９はｎ型ドレイン領
域、１０はゲート酸化膜、１１はゲート電極を示す。
【００４３】図８、図９において、１はセンスアンプの
共通ソース端子を接続する制御線であり、２は制御線１
と接続されるソース・コンタクト部、３はドレインとビ
ット線を接続するドレイン・コンタクト部、４はゲート
電極とビット線を接続するゲート・コンタクト部、５は
共通ソースに設けたｐ領域である。
【００４４】図９に示したセンスアンプＳＡ1,ＳＡ2 は
図８のセンスアンプをビット線方向にずらして配置した
ものだが、図９のようにずらす方がビット線−ドレイン
・コンタクトを大きくできる、ＳＡ1 のドレイン領域と
ＳＡ2 のドレイン領域の間隔を広くできる、トランジス
タのＬを大きくできる、など、デザインルールの緩和が
可能となり、好ましい。また、図９のＳＡ1 とＳＡ2 は
左右反転の形になっていてもかまわない。
【００４５】図６〜図９でＳＡ1 に注目すると、ペアと
なっている２つのＳＯＩ・ｎＭＯＳＦＥＴのＱ1,Ｑ2 の
共通ソースの一部にｐ領域５を設けている。ｐ領域５は
トランジスタの基板７と同じｐ型の不純物を、例えばイ
オン注入等でマスクを用い選択的に設ける。
【００４６】このようにすることにより、電位差を検出
するための１組の薄膜ＳＯＩ−ｎＭＯＳＦＥＴの基板電
位を等しくできるため、たとえしきい値変化が起きても
同一の変化となるため、電位差検知に支障を来たさない
ようにすることができる。 （実施例３）図１０及び図１１は、本発明の第３の実施
例に係わるＤＲＡＭのセンスアンプ部分を示す平面図で
ある。図１０は、先の実施例２の図８においてｐ領域５
をビット線と垂直方向に延ばし、複数のセンスアンプで
共有したものである（構成１−１、２−２）。
【００４７】即ち図１０において、隣接ビット線対のセ
ンスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とでき
る。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基板
電位の変化に拘らず同一のしきい値とできるため、セン
スアンプＳＡ1 〜ＳＡ4 は同時に動作する。このため、
センス動作開始が遅れて隣接ビット線の電位変化による
ノイズを受け誤動作するカラム（落ちこぼれカラム）が
なくなるという利点がある。
【００４８】一方、図１１においては、センスアンプＳ
Ａ1 〜ＳＡ4 を交互に１つずつビット線方向にずらして
ある。このため、ビット線−ドレインのコンタクトを大
きくできる、ＳＡ1 のドレイン領域とＳＡ2 のドレイン
領域の間隔を広くできる、トランジスタのＬを大きくで
きる、など、デザインルールの緩和が可能となり、好ま
しい。この場合もｐ領域５を垂直方向に延ばすことによ
り、ＳＡ1 とＳＡ3 、ＳＡ2 とＳＡ4 の基板電位を共通
化できる。
【００４９】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる利点がある（構成１−
１、２−２、３−１）。 （実施例４）図１２及び図１３は、本発明の第４の実施
例に係わるＤＲＡＭのセンスアンプ部分を示す平面図で
ある。本実施例は、実施例２においてセンスアンプ１個
につき２箇所、ゲートのＷ方向の両端にｐ領域５を設け
たものである。
【００５０】図１２はセンスアンプが縦方向に並んで配
置されたもの（構成１−１、３−４）、図１３はビット
線方向に交互にずらして配置したものである（構成１−
１、３−１、３−４）。
【００５１】図１２においては、センスアンプを交互に
１つずつビット線方向にずらしてある。このため、ビッ
ト線−ドレインのコンタクトを大きくできる、ＳＡ1 の
ドレイン領域とＳＡ2 のドレイン領域の間隔を広くでき
る、トランジスタのＬを大きくできる、など、デザイン
ルールの緩和が可能となり、好ましい。
【００５２】これらの実施例では、センスアンプを形成
する２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端
にｐ領域を設けることにより、Ｗ方向、この場合ビット
線方向にマスクずれがおきても、一定のＷを保つことが
できる。 （実施例５）図１４及び図１５は、本発明の第５の実施
例に係わるＤＲＡＭのセンスアンプ部分を示す平面図で
ある。本実施例は、実施例２においてセンスアンプ１個
につき２箇所、ゲートのＷ方向の両端にｐ領域５を設
け、さらにｐ領域５をビット線と垂直方向に延ばし、複
数のセンスアンプで共有したものである。
【００５３】図１４はセンスアンプが縦方向に並んで配
置されたもの（構成１−１、２−２、３−４）、図１５
はビット線方向に交互にずらして配置したものである
（構成１−１、２−２、３−１、３−４）。
【００５４】即ち図１４において、隣接ビット線対のセ
ンスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とでき
る。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基板
電位の変化に拘らず同一のしきい値とできるため、セン
スアンプＳＡ1 〜ＳＡ4 は同時に動作する。このため、
センス動作開始が遅れて隣接ビット線の電位変化による
ノイズを受け誤動作するカラム（落ちこぼれカラム）が
なくなるという利点がある。
【００５５】一方、図１５においては、センスアンプＳ
Ａ1 〜ＳＡ4 を交互に１つずつビット線方向にずらして
ある。このため、ビット線−ドレインのコンタクトを大
きくできる、ＳＡ1 のドレイン領域とＳＡ2 のドレイン
領域の間隔を広くできる、トランジスタのＬを大きくで
きる、など、デザインルールの緩和が可能となり、好ま
しい。この場合も、ｐ領域５を垂直方向にのばすことに
より、ＳＡ1 とＳＡ3、ＳＡ2 とSA4 の基板電位を共通
化できる。
【００５６】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。さらに、センスアンプ
を形成する２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向
の両端にｐ領域５を設けることにより、Ｗ方向、この場
合ビット線方向にマスクずれがおきても、一定のＷを保
つことができる。 （実施例６）図１６及び図１７は、本発明の第６の実施
例に係わるＤＲＡＭのセンスアンプ部分を示す平面図で
ある。本実施例は、実施例２においてｐ領域５に制御線
１とのコンタクト（図中１２）を設けたものである。
【００５７】図１６はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、１−２）、
図１７はビット線方向に交互にずらして配置したもので
ある（構成１−１、１−２、３−１）。
【００５８】図１７においては、センスアンプＳＡ1 ，
ＳＡ2 を交互に１つずつビット線方向にずらしてあるた
め、ビット線−ドレインのコンタクトを大きくできる、
ＳＡ1 のドレイン領域とＳＡ2 のドレイン領域の間隔を
広くできる、トランジスタのＬを大きくできる、など、
デザインルールの緩和が可能となり、好ましい。
【００５９】これらの実施例では、１対のトランジスタ
の共通ソースはソース・コンタクト２で制御線１と接続
されており、さらに制御線１とｐ領域５はボディ・コン
タクト１２で接続されている。これにより、トランジス
タのソースと基板は同電位となる。従って、基板電位は
フローティングではなくなり、チャネル部の正孔の蓄
積、ドレイン破壊電圧の低下を防止し、センス動作の信
頼性を高めることができる。 （実施例７）図１８及び図１９は、本発明の第６の実施
例に係わるＤＲＡＭのセンスアンプ部分を示す平面図で
ある。本実施例は、実施例６においてｐ領域５と制御線
１とのコンタクト（ボディ・コンタクト）と、共通ソー
スと制御線１のコンタクト（ソース・コンタクト）を共
有したものである。図中１３が、ボディ・コンタクトと
ソース・コンタクトを兼ねたコンタクトを示す。
【００６０】図１８はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、１−２、２
−１）、図１９はビット線方向に交互にずらして配置し
たものである（構成１−１、１−２、２−１、３−
１）。
【００６１】図１９においては、センスアンプＳＡ1 ，
ＳＡ2 を交互に１つずつビット線方向にずらしてあるた
め、ビット線−ドレインのコンタクトを大きくできる、
ＳＡ1 のドレイン領域とＳＡ2 のドレイン領域の間隔を
広くできる、トランジスタのＬを大きくできる、など、
デザインルールの緩和が可能となり、好ましい。
【００６２】これらの実施例では、ソース領域とｐ領域
５のコンタクトを共通化することにより、マスクパター
ンを簡略化でき、またコンタクト−コンタクト間隔が不
必要になるため、より微細化が可能となる。 （実施例８）図２０及び図２１は、本発明の第８の実施
例に係わるＤＲＡＭのセンスアンプ部分を示する平面図
である。本実施例は、実施例３においてｐ領域５に制御
線１とのコンタクト１２を設けたものである。
【００６３】即ち図２０において、隣接ビット線対のセ
ンスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とでき
る。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基板
電位の変化に拘らず同一のしきい値とできるため、セン
スアンプＳＡ1 〜ＳＡ4 は同時に動作する。このため、
センス動作開始が遅れて隣接ビット線の電位変化による
ノイズを受け誤動作するカラム（落ちこぼれカラム）が
なくなるという利点がある（構成１−１、１−２、２−
２）。
【００６４】一方、図２１においては、センスアンプＳ
Ａ1 〜ＳＡ4 を交互に１つずつビット線方向にずらして
あるため、ビット線−ドレインのコンタクトを大きくで
きる、ＳＡ1 のドレイン領域とＳＡ2 のドレイン領域の
間隔を広くできる、トランジスタのＬを大きくできる、
など、デザインルールの緩和が可能となり、好ましい。
この場合も、ｐ領域５を垂直方向に延ばすことによりＳ
Ａ1 とＳＡ3 ，ＳＡ2とＳＡ4 の基板電位を共通化でき
る。
【００６５】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる（構成１−１、１−２、
２−２、３−１）。
【００６６】また、図２０及び図２１のいずれの場合
も、トランジスタの共通ソースは制御線１と接続されて
おり、さらに制御線１とｐ領域５を接続することにより
トランジスタのソースと基板は同電位となる。従って、
基板電位はフローティングでなくなり、チャネル部の正
孔の蓄積、ドレイン破壊電圧の低下を防止し、センス動
作の信頼性を高めることができる。 （実施例９）図２２及び図２３は、本発明の第９の実施
例に係わるＤＲＡＭのセンスアンプ部分を示す平面図で
ある。本実施例は、実施例８においてｐ領域５と制御線
１とのコンタクトと、共通ソースと制御線１のコンタク
トを共有したものである。図中の１３が各々のコンタク
トを兼ねた共通コンタクトである。
【００６７】図２２はセンスアンプＳＡ1 〜ＳＡ4 が縦
方向に並んで配置されたもの（構成１−１、１−２、２
−１、２−２）、図２３はビット線方向に交互にずらし
て配置したものである（構成１−１、１−２、２−１、
２−２、３−１）。
【００６８】図２３においては、センスアンプＳＡ1 〜
ＳＡ4 を交互に１つずつビット線方向にずらしてあるた
め、ビット線−ドレインのコンタクトを大きくできる、
ＳＡ1 のドレイン領域とＳＡ2 のドレイン領域の間隔を
広くできる、トランジスタのＬを大きくできる、など、
デザインルールの緩和が可能となり、好ましい。
【００６９】これらの実施例では、ソース領域とｐ領域
５のコンタクトを共通化することにより、マスクパター
ンを簡略化でき、またコンタクト−コンタクト間隔が不
必要になるため、より微細化が可能となる。 （実施例１０）図２４及び図２５は、本発明の第１０の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例４においてｐ領域５に制
御線１とのコンタクト１２を設けたものである。
【００７０】図２４はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、１−２、３
−４）、図２５はビット線方向に交互にずらして配置し
たものである（構成１−１、１−２、３−１、３−
４）。
【００７１】図２４においては、センスアンプＳＡ1 ，
ＳＡ2 を交互に１つずつビット線方向にずらしてあるた
め、ビット線−ドレインのコンタクトを大きくできる、
ＳＡ1 のドレイン領域とＳＡ2 のドレイン領域の間隔を
広くできる、トランジスタのＬを大きくできる、など、
デザインルールの緩和が可能となり、好ましい。
【００７２】これらの実施例では、センスアンプを形成
する２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端
にｐ領域５を設けることにより、Ｗ方向、この場合ビッ
ト線方向にマスクずれがおきても、一定のＷを保つこと
ができる。
【００７３】さらに、１対のトランジスタの共通ソース
は制御線１と接続されており、さらに制御線１とｐ領域
５を接続することによりトランジスタのソースと基板は
同電位となる。従って、基板電位はフローティングでな
くなり、チャネル部の正孔の蓄積、ドレイン破壊電圧の
低下を防止し、センス動作の信頼性を高めることができ
る。 （実施例１１）図２６及び図２７は、本発明の第１１の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例１０においてｐ領域５と
制御線１とのコンタクトと、共通ソースと制御線１のコ
ンタクトを共有したものである。図中の１３が各々のコ
ンタクトを兼ねた共通コンタクトである。
【００７４】図２６はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、１−２、２
−１、３−４）、図２７はビット線方向に交互にずらし
て配置したものである（構成１−１、１−２、２−１、
３−１、３−４）。
【００７５】図２７においては、センスアンプＳＡ1 ，
ＳＡ2 を交互に１つずつビット線方向にずらしてあるた
め、ビット線−ドレインのコンタクトを大きくできる、
ＳＡ1 のドレイン領域とＳＡ2 のドレイン領域の間隔を
広くできる、トランジスタのＬを大きくできる、など、
デザインルールの緩和が可能となり、好ましい。
【００７６】これらの実施例では、ソース領域とｐ領域
５のコンタクトを共通化することにより、マスクパター
ンを簡略化でき、またコンタクト−コンタクト間隔が不
必要になるため、より微細化が可能となる。 （実施例１２）図２８及び図２９は、本発明の第１２の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例５においてｐ領域５に制
御線１とのコンタクト１２を設けたものである。
【００７７】即ち図２８において、隣接ビット線対のセ
ンスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とでき
る。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基板
電位の変化に拘らず同一のしきい値とできるため、セン
スアンプＳＡ1 〜ＳＡ4 は同時に動作する。このため、
センス動作開始が遅れて隣接ビット線の電位変化による
ノイズを受け誤動作するカラム（落ちこぼれカラム）が
なくなるという利点がある（構成１−１、１−２、２−
２、３−４）。
【００７８】一方、図２９においては、センスアンプＳ
Ａ1 〜ＳＡ4 を交互に１つずつビット線方向にずらして
あるため、ビット線−ドレインのコンタクトを大きくで
きる、ＳＡ1 のドレイン領域とＳＡ2 のドレイン領域の
間隔を広くできる、トランジスタのＬを大きくできる、
など、デザインルールの緩和が可能となり、好ましい。
この場合も、ｐ領域５を垂直方向に延ばすことによりＳ
Ａ1 とＳＡ3 ，ＳＡ2とＳＡ4 の基板電位を共通化でき
る（構成１−１、１−２、２−２、３−１、３−４）。
【００７９】また、トランジスタの共通ソースは制御線
１と接続されており、さらに制御線１とｐ領域５を接続
することによりトランジスタのソースと基板は同電位と
なる。従って、基板電位はフローティングでなくなり、
チャネル部の正孔の蓄積、ドレイン破壊電圧の低下を防
止し、センス動作の信頼性を高めることができる。
【００８０】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。さらに、センスアンプ
を形成する２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向
の両端にｐ領域５を設けることにより、Ｗ方向、この場
合ビット線方向にマスクずれがおきても、一定のＷを保
つことができる。 （実施例１３）図３０及び図３１は、本発明の第１３の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例１２においてｐ領域５と
制御線１とのコンタクトと、共通ソースと制御線１との
コンタクトを共有したものである。図中の１３が各々の
コンタクトを兼ねた共通コンタクトである。
【００８１】図３０はセンスアンプＳＡ1 〜ＳＡ4 が縦
方向に並んで配置されたもの（構成１−１、１−２、２
−１、２−２、３−４）、図３１はビット線方向に交互
にずらして配置したものである。
【００８２】図３１においては、センスアンプＳＡ1 〜
ＳＡ4 を交互に１つずつビット線方向にずらしてあるた
め、ビット線−ドレインのコンタクトを大きくできる、
ＳＡ1 のドレイン領域とＳＡ2 のドレイン領域の間隔を
広くできる、トランジスタのＬを大きくできる、など、
デザインルールの緩和が可能となり、好ましい（構成１
−１、１−２、２−１、２−２、３−１、３−４）。
【００８３】これらの実施例では、ソース領域とｐ領域
５のコンタクトを共通化することにより、マスクパター
ンを簡略化でき、またコンタクト−コンタクト間隔が不
必要になるため、より微細化が可能となる。 （実施例１４）図３２及び図３３は、本発明の第１４の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、１組のビット線対上に１組の薄
膜ＳＯＩ・ｎＭＯＳセンスアンプを配置するレイアウト
となっている。図３２は構成１−１、図３３は構成１−
１、３−１である。
【００８４】Ｑ1,Ｑ1'，Ｑ2,Ｑ2'はビット線ＢＬ1 ，／
ＢＬ1 に設けられるセンスアンプＳＡ1 を構成する薄膜
ＳＯＩ・ｎＭＯＳＦＥＴである。ＳＡ2 も同様に構成さ
れている。
【００８５】１はセンスアンプの共通ソース端子を接続
する制御線であり、２は制御線１と接続されるソース・
コンタクト部、３はドレインとビット線を接続するドレ
イン・コンタクト部、４はゲート電極とビット線を接続
するゲート・コンタクト部である。
【００８６】図３３は図３２のセンスアンプＳＡ1,ＳＡ
2 をビット線方向にずらして配置したもので、トランジ
スタのＬを大きくできるなど、デザインルールの緩和が
可能である。だが、図３２はソース・コンタクトを共有
できるので、縦方向により小さくできる。
【００８７】本実施例は、センスアンプのゲートを２つ
に分けているので、Ｗが大きい場合でもビット線方向に
場所をとらなくて済む。
【００８８】図３２及び図３３でＳＡ1 に注目すると、
ペアとなっている２つの薄膜ＳＯＩ・ｎＭＯＳＦＥＴの
Ｑ1,Ｑ1'，Ｑ2,Ｑ2'の共通ソースの一部にｐ領域５を設
けている。ｐ領域５はトランジスタの基板と同じｐ型の
不純物を、例えばイオン注入等でマスクを用い選択的に
設ける。
【００８９】このようにすることにより、電位差を検出
するための１組の薄膜ＳＯＩ・ｎＭＯＳＦＥＴの基板電
位を等しくできるため、たとえしきい値変化が起きても
同一の変化となるため、電位差検知に支障をきたさない
ようにすることができる。 （実施例１５）図３４及び図３５は、本発明の第１５の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例１４においてｐ領域５を
ビット線と垂直方向に延ばし、複数のセンスアンプＳＡ
1 〜ＳＡ4 で共有したものである。
【００９０】即ち図３４において、隣接ビット線対のセ
ンスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とでき
る。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基板
電位の変化に拘らず同一のしきい値とできるため、セン
スアンプＳＡ1 〜ＳＡ4 は同時に動作する。このため、
センス動作開始が遅れて隣接ビット線の電位変化による
ノイズを受け誤動作するカラム（落ちこぼれカラム）が
なくなるという利点がある（構成１−１、２−２）。
【００９１】一方、図３５においては、センスアンプＳ
Ａ1 〜ＳＡ4 を交互に１つずつビット線方向にずらして
あり、この場合もｐ領域５を垂直方向に延ばすことによ
り、ＳＡ1 とＳＡ3 ，ＳＡ２とＳＡ4 の基板電位を共通
化できる（構成１−１、２−２、３−１）。
【００９２】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。 （実施例１６）図３６及び図３７は、本発明の第１６の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例１４においてセンスアン
プ１個につき２箇所、ゲートのＷ方向の両端にｐ領域５
を設けたものである。
【００９３】図３６はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、３−４）、
図３７はビット線方向に交互にずらして配置したもので
ある（構成１−１、３−１、３−４）。
【００９４】ｐ領域５が実施例１５のように１箇所だ
と、Ｗ方向のマスクずれによりＱ1 のＷが大きくなった
とすると、Ｑ2 のＷは小さくなってしまい、正確な動作
を望めない。しかし本実施例では、センスアンプを形成
する２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端
にｐ領域５を設けることにより、Ｗ方向、この場合ビッ
ト線方向にマスクずれがおきても、対となる２個のトラ
ンジスタのＷは常に等しく変化して必ず同じ値とでき
る。 （実施例１７）図３８及び図３９は、本発明の第１７の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例１４においてセンスアン
プ１個につき２箇所、ゲートのＷ方向の両端にｐ領域５
を設け、さらにｐ領域５をビット線と垂直方向にのば
し、複数のセンスアンプＳＡ1 〜ＳＡ4 で共有したもの
である。
【００９５】図３８はセンスアンプＳＡ1 〜ＳＡ4 が縦
方向に並んで配置されたもの（構成１−１、２−２、３
−４）、図３９はビット線方向に交互にずらして配置し
たものである（構成１−１、２−２、３−１、３−
４）。
【００９６】図３８において、隣接ビット線対のセンス
アンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とできる。
従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基板電位
の変化に拘らず同一のしきい値とできるため、センスア
ンプＳＡ1 〜ＳＡ4 は同時に動作する。このため、セン
ス動作開始が遅れて隣接ビット線の電位変化によるノイ
ズを受け誤動作するカラム（落ちこぼれカラム）がなく
なるという利点がある。
【００９７】一方、図３９においては、センスアンプＳ
Ａ1 〜ＳＡ4 を交互に１つずつビット線方向にずらして
あり、この場合もｐ領域５を垂直方向に延ばすことによ
り、ＳＡ1 とＳＡ3 ，ＳＡ2 とＳＡ4 の基板電位を共通
化できる。
【００９８】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。さらに、センスアンプ
を形成する２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向
の両端にｐ領域５を設けることにより、Ｗ方向、この場
合ビット線方向にマスクずれがおきても、対のトランジ
スタのＷを等しい値に保つことができる。 （実施例１８）図４０及び図４１は、本発明の第１８の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例１４においてｐ領域５に
制御線１とのコンタクト１２を設けたものである。
【００９９】図４０はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、１−２）、
図４１はビット線方向に交互にずらして配置したもので
ある（構成１−１、１−２、３−１）。
【０１００】これらの実施例では、１対のトランジスタ
の共通ソースは制御線１と接続されており、さらに制御
線１とｐ領域５を接続することにより、トランジスタの
ソースと基板は同電位となる。従って、基板電位はフロ
ーティングでなくなり、チャネル部の正孔の蓄積、ドレ
イン破壊電圧の低下を防止し、センス動作の信頼性を高
めることができる。
【０１０１】（実施例１９）図４２及び図４３は、本発
明の第１９の実施例に係わるＤＲＡＭのセンスアンプ部
分を示す平面図である。本実施例は、実施例１８におい
てｐ領域５と制御線１とのコンタクトと、共通ソースと
制御線１のコンタクトを共有したものである。図中の１
３が各々のコンタクトを兼ねる共通コンタクトである。
【０１０２】図４２はセンスアンプＳＡ1,ＳＡ2 が縦方
向に並んで配置されたもの（構成１−１、１−２、２−
１）、図４３はビット線方向に交互にずらして配置した
ものである（構成１−１、１−２、２−１、３−１）。
【０１０３】これらの実施例では、ソース領域とｐ領域
５のコンタクトを共通化することにより、マスクパター
ンを簡略化でき、またコンタクト−コンタクト間隔が不
必要になるため、より微細化が可能となる。 （実施例２０）図４４及び図４５は、本発明の第２０の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例１５においてｐ領域５に
制御線１とのコンタクト１２を設けたものである。
【０１０４】即ち図４４において、隣接ビット線対のセ
ンスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とでき
る。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基板
電位の変化に拘らず同一のしきい値とできるため、セン
スアンプＳＡ1 〜ＳＡ4 は同時に動作する。このため、
センス動作開始が遅れて隣接ビット線の電位変化による
ノイズを受け誤動作するカラム（落ちこぼれカラム）が
なくなるという利点がある（構成１−１、１−２、２−
２）。
【０１０５】一方、図４５においては、センスアンプＳ
Ａ1 〜ＳＡ4 を交互に１つずつビット線方向にずらして
あり、この場合もｐ領域５を垂直方向に延ばすことによ
りＳＡ1 とＳＡ3 ，ＳＡ2 とＳＡ4 の基板電位を共通化
できる（構成１−１、１−２、２−２、３−１）。
【０１０６】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０１０７】また、トランジスタの共通ソースは制御線
１と接続されており、さらに制御線１とｐ領域５を接続
することにより、トランジスタのソースと基板は同電位
となる。従って、基板電位はフローティングでなくな
り、チャネル部の正孔の蓄積、ドレイン破壊電圧の低下
を防止し、センス動作の信頼性を高めることができる。 （実施例２１）図４６及び図４７は、本発明の第２１の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例２０においてｐ領域５と
制御線１とのコンタクトと、共通ソースと制御線１のコ
ンタクトを共有したものである。図中の１３が各々のコ
ンタクトを兼ねる共通コンタクトである。
【０１０８】図４６はセンスアンプＳＡ1 〜ＳＡ4 が縦
方向に並んで配置されたもの（構成１−１、１−２、２
−１、２−２）、図４７はビット線方向に交互にずらし
て配置したものである（構成１−１、１−２、２−１、
２−２、３−１）。
【０１０９】これらの実施例では、ソース領域とｐ領域
５のコンタクトを共通化することにより、マスクパター
ンを簡略化でき、またコンタクト−コンタクト間隔が不
必要になるため、より微細化が可能となる。 （実施例２２）図４８及び図４９は、本発明の第２２の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例１６においてｐ領域５に
制御線１とのコンタクト１２を設けたものである。
【０１１０】図４８はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、１−２、３
−４）、図４９はビット線方向に交互にずらして配置し
たものである（構成１−１、１−２、３−１、３−
４）。
【０１１１】これらの実施例では、センスアンプを形成
する２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端
にｐ領域５を設けることにより、Ｗ方向、この場合ビッ
ト線方向にマスクずれがおきても、一定のＷを保つこと
ができる。
【０１１２】さらに、１対のトランジスタの共通ソース
は制御線１と接続されており、さらに制御線１とｐ領域
５を接続することにより、トランジスタのソースと基板
は同電位となる。従って、基板電位はフローティングで
なくなり、チャネル部の正孔の蓄積、ドレイン破壊電圧
の低下を防止し、センス動作の信頼性を高めることがで
きる。 （実施例２３）図５０及び図５１は、本発明の第２３の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例２２においてｐ領域５と
制御線１とのコンタクトと、共通ソースと制御線１のコ
ンタクトを共有したものである。図中の１３が各々のコ
ンタクトを兼ねる共通コンタクトである。
【０１１３】図５０はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、１−２、２
−１、３−４）、図６０はビット線方向に交互にずらし
て配置したものである（構成１−１、１−２、２−１、
３−１、３−４）。
【０１１４】これらの実施例では、ソース領域とｐ領域
５のコンタクトを共通化することにより、マスクパター
ンを簡略化でき、またコンタクト−コンタクト間隔が不
必要になるため、より微細化が可能となる。 （実施例２４）図５２及び図５３は、本発明の第２４の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例１７においてｐ領域５に
制御線１とのコンタクト１２を設けたものである。
【０１１５】即ち図５２において、隣接ビット線対のセ
ンスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とでき
る。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基板
電位の変化に拘らず同一のしきい値とできるため、セン
スアンプＳＡ1 〜ＳＡ4 は同時に動作する。このため、
センス動作開始が遅れて隣接ビット線の電位変化による
ノイズを受け誤動作するカラム（落ちこぼれカラム）が
なくなるという利点がある（構成１−１、１−２、２−
２、３−４）。
【０１１６】一方、図５３においては、センスアンプＳ
Ａ1 〜ＳＡ4 を交互に１つずつビット線方向にずらして
あり、この場合もｐ領域５を垂直方向にのばすことによ
りＳＡ1 とＳＡ3 ，ＳＡ2 とＳＡ4 の基板電位を共通化
できる（構成１−１、１−２、２−２、３−１、３−
４）。
【０１１７】また、トランジスタの共通ソースは制御線
１と接続されており、さらに制御線１とｐ領域５を接続
することによりトランジスタのソースと基板は同電位と
なる。従って、基板電位はフローティングでなくなり、
チャネル部の正孔の蓄積、ドレイン破壊電圧の低下を防
止し、センス動作の信頼性を高めることができる。
【０１１８】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０１１９】さらに、センスアンプを形成する２個の薄
膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ領域５を
設けることにより、Ｗ方向、この場合ビット線方向にマ
スクずれがおきても、一定のＷを保つことができる。 （実施例２５）図５４及び図５５は、本発明の第２５の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例２４においてｐ領域５と
制御線１とのコンタクトと、共通ソースと制御線１のコ
ンタクトを共有したものである。図中の１３が各々のコ
ンタクトを兼ねる共通コンタクトである。
【０１２０】図５４はセンスアンプＳＡ1 〜ＳＡ4 が縦
方向に並んで配置されたもの（構成１−１、１−２、２
−１、２−２、３−４）、図５５はビット線方向に交互
にずらして配置したものである（構成１−１、１−２、
２−１、２−２、３−１、３−４）。
【０１２１】これらの実施例では、ソース領域とｐ領域
５のコンタクトを共通化することにより、マスクパター
ンを簡略化でき、またコンタクト−コンタクト間隔が不
必要になるため、より微細化が可能となる。 （実施例２６）図５６及び図５７は、本発明の第２６の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。
【０１２２】本実施例は、１組のビット線対上に１組の
薄膜ＳＯＩ・ｎＭＯＳセンスアンプを配置するレイアウ
トとなっており、図５６は構成１−１及び構成３−３、
図５７は構成１−１、３−１、３−３である。
【０１２３】Ｑ1,Ｑ2 はビット線ＢＬ1 ，／ＢＬ1 に設
けられるセンスアンプＳＡ1 を構成する薄膜ＳＯＩ・ｎ
ＭＯＳＦＥＴである。ゲートがビット線に対して垂直に
なっているためゲート長Ｌを大きくとれ、従ってしきい
値ばらつきを小さくすることができる。センスアンプＳ
Ａ2 も同様の構成となっている。
【０１２４】１はセンスアンプの共通ソース端子を接続
する制御線であり、２は制御線１と接続されるソース・
コンタクト部、３はドレインとビット線を接続するドレ
イン・コンタクト部、４はゲート電極とビット線を接続
するゲート・コンタクト部である。
【０１２５】図５７は図５６のセンスアンプＳＡ1 ，Ｓ
Ａ2 をビット線方向にずれて配置したものだが、図５７
のようにずらす方がゲート間隔を大きくできる、Ｗを大
きくできる、などのデザインルールの緩和が可能とな
り、好ましい。
【０１２６】図５６及び図５７でＳＡ1 に注目すると、
ペアとなっている２つの薄膜ＳＯＩ・ｎＭＯＳＦＥＴの
Ｑ1,Ｑ2 の共通ソースの一部にｐ領域５を設けている。
このｐ領域５はトランジスタの基板と同じｐ型の不純物
を、例えばイオン注入等でマスクを用い選択的に設け
る。
【０１２７】このようにすることにより、電位差を検出
するための１組の薄膜ＳＯＩ・ｎＭＯＳＦＥＴの基板電
位を等しくできるため、たとえしきい値変化が起きても
同一の変化となるため、電位差検知に支障を来たさない
ようにすることができる。 （実施例２７）図５８及び図５９は、本発明の第２７の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例２６においてセンスアン
プ１個につき２箇所、ゲートのＷ方向の両端にｐ領域５
を設けたものである。
【０１２８】図５８はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、３−３、３
−４）、図５９はビット線方向に交互にずらして配置し
たものである（構成１−１、３−１、３−３、３−
４）。
【０１２９】図５９においては、センスアンプＳＡ1 ，
ＳＡ2 を交互に１つずつビット線方向にずらしてあるた
め、ゲート間隔を大きくできる、Ｗを大きくできる、な
どのデザインルールの緩和が可能となり、好ましい。
【０１３０】これらの実施例では、ゲートがビット線に
対して垂直になっているためゲート長Ｌを大きくとれ、
従ってしきい値ばらつきを小さくすることができる。
【０１３１】また、センスアンプを形成する２個の薄膜
ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ領域を設け
ることにより、Ｗ方向、この場合ビット線と垂直な方向
にマスクずれがおきても、一定のＷを保つことができ
る。 （実施例２８）図６０及び図６１は、本発明の第２８の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例２６においてｐ領域５に
制御線１とのコンタクト１２を設けたものである。
【０１３２】図６０はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、１−２、３
−３）、図６１はビット線方向に交互にずらして配置し
たものである（構成１−１、１−２、３−１、３−
３）。
【０１３３】図６１においては、センスアンプＳＡ1 ，
ＳＡ2 を交互に１つずつビット線方向にずらしてあるた
め、ゲート間隔を大きくできる、Ｗを大きくできる、な
どのデザインルールの緩和が可能となり、好ましい。
【０１３４】これらの実施例では、ゲートがビット線に
対して垂直になっているためゲート長Ｌを大きくとれ、
従ってしきい値ばらつきを小さくすることができる。
【０１３５】また、１対のトランジスタの共通ソースは
制御線１と接続されており、さらに制御線とｐ領域５を
接続することにより、トランジスタのソースと基板は同
電位となる。従って、基板電位はフローティングでなく
なり、チャネル部の正孔の蓄積、ドレイン破壊電圧の低
下を防止し、センス動作の信頼性を高めることができ
る。 （実施例２９）図６２及び図６３は、本発明の第２９の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例２８においてｐ領域５と
制御線１とのコンタクトと、共通ソースと制御線１のコ
ンタクトを共有したものである。図中の１３が各々のコ
ンタクトを兼ねる共通コンタクトである。
【０１３６】図６２はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、１−２、２
−１、３−３）、図６３はビット線方向に交互にずらし
て配置したものである（構成１−１、１−２、２−１、
３−１、３−３）。
【０１３７】図６３においては、センスアンプＳＡ1 ，
ＳＡ2 を交互に１つずつビット線方向にずらしてあるた
め、ゲート間隔を大きくできる、Ｗを大きくできる、な
どのデザインルールの緩和が可能となり、好ましい。
【０１３８】これらの実施例では、ゲートがビット線に
対して垂直になっているためゲート長Ｌを大きくとれ、
従ってしきい値ばらつきを小さくすることができる。
【０１３９】また、ソース領域とｐ領域５のコンタクト
を共通化することにより、マスクパターンを簡略化で
き、またコンタクト−コンタクト間隔が不必要になるた
め、より微細化が可能となる。 （実施例３０）図６４及び図６５は、本発明の第３０の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例２７においてｐ領域５に
制御線１とのコンタクト１２を設けたものである。
【０１４０】図６４はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、１−２、３
−３、３−４）、図６５はビット線方向に交互にずらし
て配置したものである（構成１−１、１−２、３−１、
３−３、３−４）。
【０１４１】図６５においては、センスアンプＳＡ1 ，
ＳＡ2 を交互に１つずつビット線方向にずらしてあるた
め、ゲート間隔を大きくできる、Ｗを大きくできる、な
どのデザインルールの緩和が可能となり、好ましい。
【０１４２】これらの実施例では、ゲートがビット線に
対して垂直になっているためゲート長Ｌを大きくとれ、
従ってしきい値ばらつきを小さくすることができる。
【０１４３】また、センスアンプを形成する２個の薄膜
ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ領域５を設
けることにより、Ｗ方向、この場合ビット線と垂直な方
向にマスクずれがおきても、一定のＷを保つことができ
る。
【０１４４】さらに、１対のトランジスタの共通ソース
は制御線１と接続されており、さらに制御線とｐ領域５
を接続することによりトランジスタのソースと基板は同
電位となる。従って、基板電位はフローティングでなく
なり、チャネル部の正孔の蓄積、ドレイン破壊電圧の低
下を防止し、センス動作の信頼性を高めることができ
る。 （実施例３１）図６６及び図６７は、本発明の第３１の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例３０においてｐ領域５と
制御線１とのコンタクトと、共通ソースと制御線１のコ
ンタクトを共有したものである。図中の１３が各々のコ
ンタクトを兼ねる共通コンタクトである。
【０１４５】図６６はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、１−２、２
−１、３−３、３−４）、図６７はビット線方向に交互
にずらして配置したものである（構成１−１、１−２、
２−１、３−１、３−３、３−４）。
【０１４６】図６７においては、センスアンプＳＡ1 ，
ＳＡ2 を交互に１つずつビット線方向にずらしてあるた
め、ゲート間隔を大きくできる、Ｗを大きくできる、な
どのデザインルールの緩和が可能となり、好ましい。
【０１４７】これらの実施例では、ゲートがビット線に
対して垂直になっているためゲート長Ｌを大きくとれ、
従ってしきい値ばらつきを小さくすることができる。
【０１４８】また、ソース領域とｐ領域５のコンタクト
を共通化することにより、マスクパターンを簡略化で
き、またコンタクト−コンタクト間隔が不必要になるた
め、より微細化が可能となる。 （実施例３２）図６８及び図６９は、本発明の第３２の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、１組のビット線対上に１組の薄
膜ＳＯＩ・ｎＭＯＳセンスアンプを配置するレイアウト
となっており、図６８は構成１−１、図６９は構成１−
１及び３−１である。
【０１４９】Ｑ1,Ｑ2 はビット線ＢＬ1 ，／ＢＬ1 に設
けられるセンスアンプＳＡ1 を構成する薄膜ＳＯＩ・ｎ
ＭＯＳＦＥＴである。センスアンプＳＡ2 も同様の構成
である。
【０１５０】１はセンスアンプのソース端子を接続する
制御線であり、２は制御線１と接続されるソース・コン
タクト部、３はドレインとビット線を接続するドレイン
・コンタクト部、４はゲート電極とビット線を接続する
ゲート・コンタクト部である。
【０１５１】図６９に示した構成は、図６８のセンスア
ンプＳＡ1 ，ＳＡ2 をビット線方向にずらして配置した
ものであるが、図６９のようにずらすほうが、Ｌを大き
くできる、ドレインコンタクトを大きくできる、などデ
ザインルールの緩和が可能となる。
【０１５２】図６８及び図６９でＳＡ1 に注目すると、
ペアとなっている２つの薄膜ＳＯＩ・ｎＭＯＳＦＥＴの
Ｑ1,Ｑ2 のドレイン間にｐ領域５を設けている。このｐ
領域５はトランジスタの基板と同じｐ型の不純物を、例
えばイオン注入等でマスクを用い選択的に設ける。
【０１５３】このようにすることにより、電位差を検出
するための１組の薄膜ＳＯＩ・ｎＭＯＳＦＥＴの基板電
位を等しくできるため、たとえしきい値変化が起きても
同一の変化となるため、電位差検知に支障をきたさない
ようにすることができる。 （実施例３３）図７０及び図７１は、本発明の第３３の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例３２においてｐ領域５を
ビット線と垂直方向に延ばし、複数のセンスアンプＳＡ
1 〜ＳＡ4 で共有したものである。
【０１５４】即ち図７０において、隣接ビット線対のセ
ンスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とでき
る。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基板
電位の変化に拘らず同一のしきい値とできるため、セン
スアンプＳＡ1 〜ＳＡ4 は同時に動作する。このため、
センス動作開始が遅れて隣接ビット線の電位変化による
ノイズを受け誤動作するカラム（落ちこぼれカラム）が
なくなるという利点がある（構成１−１、２−２）。
【０１５５】一方、図７１においては、センスアンプＳ
Ａ1 〜ＳＡ4 を交互に１つずつビット線方向にずらして
あるため、Ｌを大きくできる、ドレインコンタクトを大
きくできる、などデザインルールの緩和が可能となる。
この場合もｐ領域５を垂直方向に延ばすことによりＳＡ
1 とＳＡ3 ，ＳＡ2 とＳＡ4 の基板電位を共通化できる
（構成１−１、２−２、３−１）。
【０１５６】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。 （実施例３４）図７２及び図７３は、本発明の第３４の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例３２においてセンスアン
プ１個につき２箇所、ゲートのＷ方向の両端にｐ領域５
を設けたものである。
【０１５７】図７２はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、３−４）、
図７３はビット線方向に交互にずらして配置したもので
ある（構成１−１、３−１、３−４）。
【０１５８】図７３においては、センスアンプＳＡ1 ，
ＳＡ2 を交互に１つずつビット線方向にずらしてあるた
め、Ｌを大きくできる、ドレインコンタクトを大きくで
きる、などデザインルールの緩和が可能となる。
【０１５９】ｐ領域が実施例３３のように１箇所だと、
Ｗ方向のマスクずれによりＱ1 のＷが大きくなったとす
ると、Ｑ2 のＷは小さくなってしまい、正確な動作を望
めない。しかし本実施例では、センスアンプを形成する
２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ
領域５を設けることにより、Ｗ方向、この場合ビット線
方向にマスクずれがおきても、対となる２個のトランジ
スタのＷは常に等しく変化して必ず同じ値とできる。 （実施例３５）図７４及び図７５は、本発明の第３５の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例３２においてセンスアン
プ１個につき２箇所、ゲートのＷ方向の両端にｐ領域５
を設け、さらにｐ領域５をビット線と垂直方向に延ば
し、複数のセンスアンプで共有したものである。
【０１６０】図７４はセンスアンプＳＡ1 〜ＳＡ4 が縦
方向に並んで配置されたもの（構成１−１、２−２、３
−４）、図７５はビット線方向に交互にずらして配置し
たものである（構成１−１、２−２、３−１、３−
４）。
【０１６１】即ち図７４において、隣接ビット線対のセ
ンスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とでき
る。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基板
電位の変化に拘らず同一のしきい値とできるため、セン
スアンプＳＡ1 〜ＳＡ4 は同時に動作する。このため、
センス動作開始が遅れて隣接ビット線の電位変化による
ノイズを受け誤動作するカラム（落ちこぼれカラム）が
なくなるという利点がある。
【０１６２】一方、図７５においては、センスアンプＳ
Ａ1 〜ＳＡ4 を交互に１つずつビット線方向にずらして
あるため、Ｌを大きくできる、ドレインコンタクトを大
きくできる、などデザインルールの緩和が可能となる。
この場合も、ｐ領域５を垂直方向に延ばすことにより、
ＳＡ1 とＳＡ3 ，ＳＡ2 とＳＡ4 の基板電位を共通化で
きる。
【０１６３】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０１６４】さらに、センスアンプを形成する２個の薄
膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ領域を設
けることにより、Ｗ方向、この場合ビット線方向にマス
クずれがおきても、対のトランジスタのＷを等しい値に
保つことができる。 （実施例３６）図７６及び図７７は、本発明の第３６の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例３２においてｐ領域５に
制御線１とのコンタクト１２を設けたものである。
【０１６５】図７６はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、１−２）、
図７７はビット線方向に交互にずらして配置したもので
ある（構成１−１、１−２、３−１）。
【０１６６】図７７においては、センスアンプＳＡ1 ，
ＳＡ2 を交互に１つずつビット線方向にずらしてあるた
め、Ｌを大きくできる、ドレインコンタクトを大きくで
きる、などデザインルールの緩和が可能となる。
【０１６７】これらの実施例では、１対のトランジスタ
の共通ソースは制御線１と接続されており、さらに制御
線１とｐ領域５を接続することにより、トランジスタの
ソースと基板は同電位となる。従って、基板電位はフロ
ーティングでなくなり、チャネル部の正孔の蓄積、ドレ
イン破壊電圧の低下を防止し、センス動作の信頼性を高
めることができる。 （実施例３７）図７８及び図７９は、本発明の第３７の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例３６においてｐ領域５と
制御線１とのコンタクトと、ソースと制御線１のコンタ
クトを共有したものである。図中の１３が各々のコンタ
クトを兼ねる共通コンタクトである。
【０１６８】図７８はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、１−２、２
−１）、図７９はビット線方向に交互にずらして配置し
たものである（構成１−１、１−２、２−１、３−
１）。
【０１６９】図７９においては、センスアンプＳＡ1 ，
ＳＡ2 を交互に１つずつビット線方向にずらしてあるた
め、Ｌを大きくできる、ドレインコンタクトを大きくで
きる、などデザインルールの緩和が可能となる。 （実施例３８）図８０及び図８１は、本発明の第３８の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例３３においてｐ領域５に
制御線１とのコンタクト１２を設けたものである。
【０１７０】即ち図８０において、隣接ビット線対のセ
ンスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とでき
る。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基板
電位の変化に拘らず同一のしきい値とできるため、セン
スアンプＳＡ1 〜ＳＡ4 は同時に動作する。このため、
センス動作開始が遅れて隣接ビット線の電位変化による
ノイズを受け誤動作するカラム（落ちこぼれカラム）が
なくなるという利点がある（構成１−１、１−２、２−
２）。
【０１７１】一方、図８１においては、センスアンプＳ
Ａ1 〜ＳＡ4 を交互に１つずつビット線方向にずらして
あるため、Ｌを大きくできる、ドレインコンタクトを大
きくできる、などデザインルールの緩和が可能となる。
この場合も、ｐ領域５を垂直方向に延ばすことにより、
ＳＡ1 とＳＡ3 ，ＳＡ2 とＳＡ4 の基板電位を共通化で
きる（構成１−１、１−２、２−２、３−１）。
【０１７２】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０１７３】また、トランジスタの共通ソースは制御線
１と接続されており、さらに制御線１とｐ領域５を接続
することにより、トランジスタのソースと基板は同電位
となる。従って、基板電位はフローティングでなくな
り、チャネル部の正孔の蓄積、ドレイン破壊電圧の低下
を防止し、センス動作の信頼性を高めることができる。 （実施例３９）図８２及び図８３は、本発明の第３９の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例３８においてｐ領域５と
制御線１とのコンタクトと、共通ソースと制御線１のコ
ンタクトを共有したものである。図中の１３が各々のコ
ンタクトを兼ねる共通コンタクトである。
【０１７４】図８２はセンスアンプＳＡ1 〜ＳＡ4 が縦
方向に並んで配置されたもの（構成１−１、１−２、２
−１、２−２）、図８３はビット線方向に交互にずらし
て配置したものである（構成１−１、１−２、２−１、
２−２、３−１）。
【０１７５】図８３においては、センスアンプＳＡ1 〜
ＳＡ4 を交互に１つずつビット線方向にずらしてあるた
め、Ｌを大きくできる、ドレインコンタクトを大きくで
きる、などデザインルールの緩和が可能となる。 （実施例４０）図８４及び図８５は、本発明の第４０の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例３４においてｐ領域５に
制御線１とのコンタクト１２を設けたものである。
【０１７６】図８４はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、１−２、３
−４）、図８５はビット線方向に交互にずらして配置し
たものである（構成１−１、１−２、３−１、３−
４）。
【０１７７】図８５においては、センスアンプＳＡ1 ，
ＳＡ2 を交互に１つずつビット線方向にずらしてあるた
め、Ｌを大きくできる、ドレインコンタクトを大きくで
きる、などデザインルールの緩和が可能となる。
【０１７８】これらの実施例では、センスアンプを形成
する２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端
にｐ領域５を設けることにより、Ｗ方向、この場合ビッ
ト線方向にマスクずれがおきても、一定のＷを保つこと
ができる。
【０１７９】さらに、１対のトランジスタの共通ソース
は制御線１と接続されており、さらに制御線１とｐ領域
５を接続することによりトランジスタのソースと基板は
同電位となる。従って、基板電位はフローティングでな
くなり、チャネル部の正孔の蓄積、ドレイン破壊電圧の
低下を防止し、センス動作の信頼性を高めることができ
る。 （実施例４１）図８６及び図８７は、本発明の第４１の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例４０においてｐ領域５と
制御線１とのコンタクトと、共通ソースと制御線１のコ
ンタクトを共有したものである。図中の１３が各々のコ
ンタクトを兼ねる共通コンタクトである。
【０１８０】図８６はセンスアンプＳＡ1 ，ＳＡ2 が縦
方向に並んで配置されたもの（構成１−１、１−２、２
−１、３−４）、図８７はビット線方向に交互にずらし
て配置したものである（構成１−１、１−２、２−１、
３−１、３−４）。
【０１８１】図８７においては、センスアンプＳＡ1 ，
ＳＡ2 を交互に１つずつビット線方向にずらしてあるた
め、Ｌを大きくできる、ドレインコンタクトを大きくで
きる、などデザインルールの緩和が可能となる。
【０１８２】これらの実施例では、ソース領域とｐ領域
５のコンタクトを共通化することにより、マスクパター
ンを簡略化でき、またコンタクト−コンタクト間隔が不
必要になるため、より微細化が可能となる。 （実施例４２）図８８及び図８９は、本発明の第４２の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例３５においてｐ領域５に
制御線１とのコンタクト１２を設けたものである。
【０１８３】図８８は構成１−１、１−２、２−２、３
−４をとっており、図８９は構成１−１、１−２、２−
２、３−１、３−４をとっている。
【０１８４】即ち図８８において、隣接ビット線対のセ
ンスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とでき
る。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基板
電位の変化に拘らず同一のしきい値とできるため、セン
スアンプＳＡ1 〜ＳＡ4 は同時に動作する。このため、
センス動作開始が遅れて隣接ビット線の電位変化による
ノイズを受け誤動作するカラム（落ちこぼれカラム）が
なくなるという利点がある。
【０１８５】一方、図８９においては、センスアンプＳ
Ａ1 〜ＳＡ4 を交互に１つずつビット線方向にずらして
あるため、Ｌを大きくできる、ドレインコンタクトを大
きくできる、などデザインルールの緩和が可能となる。
この場合も、ｐ領域５を垂直方向に延ばすことにより、
ＳＡ1 とＳＡ3 ，ＳＡ2 とＳＡ4 の基板電位を共通化で
きる。
【０１８６】また、トランジスタの共通ソースは制御線
１と接続されており、さらに制御線１とｐ領域５を接続
することにより、トランジスタのソースと基板は同電位
となる。従って、基板電位はフローティングでなくな
り、チャネル部の正孔の蓄積、ドレイン破壊電圧の低下
を防止し、センス動作の信頼性を高めることができる。
【０１８７】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０１８８】さらに、センスアンプを形成する２個の薄
膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ領域５を
設けることにより、Ｗ方向、この場合ビット線方向にマ
スクずれがおきても、一定のＷを保つことができる。 （実施例４３）図９０及び図９１は、本発明の第４３の
実施例に係わるＤＲＡＭのセンスアンプ部分を示す平面
図である。本実施例は、実施例４２においてｐ領域５と
制御線１とのコンタクトと、共通ソースと制御線１のコ
ンタクトを共有したものである。図中の１３が各々のコ
ンタクトを兼ねる共通コンタクトである。
【０１８９】図９０はセンスアンプＳＡ1 〜ＳＡ4 が縦
方向に並んで配置されたもの（構成１−１、１−２、２
−１、２−２、３−４）、図９１はビット線方向に交互
にずらして配置したものである（構成１−１、１−２、
２−１、２−２、３−１、３−４）。
【０１９０】図９１においては、センスアンプＳＡ1 〜
ＳＡ4 を交互に１つずつビット線方向にずらしてあるた
め、Ｌを大きくできる、ドレインコンタクトを大きくで
きる、などデザインルールの緩和が可能となる。 （実施例４４）図９２及び図９３は本発明の第４４の実
施例に係わるＤＲＡＭを説明するためのもので、図９２
はセンスアンプの回路構成図、図９３はセンスアンプの
レイアウトパターンの平面図である。
【０１９１】本実施例は、４本のビット線上に１組の薄
膜ＳＯＩ・ｎＭＯＳセンスアンプを配置するレイアウト
となっている（構成１−１、３−１、３−２）。
【０１９２】Ｑ1,Ｑ2 はビット線ＢＬ1 ，／ＢＬ1 に設
けられるセンスアンプＳＡ1 を構成する薄膜ＳＯＩ・ｎ
ＭＯＳＦＥＴ、Ｑ3,Ｑ4 はビット線ＢＬ2 ，／ＢＬ2 に
設けられるセンスアンプＳＡ2 を構成する薄膜ＳＯＩ・
ｎＭＯＳＦＥＴである。ＳＡ2 はＳＡ1 に対し縦方向に
半ピッチずれている。ＳＡ1 とＳＡ2 は図９３のように
左右反転型でも、同じでもかまわない。
【０１９３】１はセンスアンプのソース端子を接続する
制御線であり、２は制御線１と接続されるソース・コン
タクト部、３はドレインとビット線を接続するドレイン
・コンタクト部、４はゲート電極とビット線とを接続す
るゲート・コンタクト部である。
【０１９４】本実施例では、各トランジスタのドレイン
・コンタクト部とゲート・コンタクト部の間に１本のビ
ット線が通る構成となっている。例えば図９３では、Ｓ
Ａ1の上にＢＬ2 が通過し、ＳＡ2 の上に／ＢＬ1 が通
過している。つまり、ビット線４本につき１個のセンス
アンプが配置されている。このため従来に比べ、例えば
トランジスタのＬを大きくできるなど、設計ルールを緩
めることができる。
【０１９５】図９３でＳＡ1 に注目すると、ペアとなっ
ている２つの薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＱ1,Ｑ2 の
ドレインの一部にｐ領域５を設けている。このｐ領域５
はトランジスタの基板と同じｐ型の不純物を、例えばイ
オン注入等でマスクを用い選択的に設ける。
【０１９６】このようにすることにより、電位差を検出
するための１組の薄膜ＳＯＩ・ｎＭＯＳＦＥＴの基板電
位を等しくできるため、たとえしきい値変化が起きても
同一の変化となるため、電位差検知に支障を来たさない
ようにすることができる。 （実施例４５）図９４は、本発明の第４５の実施例に係
わるＤＲＡＭのセンスアンプ部分を示す平面図である。
本実施例は、実施例４４においてｐ領域５をビット線と
垂直方向に延ばし、複数のセンスアンプで共有したもの
である（構成１−１、２−２、３−１、３−２）。
【０１９７】即ち図９４において、センスアンプＳＡ1
とＳＡ3 ，ＳＡ2 とＳＡ4 の基板電位を全て共通とでき
る。基板電位が共通化されたセンスアンプでは基板電位
の変化に拘らず同一のしきい値とできるため、センスア
ンプは同時に動作する。このため、センス動作開始が遅
れて隣接ビット線の電位変化によるノイズを受け誤動作
するカラム（落ちこぼれカラム）が少なくなるという利
点がある。
【０１９８】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。 （実施例４６）図９５は、本発明の第４６の実施例に係
わるＤＲＡＭのセンスアンプ部分を示す平面図である。
本実施例は、実施例４４においてセンスアンプ１個につ
き２箇所、ゲートのＷ方向の両端にｐ領域５を設けたも
のである（構成１−１、３−１、３−２、３−４）。
【０１９９】ｐ領域５が実施例４５のように１箇所だ
と、Ｗ方向のマスクずれによりＱ1 のＷが大きくなった
とすると、Ｑ2 のＷは小さくなってしまい、正確な動作
を望めない。しかし本実施例では、センスアンプを形成
する２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端
にｐ領域５を設けることにより、Ｗ方向、この場合ビッ
ト線方向にマスクずれがおきても、対となる２個のトラ
ンジスタのＷは常に等しく変化して必ず同じ値とでき
る。 （実施例４７）図９６は、本発明の第４７の実施例に係
わるＤＲＡＭのセンスアンプ部分を示す平面図である。
本実施例は、実施例４４においてセンスアンプ１個につ
き２箇所、ゲートのＷ方向の両端にｐ領域５を設け、さ
らにｐ領域５をビット線と垂直方向にのばし、複数のセ
ンスアンプで共有したものである（構成１−１、２−
２、３−１、３−２、３−４）。
【０２００】即ち図９６において、センスアンプＳＡ1
とＳＡ3 ，ＳＡ2 とＳＡ4 の基板電位を全て共通とでき
る。基板電位が共通化されたセンスアンプでは基板電位
の変化に拘らず同一のしきい値とできるため、センスア
ンプは同時に動作する。このため、センス動作開始が遅
れて隣接ビット線の電位変化によるノイズを受け誤動作
するカラム（落ちこぼれカラム）が少なくなるという利
点がある。
【０２０１】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０２０２】さらに、センスアンプを形成する２個の薄
膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ領域５を
設けることにより、Ｗ方向、この場合ビット線方向にマ
スクずれがおきても、対のトランジスタのＷを等しい値
に保つことができる。 （実施例４８）図９７は、本発明の第４８の実施例に係
わるＤＲＡＭのセンスアンプ部分を示す平面図である。
本実施例は、実施例４４においてｐ領域５に制御線１と
のコンタクト１２を設けたものである（構成１−１、１
−２、３−１、３−２）。
【０２０３】この実施例では、１対のトランジスタのソ
ースは制御線１と接続されており、さらに制御線１とｐ
領域５を接続することによりトランジスタのソースと基
板は同電位となる。従って、基板電位はフローティング
でなくなり、チャネル部の正孔の蓄積、ドレイン破壊電
圧の低下を防止し、センス動作の信頼性を高めることが
できる。 （実施例４９）図９８は、本発明の第４９の実施例に係
わるＤＲＡＭのセンスアンプ部分を示す平面図である。
本実施例は、実施例４５においてｐ領域５に制御線１と
のコンタクト１２を設けたものである（構成１−１、１
−２、２−２、３−１、３−２）。
【０２０４】即ち図９８において、隣接ビット線対のセ
ンスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とでき
る。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基板
電位の変化に拘らず同一のしきい値とできるため、セン
スアンプＳＡ1 〜ＳＡ4 は同時に動作する。このため、
センス動作開始が遅れて隣接ビット線の電位変化による
ノイズを受け誤動作するカラム（落ちこぼれカラム）が
なくなるという利点がある。
【０２０５】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０２０６】また、トランジスタの共通ソースは制御線
１と接続されており、さらに制御線１とｐ領域５を接続
することにより、トランジスタのソースと基板は同電位
となる。従って、基板電位はフローティングでなくな
り、チャネル部の正孔の蓄積、ドレイン破壊電圧の低下
を防止し、センス動作の信頼性を高めることができる。 （実施例５０）図９９は、本発明の第５０の実施例に係
わるＤＲＡＭのセンスアンプ部分を示す平面図である。
本実施例は、実施例４６においてｐ領域５に制御線１と
のコンタクト１２を設けたものである（構成１−１、１
−２、３−１、３−２、３−４）。
【０２０７】この実施例では、センスアンプを形成する
２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ
領域５を設けることにより、Ｗ方向、この場合ビット線
方向にマスクずれがおきても、一定のＷを保つことがで
きる。
【０２０８】さらに、１対のトランジスタのソースはそ
れぞれ制御線１と接続されており、さらに制御線１とｐ
領域５を接続することによりトランジスタのソースと基
板は同電位となる。従って、基板電位はフローティング
でなくなり、チャネル部の正孔の蓄積、ドレイン破壊電
圧の低下を防止し、センス動作の信頼性を高めることが
できる。 （実施例５１）図１００は、本発明の第５１の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例４７においてｐ領域５に制御線
１とのコンタクトを設けたものである（構成１−１、１
−２、２−２、３−１、３−２、３−４）。
【０２０９】即ち図１００において、隣接ビット線対の
センスアンプＳＡ〜ＳＡ4 の基板電位を全て共通とする
ことができる。従って、全てのセンスアンプＳＡ〜ＳＡ
4 で基板電位の変化に拘らず同一のしきい値とできるた
め、センスアンプＳＡ〜ＳＡ4 は同時に動作する。この
ため、センス動作開始が遅れて隣接ビット線の電位変化
によるノイズを受け誤動作するカラム（落ちこぼれカラ
ム）がなくなるという利点がある。
【０２１０】また、トランジスタのソースは制御線１と
接続されており、さらに制御線１とｐ領域５を接続する
ことによりトランジスタのソースと基板は同電位とな
る。従って、基板電位はフローティングでなくなり、チ
ャネル部の正孔の蓄積、ドレイン破壊電圧の低下を防止
し、センス動作の信頼性を高めることができる。
【０２１１】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０２１２】さらに、センスアンプを形成する２個の薄
膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ領域５を
設けることにより、Ｗ方向、この場合ビット線方向にマ
スクずれがおきても、一定のＷを保つことができる。 （実施例５２）図１０１及び図１０２は、本発明の第５
２の実施例に係わるＤＲＡＭを説明するためのもので、
図１０１はセンスアンプの回路構成図、図１０２はセン
スアンプのレイアウトパターンの平面図である（構成１
−１、３−１、３−２）。
【０２１３】本実施例は、実施例４４のセンスアンプを
縦に２個ソース部でつないだレイアウトとなっており、
４本のビット線上に１個の薄膜ＳＯＩ・ｎＭＯＳセンス
アンプを配置する形となっている。
【０２１４】Ｑ1,Ｑ2 はビット線ＢＬ1 ，／ＢＬ1 に設
けられるセンスアンプＳＡ1 を構成する薄膜ＳＯＩ・ｎ
ＭＯＳＦＥＴ、Ｑ3,Ｑ4 はビット線ＢＬ2 ，／ＢＬ2 に
設けられるセンスアンプＳＡ2 を構成する薄膜ＳＯＩ・
ｎＭＯＳＦＥＴ、Ｑ5,Ｑ6 はビット線ＢＬ3 ，／ＢＬ3
に設けられるセンスアンプＳＡ3 を構成する薄膜ＳＯＩ
・ｎＭＯＳＦＥＴ、Ｑ7,Ｑ8 はビット線ＢＬ4 ，／ＢＬ
4 に設けられるセンスアンプＳＡ4 を構成する薄膜ＳＯ
Ｉ・ｎＭＯＳＦＥＴである。ＳＡ2 、ＳＡ4 はそれぞれ
ＳＡ1 、ＳＡ3 に対し縦方向に半ピッチずれている。
【０２１５】１はセンスアンプのソース端子を接続する
制御線であり、２は制御線１と接続されるソース・コン
タクト部、３はドレインとビット線を接続するドレイン
・コンタクト部、４はゲート電極とビット線とを接続す
るゲート・コンタクト部である。
【０２１６】本実施例では、各トランジスタのドレイン
・コンタクトとゲート・コンタクトの間、及びソース上
に１本のビット線が通る構成となっている。例えば図１
０２では、ＳＡ1 の上にＢＬ2 が通過し、ＳＡ2 の上に
／ＢＬ1 が通過している。つまり、ビット線４本につき
１個のセンスアンプを配置でき、従来に比べ設計ルール
を緩めることができる。
【０２１７】図１０２でＳＡ1 に注目すると、ｐ領域５
は、ペアとなっている２つの薄膜ＳＯＩ・ｎＭＯＳＦＥ
ＴのＱ1,Ｑ2 のドレインの一部からＱ2,Ｑ5 の共通のソ
ースの一部を通過し、Ｑ5,Ｑ6 のドレインまでつながっ
ている。このｐ領域５はトランジスタの基板と同じｐ型
の不純物を、例えばイオン注入等でマスクを用い選択的
に設ける。
【０２１８】このようにすることにより、電位差を検出
するための１組の薄膜ＳＯＩ・ｎＭＯＳＦＥＴの基板電
位を等しくできるため、たとえしきい値変化が起きても
同一の変化となるため、電位差検知に支障を来たさない
ようにすることができる。 （実施例５３）図１０３は、本発明の第５３の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図を示
す。本実施例は、実施例５２においてｐ領域５をビット
線と垂直方向に延ばし、複数のセンスアンプで共有した
ものである（構成１−１、２−２、３−１、３−２）。
【０２１９】即ち図１０３において、縦に並んだセンス
アンプの基板電位を全て共通とできる。基板電位が共通
化されたセンスアンプでは基板電位の変化に拘らず同一
のしきい値とできるため、センスアンプは同時に動作す
る。このため、センス動作開始が遅れて隣接ビット線の
電位変化によるノイズを受け誤動作するカラム（落ちこ
ぼれカラム）が少なくなるという利点がある。
【０２２０】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。 （実施例５４）図１０４は、本発明の第５４の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例５２においてセンスアンプ１個
につき２箇所、ゲートのＷ方向の両端にｐ領域５を設け
たものである（構成１−１、３−１、３−２、３−
４）。
【０２２１】ｐ領域５が実施例５２のように１箇所だ
と、Ｗ方向のマスクずれによりＱ1 のＷが大きくなった
とすると、Ｑ2 のＷは小さくなってしまい、正確な動作
を望めない。しかし本実施例では、センスアンプを形成
する２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端
にｐ領域５を設けることにより、Ｗ方向、この場合ビッ
ト線方向にマスクずれがおきても、対となる２個のトラ
ンジスタのＷは常に等しく変化して必ず同じ値とでき
る。 （実施例５５）図１０５は、本発明の第５５の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例５２においてセンスアンプ１個
につき２箇所、ゲートのＷ方向の両端にｐ領域５を設
け、さらにｐ領域５をビット線と垂直方向にのばし、複
数のセンスアンプで共有したものである（構成１−１、
２−２、３−１、３−２、３−４）。
【０２２２】即ち図１０５において、縦に並んだセンス
アンプの基板電位を全て共通とできる。基板電位が共通
化されたセンスアンプでは基板電位の変化に拘らず同一
のしきい値とできるため、センスアンプは同時に動作す
る。このため、センス動作開始が遅れて隣接ビット線の
電位変化によるノイズを受け誤動作するカラム（落ちこ
ぼれカラム）が少なくなるという利点がある。
【０２２３】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０２２４】さらに、センスアンプを形成する２個の薄
膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ領域５を
設けることにより、Ｗ方向、この場合ビット線方向にマ
スクずれがおきても、対のトランジスタのＷを等しい値
に保つことができる。 （実施例５６）図１０６は、本発明の第５６の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例５２においてｐ領域５に制御線
１とのコンタクト１２を設けたものである（構成１−
１、１−２、３−１、３−２）。
【０２２５】この実施例では、１対のトランジスタの共
通ソースは制御線１と接続されており、さらに制御線１
とｐ領域５を接続することにより、トランジスタのソー
スと基板は同電位となる。従って、基板電位はフローテ
ィングでなくなり、チャネル部の正孔の蓄積、ドレイン
破壊電圧の低下を防止し、センス動作の信頼性を高める
ことができる。 （実施例５７）図１０７は、本発明の第５７の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例５６においてｐ領域５と制御線
１とのコンタクトと、共通ソースと制御線１のコンタク
トを共有したものである（構成１−１、１−２、２−
１、３−１、３−２）。図中の１３が各々のコンタクト
を兼ねる共通コンタクトである。 （実施例５８）図１０８は、本発明の第５８の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例５３においてｐ領域５に制御線
１とのコンタクト１２を設けたものである（構成１−
１、１−２、２−２、３−１、３−２）。
【０２２６】即ち図１０８において、隣接ビット線対の
全てのセンスアンプの基板電位を共通とできる。従っ
て、全てのセンスアンプで基板電位の変化に拘らず同一
のしきい値とできるため、センスアンプは同時に動作す
る。このため、センス動作開始が遅れて隣接ビット線の
電位変化によるノイズを受け誤動作するカラム（落ちこ
ぼれカラム）がなくなるという利点がある。
【０２２７】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０２２８】また、トランジスタの共通ソースは制御線
１と接続されており、さらに制御線１とｐ領域５を接続
することにより、トランジスタのソースと基板は同電位
となる。従って、基板電位はフローティングでなくな
り、チャネル部の正孔の蓄積、ドレイン破壊電圧の低下
を防止し、センス動作の信頼性を高めることができる。 （実施例５９）図１０９は、本発明の第５９の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例５８においてｐ領域５と制御線
１とのコンタクトと、共通ソースと制御線１のコンタク
トを共有したものである（構成１−１、１−２、２−
１、２−２、３−１、３−２）。図中の１３が各々のコ
ンタクトを兼ねる共通コンタクトである。 （実施例６０）図１１０は、本発明の第６０の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例５４においてｐ領域５に制御線
１とのコンタクト１２を設けたものである（構成１−
１、１−２、３−１、３−２、３−４）。
【０２２９】この実施例では、センスアンプを形成する
２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ
領域５を設けることにより、Ｗ方向、この場合ビット線
方向にマスクずれがおきても、一定のＷを保つことがで
きる。
【０２３０】さらに、１対のトランジスタのソースは制
御線１と接続されており、さらに制御線１とｐ領域５を
接続することにより、トランジスタのソースと基板は同
電位となる。従って、基板電位はフローティングでなく
なり、チャネル部の正孔の蓄積、ドレイン破壊電圧の低
下を防止し、センス動作の信頼性を高めることができ
る。 （実施例６１）図１１１は、本発明の第６１の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例５５においてｐ領域５に制御線
１とのコンタクト１２を設けたものである（構成１−
１、１−２、２−２、３−１、３−２、３−４）。
【０２３１】即ち図１１１において、隣接ビット線対の
全てのセンスアンプの基板電位を共通とできる。従っ
て、全てのセンスアンプで基板電位の変化に拘らず同一
のしきい値とできるため、センスアンプは同時に動作す
る。このため、センス動作開始が遅れて隣接ビット線の
電位変化によるノイズを受け誤動作するカラム（落ちこ
ぼれカラム）がなくなるという利点がある。
【０２３２】また、トランジスタの共通ソースは制御線
１と接続されており、さらに制御線１とｐ領域５とを接
続することによって、トランジスタのソースと基板は同
電位となる。従って、基板電位はフローティングでなく
なり、チャネル部の正孔の蓄積、ドレイン破壊電圧の低
下を防止し、センス動作の信頼性を高めることができ
る。
【０２３３】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０２３４】さらに、センスアンプを形成する２個の薄
膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ領域５を
設けることにより、Ｗ方向、この場合ビット線方向にマ
スクずれがおきても、一定のＷを保つことができる。 （実施例６２）図１１２は、本発明の第６２の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例６１においてｐ領域５と制御線
１とのコンタクトと、共通ソースと制御線１のコンタク
トを共有したものである（構成１−１、１−２、２−
１、２−２、３−１、３−２、３−４）。図中の１３が
各々のコンタクトを兼ねる共通コンタクトである。 （実施例６３）図１１３は、本発明の第６３の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、構成１−１、４をとっている。
【０２３５】Ｑ1,Ｑ2 はビット線ＢＬ1 ，／ＢＬ1 に設
けられるセンスアンプＳＡ1 を構成する薄膜ＳＯＩ・ｎ
ＭＯＳＦＥＴ、Ｑ3,Ｑ4 はビット線ＢＬ2 ，／ＢＬ2 に
設けられるセンスアンプＳＡ2 を構成する薄膜ＳＯＩ・
ｎＭＯＳＦＥＴである。ＢＬ1 はＱ1 のゲートポリでつ
なぎ変えており、／ＢＬ1 はＱ2 のゲートポリでつなぎ
変えている。また、Ｑ2,Ｑ4 のゲートポリつなぎかえ部
分でビット線対を交差させている。
【０２３６】図１１３では、ＳＡ1,ＳＡ2 の共通ソース
の一部にｐ領域５を設けている。このｐ領域５はトラン
ジスタの基板と同じｐ型の不純物を、例えばイオン注入
等でマスクを用い選択的に設ける。
【０２３７】このようにすることにより、電位差を検出
するための１組の薄膜ＳＯＩ・ｎＭＯＳＦＥＴの基板電
位を等しくできるため、たとえしきい値変化が起きても
同一の変化となるため、電位差検知に支障を来たさない
ようにすることができる。 （実施例６４）図１１４は、本発明の第６４の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例６３においてｐ領域５をビット
線と垂直方向に延ばし、複数のセンスアンプで共有した
ものである（構成１−１、２−２、４）。
【０２３８】即ち図１１４において、隣接ビット線対の
センスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とで
きる。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基
板電位の変化に拘らず同一のしきい値とできるため、セ
ンスアンプＳＡ1 〜ＳＡ4 は同時に動作する。このた
め、センス動作開始が遅れて隣接ビット線の電位変化に
よるノイズを受け誤動作するカラム（落ちこぼれカラ
ム）がなくなるという利点がある。
【０２３９】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。 （実施例６５）図１１５は、本発明の第６５の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例６３においてセンスアンプ１個
につき２箇所、ゲートのＷ方向の両端にｐ領域５を設け
たものである（構成１−１、３−４、４）。
【０２４０】実施例６３のようにｐ領域５が１箇所だ
と、Ｗ方向に（この例ではビット線方向）マスクずれが
起きた場合、Ｑ1 とＱ2 のＷが等しくなくなる。
【０２４１】しかし本実施例では、センスアンプを形成
する２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端
にｐ領域５を設けることにより、Ｗ方向、この場合ビッ
ト線方向にマスクずれがおきても、Ｑ1,Ｑ2 のＷを等し
く保つことができる。 （実施例６６）図１１６は、本発明の第６６の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例６３においてセンスアンプ１個
につき２箇所、ゲートのＷ方向の両端にｐ領域５を設
け、さらにｐ領域５をビット線と垂直方向に延ばし、複
数のセンスアンプで共有したものである（構成１−１、
２−２、３−４、４）。
【０２４２】即ち図１１６において、隣接ビット線対の
センスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とで
きる。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基
板電位の変化に拘らず同一のしきい値とできるため、セ
ンスアンプＳＡ1 〜ＳＡ4 は同時に動作する。このた
め、センス動作開始が遅れて隣接ビット線の電位変化に
よるノイズを受け誤動作するカラム（落ちこぼれカラ
ム）がなくなるという利点がある。
【０２４３】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０２４４】さらに、センスアンプを形成する２個の薄
膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ領域５を
設けることにより、Ｗ方向、この場合ビット線方向にマ
スクずれがおきても、一定のＷを保つことができる。 （実施例６７）図１１７は、本発明の第６７の実施例に
係わるＤＲＡＭの平面図である。本実施例は、実施例６
３においてｐ領域５に制御線１とのコンタクト１２を設
けたものである（構成１−１、１−２、４）。
【０２４５】この実施例では、１対のトランジスタの共
通ソースは制御線１と接続されており、さらに制御線１
とｐ領域５を接続することによりトランジスタのソース
と基板は同電位となる。従って、基板電位はフローティ
ングでなくなり、チャネル部の正孔の蓄積、ドレイン破
壊電圧の低下を防止し、センス動作の信頼性を高めるこ
とができる。 （実施例６８）図１１８は、本発明の第６８の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例６７においてｐ領域５と制御線
１とのコンタクトと、共通ソースと制御線１のコンタク
トを共有したものである（構成１−１、１−２、２−
１、４）。図中の１３が各々のコンタクトを兼ねる共通
コンタクトである。
【０２４６】この実施例では、ソース領域とｐ領域５の
コンタクトを共通化することにより、マスクパターンを
簡略化でき、またコンタクト−コンタクト間隔が不必要
になるため、より微細化が可能となる。 （実施例６９）図１１９は、本発明の第６９の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例６４においてｐ領域５に制御線
１とのコンタクト１２を設けたものである（構成１−
１、１−２、２−２、４）。
【０２４７】即ち図１１９において、隣接ビット線対の
センスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とで
きる。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基
板電位の変化に拘らず同一のしきい値とできるため、セ
ンスアンプＳＡ1 〜ＳＡ4 は同時に動作する。このた
め、センス動作開始が遅れて隣接ビット線の電位変化に
よるノイズを受け誤動作するカラム（落ちこぼれカラ
ム）がなくなるという利点がある。
【０２４８】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０２４９】また、トランジスタの共通ソースは制御線
１と接続されており、さらに制御線１とｐ領域５とを接
続することによって、トランジスタのソースと基板は同
電位となる。従って、基板電位はフローティングでなく
なり、チャネル部の正孔の蓄積、ドレイン破壊電圧の低
下を防止し、センス動作の信頼性を高めることができ
る。 （実施例７０）図１２０は、本発明の第７０の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例６９においてｐ領域５と制御線
１とのコンタクトと、共通ソースと制御線１のコンタク
トを共有したものである（構成１−１、１−２、２−
１、２−２、４）。図中の１３が各々のコンタクトを兼
ねる共通コンタクトである。
【０２５０】これらの実施例では、ソース領域とｐ領域
５のコンタクトを共通化することにより、マスクパター
ンを簡略化でき、またコンタクト−コンタクト間隔が不
必要になるため、より微細化が可能となる。 （実施例７１）図１２１は、本発明の第７１の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例６５においてｐ領域５に制御線
１とのコンタクト１２を設けたものである（構成１−
１、１−２、３−４、４）。
【０２５１】この実施例では、センスアンプを形成する
２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ
領域５を設けることにより、Ｗ方向、この場合ビット線
方向にマスクずれがおきても、一定のＷを保つことがで
きる。
【０２５２】さらに、１対のトランジスタの共通ソース
は制御線１と接続されており、さらに制御線１とｐ領域
５を接続することにより、トランジスタのソースと基板
は同電位となる。従って、基板電位はフローティングで
なくなり、チャネル部の正孔の蓄積、ドレイン破壊電圧
の低下を防止し、センス動作の信頼性を高めることがで
きる。 （実施例７２）図１２２は、本発明の第７２の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例７１においてｐ領域５と制御線
１とのコンタクトと、共通ソースと制御線１のコンタク
トを共有したものである（構成１−１、１−２、２−
１、３−４、４）。図中の１３が各々のコンタクトを兼
ねる共通コンタクトである。
【０２５３】これらの実施例では、ソース領域とｐ領域
５のコンタクトを共通化することにより、マスクパター
ンを簡略化でき、またコンタクト−コンタクト間隔が不
必要になるため、より微細化が可能となる。 （実施例７３）図１２３は、本発明の第７３の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例６６においてｐ領域５に制御線
１とのコンタクト１２を設けたものである（構成１−
１、１−２、２−２、３−４、４）。
【０２５４】即ち図１２３において、隣接ビット線対の
センスアンプＳＡ1 〜ＳＡ4 の基板電位を全て共通とで
きる。従って、全てのセンスアンプＳＡ1 〜ＳＡ4 で基
板電位の変化に拘らず同一のしきい値とできるため、セ
ンスアンプＳＡ1 〜ＳＡ4 は同時に動作する。このた
め、センス動作開始が遅れて隣接ビット線の電位変化に
よるノイズを受け誤動作するカラム（落ちこぼれカラ
ム）がなくなるという利点がある。
【０２５５】また、トランジスタの共通ソースは制御線
１と接続されており、さらに制御線１とｐ領域５を接続
することによりトランジスタのソースと基板は同電位と
なる。従って、基板電位はフローティングでなくなり、
チャネル部の正孔の蓄積、ドレイン破壊電圧の低下を防
止し、センス動作の信頼性を高めることができる。
【０２５６】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０２５７】さらに、センスアンプを形成する２個の薄
膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ領域５を
設けることにより、Ｗ方向、この場合ビット線方向にマ
スクずれがおきても、一定のＷを保つことができる。 （実施例７４）図１２４は、本発明の第７４の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例７３においてｐ領域５と制御線
１とのコンタクトと、共通ソースと制御線１のコンタク
トを共有したものである（構成１−１、１−２、２−
１、２−２、３−４、４）。図中の１３が各々のコンタ
クトを兼ねる共通コンタクトである。
【０２５８】これらの実施例では、ソース領域とｐ領域
５のコンタクトを共通化することにより、マスクパター
ンを簡略化でき、またコンタクト−コンタクト間隔が不
必要になるため、より微細化が可能となる。 （実施例７５）図１２５は、本発明の第７５の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、構成１−１、３−１、３−２、４をと
っている。
【０２５９】Ｑ1,Ｑ2 はビット線ＢＬ1 ，／ＢＬ1 に設
けられるセンスアンプＳＡ1 を構成する薄膜ＳＯＩ・ｎ
ＭＯＳＦＥＴ、Ｑ3,Ｑ4 はビット線ＢＬ2 ，／ＢＬ2 に
設けられるセンスアンプＳＡ2 を構成する薄膜ＳＯＩ・
ｎＭＯＳＦＥＴ、Ｑ5,Ｑ6 はビット線ＢＬ3 ，／ＢＬ3
に設けられるセンスアンプＳＡ3 を構成する薄膜ＳＯＩ
・ｎＭＯＳＦＥＴ、Ｑ7,Ｑ8 はビット線ＢＬ4 ，／ＢＬ
4 に設けられるセンスアンプＳＡ4 を構成する薄膜ＳＯ
Ｉ・ｎＭＯＳＦＥＴである。ＳＡ2 、ＳＡ4 はそれぞれ
ＳＡ1 、ＳＡ3 に対し１ピッチずれている。
【０２６０】１はセンスアンプのソース端子を接続する
制御線であり、２は制御線１と接続されるソース・コン
タクト部、３はドレインとビット線を接続するドレイン
・コンタクト部、４はゲート電極とビット線とを接続す
るゲート・コンタクト部である。
【０２６１】即ち本実施例は、実施例６３のセンスアン
プをビット線方向にずらして通過ビット線を設けたもの
であり、４本のビット線上に１個の薄膜ＳＯＩ・ｎＭＯ
Ｓセンスアンプを配置する形となっている。各トランジ
スタのソース部の上に２本のビット線が通る構成となっ
ており、例えば図１２５では、ＳＡ1 とＳＡ3 の共通ソ
ース上にＢＬ3 ，／ＢＬ3 が通過し、ＳＡ2 とＳＡ4 の
共通ソース上にＢＬ2，／ＢＬ2 が通過している。この
ため、ビット線４本につき１個のセンスアンプを配置す
れば良く、設計ルールを緩めることができる。
【０２６２】また、本実施例では、ビット線のゲートポ
リへの置き換え、及びゲートポリ部でのビット線交差も
行っている。例えば／ＢＬ1 はＱ1 のゲートポリでつな
ぎ変えており、ＢＬ1 はＱ2 のゲートポリでつなぎ変え
ている。また、ゲートポリつなぎかえ部分でビット線対
を交差させている。
【０２６３】図１２５においてＳＡ1 ，ＳＡ3 に注目す
ると、ソース領域の一部にｐ領域５を設け、Ｑ1,Ｑ2 と
Ｑ3,Ｑ4 の基板を接続している。このｐ領域５はトラン
ジスタの基板と同じｐ型の不純物を、例えばイオン注入
等でマスクを用い選択的に設ける。
【０２６４】このようにすることにより、電位差を検出
するための１組の薄膜ＳＯＩ・ｎＭＯＳＦＥＴの基板電
位を等しくできるため、たとえしきい値変化が起きても
同一の変化となるため、電位差検知に支障をきたさない
ようにすることができる。 （実施例７６）図１２６は、本発明の第７６の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例７５においてｐ領域をビット線
と垂直方向にのばし、複数のセンスアンプで共有したも
のである（構成１−１、２−２、３−１、３−２、
４）。
【０２６５】即ち図１２６において、隣接ビット線対の
センスアンプＳＡ1,ＳＡ3 …及びＳＡ2,ＳＡ4.…の基板
電位を全て共通とできる。従って、ｐ領域５でつながっ
ているセンスアンプでは基板電位の変化に拘らず同じし
きい値となるため、センスアンプは同時に動作する。こ
のため、センス動作開始が遅れて隣接ビット線の電位変
化によるノイズを受け誤動作するカラム（落ちこぼれカ
ラム）がなくなるという利点がある。
【０２６６】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。 （実施例７７）図１２７は、本発明の第７７の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例７５においてセンスアンプ１個
につき２箇所、ゲートのＷ方向の両端にｐ領域５を設け
たものである（構成１−１、３−１、３−２、３−４、
４）。
【０２６７】実施例７５のようにｐ領域５が一箇所だ
と、Ｗ方向に（この例ではビット線方向）マスクずれが
起きた場合、Ｑ1 とＱ2 のＷが等しくなくなる。
【０２６８】しかし本実施例では、センスアンプを形成
する２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端
にｐ領域５を設けることにより、Ｗ方向、この場合ビッ
ト線方向にマスクずれがおきても、Ｑ1,Ｑ2 のＷを等し
く保つことができる。 （実施例７８）図１２８は、本発明の第７８の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例７５においてセンスアンプ１個
につき２箇所、ゲートのＷ方向の両端にｐ領域５を設
け、さらにｐ領域５をビット線と垂直方向に延ばし、複
数のセンスアンプで共有したものである（構成１−１、
２−２、３−１、３−２、３−４、４）。
【０２６９】即ち図１２８において、隣接ビット線対の
センスアンプＳＡ1,ＳＡ3 …及びＳＡ2,ＳＡ4 …の基板
電位を全て共通とできる。従って、ｐ領域５でつながっ
ているセンスアンプでは基板電位の変化に拘らず同じし
きい値となるため、センスアンプは同時に動作する。こ
のため、センス動作開始が遅れて隣接ビット線の電位変
化によるノイズを受け誤動作するカラム（落ちこぼれカ
ラム）がなくなるという利点がある。
【０２７０】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０２７１】さらに、センスアンプを形成する２個の薄
膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ領域を設
けることにより、Ｗ方向、この場合ビット線方向にマス
クずれがおきても、対となるトランジスタのＷを等しく
保つことができる。 （実施例７９）図１２９は、本発明の第７９の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例７５においてｐ領域５に制御線
１とのコンタクト１２を設けたものである（構成１−
１、１−２、３−１、３−２、４）。
【０２７２】この実施例では、トランジスタのソースは
それぞれ制御線１と接続されており、さらに制御線１と
ｐ領域５を接続することにより、トランジスタのソース
と基板は同電位となる。従って、基板電位はフローティ
ングでなくなり、チャネル部の正孔の蓄積、ドレイン破
壊電圧の低下を防止し、センス動作の信頼性を高めるこ
とができる。
【０２７３】また、制御線１と接続することによって、
全てのセンスアンプの基板電位を全て共通とできる。従
って、ｐ領域５でつながっているセンスアンプでは基板
電位の変化に拘らず同じしきい値となるため、センスア
ンプは同時に動作する。このため、センス動作開始が遅
れて隣接ビット線の電位変化によるノイズを受け誤動作
するカラム（落ちこぼれカラム）がなくなるという利点
がある。 （実施例８０）図１３０は、本発明の第８０の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例７９においてｐ領域５と制御線
１とのコンタクトと、共通ソースと制御線１のコンタク
トを共有したものである（構成１−１、１−２、２−
１、３−１、３−２、４）。図中の１３が各々のコンタ
クトを兼ねる共通コンタクトである。
【０２７４】この実施例では、ソース領域とｐ領域５の
コンタクトを共通化することにより、マスクパターンを
簡略化でき、またコンタクト−コンタクト間隔が不必要
になるため、より微細化が可能となる。 （実施例８１）図１３１は、本発明の第８１の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例７６においてｐ領域５に制御線
１とのコンタクト１２を設けたものである（構成１−
１、１−２、２−２、３−１、３−２、４）。
【０２７５】即ち図１３１において、全てのセンスアン
プの基板電位を共通とできる。従って、全てのセンスア
ンプで基板電位の変化に拘らず同一のしきい値とできる
ため、センスアンプは同時に動作する。このため、セン
ス動作開始が遅れて隣接ビット線の電位変化によるノイ
ズを受け誤動作するカラム（落ちこぼれカラム）がなく
なるという利点がある。
【０２７６】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０２７７】また、全トランジスタのソースは制御線１
と接続されており、さらに制御線１とｐ領域５を接続す
ることにより、トランジスタのソースと基板は同電位と
なる。従って、基板電位はフローティングでなくなり、
チャネル部の正孔の蓄積、ドレイン破壊電圧の低下を防
止し、センス動作の信頼性を高めることができる。 （実施例８２）図１３２は、本発明の第８２の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例８１においてｐ領域５と制御線
１とのコンタクトと、共通ソースと制御線１のコンタク
トを共有したものである（構成１−１、１−２、２−
１、２−２、３−１、３−２、４）。図中の１３が各々
のコンタクトを兼ねる共通コンタクトである。
【０２７８】これらの実施例では、ソース領域とｐ領域
５のコンタクトを共通化することにより、マスクパター
ンを簡略化でき、またコンタクト−コンタクト間隔が不
必要になるため、より微細化が可能となる。 （実施例８３）図１３３は、本発明の第８３の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例７７においてｐ領域５に制御線
１とのコンタクト１２を設けたものである（構成１−
１、１−２、３−１、３−２、３−４、４）。
【０２７９】この実施例では、センスアンプを形成する
２個の薄膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ
領域５を設けることにより、Ｗ方向、この場合ビット線
方向にマスクずれがおきても、一定のＷを保つことがで
きる。
【０２８０】さらに、全てのトランジスタのソースは制
御線１と接続されており、さらに制御線１とｐ領域５を
接続することにより、トランジスタのソースと基板は同
電位となる。つまり、全てのセンスアンプの基板電位を
共通とでき、基板電位の変化に拘らず同一のしきい値と
できるため、センスアンプは同時に動作する。このた
め、センス動作開始が遅れて隣接ビット線の電位変化に
よるノイズを受け誤動作するカラム（落ちこぼれカラ
ム）がなくなるという利点がある。
【０２８１】また、基板電位はフローティングでなくな
り、チャネル部の正孔の蓄積、ドレイン破壊電圧の低下
を防止し、センス動作の信頼性を高めることができる。 （実施例８４）図１３４は、本発明の第８４の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例８３においてｐ領域５と制御線
１とのコンタクトと、共通ソースと制御線１のコンタク
トを共有したものである（構成１−１、１−２、２−
１、３−１、３−２、３−４、４）。図中の１３が各々
のコンタクトを兼ねる共通コンタクトである。
【０２８２】これらの実施例では、ソース領域とｐ領域
５のコンタクトを共通化することにより、マスクパター
ンを簡略化でき、またコンタクト−コンタクト間隔が不
必要になるため、より微細化が可能となる。 （実施例８５）図１３５は、本発明の第８５の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例７８においてｐ領域５に制御線
１とのコンタクト１２を設けたものである（構成１−
１、１−２、２−２、３−１、３−２、３−４、４）。
【０２８３】即ち図１３５において、全てのセンスアン
プの基板電位を共通とできる。従って、全てのセンスア
ンプで基板電位の変化に拘らず同一のしきい値とできる
ため、センスアンプは同時に動作する。このため、セン
ス動作開始が遅れて隣接ビット線の電位変化によるノイ
ズを受け誤動作するカラム（落ちこぼれカラム）がなく
なるという利点がある。
【０２８４】また、トランジスタの共通ソースは制御線
１と接続されており、さらに制御線１とｐ領域５とを接
続することによって、トランジスタのソースと基板は同
電位となる。従って、基板電位はフローティングでなく
なり、チャネル部の正孔の蓄積、ドレイン破壊電圧の低
下を防止し、センス動作の信頼性を高めることができ
る。
【０２８５】また、ｐ領域５を縦につなげることによ
り、縦方向のマスクずれがあっても、チャネル部に確実
にｐ領域５をとることができる。
【０２８６】さらに、センスアンプを形成する２個の薄
膜ＳＯＩ・ｎＭＯＳＦＥＴのＷ方向の両端にｐ領域５を
設けることにより、Ｗ方向、この場合ビット線方向にマ
スクずれがおきても、一定のＷを保つことができる。 （実施例８６）図１３６は、本発明の第８６の実施例に
係わるＤＲＡＭのセンスアンプ部分を示す平面図であ
る。本実施例は、実施例８５においてｐ領域５と制御線
１とのコンタクトと、共通ソースと制御線１のコンタク
トを共有したものである（構成１−１、１−２、２−
１、２−２、３−１、３−２、３−４、４）。図中の１
３が各々のコンタクトを兼ねる共通コンタクトである。
【０２８７】これらの実施例では、ソース領域とｐ領域
５のコンタクトを共通化することにより、マスクパター
ンを簡略化でき、またコンタクト−コンタクト間隔が不
必要になるため、より微細化が可能となる。
【０２８８】なお、以上ではｎＭＯＳＦＥＴについての
実施例を述べたが、ｐＭＯＳＦＥＴで構成されるセンス
アンプでも、ソース又はドレインの一部にｎ型領域を設
けることにより、同様の効果を期待できる。
【０２８９】また、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。 （実施例８７）図１３７及び図１３８は本発明の第８７
の実施例に係わるＤＲＡＭを説明するためのもので、そ
れぞれはセンスアンプのパターンの平面図を示してい
る。
【０２９０】図１３７は構成１−１、図１３８は構成１
−１及び３−１をとっている。
【０２９１】図１３８は図１３７のセンスアンプＳＡ1
，ＳＡ2 をビット線方向にずれて配置したものだが、
図１３７のようにずらす方がドレイン・コンタクト及び
ソース・コンタクトを大きくできる、トランジスタのＬ
を大きくできる、など、デザインルールの緩和が可能と
なり、好ましい。
【０２９２】図１３７及び図１３８でＳＡ1 に注目する
と、ペアとなっている２つの薄膜ＳＯＩ・ｎＭＯＳＦＥ
ＴのＱ1,Ｑ2 のドレインの一部にｐ領域５を設けてい
る。
【０２９３】このようにすることにより、電位差を検出
するための１組の薄膜ＳＯＩ・ｎＭＯＳＦＥＴの基板電
位を等しくできるため、たとえしきい値変化が起きても
同一の変化となるため、電位差検知に支障をきたさない
ようにすることができる。 （実施例８８）図１４１及び図１４２は本発明の第８８
の実施例に係わるＤＲＡＭを説明するためのもので、図
１４１ははＳＯＩ・ＭＯＳＦＥＴを用いた昇圧回路の回
路構成図（ａ）とタイミング図（ｂ）、図１４２は本実
施例のＳＯＩ・ＭＯＳＦＥＴの断面図である。
【０２９４】図１４１及び図１４２中、Ｃ１は昇圧用キ
ャパシタ、Ｉ１はキャパシタ・ドライバ、Ｍ１は出力用
ＭＯＳＦＥＴ、Ｍ２はプリチャージ用ＭＯＳＦＥＴ、Ｎ
１は第１の電極、Ｎ２は第２の電極、Ｎ３は第３の電
極、φ１は第１のクロック、φ２は第２のクロック、Ｇ
１は出力用ＭＯＳＦＥＴのゲート、Ｔ１は出力用ＭＯＳ
ＦＥＴのゲート酸化膜、Ｄ１は出力用ＭＯＳＦＥＴの第
１の電極側の拡散層、Ｄ２は出力用ＭＯＳＦＥＴの第３
の電極側の拡散層、ＮＤ１は出力用ＭＯＳＦＥＴの狭バ
ンドギャップ拡散層、Ｓ１は出力用ＭＯＳＦＥＴの狭バ
ンドギャップ拡散層、３３は埋め込み酸化膜層、３４は
単結晶シリコン層を表す。
【０２９５】本実施例では、Ｐ型＜１００＞のＳｉ基板
に、酸素を加速電圧１８０ｋＶ、ドーズ量４×１０17ｃ
ｍ-2でイオン注入した後、１３００℃、６時間の熱アニ
ールで、埋め込み酸化膜３３を厚さ８０ｎｍで形成し、
表面に単結晶シリコン層３４を単結晶化したＳＩＭＯＸ
基板を用いた。熱酸化とウェットエッチングによりシリ
コン膜Ｔ１の膜厚を厚さ１００ｎｍに薄くした後、通常
のリン拡散による多結晶シリコンゲート電極を用いたＭ
ＯＳ工程により、素子を作製した。
【０２９６】ゲート電極Ｇ１の加工後、ゲート電極Ｇ１
をマスクとしてＧｅを加速電圧５０ＫＶ、ドーズ量１×
１０16ｃｍ-2で注入し、８５０℃で３０分アニールした
後、砒素を４０ＫｅＶで３×１０15cm-2のドーズ量で注
入した。この後、８５０℃、９０分のアニールを施し
た。このとき形成されたＳｉ−Ｇｅ領域ＮＤ１は、ｎ型
拡散層の表面より約４０ｎｍの深さに、Ｓｉの１０％に
相当する濃度のピークを有した。
【０２９７】このとき、昇圧用キャパシタＣ１を有し該
キャパシタＣ１が第１の電極Ｎ１及び第２の電極Ｎ２を
有する昇圧用ポンプ回路（図１４１）において、少なく
とも第１の電極Ｎ１と出力電極Ｎ３を接続するｎ型ＳＯ
Ｉ・ＭＯＳＦＥＴ（図１４１中Ｍ１）の第１の電極Ｎ１
に接続される不純物拡散層領域Ｄ１にＧｅを注入した。
なお、この領域Ｄ１と該ＭＯＳＦＥＴ（Ｍ１）の出力電
極Ｎ３に接続される不純物拡散層領域Ｄ２の両方にＧｅ
を注入しても良い。
【０２９８】前者の例を図１４５（ａ）に、後者の例を
図１４５（ｂ）に示す。図１４５中で、６１と７１はゲ
ート、６２と７２はゲート酸化膜、６３と７３は拡散
層、６４と７４と７８はＧｅを注入した狭バンドギャッ
プ拡散層、６５と７５は拡散層、６６と７６は単結晶シ
リコン層、６７と７７は埋め込み酸化膜層を表す。
【０２９９】これにより、昇圧用キャパシタＣ１の第２
の電極Ｎ２をキャパシタＣ１が放電し、前記第１の電極
Ｎ１の電位が低下するときに、前記第１の電極Ｎ１と出
力Ｎ３とを接続するｎ型ＳＯＩ・ＭＯＳＦＥＴ（Ｍ１）
においては、このＳＯＩ・ＭＯＳＦＥＴ（Ｍ１）の基板
部分の電位は第１の電極Ｎ１との容量結合により低下す
るため、より遮断特性が向上する方向に変化し、ドレイ
ン破壊にいたるトリガーを回避する効果をあげる。
【０３００】また、前記第１の電極Ｎ１の電位が出力電
圧より低い状態においては、弱いドレイン破壊等なんら
かの理由で発生した正孔を前記バンドギャップ幅の狭い
半導体部分ＮＤ１において吸収し基板浮遊効果を抑え、
ドレイン破壊を防止する。また、このＳＯＩ・ＭＯＳＦ
ＥＴ（Ｍ１）のゲート長を大きくすることにより、印加
される電界を緩和しさらにドレイン耐圧を向上させるこ
とができる。
【０３０１】一方、本実施例ではバンドギャップの狭い
材料を形成する方法としてＧｅをイオン注入してＳｉ−
Ｇｅ領域を形成したが、勿論Ｓｉ−Ｇｅ形成にＭＢＥ法
やＣＶＤ法を用いることもできる。さらに、Ｇｅの代わ
りにＳｎ（錫）をシリコン中に導入することによって
も、本発明の目的を達成することができる。この場合、
ＧｅとＳｎの両方を導入することも効果的である。ま
た、以上ではＩＶ族の元素を用いたが、ＩＩＩ−Ｖ族、
ＩＩ−ＶＩ族からなる半導体材料によりバンドギャップ
を狭めてもよい。
【０３０２】さらに、本発明は薄膜ＳＯＩ基板上に形成
される半導体素子に限定されるものでなく、厚膜ＳＯＩ
基板上の半導体素子や、ＴＦＴ素子に代表されるアモル
ファスシリコンを用いた半導体素子に関しても応用が可
能であり、基板浮遊効果が抑制されたＳＯＩ素子による
集積回路を提供することが可能である。
【０３０３】また、ポンプ回路でなくとも一般に電流が
特定のｎ型ＳＯＩ・ＭＯＳＦＥＴにおいて同一方向にの
み流れる回路において、電流の流がれ出す拡散層電極の
みに前記バンドギャップ幅の狭い半導体部分を少なくと
も一部もうけ、電流の流れこむ電極においては該ＳＯＩ
ＭＯＳＦＥＴのチャネル部分と同一のバンドギャップ幅
を持つ拡散層のみを設けることにより、電流を遮断する
際には基板浮遊効果を抑えカットオフ特性を向上させ、
電流を流す際には基板浮遊効果を抑制せず積極的に該Ｓ
ＯＩＭＯＳＦＥＴのしきい値を下げることにより、逆方
向カットオフ特性が良好でかつ順方向のコンダクタンス
の高い良好な素子を提供することができる。 （実施例８９）図１４３に本発明の第８９の実施例に係
わるｐｎ接合によるダイオードの断面図を、図１４４に
該ダイオードを用いた回路の一例を示す。図１４３及び
図１４４中、４０は素子分離領域、４１はｐ型拡散層、
４２はｎ型拡散層、４３はｎ型拡散層、４４はｎ型拡散
層、４５，４６はＧｅ注入による狭バンドギャップ領
域、Ｄ１１はダイオード、Ｄ１２は本発明によるダイオ
ード、Ｎ５はダイオードＤ１１のアノード、Ｎ６はダイ
オードＤ１１のカソード、Ｎ７はダイオードＤ１２のア
ノード、Ｎ８はダイオードＤ１２のカソード、Ｒ１１，
Ｒ１２，Ｒ２１は抵抗を表す。
【０３０４】本実施例では、ｐ型＜１００＞のＳｉ基板
に、酸素を加速電圧１８０ｋＶ、ドーズ量４×１０17ｃ
ｍ-2でイオン注入した後、１３００℃、６時間の熱アニ
ールで、埋め込み酸化膜を厚さ８０ｎｍで形成し、表面
に単結晶シリコン層を単結晶化したＳＩＭＯＸ基板を用
いた。熱酸化とウェットエッチングによりシリコン膜厚
を厚さ１００ｎｍに薄くした後、通常のリン拡散による
多結晶シリコンゲート電極を用いたＭＯＳ工程により、
素子を作製した。ゲート電極の加工後、ゲート電極をマ
スクとしてＧｅを加速電圧５０ＫＶ、ドーズ量１×１０
16ｃｍ-2で注入し、８５０℃で３０分アニールした後、
砒素を４０ＫｅＶで３×１０15cm-2のドーズ量で注入し
た。この後、８５０℃、９０分のアニールを施した。こ
のとき形成されたＳｉ−Ｇｅ領域４５は、Ｎ型拡散層の
表面より約４０ｎｍの深さに、Ｓｉの１０％に相当する
濃度のピークを有した。
【０３０５】このとき、Ｇｅを注入する領域は図１４３
に示す領域４５とすることにより、通常のＳｉのｐｎ接
合によるダイオードＤ１１及びＰ型ＳｉX Ｇｅ(1-X) Ｎ
型Ｓｉ接合によるダイオードＤ１２を同時に得ることが
でき、これらのしきい値の差である約０．１Ｖを基準電
位とすることができる。
【０３０６】一方、本実施例ではバンドギャップの狭い
材料を形成する方法としてＧｅをイオン注入してＳｉ−
Ｇｅ領域を形成したが、勿論Ｓｉ−Ｇｅ形成にＭＢＥ法
やＣＶＤ法を用いることもできる。さらにＧｅの代わり
にＳｎ（錫）をシリコン中に導入することによっても、
本発明の目的を達成することができる。この場合、Ｇｅ
とＳｎの両方を導入することも効果的である。また以上
はＩＶ族の元素を用いたが、ＩＩＩ−Ｖ族、ＩＩ−ＶＩ
族からなる半導体材料によりバンドギャップを狭めても
良い。
【０３０７】さらに、本発明は薄膜ＳＯＩ基板上に形成
される半導体素子に限定されるものでなく、厚膜ＳＯＩ
基板上の半導体素子や、ＴＦＴ素子に代表されるアモル
ファスシリコンを用いた半導体素子に関しても応用が可
能であり、基板浮遊効果が抑制されたＳＯＩ素子による
集積回路を提供することが可能である。
【０３０８】また、本発明は上述した各実施例に限定さ
れるものではなく、その要旨を逸脱しない範囲で、種々
変形して実施することができる。
【０３０９】
【発明の効果】以上詳述したように本発明によれば、Ｓ
ＯＩ・ＭＯＳＦＥＴから成るセンスアンプにおいて、Ｓ
ＯＩ・ＭＯＳＦＥＴの基板電位を共通、または制御線と
接続できるため、基板浮遊効果を防止して、しきい値の
変動による誤動作等を防止することができる。また、デ
ザインルールを緩和しつつ高密度化が可能である。従っ
て、信頼性が高く、かつＳＯＩ・ＭＯＳＦＥＴの利点を
十分に生かした高密度な半導体装置を実現できるように
なる。
【図面の簡単な説明】
【図１】第１の実施例に係わるＳＯＩ・ＭＯＳＦＥＴを
用いたセンスアンプの回路構成図。
【図２】第１の実施例におけるセンスアンプのレイアウ
トパターンを示す平面図。
【図３】第１の実施例におけるＳＯＩ・ＭＯＳＦＥＴの
素子構造を示す断面図。
【図４】第１の実施例におけるセンスアンプの別のレイ
アウトパターンを示す平面図。
【図５】図４の矢視Ａ−Ａ′及びＢ−Ｂ′断面図。
【図６】第２の実施例に係わるＤＲＡＭのセンスアンプ
を示す回路構成図。
【図７】図８の矢視Ａ−Ａ′及び矢視Ｂ−Ｂ′断面図。
【図８】第２の実施例のセンスアンプのレイアウトパタ
ーンを示す平面図。
【図９】第２の実施例のセンスアンプの別なレイアウト
パターンを示す平面図。
【図１０】第３の実施例のセンスアンプのレイアウトパ
ターンを示す平面図。
【図１１】第３の実施例のセンスアンプの別なレイアウ
トパターンを示す平面図。
【図１２】第４の実施例のセンスアンプのレイアウトパ
ターンを示す平面図。
【図１３】第４の実施例のセンスアンプの別なレイアウ
トパターンを示す平面図。
【図１４】第５の実施例のセンスアンプのレイアウトパ
ターンを示す平面図。
【図１５】第５の実施例のセンスアンプの別なレイアウ
トパターンを示す平面図。
【図１６】第６の実施例のセンスアンプのレイアウトパ
ターンを示す平面図。
【図１７】第６の実施例のセンスアンプの別なレイアウ
トパターンを示す平面図。
【図１８】第７の実施例のセンスアンプのレイアウトパ
ターンを示す平面図。
【図１９】第７の実施例のセンスアンプの別なレイアウ
トパターンを示す平面図。
【図２０】第８の実施例のセンスアンプのレイアウトパ
ターンを示す平面図。
【図２１】第８の実施例のセンスアンプの別なレイアウ
トパターンを示す平面図。
【図２２】第９の実施例のセンスアンプのレイアウトパ
ターンを示す平面図。
【図２３】第９の実施例のセンスアンプの別なレイアウ
トパターンを示す平面図。
【図２４】第１０の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図２５】第１０の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図２６】第１１の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図２７】第１１の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図２８】第１２の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図２９】第１２の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図３０】第１３の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図３１】第１３の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図３２】第１４の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図３３】第１４の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図３４】第１５の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図３５】第１５の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図３６】第１６の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図３７】第１６の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図３８】第１７の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図３９】第１７の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図４０】第１８の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図４１】第１８の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図４２】第１９の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図４３】第１９の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図４４】第２０の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図４５】第２０の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図４６】第２１の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図４７】第２１の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図４８】第２２の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図４９】第２２の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図５０】第２３の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図５１】第２３の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図５２】第２４の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図５３】第２４の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図５４】第２５の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図５５】第２５の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図５６】第２６の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図５７】第２６の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図５８】第２７の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図５９】第２７の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図６０】第２８の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図６１】第２８の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図６２】第２９の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図６３】第２９の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図６４】第３０の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図６５】第３０の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図６６】第３１の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図６７】第３１の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図６８】第３２の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図６９】第３２の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図７０】第３３の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図７１】第３３の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図７２】第３４の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図７３】第３４の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図７４】第３５の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図７５】第３５の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図７６】第３６の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図７７】第３６の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図７８】第３７の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図７９】第３７の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図８０】第３８の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図８１】第３８の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図８２】第３９の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図８３】第３９の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図８４】第４０の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図８５】第４０の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図８６】第４１の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図８７】第４１の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図８８】第４２の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図８９】第４２の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図９０】第４３の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図９１】第４３の実施例のセンスアンプの別なレイア
ウトパターンを示す平面図。
【図９２】第４４の実施例のセンスアンプの回路構成
図。
【図９３】第４４の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図９４】第４５の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図９５】第４６の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図９６】第４７の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図９７】第４８の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図９８】第４９の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図９９】第５０の実施例のセンスアンプのレイアウト
パターンを示す平面図。
【図１００】第５１の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１０１】第５２の実施例のセンスアンプを示す回路
構成図。
【図１０２】第５２の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１０３】第５３の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１０４】第５４の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１０５】第５５の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１０６】第５６の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１０７】第５７の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１０８】第５８の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１０９】第５９の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１１０】第６０の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１１１】第６１の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１１２】第６２の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１１３】第６３の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１１４】第６４の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１１５】第６５の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１１６】第６６の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１１７】第６７の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１１８】第６８の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１１９】第６９の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１２０】第７０の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１２１】第７１の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１２２】第７２の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１２３】第７３の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１２４】第７４の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１２５】第７５の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１２６】第７６の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１２７】第７７の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１２８】第７８の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１２９】第７９の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１３０】第８０の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１３１】第８１の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１３２】第８２の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１３３】第８３の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１３４】第８４の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１３５】第８５の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１３６】第８６の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１３７】第８７の実施例のセンスアンプのレイアウ
トパターンを示す平面図。
【図１３８】第８７の実施例のセンスアンプの別なレイ
アウトパターンを示す平面図。
【図１３９】従来のセンスアンプのレイアウトパターン
を示す平面図。
【図１４０】図１３９の矢視Ａ−Ａ′及びＢ−Ｂ′の断
面図。
【図１４１】第８８の実施例に係わるＳＯＩ・ＭＯＳＦ
ＥＴを用いた昇圧回路の回路構成図とタイミング図。
【図１４２】第８８の実施例におけるＳＯＩ・ＭＯＳＦ
ＥＴの断面図。
【図１４３】第８９の実施例に係わるｐｎ接合によるダ
イオードの断面図。
【図１４４】図１４３の該ダイオードを用いた回路の一
例を示す回路構成図。
【図１４５】第８８の実施例におけるＳＯＩ・ＭＯＳＦ
ＥＴの素子構造を示す断面図。
【図１４６】カレントミラー型センスアンプを示す回路
構成図とレイアウト平面図。
【符号の説明】
１…センスアンプの共通ソース端子を接続する制御線 ２…制御線１と接続されるソース・コンタクト部 ３…ドレインとビット線を接続するドレイン・コンタク
ト部 ４…ゲート電極とビット線を接続するゲート・コンタク
ト部 ５…ソースに設けたｐ領域 ６…シリコン酸化膜（ＳｉＯ2 膜） ７…ＳＯＩ膜としてのｐ型単結晶シリコン膜 ８…ｎ型ソース領域 ９…ｎ型ドレイン領域 １０…ゲート酸化膜 １１…ゲート電極 １２…ｐ領域と制御線を接続するボディ・コンタクト １３…ｐ領域と制御線を接続するボディ・コンタクト
と、制御線１と接続されるソース・コンタクト部を兼ね
たコンタクト
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平８−97381（ＪＰ，Ａ) 特開 平８−125034（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242 H01L 29/786

Claims (13)

    (57)【特許請求の範囲】
  1. 【請求項１】 絶縁膜上に形成された基板として使用さ
    れる半導体層と、 前記半導体層内に設けられ、ゲートと、ソースと、ドレ
    インとを有し、それらの対がゲートに印加される電位の
    大小をコンダクタンスの差として検知する検知回路を構
    成する複数のＭＯＳトランジスタと、 前記検知回路を構成する対となる前記ＭＯＳトランジス
    タのソースの一部及びドレインの一部のいずれかに設け
    られ、前記ＭＯＳトランジスタ対の基板として使用され
    る部分を直接接続する前記半導体層と同じ導電型の拡散
    層とを具備することを特徴とする半導体装置。
  2. 【請求項２】 絶縁膜上に形成された基板として使用さ
    れるｐ型半導体層と、 前記ｐ型半導体層上に設けられ、ゲートと、ソースと、
    ドレインとを有し、それらの対がゲートに印加される電
    位の大小をコンダクタンスの差として検知する検知回路
    を構成する複数のｎ型ＭＯＳトランジスタと、 前記検知回路を構成する対となる前記ｎ型ＭＯＳトラン
    ジスタのソースの一部及びドレインの一部のいずれかに
    設けられ、前記ｎ型ＭＯＳトランジスタ対の基板として
    使用される部分を直接接続する前記ｐ型半導体層と同じ
    導電型の拡散層とを具備することを特徴とする半導体装
    置。
  3. 【請求項３】 請求項１又は請求項２に記載の半導体装
    置において、前記検知回路は、フリップ・フロップ及び
    カレントミラー構成のセンスアンプを含むことを特徴と
    する半導体装置。
  4. 【請求項４】 請求項１又は請求項２に記載の半導体装
    置において、電源線及び信号線のいずれかと接続するめ
    に前記拡散層に設けられたコンタクトを更に具備するこ
    とを特徴とする半導体装置。
  5. 【請求項５】 請求項１又は請求項２に記載の半導体装
    置において、基板コンタクトが、ソースコンタクトと共
    有されていることを特徴とする半導体装置。
  6. 【請求項６】 請求項１又は請求項２に記載の半導体装
    置において、前記検知回路は、複数のビット線に沿って
    配置された複数のセンスアンプを含み、前 記拡散層は前
    記複数のセンスアンプで共有され、前記複数のビット線
    と直交するワード線方向に配置されていることを特徴と
    する半導体装置。
  7. 【請求項７】 請求項１又は請求項２に記載の半導体装
    置において、前記検知回路は、複数のビット線に沿って
    配置された複数のセンスアンプを含み、前記複数のセン
    スアンプはビット線方向に交互にずらして配置されてい
    ることを特徴とする半導体装置。
  8. 【請求項８】 請求項１又は請求項２に記載の半導体装
    置において、前記検知回路は、複数のビット線に沿って
    配置された複数のセンスアンプを含み、各前記複数のセ
    ンスアンプは通過ビット線を含む４本のビット線に対し
    て１個配置されていることを特徴とする半導体装置。
  9. 【請求項９】 請求項１又は請求項２に記載の半導体装
    置において、前記複数のＭＯＳトランジスタのゲートが
    縦置きであることを特徴とする半導体装置。
  10. 【請求項１０】 請求項１又は請求項２に記載の半導体
    装置において、前記拡散層が、前記複数のＭＯＳトラン
    ジスタのゲート端に設られていることを特徴とする半導
    体装置。
  11. 【請求項１１】 請求項１又は請求項２に記載の半導体
    装置において、前記検知回路は、複数のビット線に沿っ
    て配置された複数のセンスアンプを含み、前記複数のビ
    ット線が互いに交差していることを特徴とする半導体装
    置。
  12. 【請求項１２】 絶縁膜上に形成された基板として使用
    される半導体層と、 前記半導体層上に設けられ、ゲートと、ソースと、ドレ
    インとを有し、そのチャネル長をＬ、チャネル幅をＷと
    した時に、Ｗ／Ｌ当たりに流れる電流が等しいことを利
    用する回路を構成する複数のＭＯＳトランジスタと、 前記検知回路を構成する対となる前記ＭＯＳトランジス
    タのソースの一部及びドレインの一部のいずれかに設け
    られ、前記ＭＯＳトランジスタ対の基板として使用され
    る部分を接続する前記半導体層と同じ導電型の拡散層
    と、を具備することを特徴とする半導体装置。
  13. 【請求項１３】 請求項１、請求項２、又は請求項１２
    の何れか１項に記 載の半導体装置において、前記拡散層
    の下部が前記絶縁膜に接していることを特徴とする半導
    体装置。
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