JP2853793B2 - メモリ素子の製造方法 - Google Patents
メモリ素子の製造方法Info
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- JP2853793B2 JP2853793B2 JP4310431A JP31043192A JP2853793B2 JP 2853793 B2 JP2853793 B2 JP 2853793B2 JP 4310431 A JP4310431 A JP 4310431A JP 31043192 A JP31043192 A JP 31043192A JP 2853793 B2 JP2853793 B2 JP 2853793B2
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- memory
- film
- insulating film
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Description
【０００１】
【産業上の利用分野】この発明は、不揮発性メモリ素子
を備えた半導体集積回路装置に関するものである。
を備えた半導体集積回路装置に関するものである。
【０００２】
【従来の技術】現在、メモリ素子の中で、書き込み，消
去可能な不揮発性メモリ素子（例えばフラッシュメモ
リ，ＥＰ−ＲＯＭ）が数多く用いられている。
去可能な不揮発性メモリ素子（例えばフラッシュメモ
リ，ＥＰ−ＲＯＭ）が数多く用いられている。
【０００３】この不揮発性メモリ素子を用いた半導体集
積回路は、書き込み，消去を高電圧（例えば１２Ｖ）で
行なう必要があり、通常のトランジスタ素子を用いた回
路（例えば５Ｖ）に比較して、高電圧を考慮した構造が
必要である。
積回路は、書き込み，消去を高電圧（例えば１２Ｖ）で
行なう必要があり、通常のトランジスタ素子を用いた回
路（例えば５Ｖ）に比較して、高電圧を考慮した構造が
必要である。
【０００４】図８に、不揮発性メモリ素子を用いた従来
の半導体集積回路装置の断面図を示す。この装置は、メ
モリ素子（不揮発性）２と、メモリ素子２1とメモリ素
子２2との間に配置される素子分離領域４により構成さ
れる。以下、素子分離領域４の説明をする。
の半導体集積回路装置の断面図を示す。この装置は、メ
モリ素子（不揮発性）２と、メモリ素子２1とメモリ素
子２2との間に配置される素子分離領域４により構成さ
れる。以下、素子分離領域４の説明をする。
【０００５】素子分離領域４は、メモリ素子２のゲート
電極（図示せず）を接続するゲート電極接続ライン（ポ
リシリコン配線）６S，フィールド酸化膜８，基板フィ
ールド５を備えている。なお、ポリシリコン配線６Sの
上には層間絶縁膜（ＢＰＳＧ）６０が形成されている。
電極（図示せず）を接続するゲート電極接続ライン（ポ
リシリコン配線）６S，フィールド酸化膜８，基板フィ
ールド５を備えている。なお、ポリシリコン配線６Sの
上には層間絶縁膜（ＢＰＳＧ）６０が形成されている。
【０００６】ポリシリコン配線６Sに高電圧が印加され
た場合に、ポリシリコン配線６Sと基板フィールド５と
の絶縁性を維持するため、フィールド酸化膜８を十分に
厚くしている。もし、基板フィールド５との絶縁が破壊
されたならば、メモリ素子２間が基板フィールド５にお
いて導通しメモリ素子２の機能を発揮できないことにな
る。
た場合に、ポリシリコン配線６Sと基板フィールド５と
の絶縁性を維持するため、フィールド酸化膜８を十分に
厚くしている。もし、基板フィールド５との絶縁が破壊
されたならば、メモリ素子２間が基板フィールド５にお
いて導通しメモリ素子２の機能を発揮できないことにな
る。
【０００７】このように、従来の半導体集積回路装置
は、不揮発性メモリ素子２間の基板フィールド５の絶縁
性を維持して、高電圧を用いていた。
は、不揮発性メモリ素子２間の基板フィールド５の絶縁
性を維持して、高電圧を用いていた。
【０００８】
【発明が解決しようとする課題】しかしながら、従来の
半導体集積回路装置においては、次のような問題点があ
った。
半導体集積回路装置においては、次のような問題点があ
った。
【０００９】基板フィールド５の絶縁性を維持するため
フィールド酸化膜８を厚くすると、製造上バーズビーク
（bird's beak）長ｄが長くなってしまう。従って、素
子分離領域４の長さＤが長くなり、回路の集積度が上ら
ないという問題があった。
フィールド酸化膜８を厚くすると、製造上バーズビーク
（bird's beak）長ｄが長くなってしまう。従って、素
子分離領域４の長さＤが長くなり、回路の集積度が上ら
ないという問題があった。
【００１０】この発明は、上記の問題点を解決して、半
導体素子間の絶縁性を維持しつつ、集積度を向上させ、
しかも製造が容易なメモリ素子の製造方法を提供するこ
とを目的とする。
導体素子間の絶縁性を維持しつつ、集積度を向上させ、
しかも製造が容易なメモリ素子の製造方法を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】請求項１のメモリ素子の
製造方法は、半導体基板の上に形成されたフローティン
グゲート上に層間絶縁膜を介して制御電極が形成された
メモリ素子と、メモリ素子とメモリ素子との間に配設さ
れるものであって、各メモリの制御電極を接続する制御
電極接続ラインと、制御電極接続ラインと半導体基板間
に形成されるフィールド酸化膜と、を有するメモリ素子
分離領域、を備えたメモリ素子の製造方法であって、フ
ィールド酸化膜の上にメモリ素子のフローティングゲー
ト形成と同時に導電性膜を形成し、前記導電性膜の上に
メモリ素子の層間絶縁膜形成と同時に絶縁膜を形成し、
前記絶縁膜の上にメモリ素子の制御電極形成と同時に制
御電極接続ラインを形成したこと、を特徴としている。
製造方法は、半導体基板の上に形成されたフローティン
グゲート上に層間絶縁膜を介して制御電極が形成された
メモリ素子と、メモリ素子とメモリ素子との間に配設さ
れるものであって、各メモリの制御電極を接続する制御
電極接続ラインと、制御電極接続ラインと半導体基板間
に形成されるフィールド酸化膜と、を有するメモリ素子
分離領域、を備えたメモリ素子の製造方法であって、フ
ィールド酸化膜の上にメモリ素子のフローティングゲー
ト形成と同時に導電性膜を形成し、前記導電性膜の上に
メモリ素子の層間絶縁膜形成と同時に絶縁膜を形成し、
前記絶縁膜の上にメモリ素子の制御電極形成と同時に制
御電極接続ラインを形成したこと、を特徴としている。
【００１２】請求項２のメモリ素子の製造方法は、請求
項１に係るメモリ素子の製造方法おいて、メモリ素子の
フローティングゲートの下に形成される絶縁膜と同時に
形成されるフィールド酸化膜は、絶縁膜と同じ材料で形
成されること、を特徴としている。
項１に係るメモリ素子の製造方法おいて、メモリ素子の
フローティングゲートの下に形成される絶縁膜と同時に
形成されるフィールド酸化膜は、絶縁膜と同じ材料で形
成されること、を特徴としている。
【００１３】
【作用】請求項１のメモリ素子の製造方法は、フィール
ド酸化膜の上にメモリ素子のフローティングゲート形成
と同時に導電性膜を形成し、前記導電性膜の上にメモリ
素子の層間絶縁膜形成と同時に絶縁膜を形成し、前記絶
縁膜の上にメモリ素子の制御電極形成と同時に制御電極
接続ラインを形成している。したがって、メモリ素子分
離領域を長くしなくてもメモリ素子間の絶縁性を高くす
ることができ、そのための新たな工程を必要としない。
ド酸化膜の上にメモリ素子のフローティングゲート形成
と同時に導電性膜を形成し、前記導電性膜の上にメモリ
素子の層間絶縁膜形成と同時に絶縁膜を形成し、前記絶
縁膜の上にメモリ素子の制御電極形成と同時に制御電極
接続ラインを形成している。したがって、メモリ素子分
離領域を長くしなくてもメモリ素子間の絶縁性を高くす
ることができ、そのための新たな工程を必要としない。
【００１４】請求項２のメモリ素子の製造方法は、メモ
リ素子のフローティングゲートの下に形成される絶縁膜
と同時に形成されるフィールド酸化膜が、絶縁膜と同じ
材料で形成される。したがって、新たな製造工程を追加
することなく製造することができる。
リ素子のフローティングゲートの下に形成される絶縁膜
と同時に形成されるフィールド酸化膜が、絶縁膜と同じ
材料で形成される。したがって、新たな製造工程を追加
することなく製造することができる。
【００１５】
【実施例】図３に、この発明の一実施例による半導体集
積回路装置の平面図を示す。この装置２０は、素子形成
領域３０と素子分離領域４０とにより構成される。図４
に、素子形成領域３０の断面図（図３のＢ−Ｂ断面図）
を示す。
積回路装置の平面図を示す。この装置２０は、素子形成
領域３０と素子分離領域４０とにより構成される。図４
に、素子形成領域３０の断面図（図３のＢ−Ｂ断面図）
を示す。
【００１６】素子形成領域３０は、Ｐ型（シリコン）基
板フィールド５に形成されたソース領域（拡散層）１
２，ドレイン領域（拡散層）１４、ゲート電極５０を備
えている。なお、ゲート電極５０は、フローティング・
ゲート（１次ポリシリコン）５２，層間絶縁膜５４，コ
ントロール・ゲート（２次ポリシリコン）５６を備えて
いる。
板フィールド５に形成されたソース領域（拡散層）１
２，ドレイン領域（拡散層）１４、ゲート電極５０を備
えている。なお、ゲート電極５０は、フローティング・
ゲート（１次ポリシリコン）５２，層間絶縁膜５４，コ
ントロール・ゲート（２次ポリシリコン）５６を備えて
いる。
【００１７】素子形成領域３０に形成されたメモリ素子
（不揮発性）は、以下のように動作する。コントロール
・ゲート５６に正の電圧を印加することにより、フロー
ティング・ゲート５２に電子を導入する。これにより、
フローティング・ゲート５２が負に帯電する。従って、
チャネル１０を形成するためにコントロール・ゲート５
６に与えなければならないしきい値が大きくなる。
（不揮発性）は、以下のように動作する。コントロール
・ゲート５６に正の電圧を印加することにより、フロー
ティング・ゲート５２に電子を導入する。これにより、
フローティング・ゲート５２が負に帯電する。従って、
チャネル１０を形成するためにコントロール・ゲート５
６に与えなければならないしきい値が大きくなる。
【００１８】一方、コントロール・ゲート５６に負の電
圧を与えると、フローティング・ゲート５２に蓄積され
ていた電子が追い出される。これにより、フローティン
グ・ゲート５２の帯電が０になるので、チャネル１０を
形成するためのしきい値が小さくなる。
圧を与えると、フローティング・ゲート５２に蓄積され
ていた電子が追い出される。これにより、フローティン
グ・ゲート５２の帯電が０になるので、チャネル１０を
形成するためのしきい値が小さくなる。
【００１９】このメモリ素子は、フローティング・ゲー
ト５２への帯電状態によってしきい値が変ることを利用
して、２つの状態（「１」または「０」）を記憶するよ
うにしている。
ト５２への帯電状態によってしきい値が変ることを利用
して、２つの状態（「１」または「０」）を記憶するよ
うにしている。
【００２０】図１に、この発明の一実施例による半導体
集積回路装置２０の断面図（図３のＡ−Ａ断面図）を示
す。この図において、隣接する素子形成領域３０1，３
０2を電気的に分離するため、素子分離領域４０が設け
られている。素子分離領域４０は、基板フィールド５，
フィールド酸化膜８，フィールド酸化膜８の上に形成さ
れた導電性膜である１次ポリシリコン５２S，層間絶縁
膜５４，ゲート電極接続ライン（２次ポリシリコン）５
６S，層間絶縁膜（ＢＰＳＧ）６０，パッシベーション
膜６４を備えている。パッシベーション膜６４は装置２
０の表面保護のために設けられている。
集積回路装置２０の断面図（図３のＡ−Ａ断面図）を示
す。この図において、隣接する素子形成領域３０1，３
０2を電気的に分離するため、素子分離領域４０が設け
られている。素子分離領域４０は、基板フィールド５，
フィールド酸化膜８，フィールド酸化膜８の上に形成さ
れた導電性膜である１次ポリシリコン５２S，層間絶縁
膜５４，ゲート電極接続ライン（２次ポリシリコン）５
６S，層間絶縁膜（ＢＰＳＧ）６０，パッシベーション
膜６４を備えている。パッシベーション膜６４は装置２
０の表面保護のために設けられている。
【００２１】フィールド酸化膜８上には１次ポリシリコ
ン５２Sが形成されている。さらにその上に層間絶縁膜
５４を介してゲート（制御）電極接続ライン（２次ポリ
シリコン）５６Sが設けられている。１次ポリシリコン
５２Sは、２次ポリシリコン５６Sと絶縁されており、電
気的にフローティングの状態になっている。従って、２
次ポリシリコン５６Sと基板フィールド５との間の絶縁
距離ｔは図２ａに示すように、フィールド酸化膜８，１
次ポリシリコン５２S，層間絶縁膜５４の厚さの合計と
なる。
ン５２Sが形成されている。さらにその上に層間絶縁膜
５４を介してゲート（制御）電極接続ライン（２次ポリ
シリコン）５６Sが設けられている。１次ポリシリコン
５２Sは、２次ポリシリコン５６Sと絶縁されており、電
気的にフローティングの状態になっている。従って、２
次ポリシリコン５６Sと基板フィールド５との間の絶縁
距離ｔは図２ａに示すように、フィールド酸化膜８，１
次ポリシリコン５２S，層間絶縁膜５４の厚さの合計と
なる。
【００２２】これに対し、従来のものにおいては、絶縁
距離ｔは、フィールド酸化膜８の厚さＦＤ2のみによっ
て決定される（図２ｂ）。従って、この発明によれば同
じ絶縁距離ｔを得るためのフィールド酸化膜８の厚さＦ
Ｄ1をうすくすることができ、バーズビーク長ｄ1を短く
することができる。つまり、素子分離領域４０の幅Ｄ1
を小さくして、集積度を向上することができる。
距離ｔは、フィールド酸化膜８の厚さＦＤ2のみによっ
て決定される（図２ｂ）。従って、この発明によれば同
じ絶縁距離ｔを得るためのフィールド酸化膜８の厚さＦ
Ｄ1をうすくすることができ、バーズビーク長ｄ1を短く
することができる。つまり、素子分離領域４０の幅Ｄ1
を小さくして、集積度を向上することができる。
【００２３】次に、この半導体集積回路装置２０の製造
工程について説明する。図５〜図７にこの装置２０の製
造フローを示す。なお、各図の左図面は素子分離領域４
０の状態を、右図面は、素子形成領域３０の状態を示
す。
工程について説明する。図５〜図７にこの装置２０の製
造フローを示す。なお、各図の左図面は素子分離領域４
０の状態を、右図面は、素子形成領域３０の状態を示
す。
【００２４】まず、図５において、図５ａに示すＰ型基
板５のシリコンが直接熱酸化されて（熱酸化法）、フィ
ールド酸化膜（SiO2）８次いでゲート（トンネル）酸化
膜（SiO2）１６が形成される。フィールド酸化膜８は素
子分離用に厚く形成される（図５ｂ）。
板５のシリコンが直接熱酸化されて（熱酸化法）、フィ
ールド酸化膜（SiO2）８次いでゲート（トンネル）酸化
膜（SiO2）１６が形成される。フィールド酸化膜８は素
子分離用に厚く形成される（図５ｂ）。
【００２５】次に、フィールド酸化膜８の上に、１次ポ
リシリコン（1st Poly-Si）を成長させる（図５ｃ）。
このとき、素子形成領域３０においては、この１次ポリ
シリコンがフローティング・ゲート５２として形成され
る（図５ｃ）。
リシリコン（1st Poly-Si）を成長させる（図５ｃ）。
このとき、素子形成領域３０においては、この１次ポリ
シリコンがフローティング・ゲート５２として形成され
る（図５ｃ）。
【００２６】次に、図６において、１次ポリシリコンの
上に、層間絶縁膜５４を形成する。素子分離領域４０に
おいては、１次ポリシリコン５２Sの上に、素子形成領
域においては、フローティング・ゲート５２の上に形成
される。各ゲート共に、後に形成される２次ポリシリコ
ンと絶縁させるためである。そして、素子形成領域３０
にチャネル濃度アジャストイオンを注入する（図６
ａ）。これにより、素子形成領域３０にチャネルが形成
される。
上に、層間絶縁膜５４を形成する。素子分離領域４０に
おいては、１次ポリシリコン５２Sの上に、素子形成領
域においては、フローティング・ゲート５２の上に形成
される。各ゲート共に、後に形成される２次ポリシリコ
ンと絶縁させるためである。そして、素子形成領域３０
にチャネル濃度アジャストイオンを注入する（図６
ａ）。これにより、素子形成領域３０にチャネルが形成
される。
【００２７】次に、ゲート酸化膜１６を成長させた後、
２次ポリシリコン（2nd Poly-Si）がパターンニングに
より形成される。素子分離領域４０においては、ゲート
電極接続ライン５６Sとして、素子形成領域３０におい
ては、コントロール・ゲート５６として形成される（図
６ｂ）。その後、ゲート電極５０がパターンニングによ
り形成される（図６ｃ）。
２次ポリシリコン（2nd Poly-Si）がパターンニングに
より形成される。素子分離領域４０においては、ゲート
電極接続ライン５６Sとして、素子形成領域３０におい
ては、コントロール・ゲート５６として形成される（図
６ｂ）。その後、ゲート電極５０がパターンニングによ
り形成される（図６ｃ）。
【００２８】次に、図７において、素子形成領域３０
に、ソースＮ-イオンが注入される。次いで、ソース，
ドレインＮ+イオンが注入される（図７ａ）。これによ
り、ソース領域１２，ドレイン領域１４が形成される。
に、ソースＮ-イオンが注入される。次いで、ソース，
ドレインＮ+イオンが注入される（図７ａ）。これによ
り、ソース領域１２，ドレイン領域１４が形成される。
【００２９】次に、図７ｂに示すように、ＢＰＳＧ（Bo
ron Phospho-Silicate Glass）６０が堆積され、コンタ
クトホール（図示せず）が形成される。そして、素子分
離領域４０においては、パッシベーション膜６４が堆積
される。一方、素子形成領域３０においては、パターン
ニングによりＡＬ−Ｓｉが堆積されてＡＬ配線６６が形
成された後に、パッシベーション膜６４が堆積される。
ron Phospho-Silicate Glass）６０が堆積され、コンタ
クトホール（図示せず）が形成される。そして、素子分
離領域４０においては、パッシベーション膜６４が堆積
される。一方、素子形成領域３０においては、パターン
ニングによりＡＬ−Ｓｉが堆積されてＡＬ配線６６が形
成された後に、パッシベーション膜６４が堆積される。
【００３０】なお、１次ポリシリコンと２次ポリシリコ
ンとが同一の材料であれば、製造工程を追加することな
くこの装置２０を製造することができ、コスト面でメリ
ットを生じることができる。
ンとが同一の材料であれば、製造工程を追加することな
くこの装置２０を製造することができ、コスト面でメリ
ットを生じることができる。
【００３１】
【効果】請求項１に係るメモリ素子の製造方法において
は、フィールド酸化膜の上にメモリ素子のフローティン
グゲート形成と同時に導電性膜（１次ポリシリコン）
を、前記導電性膜上にメモリ素子の層間絶縁膜形成と同
時に絶縁膜を、前記絶縁膜上にメモリ素子の制御電極形
成と同時に制御電極接続ライン（２次ポリシリコン）を
形成している。したがって、メモリ素子分離領域を長く
しなくてもメモリ素子間の絶縁性を高くすることがで
き、そのための新たな工程を必要としない。これによ
り、メモリ素子間の絶縁性を維持しつつ、集積度を向上
させ、しかも製造が容易なメモリ素子の製造方法を提供
することが可能となる。
は、フィールド酸化膜の上にメモリ素子のフローティン
グゲート形成と同時に導電性膜（１次ポリシリコン）
を、前記導電性膜上にメモリ素子の層間絶縁膜形成と同
時に絶縁膜を、前記絶縁膜上にメモリ素子の制御電極形
成と同時に制御電極接続ライン（２次ポリシリコン）を
形成している。したがって、メモリ素子分離領域を長く
しなくてもメモリ素子間の絶縁性を高くすることがで
き、そのための新たな工程を必要としない。これによ
り、メモリ素子間の絶縁性を維持しつつ、集積度を向上
させ、しかも製造が容易なメモリ素子の製造方法を提供
することが可能となる。
【００３２】請求項２に係るメモリ素子の製造方法にお
いては、メモリ素子のフローティングゲートの下に形成
される絶縁膜と同時に形成されるフィールド酸化膜が、
絶縁膜と同じ材料で形成される。したがって、新たな製
造工程を追加することなく製造することが可能となる。
いては、メモリ素子のフローティングゲートの下に形成
される絶縁膜と同時に形成されるフィールド酸化膜が、
絶縁膜と同じ材料で形成される。したがって、新たな製
造工程を追加することなく製造することが可能となる。
【図１】この発明の一実施例による半導体集積回路装置
の断面図を示す。
の断面図を示す。
【図２】素子分離領域の状態を示す図である。
【図３】上記の半導体集積回路装置の平面図を示す。
【図４】素子形成領域の状態を示す図である。
【図５】上記の半導体集積回路装置の製造フローを示す
図である。
図である。
【図６】上記の半導体集積回路装置の製造フローを示す
図である。
図である。
【図７】上記の半導体集積回路装置の製造フローを示す
図である。
図である。
【図８】従来の半導体集積回路装置の断面図を示す。
５・・・基板フィールド ８・・・フィールド酸化膜 ３０・・・素子形成領域 ４０・・・素子分離領域 ５２S・・・導電性膜（１次ポリシリコン） ５４・・・層間絶縁膜 ５６S・・・ゲート電極接続ライン（２次ポリシリコ
ン）
ン）
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H01L 21/8247 H01L 27/115 H01L 29/788 H01L 29/792
Claims (2)
- 【請求項１】半導体基板の上に形成されたフローティン
グゲート上に層間絶縁膜を介して制御電極が形成された
メモリ素子と、 メモリ素子とメモリ素子との間に配設されるものであっ
て、各メモリの制御電極を接続する制御電極接続ライン
と、制御電極接続ラインと半導体基板間に形成されるフ
ィールド酸化膜と、を有するメモリ素子分離領域と、 を備えたメモリ素子の製造方法であって、 フィールド酸化膜の上にメモリ素子のフローティングゲ
ート形成と同時に導電性膜を形成し、前記導電性膜の上
にメモリ素子の層間絶縁膜形成と同時に絶縁膜を形成
し、前記絶縁膜の上にメモリ素子の制御電極形成と同時
に制御電極接続ラインを形成したこと、 を特徴とするメモリ素子の製造方法。 - 【請求項２】請求項１に係るメモリ素子において、メモリ素子のフローティングゲートの下に形成される絶
縁膜と同時に形成されるフィールド酸化膜は、絶縁膜と
同じ材料で形成されること、 を特徴とするメモリ素子の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4310431A JP2853793B2 (ja) | 1992-11-19 | 1992-11-19 | メモリ素子の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4310431A JP2853793B2 (ja) | 1992-11-19 | 1992-11-19 | メモリ素子の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06163920A JPH06163920A (ja) | 1994-06-10 |
| JP2853793B2 true JP2853793B2 (ja) | 1999-02-03 |
Family
ID=18005165
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP4310431A Expired - Fee Related JP2853793B2 (ja) | 1992-11-19 | 1992-11-19 | メモリ素子の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2853793B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3243146B2 (ja) * | 1994-12-08 | 2002-01-07 | 株式会社東芝 | 半導体装置 |
-
1992
- 1992-11-19 JP JP4310431A patent/JP2853793B2/ja not_active Expired - Fee Related
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|---|---|
| JPH06163920A (ja) | 1994-06-10 |
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