JP2674112B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP2674112B2 JP2674112B2 JP63174755A JP17475588A JP2674112B2 JP 2674112 B2 JP2674112 B2 JP 2674112B2 JP 63174755 A JP63174755 A JP 63174755A JP 17475588 A JP17475588 A JP 17475588A JP 2674112 B2 JP2674112 B2 JP 2674112B2
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Description
【発明の詳細な説明】 〔概 要〕 半導体装置の製造方法、特にポリシリコン・パターン
の形成方法に関し、 表面荒れを生ぜず、且つエッチング端部の平坦化が図
れるポリSiパターンの形成方法を提供することを目的と
し、 ポリシリコン・パターンの形成に際して、第１のポリ
シリコン層を気相成長する工程、該第１のポリシリコン
層上に、該第１のポリシリコン層の成長温度より低温度
で第２のポリシリコン層を気相成長する工程と、該第２
のポリシリコン層及びその下部の第１のポリシリコン層
を、レジストパターンをマスクにし、等方性ドライエッ
チング手段によりパターニングする工程とを含んで構成
する。
の形成方法に関し、 表面荒れを生ぜず、且つエッチング端部の平坦化が図
れるポリSiパターンの形成方法を提供することを目的と
し、 ポリシリコン・パターンの形成に際して、第１のポリ
シリコン層を気相成長する工程、該第１のポリシリコン
層上に、該第１のポリシリコン層の成長温度より低温度
で第２のポリシリコン層を気相成長する工程と、該第２
のポリシリコン層及びその下部の第１のポリシリコン層
を、レジストパターンをマスクにし、等方性ドライエッ
チング手段によりパターニングする工程とを含んで構成
する。
本判明は半導体装置の製造方法、特にポリシリコン・
パターンの形成方法に関する。
パターンの形成方法に関する。
LSI等の高集積度を有する半導体IC上に配設されるEPR
OMやEEPROMは極度に高集積化されてきており、それらの
コントロールゲートの電極幅及び厚みも極度に縮小され
てきている。
OMやEEPROMは極度に高集積化されてきており、それらの
コントロールゲートの電極幅及び厚みも極度に縮小され
てきている。
そのため、コントロールゲート形成面の凹凸段差特に
フローティングゲート電極の端部に生ずる段差部におけ
るコントロールゲート電極の断線が顕現化しており、改
善が望まれている。
フローティングゲート電極の端部に生ずる段差部におけ
るコントロールゲート電極の断線が顕現化しており、改
善が望まれている。
第５図はEPROMの構造を模式的に示す平面図（ａ）、
Ａ−Ａ矢視断面図（ｂ）及びＢ−Ｂ矢視断面図（ｃ）で
ある。
Ａ−Ａ矢視断面図（ｂ）及びＢ−Ｂ矢視断面図（ｃ）で
ある。
図において、１はｐ型シリコン（Si）基板、２はフィ
ールド酸化膜、３はゲート酸化膜、４は下層ポリSi層
（PA）よりなるフローティングゲート電極、５はゲート
間絶縁膜、６は上層ポリSi層（PB）等よりなるワード
線、７はn+型ソース領域、８はn+型ドレイン領域、９は
不純物ブロック用酸化膜、10は燐珪酸ガラス（PSG）よ
りなる層間絶縁膜、11はコンタクト窓、12はアルミニウ
ム等よりなるビット線を示す。なおチャネルストッパは
図示しない。
ールド酸化膜、３はゲート酸化膜、４は下層ポリSi層
（PA）よりなるフローティングゲート電極、５はゲート
間絶縁膜、６は上層ポリSi層（PB）等よりなるワード
線、７はn+型ソース領域、８はn+型ドレイン領域、９は
不純物ブロック用酸化膜、10は燐珪酸ガラス（PSG）よ
りなる層間絶縁膜、11はコンタクト窓、12はアルミニウ
ム等よりなるビット線を示す。なおチャネルストッパは
図示しない。
この図に示されるようにEPROMにおいては、フローテ
ィングゲート電極４を構成する下層ポリSi層（PA）パタ
ーンの端部にその厚さに対応する3000Å程度の段差が形
成される。そして当初は該下層ポリSi層（PA）のパター
ニングがエッチングの異方性を有するリアクティブイオ
ンエッチング法で形成されていたために、該フローティ
ングゲート電極４を構成する下層ポリSi層（PA）の端部
には図示のようにほぼ垂直に近い急峻な段差が形成され
ており、そのため該フローティングゲート電極４上にこ
れに沿って延在配設されるワード線６の上記段差部にお
けるカバレージが悪くなり、該段差部に図示のような断
層13が形成されてその部分で該ワード線６が断線すると
いう問題が生ずる。
ィングゲート電極４を構成する下層ポリSi層（PA）パタ
ーンの端部にその厚さに対応する3000Å程度の段差が形
成される。そして当初は該下層ポリSi層（PA）のパター
ニングがエッチングの異方性を有するリアクティブイオ
ンエッチング法で形成されていたために、該フローティ
ングゲート電極４を構成する下層ポリSi層（PA）の端部
には図示のようにほぼ垂直に近い急峻な段差が形成され
ており、そのため該フローティングゲート電極４上にこ
れに沿って延在配設されるワード線６の上記段差部にお
けるカバレージが悪くなり、該段差部に図示のような断
層13が形成されてその部分で該ワード線６が断線すると
いう問題が生ずる。
この問題は高集積化されてワード線６の幅及び厚さが
縮小された再に顕現化してきており、ワード線抵抗を減
少させて高速化を図るために、ワード線をポリSiよりも
低抵抗の高融点金属シリサイド例えばタングステンシリ
サイド（WSi2）等で形成した際には、該高融点金属シリ
サイド層形成の際のステップカバレージ性の悪さから一
層断線の発生は顕著に現れるようになる。
縮小された再に顕現化してきており、ワード線抵抗を減
少させて高速化を図るために、ワード線をポリSiよりも
低抵抗の高融点金属シリサイド例えばタングステンシリ
サイド（WSi2）等で形成した際には、該高融点金属シリ
サイド層形成の際のステップカバレージ性の悪さから一
層断線の発生は顕著に現れるようになる。
そこで従来、第５図（ａ）〜（ｃ）に示す工程断面図
を参照して以下に説明する方法によりフローティングゲ
ート電極となる下層ポリSi層（PA）の端部を平坦化する
ことによって、ワード線の断線防止がなされていた。
を参照して以下に説明する方法によりフローティングゲ
ート電極となる下層ポリSi層（PA）の端部を平坦化する
ことによって、ワード線の断線防止がなされていた。
第６図（ａ）参照 即ちフィールド酸化膜２によって素子形成領域14が画
定されたｐ型Si基板１上にゲート酸化膜３を形成した
後、フローティングゲート電極の材料である厚さ3000Å
程度のノンドープのポリSi層（PA）を形成し、次いで該
ポリSi層（PA）の表層部に高ドーズ量（1014〜1016cm-2
程度）で燐をイオン注入する。14は燐イオン（P+）注入
領域を示す。なおこの注入領域14には、ポリSi層（PA）
表面から内部に向かって順次低くなる燐（Ｐ）の濃度分
布を生ずる。
定されたｐ型Si基板１上にゲート酸化膜３を形成した
後、フローティングゲート電極の材料である厚さ3000Å
程度のノンドープのポリSi層（PA）を形成し、次いで該
ポリSi層（PA）の表層部に高ドーズ量（1014〜1016cm-2
程度）で燐をイオン注入する。14は燐イオン（P+）注入
領域を示す。なおこの注入領域14には、ポリSi層（PA）
表面から内部に向かって順次低くなる燐（Ｐ）の濃度分
布を生ずる。
第６図（ｂ）参照 次いで上記ポリSi層（PA）上にフローティングゲート
電極の一方向に対向する両端部を画定する形状を有する
第１のレジストパターン15を形成し、次いで該レジスト
パターン15をマスクし、弗素系のガスによる等方性を有
するドライエッチング手段によりポリSi層（PA）の表出
面をエッチングする。この際弗素ラジカル（Ｆ・）によ
るエッチングレートは高燐濃度の表面部で早く低燐濃度
を有する深部に行くに従って遅くなるので、サイドエッ
チング量即ちサイドエッチング部16の幅（Ｗ）も表面部
で大きく深部に行くに従って小さくなる。
電極の一方向に対向する両端部を画定する形状を有する
第１のレジストパターン15を形成し、次いで該レジスト
パターン15をマスクし、弗素系のガスによる等方性を有
するドライエッチング手段によりポリSi層（PA）の表出
面をエッチングする。この際弗素ラジカル（Ｆ・）によ
るエッチングレートは高燐濃度の表面部で早く低燐濃度
を有する深部に行くに従って遅くなるので、サイドエッ
チング量即ちサイドエッチング部16の幅（Ｗ）も表面部
で大きく深部に行くに従って小さくなる。
第６図（ｃ）参照 そしてパターニングを完了したポリSi層（PA）の端部
には例えばθ＝60〜45度程度のテーパ部71が形成され
る。このテーパはP+のドーズ量が多い程、小さい角度即
ち緩やかに形成される。
には例えばθ＝60〜45度程度のテーパ部71が形成され
る。このテーパはP+のドーズ量が多い程、小さい角度即
ち緩やかに形成される。
しかし上記従来のポリSi層の平坦化技術においては、
フローティングゲート電極の材料であるポリSi層（PA）
の表面に高ドーズ量で不純物が打ち込まれるので表面が
荒れて、該ポリSi層（PA）の表面に細かい凹凸が形成さ
れる。
フローティングゲート電極の材料であるポリSi層（PA）
の表面に高ドーズ量で不純物が打ち込まれるので表面が
荒れて、該ポリSi層（PA）の表面に細かい凹凸が形成さ
れる。
そのため第５図に示すように該ポリSi層（PA）上に熱
酸化によりゲート間絶縁膜５を形成した際、該ゲート間
絶縁膜５の厚みが薄いために該絶縁膜５の膜質が低下
し、該ゲート間絶縁膜５上に形成されるワード線６と下
層ポリSi層（PA）により形成されるフローティングゲー
ト電極４との間の絶縁耐圧が極端に低下して、該EPROM
の情報の信頼性が損なわれるという問題を生ずる。
酸化によりゲート間絶縁膜５を形成した際、該ゲート間
絶縁膜５の厚みが薄いために該絶縁膜５の膜質が低下
し、該ゲート間絶縁膜５上に形成されるワード線６と下
層ポリSi層（PA）により形成されるフローティングゲー
ト電極４との間の絶縁耐圧が極端に低下して、該EPROM
の情報の信頼性が損なわれるという問題を生ずる。
そこで本発明は、表面荒れを生ぜず、且つエッチング
端部の平坦化が図れるポリSiパターンの形成方法を提供
することを目的とする。
端部の平坦化が図れるポリSiパターンの形成方法を提供
することを目的とする。
上記課題は、ポリシリコン・パターンの形成に際し
て、第１のポリシリコン層を気相成長する工程、該第１
のポリシリコン層上に、該第１のポリシリコン層の成長
温度より低温度で第２のポリシリコン層を気相成長する
工程と、該第２のポリシリコン層及びその下部の第１の
ポリシリコン層を、レジストパターンをマスクにし、等
方性ドライエッチング手段によりパターニングする工程
とを含む本発明による半導体記憶装置の製造方法によっ
て解決される。
て、第１のポリシリコン層を気相成長する工程、該第１
のポリシリコン層上に、該第１のポリシリコン層の成長
温度より低温度で第２のポリシリコン層を気相成長する
工程と、該第２のポリシリコン層及びその下部の第１の
ポリシリコン層を、レジストパターンをマスクにし、等
方性ドライエッチング手段によりパターニングする工程
とを含む本発明による半導体記憶装置の製造方法によっ
て解決される。
第１図は本発明の原理を示す工程断面図である。
即ち本発明の方法においては第１図（ａ）に示すよう
にポリSi層（PA）を、高温成長の第１のポリSi層（P
A1）と該第１のポリSi層（PA1）より低温成長による第
２のポリSi層（PA2）との２段階成長によって形成す
る。（18は絶縁膜） そして第１図（ｂ）に示すように、レジストパターン
15をマスクにし、弗素ラジカル（Ｆ・）による等方性ド
ライエッチングによりレジストパターン15外に表出する
第２のポリSi層（PA2）と第１のポリSi層（PA1）を続い
てエッチングする。
にポリSi層（PA）を、高温成長の第１のポリSi層（P
A1）と該第１のポリSi層（PA1）より低温成長による第
２のポリSi層（PA2）との２段階成長によって形成す
る。（18は絶縁膜） そして第１図（ｂ）に示すように、レジストパターン
15をマスクにし、弗素ラジカル（Ｆ・）による等方性ド
ライエッチングによりレジストパターン15外に表出する
第２のポリSi層（PA2）と第１のポリSi層（PA1）を続い
てエッチングする。
第２図はポリSi層の成長温度と上記エッチングにおけ
るエッチングレートとの関係を示した図であるが、この
図のカーブＥに示されるように、550℃程度の低温成長
によるポリSi層のエッチングレートは、650℃程度の高
温成長によるポリSi層のエッチングレートの1.4倍程度
になるので、サイドエッチング幅も同様な比率になる。
るエッチングレートとの関係を示した図であるが、この
図のカーブＥに示されるように、550℃程度の低温成長
によるポリSi層のエッチングレートは、650℃程度の高
温成長によるポリSi層のエッチングレートの1.4倍程度
になるので、サイドエッチング幅も同様な比率になる。
従って第１図（ｂ）に示すレジストパターン15下部の
サイドエッチング部16の端面は裾が拡がった斜面状に形
成されて行く。
サイドエッチング部16の端面は裾が拡がった斜面状に形
成されて行く。
そしてパターニングが完了した時点で、第１図（ｃ）
に示すようにθ＝60〜45度程度の裾広がりの斜面状端面
を有するポリSiパターン（PA−Ｐ）が形成される。
に示すようにθ＝60〜45度程度の裾広がりの斜面状端面
を有するポリSiパターン（PA−Ｐ）が形成される。
なお上記テーパ角θは高温成長層PA1と低温成長層PA2
との厚さの組合せにより制御され、低温成長層PA2の膜
厚の比率が大きい程θの小さいより平坦化されたパター
ンの形成が可能になる。
との厚さの組合せにより制御され、低温成長層PA2の膜
厚の比率が大きい程θの小さいより平坦化されたパター
ンの形成が可能になる。
以上のように本発明の方法においては、側面が斜面状
に平坦化されたポリSi層パターン（PA−Ｐ）を形成する
際に、該ポリSi層への不純物のイオン注入がなされない
ので、ポリSi層パターン（PA−Ｐ）表面に面荒れによる
凹凸が形成されることがない。従って該ポリSi層パター
ン（PA−Ｐ）上に成長される薄い絶縁膜の高品質が確保
され、該ポリSi層パターン（PA−Ｐ）と上記絶縁膜を介
して該ポリSi層パターン（PA−Ｐ）上に積層される導電
体層との間の絶縁耐圧は向上する。
に平坦化されたポリSi層パターン（PA−Ｐ）を形成する
際に、該ポリSi層への不純物のイオン注入がなされない
ので、ポリSi層パターン（PA−Ｐ）表面に面荒れによる
凹凸が形成されることがない。従って該ポリSi層パター
ン（PA−Ｐ）上に成長される薄い絶縁膜の高品質が確保
され、該ポリSi層パターン（PA−Ｐ）と上記絶縁膜を介
して該ポリSi層パターン（PA−Ｐ）上に積層される導電
体層との間の絶縁耐圧は向上する。
以下本発明を、EPROM形成の際の一実施例について、
第３図（ａ）〜（ｄ）に示す工程平面図及び第４図
（ａ）〜（ｄ）に示す工程断面図を参照して具体的に説
明する。
第３図（ａ）〜（ｄ）に示す工程平面図及び第４図
（ａ）〜（ｄ）に示す工程断面図を参照して具体的に説
明する。
第３図（ａ）及び第４図（ａ）参照 即ちフィールド酸化膜２によって素子形成領域14が画
定されたｐ型Si基板１上にゲート酸化膜３を形成した
後、該基板上に例えば650℃における通常のモノシラン
（SiH4）からの化学気相成長により厚さ2500Å程度の高
温成長による第１のポリSi層（PA1）を成長し、次いで5
50℃において該第１のポリSi層（PA1）上に厚さ500Å程
度の低温成長による第２のポリSi層（PA2）を成長す
る。
定されたｐ型Si基板１上にゲート酸化膜３を形成した
後、該基板上に例えば650℃における通常のモノシラン
（SiH4）からの化学気相成長により厚さ2500Å程度の高
温成長による第１のポリSi層（PA1）を成長し、次いで5
50℃において該第１のポリSi層（PA1）上に厚さ500Å程
度の低温成長による第２のポリSi層（PA2）を成長す
る。
なお低抵抗化のための不純物拡散は各層毎即ちPA1、P
A2毎に行う。
A2毎に行う。
第３図（ｂ）及び第４図（ｂ）参照 次いで上記第２のポリSi層（PA2）上にフローティン
グゲート電極の一方向（図ではＹ方向）に対向する両端
部を画定する形状を有する第１のレジストパターン15を
形成し、次いで該レジストパターン15をマスクし、弗素
系のガスによる例えばダウンフロー方式の等方性ドライ
エッチング手段により第２のポリSi層（PA2）及び続い
て第１のポリSi層（PA1）の表出面をエッチングする。
この際弗素ラジカル（Ｆ・）によるエッチングレート及
びこれらに伴うサイドエッチング量は前述のように低温
成長によるポリSi層（PA2）が大きく高温成長によるポ
リSi層（PA1）が小さいので、エッチング端面19は斜面
状にエッチングされて行く。
グゲート電極の一方向（図ではＹ方向）に対向する両端
部を画定する形状を有する第１のレジストパターン15を
形成し、次いで該レジストパターン15をマスクし、弗素
系のガスによる例えばダウンフロー方式の等方性ドライ
エッチング手段により第２のポリSi層（PA2）及び続い
て第１のポリSi層（PA1）の表出面をエッチングする。
この際弗素ラジカル（Ｆ・）によるエッチングレート及
びこれらに伴うサイドエッチング量は前述のように低温
成長によるポリSi層（PA2）が大きく高温成長によるポ
リSi層（PA1）が小さいので、エッチング端面19は斜面
状にエッチングされて行く。
第３図（ｃ）及び第４図（ｃ）参照 この図はパターニングを完了し、レジストパターン15
を除去した状態を示しており、フローティングゲート形
成用の上記第１のポリSi層（PA1）と第２のポリSi層（P
A2）よりなる下層ポリSiパターン（PA−Ｐ）の端部には
例えばθ＝60〜45度程度のテーパ部17が形成される。こ
のテーパは前述のように低温成長によるポリSi層（P
A2）の厚さの比率が高い程緩やかになる。
を除去した状態を示しており、フローティングゲート形
成用の上記第１のポリSi層（PA1）と第２のポリSi層（P
A2）よりなる下層ポリSiパターン（PA−Ｐ）の端部には
例えばθ＝60〜45度程度のテーパ部17が形成される。こ
のテーパは前述のように低温成長によるポリSi層（P
A2）の厚さの比率が高い程緩やかになる。
第３図（ｄ）及び第４図（ｄ）参照 以後通常の製造方法に従って、上記下層ポリSiパター
ン（PA−Ｐ）の表面に熱酸化等により厚さ500Å程度の
ゲート間絶縁膜９を形成し、該基板上にポリサイド構造
のワード線を形成するための厚さ2000Å程度の上層ポリ
Si層（PB）を気相成長し、次いでその上にスパッタ法に
より厚さ1000Å程度の例えばタングステンシリサイド
（WSi2）層20を形成し、通常のリソグラフィ手段により
上記WSi2層20及び上層ポリSi層（PB）とその下部の下層
ポリSiパターン（PA−Ｐ）をパターニングして、ポリサ
イド構造を有するワード線６とその下部のポリSi・フロ
ーティングゲート電極４を形成し、次いで上記ゲート電
極をマスクにして不純物を導入してn+型ソース領域７及
びn+型ドレイン領域８を形成し、次いで不純物ブロック
用酸化膜９を形成し、PSG等よりなる層間絶縁膜10を形
成し、該層間絶縁膜10にドレイン領域８を表出するコン
タクト窓11を形成し、該層間絶縁膜10上に前記コンタク
ト窓11においてドレイン領域８に接するAl等よりなるビ
ット線12を形成する。
ン（PA−Ｐ）の表面に熱酸化等により厚さ500Å程度の
ゲート間絶縁膜９を形成し、該基板上にポリサイド構造
のワード線を形成するための厚さ2000Å程度の上層ポリ
Si層（PB）を気相成長し、次いでその上にスパッタ法に
より厚さ1000Å程度の例えばタングステンシリサイド
（WSi2）層20を形成し、通常のリソグラフィ手段により
上記WSi2層20及び上層ポリSi層（PB）とその下部の下層
ポリSiパターン（PA−Ｐ）をパターニングして、ポリサ
イド構造を有するワード線６とその下部のポリSi・フロ
ーティングゲート電極４を形成し、次いで上記ゲート電
極をマスクにして不純物を導入してn+型ソース領域７及
びn+型ドレイン領域８を形成し、次いで不純物ブロック
用酸化膜９を形成し、PSG等よりなる層間絶縁膜10を形
成し、該層間絶縁膜10にドレイン領域８を表出するコン
タクト窓11を形成し、該層間絶縁膜10上に前記コンタク
ト窓11においてドレイン領域８に接するAl等よりなるビ
ット線12を形成する。
そして以後図示しないが被覆絶縁膜の形成等がなされ
て、本発明の方法を用いたEPROMが完成する。
て、本発明の方法を用いたEPROMが完成する。
上記実施例に示すように本発明の方法を用いて形成し
たポリSi・フローティングゲート電極のワード線延在方
向の端面は、45〜60度程度の勾配に平坦化されるので、
該フローティングゲート電極上をこれに沿って延在する
ワード線の該フローティングゲート端部における断層等
の欠陥の発生がなくなりその配線抵抗の増大や断線等は
防止される。
たポリSi・フローティングゲート電極のワード線延在方
向の端面は、45〜60度程度の勾配に平坦化されるので、
該フローティングゲート電極上をこれに沿って延在する
ワード線の該フローティングゲート端部における断層等
の欠陥の発生がなくなりその配線抵抗の増大や断線等は
防止される。
またフローティング電極形成用のポリSiパターン形成
に際して、高濃度に不純物のイオン注入がなされること
がないので、フローティングゲート電極の表面に凹凸上
の面荒れを生ずることがなく、ゲート間絶縁膜の高品質
が保証されて、フローティングゲートとワード線間の高
絶縁耐圧が確保される。
に際して、高濃度に不純物のイオン注入がなされること
がないので、フローティングゲート電極の表面に凹凸上
の面荒れを生ずることがなく、ゲート間絶縁膜の高品質
が保証されて、フローティングゲートとワード線間の高
絶縁耐圧が確保される。
なお本発明は上記実施例の他に積層ゲート構造を有す
るEEPROMにも勿論適用され、更に電極配線の形成面を平
坦化する手段としても適用される。
るEEPROMにも勿論適用され、更に電極配線の形成面を平
坦化する手段としても適用される。
以上説明のように本発明によれば、ポリSiパターンの
端面を容易に斜面状に平坦化することができ、且つ該斜
面状端面を有するポリSiパターンの形成に際し該ポリSi
パターンに高濃度に不純物がイオン注入されることがな
いので、該ポリSi層パターン上に凹凸状の面荒れを生ず
ることがない。
端面を容易に斜面状に平坦化することができ、且つ該斜
面状端面を有するポリSiパターンの形成に際し該ポリSi
パターンに高濃度に不純物がイオン注入されることがな
いので、該ポリSi層パターン上に凹凸状の面荒れを生ず
ることがない。
従って本発明によれば、ポリSiパターン上に薄い絶縁
膜を介して該ポリSiパターンを横切る配線が形成される
構成において、ポリSiパターンの端部上における配線の
断線が防止されると共に、ポリSiパターン上の薄い絶縁
膜の高品質が保証されて、該ポリSiパターンとその上部
の配線との間の高絶縁耐圧が確保されるので、特にEPRO
M等の積層造を有する半導体記憶装置の信頼性向上が図
れる。
膜を介して該ポリSiパターンを横切る配線が形成される
構成において、ポリSiパターンの端部上における配線の
断線が防止されると共に、ポリSiパターン上の薄い絶縁
膜の高品質が保証されて、該ポリSiパターンとその上部
の配線との間の高絶縁耐圧が確保されるので、特にEPRO
M等の積層造を有する半導体記憶装置の信頼性向上が図
れる。
第１図（ａ）〜（ｃ）は本発明の原理を示す工程断面
図、 第２図はポリSiの成長温度とエッチングレートの関係を
示す図、 第３図（ａ）〜（ｄ）は本発明の実施例の工程平面図、 第４図（ａ）〜（ｄ）は本発明の実施例の工程断面図、 第５図はEPROMを模式的に示す平面図（ａ）、Ａ−Ａ矢
視断面図（ｂ）及びＢ−Ｂ矢視断面図（ｃ）、 第６図（ａ）〜（ｃ）は従来方法の工程断面図 である。 図において、 １はｐ型シリコン基板、 ２はフィールド酸化膜、 ３はゲート酸化膜、 ４はフローティングゲート電極、 ５はゲート間絶縁膜、 ６はワード線、 ７はn+型ソース領域、 ８はn+型ドレイン領域、 ９は不純物ブロック用酸化膜、 10は層間絶縁膜、 11はコンタクト窓、 12はビット線、 13は断層、 14は素子形成領域、 15はレジストパターン、 16はサイドエッチング部、 17はテーパ部、 18は絶縁膜、 19はエッチング端面、 20はWSi2層、 PAは下層ポリSi層、 PBは上層ポリSi層、 PA1は高温成長による第１のポリSi層、 PA2は低温成長による第２のポリSi層 PA−ＰはポリSiパターン を示す。
図、 第２図はポリSiの成長温度とエッチングレートの関係を
示す図、 第３図（ａ）〜（ｄ）は本発明の実施例の工程平面図、 第４図（ａ）〜（ｄ）は本発明の実施例の工程断面図、 第５図はEPROMを模式的に示す平面図（ａ）、Ａ−Ａ矢
視断面図（ｂ）及びＢ−Ｂ矢視断面図（ｃ）、 第６図（ａ）〜（ｃ）は従来方法の工程断面図 である。 図において、 １はｐ型シリコン基板、 ２はフィールド酸化膜、 ３はゲート酸化膜、 ４はフローティングゲート電極、 ５はゲート間絶縁膜、 ６はワード線、 ７はn+型ソース領域、 ８はn+型ドレイン領域、 ９は不純物ブロック用酸化膜、 10は層間絶縁膜、 11はコンタクト窓、 12はビット線、 13は断層、 14は素子形成領域、 15はレジストパターン、 16はサイドエッチング部、 17はテーパ部、 18は絶縁膜、 19はエッチング端面、 20はWSi2層、 PAは下層ポリSi層、 PBは上層ポリSi層、 PA1は高温成長による第１のポリSi層、 PA2は低温成長による第２のポリSi層 PA−ＰはポリSiパターン を示す。
Claims (1)
- 【請求項１】ポリシリコン・パターンの形成に際して、 第１のポリシリコン層を気相成長する工程、 該第１のポリシリコン層上に、該第１のポリシリコン層
の成長温度より低温度で第２のポリシリコン層を気相成
長する工程と、 該第２のポリシリコン層及びその下部の第１のポリシリ
コン層を、レジストパターンをマスクにし、等方性ドラ
イエッチング手段によりパターニングする工程とを含む
ことを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174755A JP2674112B2 (ja) | 1988-07-13 | 1988-07-13 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63174755A JP2674112B2 (ja) | 1988-07-13 | 1988-07-13 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0225075A JPH0225075A (ja) | 1990-01-26 |
| JP2674112B2 true JP2674112B2 (ja) | 1997-11-12 |
Family
ID=15984117
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63174755A Expired - Fee Related JP2674112B2 (ja) | 1988-07-13 | 1988-07-13 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2674112B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100440782B1 (ko) * | 1999-06-28 | 2004-07-21 | 주식회사 하이닉스반도체 | 반도체소자의 폴리실리콘 배선 형성방법 |
| CN108063087B (zh) * | 2017-11-29 | 2019-10-29 | 北京燕东微电子有限公司 | 一种角度可控的SiC衬底缓坡刻蚀方法 |
-
1988
- 1988-07-13 JP JP63174755A patent/JP2674112B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0225075A (ja) | 1990-01-26 |
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Legal Events
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