JPS6292470A - 半導体装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は半導体装置に関し、特に素子特性の安定化とと
もにゲート電極配線の低抵抗化を図った半導体装置に関
する。

〔従来の技術〕

従来、ＭＯＳ型電界効果トランジスタを素子とする半導
体装置では、ゲート電極配線の低抵抗化を図るために、
ゲート電極配線材料を多結晶シリコンに代えて高融点金
属或いは高融点金属シリサイドを使用したものが提案さ
れている。

〔発明が解決しようとする問題点〕

上述した従来の半導体装置の中、高融点金属でゲート電
極配線を構成したものは、ゲート電極配線、の低抵抗化
という目的は達せられるものの、高融点金属は仕事関数
が大きく、トランジスタのしきい値電圧を低く抑えるこ
とが困難であるとともに、高融点金属中の不純物に起因
してトランジスタ特性が不安定になると言う問題がある
。また、トランジスタ特性の安定化に欠かせないゲッタ
リング処理をプロセス的に実施し難いという問題もある
。

この点、ゲート電極配線に高融点金属シリサイドを用い
たものでは前記のような不具合は生じないが、金属配線
と比較するとまだ１桁程度抵抗値は大きく、充分満足で
きる低抵抗値は得られていない。

また、ゲート電極配線を多結晶シリコンと高融点金属と
の２層構造にする試みも検討されているが、２層構造に
よってゲート電極配線の厚さが増大し、配線の平坦化が
損なわれて高密度配線の障害になるとともに上層配線に
おける断線が生じ易くなるという問題も起こる懸念があ
る。

〔問題点を解決するための手段〕

本発明の半導体装置は、トランジスタ特性の安定化を図
るとともにゲート電極配線の低抵抗化を図り、しかも配
線の平坦化を図って半導体装置の高密度化を達成するも
のであり、素子分離領域で画成した素子領域内にのみ延
在する多結晶シリコン層と、この多結晶シリコン層上及
び前記素子分離領域上に亘って延在する高融点金属層と
でゲート電極配線を構成している。

〔実施例〕 次に、本発明を図面を参照して説明する。

第１図（ａ）、　　（ｂ）は本発明の一実施例の半導体
装置の特にＭＯＳ型電界効果トランジスタの夫々ことな
る方向の断面図である。図のように、シリコン等の半導
体基体ｌには溝４内にシリコン酸化膜５とＣＶＤ酸化膜
６とで素子分離領域９を形成し、これら素子分離領域９
によって素子領域を画成する。この素子領域にはゲート
酸化膜２を形成し、この上には多結晶シリコン層３を形
成して下側ゲート電極配線を構成している。この多結晶
シリコン層３は前記素子領域内にのみ存在し、その上面
は前記素子分離領域９の上面と略同−面上に位置するよ
うになっている。また、前記素子領域の半導体基体１の
主面にはソース・ドレイン領域８．８を形成している。

そして、前記多結晶シリコン層３上及びこれに続く前記
素子分離領域９上に亘ってタングステン等の高融点金属
層７を延設し、所望のゲート電極配線を構成している。

換言すれば、この半導体装置におけるＭＯＳ型電界効果
トランジスタのゲート電極は、素子領域内においては多
結晶シリコン層３とタングステン層４との２層構造をし
、素子分離領域９上においてはタングステン層４の単層
構造をしていることになる。

なお、図中、１０は層間絶縁膜、１１はアルミニウム等
からなるソース・ドレイン電極である。

次に、以上の構成の製造方法を、第２図（ａ、）。

（ａ、）〜０＋）、　（ｒｚ）を用いて説明する。

先ず、同図（ａＩ）、　（ａ−）のように、Ｐ型厚電型
単結晶シリコン基体１上にゲート酸化膜２を熱酸化によ
って約３００人の厚さに形成し、その上に多結晶シリコ
ン層３を気相成長法によって約２０００人の厚さに成長
させる。多結晶シリコン層３にはＮ型導電型不純物であ
るリンを導入して低抵抗化を図っておく。

次いで、同図（ｂｌ）、　（ｂｚ）のように、図外のフ
ォトレジストをマスクとした異方性の高い反応性イオン
エツチング法によって、素子分離領域に相当する箇所の
多結晶シリコン層３及びゲート酸化膜２をエツチングし
、更には核部に露出した前記シリコン基体１の表面を所
要深さまでエツチングし溝４を形成する。

そして、同図（ｃ＋）、（ｃ−）のようにシリコン基体
１の溝４内面を熱処理して約５００人の厚さのシリコン
酸化膜５を形成し、さらに全面に約１．５μｍの厚さに
気相成長法によってＣＶＤシリコン酸化膜６を成長させ
る。

しかる後、同図（ｄｔ）、　（ｄｘ）のようにＣＦ　　
系のプラズマエツチングにより、前記多結晶シリコン層
３が露呈されるまで前記ＣＶＤシリコン酸化膜６及びシ
リコン酸化膜５をエツチングバックしてこれらシリコン
酸化膜５，６を部分的にのみ残し、これにより素子分離
領域９を構成する。

次に、同図（ｅｌ）、　（ｅ−）のように基体全面にタ
ングステン層７をスパッタ法等により約２０００人の厚
さに被着させ、更に図外のフォトレジストをマスクにし
てこれらタングステン層７及び多結晶シリコン層３をゲ
ート電極配線パターンにエツチングする。これにより、
同図（ｒ＋）、　（ｒｚ）のように素子領域では多結晶
シリコン層３とタングステン層７０２層構造をし、素子
分離領域９上ではタングステン層７の単層構造をしたゲ
ート電極配線を得ることができる。

以下、このゲート電極配線を用いてＮ型導電型不純物で
あるひ素を５　ｘ　ｌ　Ｏ”ｃ　ｍ−Ｉのドーズ量でイ
オン注入してソース・ドレイン領域８を形成し、さらに
常法によって層間絶縁膜１０．コンタクト孔及びソース
・ドレイン電極１１を形成することにより、前記第１図
の半導体装置を完成できる。

この構成の半導体装置によれば、ＭＯＳ型電界効果トラ
ンジスタの素子領域ではゲート電極配線は下側の多結晶
シリコン層３と上側のタングステン層７とで２層構造を
しているため、シリコン基体１に対しては多結晶シリコ
ンによる仕事関数によりトランジスタのしきい値電圧を
低く抑えることができ、また不純物の存在もないために
トランジスタ特性を安定なものに維持できる。また、ゲ
ッタリング処理を実施することも容易である。

一方、素子領域及び素子分離領域９に亘って、ゲート電
極配線に金属であるタングステン層７が存在しているた
め、ゲート電極配線の低抵抗化を極めて容易に達成でき
、トランジスタの高速動作を実現できる。

更に、素子領域では多結晶シリコン層３とタングステン
層７との２層構造であるが、素子分離領域９ではタング
ステン層７の単層であるために、素子領域から素子分離
領域９に亘ってゲート電極配線の上面を平坦に構成する
ことができ、特に多層配線構造を採用する場合に配線の
微細化及び上層配線の断線防止に有効となる。

ここで、前記実施例では高融点金属にタングステンを用
いているが、これはチタン、モリブデン等信の金属材料
を用いることもできる。

〔発明の効果〕

以上説明したように本発明は、ＭＯＳ型電界効果トラン
ジスタを有する半導体装置において、素子分離領域で画
成した素子領域内にのみ延在する多結晶シリコン層と、
この多結晶シリコン層上及び前記素子分離領域上に亘っ
て延在する高融点金属層とでゲート電極配線を構成して
いるので、多結晶シリコンゲート電極配線と同様にトラ
ンジスタ特性の安定化を図るとともに、高融点金属ゲー
ト電極配線と同様にゲート電極配線の低抵抗化を図るこ
とができ、更に素子領域及び素子分離領域に亘ってゲー
ト電極配線の平坦化を達成して多層配線構造における微
細化、信転性の向上を達成することができる。

【図面の簡単な説明】

第１図（ａ）、　　（ｂ）は本発明の一実施例の夫々異
なる方向の断面図、第２図（ａ＋）　、　　（ａｘ）〜
（ｒ＋）、　　＜ｆｔ）は第１図の半導体装置の製造方
法を工程順に示す断面図であり、夫々は第１図の（ａ）
、　　（ｂ）に対応する図である。 １・・・シリコン基体、２・・・ゲート酸化膜、３・・
・多結晶シリコン層、４・・・溝、５・・・熱シリコン
酸化膜、６・・・ＣＶＤシリコン酸化膜、７・・・タン
グステン層、８・・・ソース・ドレイン領域、９・・・
素子分離領域、１０・・・層間絶縁膜、１１・・・ソー
ス・ドレイン電極。 第２図

Claims (1)

1. 【特許請求の範囲】 １、ＭＯＳ型電界効果トランジスタを有する半導体装置
   において、半導体基体上の素子分離領域で画成した素子
   領域内にのみ延在する多結晶シリコン層と、この多結晶
   シリコン層上及び前記素子分離領域上に亘って延在する
   高融点金属層とでゲート電極配線を構成したことを特徴
   とする半導体装置。 ２、多結晶シリコン層の上面と、素子分離領域の上面と
   を同一面位置に配設し、高融点金属層を平坦に延在させ
   てなる特許請求の範囲第１項記載の半導体装置。