JPS6130076A - Ｍｏｓ型半導体装置の製造方法 - Google Patents
Ｍｏｓ型半導体装置の製造方法Info
- Publication number
- JPS6130076A JPS6130076A JP15141484A JP15141484A JPS6130076A JP S6130076 A JPS6130076 A JP S6130076A JP 15141484 A JP15141484 A JP 15141484A JP 15141484 A JP15141484 A JP 15141484A JP S6130076 A JPS6130076 A JP S6130076A
- Authority
- JP
- Japan
- Prior art keywords
- film
- forming
- polycrystalline
- metal
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/013—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator
- H10D64/01302—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon
- H10D64/01304—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
- H10D64/01306—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon
- H10D64/01308—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal
- H10D64/01312—Manufacture or treatment of electrodes having a conductor capacitively coupled to a semiconductor by an insulator the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon the conductor further comprising a non-elemental silicon additional conductive layer, e.g. a metal silicide layer formed by the reaction of silicon with an implanted metal the additional layer comprising a metal or metal silicide formed by deposition, i.e. without a silicidation reaction, e.g. sputter deposition
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/60—Electrodes characterised by their materials
- H10D64/66—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes
- H10D64/661—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation
- H10D64/662—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures
- H10D64/664—Electrodes having a conductor capacitively coupled to a semiconductor by an insulator, e.g. MIS electrodes the conductor comprising a layer of silicon contacting the insulator, e.g. polysilicon having vertical doping variation the conductor further comprising additional layers, e.g. multiple silicon layers having different crystal structures the additional layers comprising a barrier layer between the layer of silicon and an upper metal or metal silicide layer
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（産業上の利用分野）
この発明ｆ１ＭＯＳ型牛導体素子におけるゲート電極の
形成に際し、２層構造の下層多結晶シリコンの薄膜化を
期するようＫしたＭＯＳ型半導体装置の製造方法に関す
る。
形成に際し、２層構造の下層多結晶シリコンの薄膜化を
期するようＫしたＭＯＳ型半導体装置の製造方法に関す
る。
（従来の技術）
従来、Ｓｉゲー）ＭＯＳ型半導体菓子のゲート電極の形
成に関して、たとえば、（１） Ｊｏｕｒｎａｌ ｏｆ
Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ １２
（４］ （１９８３）Ｐ６６７−６７９および（２）Ｊ
ｏｕｒｎａｌ ｏｆ ＶａｃｏｕｍＳｃｉｅｎｃｅ Ｔ
ｅｃｈｎｏｌｏｇｙ １４ ［１） （１９７７−１
’２ ）Ｐ２Ｓ５ ２８４などの先行技術文献に示さ
れている。
成に関して、たとえば、（１） Ｊｏｕｒｎａｌ ｏｆ
Ｅｌｅｃｔｒｏｎｉｃ Ｍａｔｅｒｉａｌｓ １２
（４］ （１９８３）Ｐ６６７−６７９および（２）Ｊ
ｏｕｒｎａｌ ｏｆ ＶａｃｏｕｍＳｃｉｅｎｃｅ Ｔ
ｅｃｈｎｏｌｏｇｙ １４ ［１） （１９７７−１
’２ ）Ｐ２Ｓ５ ２８４などの先行技術文献に示さ
れている。
このＳｉゲー）ＭＯＳ型半導体素子のゲート電極灯不純
物を含む多結晶シリコンが用いられていたが、近年、素
子の微細化に伴うゲート電極の低抵抗化の必要性からＭ
ｏ 、 Ｗ、 Ｔａ 、 Ｔｉなどの純金属やＭｏＳ
ｉｓ 、 ＷＳ ｉｓなどの金属ケイ化物が注目されて
いる。
物を含む多結晶シリコンが用いられていたが、近年、素
子の微細化に伴うゲート電極の低抵抗化の必要性からＭ
ｏ 、 Ｗ、 Ｔａ 、 Ｔｉなどの純金属やＭｏＳ
ｉｓ 、 ＷＳ ｉｓなどの金属ケイ化物が注目されて
いる。
（発明が解決しようとする問題点）
しかし、これらの純金属や・金属ケイ化物は多結晶シリ
コンと仕事関数が異なるため、トランジスタのしきい値
電圧ＶＴが異なる（高くなる）欠点がある。
コンと仕事関数が異なるため、トランジスタのしきい値
電圧ＶＴが異なる（高くなる）欠点がある。
そこで、純金属や、金属ケイ化物の下（従来の多結晶シ
リコンを敷き、金属／多結晶シリコン、金属ケイ化物／
多結晶シリコンからなる２層構造とし、トランジスタ特
性は多結晶シリコンゲートと同じで上層の金属または金
属ケイ化物で低抵抗化を計る方法も検討されている。
リコンを敷き、金属／多結晶シリコン、金属ケイ化物／
多結晶シリコンからなる２層構造とし、トランジスタ特
性は多結晶シリコンゲートと同じで上層の金属または金
属ケイ化物で低抵抗化を計る方法も検討されている。
しかし、この方法においても、上記文献０）姉書かれて
いるように、ゲート電極を形成し１−後の熱処理工程中
金属の多結晶シリコンへの拡散や、リンがドープされて
いる多結晶シリコン中のリンの外向拡散によってしきい
値電圧ＶＴが高くなシ、２層構造における多結晶シリコ
ンの厚さを２０００〜４０００Ａとかなり厚くしなけれ
ばならな込欠点があった。
いるように、ゲート電極を形成し１−後の熱処理工程中
金属の多結晶シリコンへの拡散や、リンがドープされて
いる多結晶シリコン中のリンの外向拡散によってしきい
値電圧ＶＴが高くなシ、２層構造における多結晶シリコ
ンの厚さを２０００〜４０００Ａとかなり厚くしなけれ
ばならな込欠点があった。
これにひいては、ゲート電極の厚みが増加し、たとえば
、アルミ配線層を形成時、断線事故の原因となっていた
。
、アルミ配線層を形成時、断線事故の原因となっていた
。
（問題点を解決するための手段）
この発明はＭＯＳ型半導体装置の製造方法において、金
属／多結晶シリコンまたは金属ケイ化物／多結晶シリコ
ンからなる２層構造の間に絶縁膜を設けたものである。
属／多結晶シリコンまたは金属ケイ化物／多結晶シリコ
ンからなる２層構造の間に絶縁膜を設けたものである。
（作用）
この発明のＭＯＳ型半導体装置の製造方法によれば、以
上のように金属／多結晶シリコンまたは金属けｈ化物／
多結晶シリコンの２層構造の中に絶縁膜を設けるように
したので、多結晶シリコン中への金属原子の拡散および
多結晶シリコン中のリンの外向拡散を抑えることができ
る。
上のように金属／多結晶シリコンまたは金属けｈ化物／
多結晶シリコンの２層構造の中に絶縁膜を設けるように
したので、多結晶シリコン中への金属原子の拡散および
多結晶シリコン中のリンの外向拡散を抑えることができ
る。
（実施例）
以下、この発明のＭＯＳＯ８型体導体装置造方法の実施
例について図面に基づき説明する。第１図（＆）〜第１
図Φ）はその一実施例の工程説明図である０ まず、第１図（ａ）において、１１にＰ型のシリコン基
板であル、このシリコン基板１１の表面に５０００〜８
０００Ａのフィールドシリコン酸化膜１２を選択的に形
成することにより、シリコン基板１１上をフィールド領
域１３とアクティブ領域１４に分ける。
例について図面に基づき説明する。第１図（＆）〜第１
図Φ）はその一実施例の工程説明図である０ まず、第１図（ａ）において、１１にＰ型のシリコン基
板であル、このシリコン基板１１の表面に５０００〜８
０００Ａのフィールドシリコン酸化膜１２を選択的に形
成することにより、シリコン基板１１上をフィールド領
域１３とアクティブ領域１４に分ける。
ここで、図示しない減圧気相成長法によシ形成された窒
化膜を耐酸化マスクとした選択酸化法によってフィール
ド酸化膜１２が形成される。
化膜を耐酸化マスクとした選択酸化法によってフィール
ド酸化膜１２が形成される。
次に８００〜１０００℃のドライ酸化によってアクティ
ブ領域１４（シリコン基板１１の露出表面）に１５０〜
３００Ａのシリコン酸化膜を成長させ、第１図（ｂ）に
示すようにゲート絶縁膜１５とする。その後、減圧気相
成長法によって、５００〜１ｏｏｏＸの多結晶シリコン
膜１６紫成長させる０ この多結晶シリコン膜１６上に、９００〜１０００℃の
サンモニアを用いた熱窒化によって第１図（Ｃ）に示す
ように、５０〜１００Ａ程度のシリコン窒化膜】７全中
間の絶縁膜として形成する。
ブ領域１４（シリコン基板１１の露出表面）に１５０〜
３００Ａのシリコン酸化膜を成長させ、第１図（ｂ）に
示すようにゲート絶縁膜１５とする。その後、減圧気相
成長法によって、５００〜１ｏｏｏＸの多結晶シリコン
膜１６紫成長させる０ この多結晶シリコン膜１６上に、９００〜１０００℃の
サンモニアを用いた熱窒化によって第１図（Ｃ）に示す
ように、５０〜１００Ａ程度のシリコン窒化膜】７全中
間の絶縁膜として形成する。
次ニ、Ａｒのスフ４ツタエツチングによって、第１図（
ｄ）に示すように、フィールド領域】３からアクティブ
領域１４への遷移領域１８上のシリコン窒化膜１７を除
去する。これはスパッタ率のＡｒ入射角度依存性を利用
したものでｌ）、シリコン基板１１の表面に対して４５
°程度で最大値をとる（上記文献（２））。したがって
、アクティブ領域１４やフィールド領域１３の平坦部で
のエツチングレートは遅く、遷移領域１８でＵＡｒ
の入射角が４５°程度になシ、エツチングレートが速く
、第１図（ｄ）のように平坦部にシリコン窒化膜１７が
残る。
ｄ）に示すように、フィールド領域】３からアクティブ
領域１４への遷移領域１８上のシリコン窒化膜１７を除
去する。これはスパッタ率のＡｒ入射角度依存性を利用
したものでｌ）、シリコン基板１１の表面に対して４５
°程度で最大値をとる（上記文献（２））。したがって
、アクティブ領域１４やフィールド領域１３の平坦部で
のエツチングレートは遅く、遷移領域１８でＵＡｒ
の入射角が４５°程度になシ、エツチングレートが速く
、第１図（ｄ）のように平坦部にシリコン窒化膜１７が
残る。
この後、スノｊツタ法などによって低抵抗膜１９である
金属膜（Ｍｏ、Ｗなど）または金属ケイ化物膜（Ｍｏ
Ｓ １２ 、 ＷＳ ｉｔ など）を第１図（６）に示
すように堆積する。これにより、下層の多結晶シリコン
膜１６と上層の低抵抗膜１９は、遷移領域１８で接触し
ゲート電極となる。
金属膜（Ｍｏ、Ｗなど）または金属ケイ化物膜（Ｍｏ
Ｓ １２ 、 ＷＳ ｉｔ など）を第１図（６）に示
すように堆積する。これにより、下層の多結晶シリコン
膜１６と上層の低抵抗膜１９は、遷移領域１８で接触し
ゲート電極となる。
次いで、写真食刻法によって、この低抵抗膜１９／シリ
コン窒化膜１７／多結晶シリコン膜１６からなる３層膜
を、第１図、（ｆ）に示すように、ゲート電極２０にな
るべき部分を残し、ＣＦａＦ２ガストシたプラズマエツ
チングにより除去する。
コン窒化膜１７／多結晶シリコン膜１６からなる３層膜
を、第１図、（ｆ）に示すように、ゲート電極２０にな
るべき部分を残し、ＣＦａＦ２ガストシたプラズマエツ
チングにより除去する。
この後、イオン注入法によってＡｓ イオンを全面に〜
１０１６ｃｒｎ−２ 打ち込み、８００〜１０００℃
の不活性ガス中で熱処理を行い、第１図（ｇ）に示すよ
うに、ソー２・ドレイン拡散層２１を形成する。
１０１６ｃｒｎ−２ 打ち込み、８００〜１０００℃
の不活性ガス中で熱処理を行い、第１図（ｇ）に示すよ
うに、ソー２・ドレイン拡散層２１を形成する。
次に、層間絶縁膜としてたとえばＰＳＧ絶縁膜２３をＣ
ＶＤによシ形成し、゛このＰＳＧ絶縁膜２３にコンタク
ト孔を開け、Ａｔ配線２２を形成し、トランジスタとす
る。
ＶＤによシ形成し、゛このＰＳＧ絶縁膜２３にコンタク
ト孔を開け、Ａｔ配線２２を形成し、トランジスタとす
る。
この第１図（ロ））において、低抵抗膜１９は多結晶シ
リコン１６とコンタクトしていないが、第１図（ロ））
におけるＡ −Ａ’線に沿って断面して示す第１図（ｈ
）で見ると、第１図（ｅ）で示したのと同様になシ、コ
ンタクトはとれている。
リコン１６とコンタクトしていないが、第１図（ロ））
におけるＡ −Ａ’線に沿って断面して示す第１図（ｈ
）で見ると、第１図（ｅ）で示したのと同様になシ、コ
ンタクトはとれている。
第１図１において、ゲート電極２０を構成する導電層１
９とリンドープ多結晶シリコン１６にフィールド酸化膜
１２の傾斜部４４上で互に電気的に接続される。
９とリンドープ多結晶シリコン１６にフィールド酸化膜
１２の傾斜部４４上で互に電気的に接続される。
（発明の効果）
以上詳細に説明したように、この発明によれば、低抵抗
膜／多結晶シリコン膜の中間に絶縁膜を設け、低抵抗膜
の金属原子の多結晶シリコン膜への拡散および多結晶シ
リコン中のリンの低抵抗膜への拡散を抑えることができ
、しきい値電圧ＶＴの上昇が防止される。
膜／多結晶シリコン膜の中間に絶縁膜を設け、低抵抗膜
の金属原子の多結晶シリコン膜への拡散および多結晶シ
リコン中のリンの低抵抗膜への拡散を抑えることができ
、しきい値電圧ＶＴの上昇が防止される。
また、しきい値電圧ＶＴ特性の安定化から２０００〜４
０００Ａと厚かった下層の多結晶シリコン膜の厚さも、
５００〜１００ＯＡと薄くすることができるので、ゲー
ト電極構造の厚みが薄くなる。
０００Ａと厚かった下層の多結晶シリコン膜の厚さも、
５００〜１００ＯＡと薄くすることができるので、ゲー
ト電極構造の厚みが薄くなる。
さらに、ホトリソ工程を行うことなしに低抵抗膜と多結
晶シリコン膜とのコンタクトをフィールド酸化膜の傾斜
部の表面でとることができるとともに、新たにコンタク
トラとるための面積を増す必要もなく工程の簡略化、素
子の微細化にも反するものではない。
晶シリコン膜とのコンタクトをフィールド酸化膜の傾斜
部の表面でとることができるとともに、新たにコンタク
トラとるための面積を増す必要もなく工程の簡略化、素
子の微細化にも反するものではない。
第１図（ａ）ないし第１図但〕はこの発明のＭＯＳ型半
導体装置の製造方法の一実施例の工程説明図である。 １１・・・シリコン基板、１２・・・フィールドシリコ
ン酸化膜、１３・・・フィールド領域、１４・・・アク
ティブ領域、１５・・・ゲート絶縁膜、１６．４２・・
・多結晶シリコン膜、１７．４１・・・シリコン窒化膜
、１８・・・遷移領域、１９・・・低抵抗膜、２０・・
・ゲート電極、２２−Ａｔ配線、２３−Ｐ Ｓ Ｇ絶縁
膜、４゜・・・導電層、４４・・・傾斜部。 特許出願人 沖電気工業株式会社 第１Ｉｌｌ ； ヒへ″ 第１図 ＩＩ；シ′リコソ基１反 １８・
遵季多４執熾１２：フィーノ詠シリコン自費化月興
１９：低１人才能」莫１３：フィールト・今＊１或
２ｏ：とｒ′−トを掻１４
：アクティフ゛４貝ｔｔａｉ ２
２：Ａ、［４１１５： ’ｙ゛ ）−＆ａｌ＆Ｊ’ｌＸ
２３：ＰＳ（ｒ１色ｓ＆Ｊ
Ｉ１１６：９先を晶シリコン月ｌ ４４：
神ｔ’ｕｔｐＩ７：ジリコソ窒化頴
導体装置の製造方法の一実施例の工程説明図である。 １１・・・シリコン基板、１２・・・フィールドシリコ
ン酸化膜、１３・・・フィールド領域、１４・・・アク
ティブ領域、１５・・・ゲート絶縁膜、１６．４２・・
・多結晶シリコン膜、１７．４１・・・シリコン窒化膜
、１８・・・遷移領域、１９・・・低抵抗膜、２０・・
・ゲート電極、２２−Ａｔ配線、２３−Ｐ Ｓ Ｇ絶縁
膜、４゜・・・導電層、４４・・・傾斜部。 特許出願人 沖電気工業株式会社 第１Ｉｌｌ ； ヒへ″ 第１図 ＩＩ；シ′リコソ基１反 １８・
遵季多４執熾１２：フィーノ詠シリコン自費化月興
１９：低１人才能」莫１３：フィールト・今＊１或
２ｏ：とｒ′−トを掻１４
：アクティフ゛４貝ｔｔａｉ ２
２：Ａ、［４１１５： ’ｙ゛ ）−＆ａｌ＆Ｊ’ｌＸ
２３：ＰＳ（ｒ１色ｓ＆Ｊ
Ｉ１１６：９先を晶シリコン月ｌ ４４：
神ｔ’ｕｔｐＩ７：ジリコソ窒化頴
Claims (1)
- シリコン基板の表面に選択的にフィールド酸化膜を形
成する工程と、前記シリコン基板のアクティブ領域の露
出表面に第１のシリコン酸化膜を形成する工程と、この
第１のシリコン酸化膜上に多結晶シリコン膜を形成しそ
の表面に絶縁膜を形成する工程と、前記フィールド酸化
膜のフィールド領域からアクティブ領域への遷移領域の
前記絶縁膜を除去しかつ金属膜または金属ケイ化物膜に
よる低抵抗膜を堆積する工程と、ゲート領域のみ前記多
結晶シリコンと絶縁膜と低抵抗膜とからなる３層膜を残
しその他を除去する工程と、シリコン基板にソース・ド
レイン拡散層を形成する工程と、層間絶縁膜を全面に形
成しその層間絶縁膜にコンタクト孔を形成するとともに
配線を形成する工程とを具備してなるＭＯＳ型半導体装
置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15141484A JPS6130076A (ja) | 1984-07-23 | 1984-07-23 | Ｍｏｓ型半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15141484A JPS6130076A (ja) | 1984-07-23 | 1984-07-23 | Ｍｏｓ型半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6130076A true JPS6130076A (ja) | 1986-02-12 |
Family
ID=15518085
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15141484A Pending JPS6130076A (ja) | 1984-07-23 | 1984-07-23 | Ｍｏｓ型半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6130076A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0682359A1 (en) * | 1994-05-09 | 1995-11-15 | International Business Machines Corporation | Multilayer gate MOS device |
| EP1170802A3 (en) * | 2000-07-07 | 2003-09-10 | International Business Machines Corporation | Semiconductor gate with semi-insulating diffusion barrier |
-
1984
- 1984-07-23 JP JP15141484A patent/JPS6130076A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0682359A1 (en) * | 1994-05-09 | 1995-11-15 | International Business Machines Corporation | Multilayer gate MOS device |
| US5940725A (en) * | 1994-05-09 | 1999-08-17 | International Business Machines Corporation | Semiconductor device with non-deposited barrier layer |
| EP1170802A3 (en) * | 2000-07-07 | 2003-09-10 | International Business Machines Corporation | Semiconductor gate with semi-insulating diffusion barrier |
| KR100503837B1 (ko) * | 2000-07-07 | 2005-07-26 | 인터내셔널 비지네스 머신즈 코포레이션 | 저 저항율 게이트 도체의 반절연 확산 장벽 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4392150A (en) | MOS Integrated circuit having refractory metal or metal silicide interconnect layer | |
| JPS61230362A (ja) | チタニウム珪化物ゲート電極および相互接続の製作方法 | |
| JPS58176975A (ja) | 集積ｍｏｓ電界効果トランジスタ回路の製造方法 | |
| JPH02273934A (ja) | 半導体素子およびその製造方法 | |
| JPS62162362A (ja) | Ｍｏｓ型集積回路及びその製造方法 | |
| KR0161380B1 (ko) | 반도체장치의 트랜지스터 및 그 제조방법 | |
| JPH10270380A (ja) | 半導体装置 | |
| JPS60123060A (ja) | 半導体装置 | |
| JP2830762B2 (ja) | 半導体装置の製造方法 | |
| JPS6130076A (ja) | Ｍｏｓ型半導体装置の製造方法 | |
| JPH0329189B2 (ja) | ||
| JP4730993B2 (ja) | 半導体素子の電導性ライン形成方法 | |
| JPS60193333A (ja) | 半導体装置の製造方法 | |
| JPH10289885A (ja) | 半導体装置およびその製造方法 | |
| JP3196241B2 (ja) | 半導体装置の製造方法 | |
| JPS6292470A (ja) | 半導体装置 | |
| JP3183793B2 (ja) | 半導体装置及びその製造方法 | |
| JP3311125B2 (ja) | 半導体装置の製造方法 | |
| JP2827881B2 (ja) | 半導体装置の製造方法 | |
| JPS59161072A (ja) | 半導体装置 | |
| JPH11168208A (ja) | 半導体装置及びその製造方法 | |
| JPH03191574A (ja) | 半導体装置 | |
| JPH01260857A (ja) | 半導体素子およびその製造方法 | |
| JPH07226502A (ja) | Ｍｏｓトランジスタ及びその製造方法 | |
| JPH01106468A (ja) | 半導体装置およびその製造方法 |