JPS61230362A - チタニウム珪化物ゲート電極および相互接続の製作方法 - Google Patents

チタニウム珪化物ゲート電極および相互接続の製作方法

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JPS61230362A
JPS61230362A JP61072381A JP7238186A JPS61230362A JP S61230362 A JPS61230362 A JP S61230362A JP 61072381 A JP61072381 A JP 61072381A JP 7238186 A JP7238186 A JP 7238186A JP S61230362 A JPS61230362 A JP S61230362A
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gate
forming
layer
titanium
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ジイー‐チヤン・リエン
ヒシンギヤ・アーサー・ウアン
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Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［発明の背景」 １、発明の分野 この発明は一般に集積回路に関するもので、特に、チタ
ニウム珪化物金属酸化物半導体（ＭＯＳ）集積回路電極
および相互接続を構成するための方法に関するものであ
る。
２、関連技術分野の説明 電界効果トランジスタ（ＦＥＴ）およびその他関連のあ
る絶縁ゲート電子素子はＭＯ８集積回路の主軸となる構
成要素である。ＭＯＳＦＥＴは一般にサブストレートの
２つの密な間隔のドープされた領域−「ソース」と「ド
レイン」からなる。
２つの門の領域は「チャネル」である、薄い絶縁層がチ
Ｖネルの上に直接形成される。導電性の材料である「ゲ
ート」電極はチャネルの真上の絶縁層上に直接位置決め
され、そして完全にそれを覆う。ゲートに印加される電
圧はチャネル領域の電子的特性に影響を及ぼし、それに
よってＦＥＴがオンまたはオフされる。
電気的に潤去可能なブＯグラマプルリードオンＩＪメモ
！Ｊ　（ＥＥＰＲＯＭまｔｃ　ハＥ　２　Ｐ　ＲＯＭ　
）素子のようないくつかの素子では、その上にゲート電
極が形成される重なっている絶縁層の下に第１のゲート
が存在し、この第１のゲートが「浮動ゲート」として知
られる。
省略文字のｒＭＯ８Ｊは幾分誤称となってきており、と
いうのも多くの応用例ではこれらのゲートは、導電性に
させるためにドープされたポリシリコン材料で形成され
るからである。しかし、そのようなゲートはチャネル領
域内に電界を作り、それによってＦＥＴの状悪な制御す
るに十分ではあるが、動作上の問題がないわけではない
。
これらの問題の１つは、ポリシリコンは比較的高いシー
ト抵抗を有しており、したがって金属はどの良導体では
ないことである。もちろんこれは結果としてより理い素
子をもたらす。ゆえに、集積回路の製造者は複合の金属
■１化物電極および回路構成要素間の相互接続の形成に
専心し始めた。
たとえば米国特許番号筒４．３３７．４７６月（１”　
ｒａＳｅｒとＭｕｒａｒｋａ）を参照するとよい。
トＩ　Ｗａｎ（＋等の米国特許番号ｆｆ！４，４４３．
９３０号では、低いシート抵抗導体を形成するために金
属珪化物のターゲットとドープされたシリコンのターゲ
ットを同時スパッタリングする方法を教えている。しか
し、このような直接析出およびエツチング技術はパター
ンを規定することが困難であったり、不安２なトランジ
スタを形成するといった不利な点を有する。米国特許番
号第４．３３２゜８３９号（Ｌ　ｅｖｔｎｓｔｅｔｎ等
）も参照するとよい。
別の金属珪化物ｍ造の製作方法は、金属珪化物層の析出
に先立って、高分解パターンを形成し、それからそのパ
ターンを持ち上げて電極／相互接続パターンを残すこと
である。米国特許番号第４゜３６２．５９７号（Ｆ　ｒ
ａｓｅｒ等）を参照するとよい。直接に析出されたポリ
サイド（ポリシリコン上の珪化物）ゲートや相互接続は
ラインの幅の規定および制御に困難な点を有する。
最近１つの解決策が５ｃＯＶｅｌ＋等の米国特許番号第
４．４６８．３０８号によって提案され、その解決策で
はパルス加熱析出によって、金属の珪化物層がサブスト
レート上に形成され、相互拡散を引き起こす。
先行技術の主要な問題は、所望の電極と相互接続のみを
残すためのブランケットチタニウム珪化物などのエツチ
ングにおいて生ずる。珪化物は、隣接したり、または間
に挾まれたシリコンやポリシリコンの層とは異なる比率
で腐蝕される。故に、それらの層に突出する珪化物が残
る傾向がある。
構造にさらに他の層の析出をする場合、そのような突出
物は構造内に空洞または気泡を残し、流出問題が生じる
。
集積回路の製作に含まれるジオメトリ−に適した、自己
整列した、ディスクリートの金属珪化物のパターンを作
り出すであろういかなる簡単な方法も開発されていない
。
［発明の要約］ ゆえに、この発明の目的は金属珪化物ゲート電極および
集積回路相互接続を製作するための方法を提供すること
である。
この発明のさらに他の目的は、ポリシリコン層の一１上
で自己整列する珪化物パターンを集積回路上に形成する
ことである。
この発明のさらに他の目的は低いシート瓜抗を有する珪
化物ゲート電極およびｆＪｉ積回路相互接続を形成する
ことである。
この発明のまたさらに他の目的は、ゲート電極および相
互接続を得るために従来のエツチング技術を用いてパタ
ーン化され得る珪化物を形成することである。
その広い局面において、この発明は集積回路サブストレ
ー］〜上に金属珪化物電極および５／または金ｍ珪化物
相互接続構造を形成する方法を提供し。
そしてこれは回路構成要素および前記サブストレートの
表面に重なっているパターン化したポリシリコン層を有
し、前記サブストレート上に金属の薄膜を形成して前記
ポリシリコン層と膜状構造を形成し、前記サブストレー
トを迅速に熱し、さらに、前記金属と前記ポリシリコン
が反応して実質的に等質の金属珪化物層を形成するよう
に前記サブストレートを焼成することにより、前記金属
珪化物層は金属珪化物電極および金属珪化物相互接続構
造のパターンを形成する。
この発明の他の目的や特徴および利点は以下の詳細な説
明および添付の図面を考慮すると明らかとなり、類似の
参照符号は図面すべてにわたって類似の特徴を表わす。
［発明の詳細な説明］ この発明の特定の実施例に詳細にわたって参照　。
がなされ、それはこの発明を実施するために発明者によ
って現在考えられている最良のモードを例示する。それ
に代わる実施例もまた簡単に説明される。この説明の中
で参照した図面は、特に指示されている場合を除いて一
定の比で描かれていないことを理解しなくてはならない
。その上、図面はこの発明に従って製作される＊ｍ回路
の一部のみを例示するように意図されている。
この発明の工程は製作される集積回路のシリコンサブス
トレート１０を規定する商業的に入手可能なシリコンウ
ェハから始まる。金属珪化物ゲー上電極および相互接続
構造を形成する館に、回路構成要素が熟知の集積回路製
作技術に従って構成される。この発明を例示するために
、集積回路り一プストレート１０の一部は、一方がシン
グルゲート素子１１と他方がダブルゲート素子１３のよ
うな、たとえばＥＰＲＯＭセルに構成されてもよい２個
の素子とともに示されている。
図面に完成して示されるような一般工程の詳細は、多く
の古典的な集積回路製作テキストの中に見出すことがで
きるが、その１つとして、ＦａｌｒＣｈｉｌｄ社による
、表ｆｆ１　「Ｓ　ｅｍｉｃｏｎｄｕｃｔｏｒ　　＆　
　ｆ　ｎｔｅａｒａｔｅｄ　　Ｃ１ｒｃｕｉｔ　　Ｆａ
ｂｒｉｃａｔｉｏｎ　　ＴｅｃｈｎｉｑｕｅＳ　Ｊ　、
　Ｒｅ５ｔｂ 第１図はトランジスタゲートを形成するに先立って達成
された。いくつかの工程を終了したサブストレート１０
を示す。絶縁ＩＩ（図示されていない）はサブストレー
ト１０上に形成されており、典型的には二酸化シリコン
層が高温の酸化雰囲気の中で、サブストレート１０の熱
的酸化によって形成される。厚みは決定的ではなり、シ
ばしば２ＯＯから１０００オングストロームの範囲内で
ある。シリコン窒化物（図示されていない）のような異
なった絶Ｒ居はそれから通常、化学的気相成長（ＣＶＤ
）によって形成される。次に通常のフォトレジストマス
ク技術が窒化物内にパターンを形成するために用いられ
る。厚い分離フィールドの酸化物領域２２がそれから成
長される。次に。
ゲート酸化物ＪＩＥ１１２が再び熱的成長などによって
形成される。これらの技術は熟知のことである。
同様の熟知の工程を通して第１のポリシリコン層１４が
形成され（ＰｏｌｙＩと呼ぶ）そしてパターン化される
。インターゲート酸化物層１６はＥＰＲＯＭｔ−ル１３
が構成されるべき領域上および７／またはサブストレー
ト１０上のポリシリコン層１４上に形成されそしてパタ
ーン化され、層１７はシングルゲート素子１１に用いら
れるように形成される。その他のポリシリコンｌ！！！
１８が形成され（Ｐｏｌｙｆｆと呼ぶ）そしてシリコン
窒化物２０の層が形成される。この実施例では、窒化物
層は通常７００から１５００オンゲス［・ロームまでの
範囲を右づる厚みで形成される。
フォトレジストはそれから従来のフォトリソグラフィッ
クの技術を用いてパターン化され、従来のプラズマエツ
チングは第２図で示されるように窒化物２０およびＰｏ
１ｙＩ１１８をパターン化するために用いられ得る。
第３図を参照すると、従来のダブルゲート形成技術を用
いて、内部酸化物層１６がＰｏ１ｙ１１４とＰｏ１ｙｌ
１１Ｂの間の所以外は除かれる（ｄｉｐｐｅｄｏｕｔ）
。通常既知のエツチングは、ダブルゲートのＥＰＲＯＭ
構造１３のための自己整列浮動ゲート２４を形成するた
めに用いられ得る。
第４図は、リブストレート１０内のＦＥＴ１１．１３の
ソースおよびドレイン領域を形成するためにシングルゲ
ート構造２６の各側部およびダブルゲート２８の各側部
上のサブストレート領域のドーピングに続く工程完了時
の構造を例示する。
構造が固有の対象となっているので、ＭＯＳ　ＦＥＴ内
のドレインおよびソース領域の間の物理的な区別はない
。むしろ、バイアス条件が一般に、どの領域がソースと
考えられ、どの領域がドレインと考えられるかを決定す
る。この発明の好ましい実施例の説明を明瞭にするため
に、ソース領域は３０でそしてドレイン領域は３２で任
意に示される。
ｎ−ヂャネル型ＭＯ８ＦＥＴでは、最も通常に用いられ
ているドーパントイオンは砒素または燐イオンである。
一方ｐ−チャネル型ＭＯ３ＦＥＴでは、最も通常に用い
られているドーパントイオンは迩素イオンである。ソー
ス３０およびドレイン３２を形成するための通常の技術
の１つの実例はイオン注入で、ここでは１立方センチメ
ートルあたり約１０２°の不純物の濃度を形成するため
に、約３０から１５０ｋｅｙまでの注入エネルギでサブ
ストレート１０にイオンが導入される。
処理の次の段階は、さらに他の酸化物層３４をサブスト
レート１０上のソース３０およびドレイン３２領域の上
部およびゲート１８．３６の側面のまわりに熱的に成長
させることである。この酸化物の層の厚みｔよ約５００
から１５００オングストロームである。それから、残存
している窒化層２０をゲート３６およびゲート１８の一
番上の表面から除去するために、熱い燐酸が用いられる
。
第５図に示される構造を達成するために、従来の方法が
これらの工程内に採用される。
この発明の鍵は第６図で完成段階が表わされる次の製作
工程に存在する。チタニウム４０の薄膜は第５図の構造
に示されるダイスの一番上の表面にわたって析出される
。好ましい実施例では、約５００から１５００オングス
トロームまでの厚みを有する膜を得るために商品化され
たスパッタリング装置が用いられた。
工程のこの点まで形成された構造は、それから迅速に（
３０秒以内）約５００から８００℃までの範囲を有する
温度にまで加熱される。温度を迅速に上昇させる１つの
方法は、アルゴンのような非酸化周囲雰囲気内でのタン
グステンハロゲンランプの輻射を構造にあてることであ
る。それから、構造は下にあるポリシリコンの層、すな
わちゲート１８．３６とチタニウムが反応できるほど十
分な時間構造を焼成することが可能になる。ゲート層１
８．３６に重なっている実質的に′８質のチタニウム珪
化物合金層４２を形成するのに１秒から３０秒までの範
囲内での期間が十分であることが測定されている。この
手順に従って形成されるチタニウム珪化物ゲート電極４
２は１平方あたり約１から５オームまでのシート抵抗を
有する。
先行の工程（第５図に示される）の熱的酸化で被覆され
た構造の表面の区域は珪化物への焼成の量変化されない
ことに注目されたい。実質的に純粋なチタニウム４０の
層は以前に析出されたままで残っている。このチタニウ
ム４０を取除く標準アンモニア水酸化物、／過酸化水素
溶液は、たやすくできる。熱的酸化物３４の側！！４４
が側壁４４上のチタニウムの厚みを減じるように働くこ
とにさらに注目することが重要である。これはシリコン
が、加熱と焼成の間にｐｏｎｙ　Ｉとｐｏｌｙ　Ｍの線
から動き出して回路内に不所望のチタン珪化物形成物を
形成するのを防ぐ、すなわち取除く前に与えられたマス
クによって決定される電極および相互接続以外のもので
ある。この明確な規定が集積回路素子全体の最善の作動
パラメータを確立するために重要である。
さらに他の絶縁、金属化およびバツシベーシミン層のよ
うな、特定の集積回路素子を仕上げるために必要な標準
的な残りの層を析出するために、標準の製作技術が次に
用いられ１謬る。この発明の方法はまた、これらに続く
層を構成中に空洞が構造の中に残されることを防ぐ。
ゆえに、チタニウム珪化物で形成されたゲート電極およ
び相互接続のディスクリートなパターンを有する自己整
列構造を作るための新規の技術が発明され、それは可能
なところではどこでも基本のかつ公知の改良された性能
の素子を提供する一方、集積回路構造を簡単にする。
この発明の好ましい実施例の前述の説明は１例示と説明
の目的で提示されてきた。これはあますところないわ番
ノではなく、また発明を開示された正確な形に限定する
ことも意図されていない。当業者にとっては明らかとな
るはずであるが、多くの修正および変化−たとえば、提
示されるいかなる方法の工程の異なるシーケンスまたは
多くのＮＭＯ８％ＰＭＯ３，ｔたは０Ｍ０８回路の構成
への応用など−は上記の教示を参照すれば可能である。
実施例は発明の原理とその実際の応用を説明するために
選択されそして説明されたものであって、それによって
当業者および発明者または彼の譲受人から直接に明らか
な許可を有する者が企図される特定の用法に適した色々
な実施例および色々な修正において、この発明を最大限
にＩＩＩ用することを可能にする。この発明の範囲はこ
こに添付の特許請求の範囲およびそれらと同等なものの
両者によって規定される。
【図面の簡単な説明】
第１図から第７図までは、この発明に従った方法によっ
て形成された電極および相互接続を有する、より抜きの
例示的な集積回路構成要素のための処理工程の理想的な
シーケンスを示す断面図である。 図において、１０はシリコンサブストレート、１１はシ
ングルゲート素子、１２はゲート酸化物層、１３はダブ
ルゲート素子、１４はポリシリコン層（Ｐｏｌｙ　Ｉ）
　、　１６はインターゲート酸化物層、１７は層、１８
はポリシリコン層（ＰｏｌｙＩ［＞、２０はシリコン窒
化物層、２２は酸化物領域、２４は浮動ゲート、２６は
シングルゲート構造、２８はダブルゲート構造、３０は
ソース領域、３２はドレイン領域、３４は酸化物層、３
６はゲート、４０はチタニウム膜、４２はチタニウム珪
化物合金層、４４は側壁である。

Claims (11)

    【特許請求の範囲】
  1. （１）集積回路サブストレート上に金属珪化物電極およ
    び相互接続構造を形成する方法であって、集積回路サブ
    ストレートは前記サブストレート上に重なるパターン化
    されたポリシリコン層と回路構成要素とを有し； 前記層と膜状構造を形成するために前記サブストレート
    上に金属の薄膜を形成する工程と；前記サブストレート
    を加熱する工程と； 前記金属と前記ポリシリコンが反応して実質的に珪化物
    を形成するように、前記サブストレートを焼成する工程
    とを含み、前記構造が金属珪化物電極および金属珪化物
    相互接続構造のパターンを形成する方法。
  2. （２）金属の薄膜を形成する前記工程が、５００から１
    ５００オングストロームまでの範囲の厚みを有するチタ
    ニウムの膜を析出する工程を含む、特許請求の範囲第１
    項に記載の方法。
  3. （３）前記サブストレートを加熱する前記工程が５００
    から８００℃の範囲内で前記サブストレートの温度を迅
    速に上昇させる工程を含む、特許請求の範囲第１項に記
    載の方法。
  4. （４）前記サブストレートを焼成する前記工程が、１か
    ら３０秒までの範囲内の期間前記温度を維持する工程を
    含む、特許請求の範囲第３項に記載の方法。
  5. （５）半導体集積回路シリコンサブストレート上に金属
    珪化物ゲート電極と金属珪化物相互接続を形成する方法
    であって； 前記サブストレート上に第１の絶縁層を形成する工程と
    ； 前記第１の層上に少なくとも１つのポリシリコンゲート
    を形成する工程と； 前記ゲートの各側面上の前記サブストレートの領域をド
    ープし、トランジスタ構造を作るために、前記ドーパン
    トがソースとドレインとチャネル領域を前記ゲートに関
    して形成するようにする工程と； 前記ゲートによって覆われない、前記第１の絶縁層を前
    記ゲートを取巻く厚みにまで厚くする工程と； 前記ゲートおよび第１の絶縁層上にチタニウムの層を形
    成する工程と； 前記サブストレートを加熱する工程と； 前記チタニウムと前記ポリシリコンが反応して前記チャ
    ネル領域上に重なる等質のチタニウム珪化物ゲート電極
    を形成するのが可能になるように前記サブストレートを
    焼成する工程と； 前記第１の絶縁層から前記チタニウム層を取除く工程と
    を含む方法。
  6. （６）複数個の前記トランジスタ構造を形成する工程を
    さらに含む、特許請求の範囲第５項に記載の方法。
  7. （７）前記層もまた、前記相互接続を取り巻くように前
    記絶縁層を厚くする前記工程の前に、前記トランジスタ
    間にポリシリコンの相互接続のパターンを形成する、特
    許請求の範囲第６項に記載の方法。
  8. （８）金属の薄膜を形成する前記工程が、５００から１
    ５００オングストロームの範囲内の厚みを有するチタニ
    ウムの膜を析出する工程を含む、特許請求の範囲第７項
    に記載の方法。
  9. （９）前記サブストレートを加熱する工程が５００から
    ８００℃までの範囲内で前記サブストレートの温度を迅
    速に上昇させる工程を含む、特許請求の範囲第８項に記
    載の方法。
  10. （１０）前記サブストレートを焼成する前記工程が、１
    から３０秒までの範囲内の期間、前記温度を維持する工
    程を含む、特許請求の範囲第９項に記載の方法。
  11. （１１）前記サブストレートがそれと一体の能動集積回
    路構成要素を有し、前記トランジスタが少なくとも前記
    構成要素のいくつかに接続されるように、前記相互接続
    をパターン化する工程をさらに含む、特許請求の範囲第
    １０項に記載の方法。
JP61072381A 1985-03-29 1986-03-28 チタニウム珪化物ゲート電極および相互接続の製作方法 Pending JPS61230362A (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US06/717,370 US4635347A (en) 1985-03-29 1985-03-29 Method of fabricating titanium silicide gate electrodes and interconnections
US717370 1996-09-23

Publications (1)

Publication Number Publication Date
JPS61230362A true JPS61230362A (ja) 1986-10-14

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