JPH0362300B2 - - Google Patents
Info
- Publication number
- JPH0362300B2 JPH0362300B2 JP62017430A JP1743087A JPH0362300B2 JP H0362300 B2 JPH0362300 B2 JP H0362300B2 JP 62017430 A JP62017430 A JP 62017430A JP 1743087 A JP1743087 A JP 1743087A JP H0362300 B2 JPH0362300 B2 JP H0362300B2
- Authority
- JP
- Japan
- Prior art keywords
- layer
- oxide layer
- integrated circuit
- oxide
- circuit device
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Lifetime
Links
- 238000000034 method Methods 0.000 claims description 37
- 239000000758 substrate Substances 0.000 claims description 33
- 238000005530 etching Methods 0.000 claims description 31
- 238000004519 manufacturing process Methods 0.000 claims description 21
- 229920002120 photoresistant polymer Polymers 0.000 claims description 21
- 239000004065 semiconductor Substances 0.000 claims description 13
- 230000005669 field effect Effects 0.000 claims description 11
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 10
- 229910052710 silicon Inorganic materials 0.000 claims description 10
- 239000010703 silicon Substances 0.000 claims description 10
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 claims description 7
- 238000000151 deposition Methods 0.000 claims description 7
- 229910052782 aluminium Inorganic materials 0.000 claims description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 6
- 229910052698 phosphorus Inorganic materials 0.000 claims description 5
- 239000011574 phosphorus Substances 0.000 claims description 5
- 230000000087 stabilizing effect Effects 0.000 claims description 5
- 239000011248 coating agent Substances 0.000 claims description 2
- 238000000576 coating method Methods 0.000 claims description 2
- FGUUSXIOTUKUDN-IBGZPJMESA-N C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 Chemical compound C1(=CC=CC=C1)N1C2=C(NC([C@H](C1)NC=1OC(=NN=1)C1=CC=CC=C1)=O)C=CC=C2 FGUUSXIOTUKUDN-IBGZPJMESA-N 0.000 claims 1
- 238000005247 gettering Methods 0.000 claims 1
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 47
- 229920005591 polysilicon Polymers 0.000 description 46
- 230000003647 oxidation Effects 0.000 description 11
- 238000007254 oxidation reaction Methods 0.000 description 11
- 238000009792 diffusion process Methods 0.000 description 9
- 229910052581 Si3N4 Inorganic materials 0.000 description 8
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 8
- 108091006146 Channels Proteins 0.000 description 5
- 229910052796 boron Inorganic materials 0.000 description 5
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 5
- 150000004767 nitrides Chemical class 0.000 description 5
- 230000006641 stabilisation Effects 0.000 description 5
- 238000011105 stabilization Methods 0.000 description 5
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 4
- 230000015572 biosynthetic process Effects 0.000 description 4
- 230000006378 damage Effects 0.000 description 4
- 238000003860 storage Methods 0.000 description 4
- 239000003990 capacitor Substances 0.000 description 3
- 239000000356 contaminant Substances 0.000 description 3
- 239000002019 doping agent Substances 0.000 description 3
- 239000012535 impurity Substances 0.000 description 3
- 230000000670 limiting effect Effects 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 230000002093 peripheral effect Effects 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 230000002411 adverse Effects 0.000 description 2
- 238000010420 art technique Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 230000033228 biological regulation Effects 0.000 description 2
- 238000004140 cleaning Methods 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000011049 filling Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 238000005468 ion implantation Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 230000005012 migration Effects 0.000 description 2
- 238000013508 migration Methods 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 2
- VEXZGXHMUGYJMC-UHFFFAOYSA-N Hydrochloric acid Chemical compound Cl VEXZGXHMUGYJMC-UHFFFAOYSA-N 0.000 description 1
- DGAQECJNVWCQMB-PUAWFVPOSA-M Ilexoside XXIX Chemical compound C[C@@H]1CC[C@@]2(CC[C@@]3(C(=CC[C@H]4[C@]3(CC[C@@H]5[C@@]4(CC[C@@H](C5(C)C)OS(=O)(=O)[O-])C)C)[C@@H]2[C@]1(C)O)C)C(=O)O[C@H]6[C@@H]([C@H]([C@@H]([C@H](O6)CO)O)O)O.[Na+] DGAQECJNVWCQMB-PUAWFVPOSA-M 0.000 description 1
- 229910004298 SiO 2 Inorganic materials 0.000 description 1
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 description 1
- 230000002902 bimodal effect Effects 0.000 description 1
- -1 boron ions Chemical class 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000001311 chemical methods and process Methods 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000011109 contamination Methods 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000001419 dependent effect Effects 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 230000001066 destructive effect Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 229910000041 hydrogen chloride Inorganic materials 0.000 description 1
- IXCSERBJSXMMFS-UHFFFAOYSA-N hydrogen chloride Substances Cl.Cl IXCSERBJSXMMFS-UHFFFAOYSA-N 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000002401 inhibitory effect Effects 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 238000001465 metallisation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 230000036961 partial effect Effects 0.000 description 1
- 150000003017 phosphorus Chemical class 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000001105 regulatory effect Effects 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 229910052708 sodium Inorganic materials 0.000 description 1
- 239000011734 sodium Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000012546 transfer Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/35—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices with charge storage in a depletion layer, e.g. charge coupled devices
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
- G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/412—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger using field-effect transistors only
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/32—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers using masks
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Semiconductor Memories (AREA)
- Element Separation (AREA)
- Local Oxidation Of Silicon (AREA)
- Electrodes Of Semiconductors (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
- Weting (AREA)
- Semiconductor Integrated Circuits (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は一般的には半導体装置に、そしてより
特定的には電場効果エレメント例えば電場効果ト
ランジスター（FET）および、ランダムアクセ
スメモリー（RAM）（即時呼出し記憶）集積回
路に使用するためのメモリーセルに関する。
特定的には電場効果エレメント例えば電場効果ト
ランジスター（FET）および、ランダムアクセ
スメモリー（RAM）（即時呼出し記憶）集積回
路に使用するためのメモリーセルに関する。
集積回路技術は、回路エレメントのサイズを縮
小し且つ装置の歩留りをよくするための工程技術
の改善に努力している。本発明は高密度RAMの
製造に本来的に伴なう関連する多数の問題に関す
る。
小し且つ装置の歩留りをよくするための工程技術
の改善に努力している。本発明は高密度RAMの
製造に本来的に伴なう関連する多数の問題に関す
る。
特に、従来のアイソプレーナ技術を使用するサ
ブストレートの選ばれた部分中での厚い電場酸化
物層の形成は電場酸化物の生長を一定範囲とする
ために使用されている窒化珪素層からサブストレ
ート部分中への窒化珪素の望ましくない移行を生
ぜしめることが判つている。本発明は、そのよう
なサブストレートの窒化珪素混入を軽減させる段
階を提供するものである。
ブストレートの選ばれた部分中での厚い電場酸化
物層の形成は電場酸化物の生長を一定範囲とする
ために使用されている窒化珪素層からサブストレ
ート部分中への窒化珪素の望ましくない移行を生
ぜしめることが判つている。本発明は、そのよう
なサブストレートの窒化珪素混入を軽減させる段
階を提供するものである。
半導体チツプ上での単位面積当りのエレメント
数を限定する従来技術方法の一つは、下にある層
のエツチングに対するマスクとしての沈着酸化物
の使用である。沈着酸化物は塊状でそして厚さが
不均一となる傾向があり、このことは厳密なマス
ク形成を阻害し、それによつて耐容性に悪影響を
与えそしてエレメントの密度を限定する。本発明
は沈着酸化物マスクの限界を克服するものであ
る。
数を限定する従来技術方法の一つは、下にある層
のエツチングに対するマスクとしての沈着酸化物
の使用である。沈着酸化物は塊状でそして厚さが
不均一となる傾向があり、このことは厳密なマス
ク形成を阻害し、それによつて耐容性に悪影響を
与えそしてエレメントの密度を限定する。本発明
は沈着酸化物マスクの限界を克服するものであ
る。
更に、本発明により解決される面倒な従来技術
上の問題は、装置サブストレートへの拡散窓をひ
らくことに付随する多結晶シリコンゲート層の下
の酸化物層の横方向エツチングである。そのよう
なゲート層の得られる酸化物アンダーカツトは、
ゲート層とサブストレートとの間の短絡によつて
装置の破壊を生ぜしめうる。アンダーカツトを充
填するために酸化物を沈着させる従来技術法は信
頼しがたいことが証明されている。
上の問題は、装置サブストレートへの拡散窓をひ
らくことに付随する多結晶シリコンゲート層の下
の酸化物層の横方向エツチングである。そのよう
なゲート層の得られる酸化物アンダーカツトは、
ゲート層とサブストレートとの間の短絡によつて
装置の破壊を生ぜしめうる。アンダーカツトを充
填するために酸化物を沈着させる従来技術法は信
頼しがたいことが証明されている。
また、本発明により解決される厄介な従来技術
上の問題は安定化層を使用する装置中の接点窓の
切り開きに付随する安定化層酸化物の全体的な横
方向エツチングである。混入物例えばナトリウム
がサブストレート中に移動するのを阻止するとい
う既知の目的のために、本質的にドーピングされ
ていない熱的に生長せしめられた酸化物の比較的
薄い層上にドーピングした酸化物の比較的厚い層
を沈着させることが従来技術における実施であつ
た。次いでホトレジストマスクを通してエツチン
グすることによつて接点窓が開かれると、このド
ーピングされた酸化物（すなわち安定化層）はド
ーピング（ドープ剤処理）した沈着酸化物とドー
ピングされていない生長酸化物のエツチング速度
の不一致の故に、実質的な量で、マスクの下で横
方向にエツチングする。ドーピングされた沈着酸
化物（特に約400℃で沈着された「低温」のもの）
は典型的にはドーピングされていない生長酸化物
よりも約10倍程度大きい速度でエツチングする。
エツチングの持続は下にある生長酸化物層を通し
て浸透するに充分なだけ長いものでなくてはなら
ないのであるから、マスクの下のドーピングした
沈着酸化物の横方向エツチング量は、典型的に
は、ドーピングされていない生長酸化物の厚さの
10倍よりもいくらか大である。このエツチングの
持続の間に包含されるすべての計画された過剰エ
ツチング量はこの問題を増大させることが理解さ
れる。明らかに、チツプ単位面積当りのエレメン
ト密度は、そのような多量の横方向エツチングに
よつて悪影響をうける。この問題を実質的に除去
した方法段階が本発明において提供される。
上の問題は安定化層を使用する装置中の接点窓の
切り開きに付随する安定化層酸化物の全体的な横
方向エツチングである。混入物例えばナトリウム
がサブストレート中に移動するのを阻止するとい
う既知の目的のために、本質的にドーピングされ
ていない熱的に生長せしめられた酸化物の比較的
薄い層上にドーピングした酸化物の比較的厚い層
を沈着させることが従来技術における実施であつ
た。次いでホトレジストマスクを通してエツチン
グすることによつて接点窓が開かれると、このド
ーピングされた酸化物（すなわち安定化層）はド
ーピング（ドープ剤処理）した沈着酸化物とドー
ピングされていない生長酸化物のエツチング速度
の不一致の故に、実質的な量で、マスクの下で横
方向にエツチングする。ドーピングされた沈着酸
化物（特に約400℃で沈着された「低温」のもの）
は典型的にはドーピングされていない生長酸化物
よりも約10倍程度大きい速度でエツチングする。
エツチングの持続は下にある生長酸化物層を通し
て浸透するに充分なだけ長いものでなくてはなら
ないのであるから、マスクの下のドーピングした
沈着酸化物の横方向エツチング量は、典型的に
は、ドーピングされていない生長酸化物の厚さの
10倍よりもいくらか大である。このエツチングの
持続の間に包含されるすべての計画された過剰エ
ツチング量はこの問題を増大させることが理解さ
れる。明らかに、チツプ単位面積当りのエレメン
ト密度は、そのような多量の横方向エツチングに
よつて悪影響をうける。この問題を実質的に除去
した方法段階が本発明において提供される。
本発明によれば、高エレメント密度集積回路製
造に有利に適用することのできる一連の方法段階
によつて種々のタイプの電場効果エレメントを同
時に製造することができる半導体装置の製造法が
開示されている。
造に有利に適用することのできる一連の方法段階
によつて種々のタイプの電場効果エレメントを同
時に製造することができる半導体装置の製造法が
開示されている。
重要な態様によれば、二つの基本的電場効果エ
レメント（メモリーセルおよび電場効果トランジ
スター）が、本発明の集積回路装置の製造法にお
ける種々の一連の段階において並置的に示されて
いる。
レメント（メモリーセルおよび電場効果トランジ
スター）が、本発明の集積回路装置の製造法にお
ける種々の一連の段階において並置的に示されて
いる。
本発明の別の重要な態様によれば、サブストレ
ート中に活性部分を定義し、サブストレート表面
損傷をなくするに充分な厚さまでその活性部分中
の薄い酸化物層を生長させ、そしてこの薄い酸化
物層を除去して活性部分中にきれいなサブストレ
ート表面を生成させることを包含する半導体装置
のサブストレート表面の製造法が開示されてい
る。
ート中に活性部分を定義し、サブストレート表面
損傷をなくするに充分な厚さまでその活性部分中
の薄い酸化物層を生長させ、そしてこの薄い酸化
物層を除去して活性部分中にきれいなサブストレ
ート表面を生成させることを包含する半導体装置
のサブストレート表面の製造法が開示されてい
る。
本発明のその他の重要な特徴によれば、半導体
サブストレート上に厳密なパターンおよび位置で
多結晶シリコン（本明細書中では「ポリシリコ
ン」と指称する）の層を生成させる方法が開示さ
れるものであり、而してこの方法はポリシリコン
層を一部酸化させ、そして得られるポリオキサイ
ド層の一部を除去してその下にあるポリシリコン
層をエツチングするためのマスクを生成させるこ
とを包含している。本明細書では「ポリオキサイ
ド」なる表現は、ポリシリコンの酸化により生成
される物質を記載すべく使用されている。
サブストレート上に厳密なパターンおよび位置で
多結晶シリコン（本明細書中では「ポリシリコ
ン」と指称する）の層を生成させる方法が開示さ
れるものであり、而してこの方法はポリシリコン
層を一部酸化させ、そして得られるポリオキサイ
ド層の一部を除去してその下にあるポリシリコン
層をエツチングするためのマスクを生成させるこ
とを包含している。本明細書では「ポリオキサイ
ド」なる表現は、ポリシリコンの酸化により生成
される物質を記載すべく使用されている。
本発明のその他の重要な態様によれば、半導体
装置の製造法が開示されており、而してその方法
は下にある酸化物層のエツチングのためのマスク
としてポリシリコン層を使用してサブストレート
表面の一部を露出させ、ドープ剤をサブストレー
ト中に拡散させ、そしてこの装置を酸化雰囲気に
露出させて、ポリシリコン層の周辺端縁部の下の
その横方向エツチングにより付随的に生起せしめ
られた酸化物層のアンダーカツト部分を充填させ
ることを包含する。
装置の製造法が開示されており、而してその方法
は下にある酸化物層のエツチングのためのマスク
としてポリシリコン層を使用してサブストレート
表面の一部を露出させ、ドープ剤をサブストレー
ト中に拡散させ、そしてこの装置を酸化雰囲気に
露出させて、ポリシリコン層の周辺端縁部の下の
その横方向エツチングにより付随的に生起せしめ
られた酸化物層のアンダーカツト部分を充填させ
ることを包含する。
本発明のその他の重要な特徴によれば、集積回
路装置中に非常に小さい接点を形成する方法が開
示されており、而してその方法は装置表面の安定
化の前に、ドーピングされていない酸化物層中に
接点窓を開きそれによつて従来技術の横方向エツ
チングの問題を最小化させることを包含してい
る。
路装置中に非常に小さい接点を形成する方法が開
示されており、而してその方法は装置表面の安定
化の前に、ドーピングされていない酸化物層中に
接点窓を開きそれによつて従来技術の横方向エツ
チングの問題を最小化させることを包含してい
る。
本発明に特徴的と信じられるこれらの新規の態
様は特許請求の範囲中に要約されている。しかし
ながら本発明の性質ならびにその本質的特徴およ
び利点は、添付図面と共に後記具体例を考慮すれ
ばより完全に理解することができよう。
様は特許請求の範囲中に要約されている。しかし
ながら本発明の性質ならびにその本質的特徴およ
び利点は、添付図面と共に後記具体例を考慮すれ
ばより完全に理解することができよう。
第１図について述べるに、製造過程の初期段階
における本発明の集積回路装置（参照数字１０に
より一般的に示されている）の一部の模式的断面
図が示されている。この装置１０は、当技術分野
では既知の通常の結晶配向の典型的単結晶シリコ
ンであるサブストレート１２を包含している。当
業者には理解されるように、本発明の多くの特徴
はシリコン以外の半導体物質を使用した装置に適
用可能である。サブストレート１２は、Ｐ−タイ
プまたはＮ−タイプのものでありうる。しかしな
がら、例示の目的のためにはＰ−タイプ導電体が
使用されており、そしてサブストレート１２中の
好ましい抵抗率は約５〜25Ω−cmである。サブス
トレート１２の上側表面１４の上に約600オング
ストロームの好適な厚さを有する二酸化珪素層１
６を熱的に生長せしめる。約600オングストロー
ムの好ましい厚さを有する窒化珪素層１８を、既
知の方法で、反応器中の熱酸化物層１６上に沈着
させる。約1000オングストロームの厚さを有する
ポリシリコンの上面層２０を既知の沈着技術を使
用して窒化物層１８上に沈着させる。
における本発明の集積回路装置（参照数字１０に
より一般的に示されている）の一部の模式的断面
図が示されている。この装置１０は、当技術分野
では既知の通常の結晶配向の典型的単結晶シリコ
ンであるサブストレート１２を包含している。当
業者には理解されるように、本発明の多くの特徴
はシリコン以外の半導体物質を使用した装置に適
用可能である。サブストレート１２は、Ｐ−タイ
プまたはＮ−タイプのものでありうる。しかしな
がら、例示の目的のためにはＰ−タイプ導電体が
使用されており、そしてサブストレート１２中の
好ましい抵抗率は約５〜25Ω−cmである。サブス
トレート１２の上側表面１４の上に約600オング
ストロームの好適な厚さを有する二酸化珪素層１
６を熱的に生長せしめる。約600オングストロー
ムの好ましい厚さを有する窒化珪素層１８を、既
知の方法で、反応器中の熱酸化物層１６上に沈着
させる。約1000オングストロームの厚さを有する
ポリシリコンの上面層２０を既知の沈着技術を使
用して窒化物層１８上に沈着させる。
次いで装置１０を、好ましくは約900℃〜1000
℃の蒸気中の酸化性雰囲気に第１図のポリシリコ
ン層２０を完全に酸化させるに充分な時間曝して
それによつて第２図に示したポリオキサイド層２
２を生成させる。このポリオキサイド層２２は約
2000オングストロームの厚さであり、これは酸化
の間の生長の故に最初のポリシリコン層２０の厚
さの約２倍となつている。
℃の蒸気中の酸化性雰囲気に第１図のポリシリコ
ン層２０を完全に酸化させるに充分な時間曝して
それによつて第２図に示したポリオキサイド層２
２を生成させる。このポリオキサイド層２２は約
2000オングストロームの厚さであり、これは酸化
の間の生長の故に最初のポリシリコン層２０の厚
さの約２倍となつている。
第３図について述べるに、中間の数段階を実施
した後での装置１０の代表的部分が示されてい
る。二つの異なる成分セグメントまたはエレメン
ト部位２４および２６が第３図に明白に示されて
いるが、以下の本発明の方法の記載によつて同様
のエレメントが同時に生成される場合にはそれら
は非常に多数の同様の部位（図示されない）の代
表的なものであることを理解すべきである。両部
位２４および２６においては、ホトレジストパタ
ーン２８および３０を標準的ホトマスク技術を使
用してポリオキサイド層２２上に沈着させ、その
後で選択的に酸化物を攻撃するエツチング剤を使
用して層２２のマスクされていない部分をエツチ
ングで取り去つてそれにより図示されているポリ
オキサイド部分３２および３４を残存させる。こ
のエツチング段階の次にイオン注入を矢印で示し
たように、既知の方法で好ましくは硼素を使用し
て実施してP+域３６を生成させる。これはポリ
オキサイドによつて被覆されていないサブストレ
ート１２の部分において約2000オングストローム
の深さまで浸透する（これはまた装置１０の「電
場部域」とも呼ばれる）。これらイオンのエネル
ギーは、ホトレジストおよびポリオキサイドによ
り被覆されていない層１６および１８の部分を通
してのみ浸透するように選ばれている。既知の技
術例えば米国特許第3898105号明細書に記載の技
術によつて、好ましくは約1.6×1013硼素イオ
ン／cm3の強度が使用される。しかしいずれの技術
が使用されるにしても、P+域３６は最終装置中
のその最高不純物濃度部分において、約1Ω−cm
の抵抗率を有していることが好ましい。
した後での装置１０の代表的部分が示されてい
る。二つの異なる成分セグメントまたはエレメン
ト部位２４および２６が第３図に明白に示されて
いるが、以下の本発明の方法の記載によつて同様
のエレメントが同時に生成される場合にはそれら
は非常に多数の同様の部位（図示されない）の代
表的なものであることを理解すべきである。両部
位２４および２６においては、ホトレジストパタ
ーン２８および３０を標準的ホトマスク技術を使
用してポリオキサイド層２２上に沈着させ、その
後で選択的に酸化物を攻撃するエツチング剤を使
用して層２２のマスクされていない部分をエツチ
ングで取り去つてそれにより図示されているポリ
オキサイド部分３２および３４を残存させる。こ
のエツチング段階の次にイオン注入を矢印で示し
たように、既知の方法で好ましくは硼素を使用し
て実施してP+域３６を生成させる。これはポリ
オキサイドによつて被覆されていないサブストレ
ート１２の部分において約2000オングストローム
の深さまで浸透する（これはまた装置１０の「電
場部域」とも呼ばれる）。これらイオンのエネル
ギーは、ホトレジストおよびポリオキサイドによ
り被覆されていない層１６および１８の部分を通
してのみ浸透するように選ばれている。既知の技
術例えば米国特許第3898105号明細書に記載の技
術によつて、好ましくは約1.6×1013硼素イオ
ン／cm3の強度が使用される。しかしいずれの技術
が使用されるにしても、P+域３６は最終装置中
のその最高不純物濃度部分において、約1Ω−cm
の抵抗率を有していることが好ましい。
次にホトレジスト層２８および３０を除去し、
そしてポリオキサイド層部分３２および３４によ
つて被覆されていない窒化物層１８部分を既知の
技術を使用して選択的にエツチングにより取り去
つて、それによつて第４図に示されているような
窒化物部分３８および４０を残存せしめる。
そしてポリオキサイド層部分３２および３４によ
つて被覆されていない窒化物層１８部分を既知の
技術を使用して選択的にエツチングにより取り去
つて、それによつて第４図に示されているような
窒化物部分３８および４０を残存せしめる。
第５図に関しては、酸化は約６〜８時間約1000
℃の蒸気中で実施され、これは窒化珪素によつて
被覆されていないサブストレート１２部分中に比
較的厚い（好ましくは約14000オングストローム
厚さの）「アイソプレーナ」電場酸化物層４２を
生長させる結果となる。電場酸化物４２はサブス
トレート１２中に約7000オングストロームの深さ
まで浸透し、そしてこの酸化工程は硼素注入域３
６をその下のより深いところまで押し込める。
P+域３６はその下の抵抗率を低下させることに
よつて一層薄い電場酸化物４２の使用を可能なら
しめる。
℃の蒸気中で実施され、これは窒化珪素によつて
被覆されていないサブストレート１２部分中に比
較的厚い（好ましくは約14000オングストローム
厚さの）「アイソプレーナ」電場酸化物層４２を
生長させる結果となる。電場酸化物４２はサブス
トレート１２中に約7000オングストロームの深さ
まで浸透し、そしてこの酸化工程は硼素注入域３
６をその下のより深いところまで押し込める。
P+域３６はその下の抵抗率を低下させることに
よつて一層薄い電場酸化物４２の使用を可能なら
しめる。
次に、ポリオキサイド層３２および３４を既知
の方法での弗化水素酸によるエツチングによつて
除去するが、これはまた電場酸化物４２の厚さを
わずかだけ減少させる。次いで窒化物層３８およ
び４０および酸化物層１６の残存部分を通常の技
術を使用して除去する。これは第６図に示した構
造物を生成させる。
の方法での弗化水素酸によるエツチングによつて
除去するが、これはまた電場酸化物４２の厚さを
わずかだけ減少させる。次いで窒化物層３８およ
び４０および酸化物層１６の残存部分を通常の技
術を使用して除去する。これは第６図に示した構
造物を生成させる。
装置の活性部分の表面損傷をなくするために、
従来技術においてはこの時点で種々の表面「清浄
化」段階が通常使用されている。「活性部分」と
は電場酸化物を生長させていない装置部分を意味
している。しかしながら、表面１４に沿つてサブ
ストレート１２のいくらかをエツチングすること
による単なを清浄化は、電場酸化物４２の近くの
サブストレート１２の端縁４４に沿つて存在する
窒化珪素混入物を除去するには不充分であること
が見出された。層３８および４０からの少量の窒
化珪素は電場酸化物４２を生成させる化学過程に
付随して電場酸化物４２の端縁においてサブスト
レート表面１４に移送される。従つて、好ましく
は塩化水素と酸素との通常の雰囲気中で酸化段階
を実施して第７図に示したような熱酸化物層４６
および４８を生成させ、それによつて端縁４４に
おける窒化物不純物をサブストレート１２から酸
化物中にそれの生長の間に集める。酸化物層４６
および４８に対しては、約300オングストローム
の厚さが充分であり、そして好ましい厚さは300
〜1000オングストロームの間である。
従来技術においてはこの時点で種々の表面「清浄
化」段階が通常使用されている。「活性部分」と
は電場酸化物を生長させていない装置部分を意味
している。しかしながら、表面１４に沿つてサブ
ストレート１２のいくらかをエツチングすること
による単なを清浄化は、電場酸化物４２の近くの
サブストレート１２の端縁４４に沿つて存在する
窒化珪素混入物を除去するには不充分であること
が見出された。層３８および４０からの少量の窒
化珪素は電場酸化物４２を生成させる化学過程に
付随して電場酸化物４２の端縁においてサブスト
レート表面１４に移送される。従つて、好ましく
は塩化水素と酸素との通常の雰囲気中で酸化段階
を実施して第７図に示したような熱酸化物層４６
および４８を生成させ、それによつて端縁４４に
おける窒化物不純物をサブストレート１２から酸
化物中にそれの生長の間に集める。酸化物層４６
および４８に対しては、約300オングストローム
の厚さが充分であり、そして好ましい厚さは300
〜1000オングストロームの間である。
次に酸化物層４６および４８をエツチングによ
り取り去つて第８図の構造物を生成させる。電場
効果装置エレメントの操作に対してはそして特に
エンハンスメント型FETのチヤンネルにおいて
は良好な表面条件が重要であるということは当業
者により理解されるであろう。本発明の重要な特
性によれば、第７および８図の酸化およびエツチ
ング段階は、表面損傷（一般にサブストレート１
２の表面20〜30オングストローム中に生ずる）な
らびに窒化珪素混入物の除去に有効でありそれに
よつて第８図に示した不純物のないきれいな表面
部分１４を生成する。
り取り去つて第８図の構造物を生成させる。電場
効果装置エレメントの操作に対してはそして特に
エンハンスメント型FETのチヤンネルにおいて
は良好な表面条件が重要であるということは当業
者により理解されるであろう。本発明の重要な特
性によれば、第７および８図の酸化およびエツチ
ング段階は、表面損傷（一般にサブストレート１
２の表面20〜30オングストローム中に生ずる）な
らびに窒化珪素混入物の除去に有効でありそれに
よつて第８図に示した不純物のないきれいな表面
部分１４を生成する。
第５〜８図に示されているような段階での酸化
物層１６，３２，３４，４６および４８を除去す
るための連続的エツチング段階の結果として、電
場酸化物４２はその厚さがいくらか減少する。第
８図に示されている過程段階においては、この電
場酸化物は約10000オングストロームの総体的厚
さを有していて、約7000オングストロームが表面
１４の水レベルより下のレベルに延びておりそし
て約3000オングストロームが表面１４のレベルよ
り上に延びている。
物層１６，３２，３４，４６および４８を除去す
るための連続的エツチング段階の結果として、電
場酸化物４２はその厚さがいくらか減少する。第
８図に示されている過程段階においては、この電
場酸化物は約10000オングストロームの総体的厚
さを有していて、約7000オングストロームが表面
１４の水レベルより下のレベルに延びておりそし
て約3000オングストロームが表面１４のレベルよ
り上に延びている。
次に、熱酸化物層５０および５２を、第９図に
示したように約900オングストロームの厚さまで
生長させる。その後で部位２４および２６中に形
成される電場効果エレメントの閾値電圧調整の目
的で、矢印により示されているように、既知の技
術を使用して小量の硼素イオン注入を次いで実施
する。
示したように約900オングストロームの厚さまで
生長させる。その後で部位２４および２６中に形
成される電場効果エレメントの閾値電圧調整の目
的で、矢印により示されているように、既知の技
術を使用して小量の硼素イオン注入を次いで実施
する。
第１０図に関しては、既知の技術を使用してポ
リシリコン層５４を約6000オングストロームの厚
さまで図示されているように装置１０全体に沈着
させる。層５４を高度に導電性とするために、次
いでそれを高度にＮ−タイプにドーピングする。
この場合第１１図のポリシリコン層５４の点画に
より示されているように燐拡散を使用するのが好
ましい。
リシリコン層５４を約6000オングストロームの厚
さまで図示されているように装置１０全体に沈着
させる。層５４を高度に導電性とするために、次
いでそれを高度にＮ−タイプにドーピングする。
この場合第１１図のポリシリコン層５４の点画に
より示されているように燐拡散を使用するのが好
ましい。
次いで層５４の表面部分５６を酸化して第１２
図に示した構造物を生成させる。ポリオキサイド
層５６は約2500〜5000オングストロームの間の好
ましい厚さを有しているが、この形成はポリシリ
コン層５４の厚さのそれに応じての約3500〜4800
オングストロームの間までの減少を生ぜしめる。
しかしながら、層５４および５６の両者が約4000
オングストロームの厚さであることがここでは好
ましい。
図に示した構造物を生成させる。ポリオキサイド
層５６は約2500〜5000オングストロームの間の好
ましい厚さを有しているが、この形成はポリシリ
コン層５４の厚さのそれに応じての約3500〜4800
オングストロームの間までの減少を生ぜしめる。
しかしながら、層５４および５６の両者が約4000
オングストロームの厚さであることがここでは好
ましい。
第１３図はマスキングおよびエツチング段階が
実施された後での装置１０を示しており、そこで
はホトレジストパターン５８および６０が形成さ
れ、そしてホトレジストにより被覆されていない
ポリオキサイド層５６部分がエツチングで取り去
られてポリオキサイド部分６２および６４を残し
ている。場合により、別に小量の注入物導入を部
位２４中に形成されるべき電場効果エレメントの
閾値の微調整のために、この段階において実施す
ることができる。
実施された後での装置１０を示しており、そこで
はホトレジストパターン５８および６０が形成さ
れ、そしてホトレジストにより被覆されていない
ポリオキサイド層５６部分がエツチングで取り去
られてポリオキサイド部分６２および６４を残し
ている。場合により、別に小量の注入物導入を部
位２４中に形成されるべき電場効果エレメントの
閾値の微調整のために、この段階において実施す
ることができる。
第１４図に関しては、ホトレジストを除去し
て、ポリシリコン層５４の一部分のエツチング用
のマスクとしてポリオキサイド層部分６２および
６４を、残存させる。この装置１０の同様の部位
（部位２４および２６がその例である）において
もまた、同様のポリオキサイドマスクを存在させ
てその結果エツチングは装置１０中に別々の複数
のポリシリコン層（層６６および６８がその例で
ある）を生成する。ポリシリコン層６６は、熱酸
化物層５０の一部の上に重なつており、そしてエ
レメント部位２４に示されるように、電場酸化物
層４２の燐接部分上に延びている。ポリシリコン
層６８は、第１４図に示したように、エレメント
部位２６中の熱酸化物層５２の中心部分に重層し
ている。
て、ポリシリコン層５４の一部分のエツチング用
のマスクとしてポリオキサイド層部分６２および
６４を、残存させる。この装置１０の同様の部位
（部位２４および２６がその例である）において
もまた、同様のポリオキサイドマスクを存在させ
てその結果エツチングは装置１０中に別々の複数
のポリシリコン層（層６６および６８がその例で
ある）を生成する。ポリシリコン層６６は、熱酸
化物層５０の一部の上に重なつており、そしてエ
レメント部位２４に示されるように、電場酸化物
層４２の燐接部分上に延びている。ポリシリコン
層６８は、第１４図に示したように、エレメント
部位２６中の熱酸化物層５２の中心部分に重層し
ている。
その下にあるポリシリコンのエツチング用のマ
スクとしてポリオキサイド部分６２および６４を
使用することは、ポリオキサイド生長が一層遅く
そして一層制御可能なエツチング速度を有する高
度に均一な層を生成せしめるという点で、従来技
術沈着酸化物マスクに比して有利である。ポリオ
キサイドのそのような性質は、ホトレジストマス
ク（第１３図の層５８および６０）からポリオキ
サイドマスク（第１４図の層６２および６４）ま
で通しての高度のマスク規制を可能ならしめる。
この高度のマスク規制は、更にポリシリコン層６
６および６８の形成にも引きつがれる。「高度の
規制」とは、沈着酸化物マスクを使用した従来技
術に比して、「より高い厳密度をもつて位置づけ
されている」ことを意味している。このポリシリ
コン層６８は、過程中で、以後下にある酸化物層
のエツチング用のマスクとして更に作用しそれに
よつて電場効果トランジスターのチヤンネル域の
上にそれ自体を合致させていることがわかる。自
己整合ゲートFETを生成させるためのマスクと
してポリシリコン層を使用する技術は既知であ
る。この構造体はまた、当技術分野では「シリコ
ンゲート」FETとも参照されている。層６６お
よび６８の位置づけにおける正確さ（または許容
度）は、集積回路装置１０中において形成しうる
エレメント密度の程度に直接関係している。
スクとしてポリオキサイド部分６２および６４を
使用することは、ポリオキサイド生長が一層遅く
そして一層制御可能なエツチング速度を有する高
度に均一な層を生成せしめるという点で、従来技
術沈着酸化物マスクに比して有利である。ポリオ
キサイドのそのような性質は、ホトレジストマス
ク（第１３図の層５８および６０）からポリオキ
サイドマスク（第１４図の層６２および６４）ま
で通しての高度のマスク規制を可能ならしめる。
この高度のマスク規制は、更にポリシリコン層６
６および６８の形成にも引きつがれる。「高度の
規制」とは、沈着酸化物マスクを使用した従来技
術に比して、「より高い厳密度をもつて位置づけ
されている」ことを意味している。このポリシリ
コン層６８は、過程中で、以後下にある酸化物層
のエツチング用のマスクとして更に作用しそれに
よつて電場効果トランジスターのチヤンネル域の
上にそれ自体を合致させていることがわかる。自
己整合ゲートFETを生成させるためのマスクと
してポリシリコン層を使用する技術は既知であ
る。この構造体はまた、当技術分野では「シリコ
ンゲート」FETとも参照されている。層６６お
よび６８の位置づけにおける正確さ（または許容
度）は、集積回路装置１０中において形成しうる
エレメント密度の程度に直接関係している。
ここで第１４図の構造体に関して酸化段階を実
施して、第１５図に示されているように、ポリオ
キサイドによつてポリシリコン層６６および６８
の露出された端縁部を被覆させる。熱酸化物部分
５０および５２は約900オングストロームの厚さ
に留まるが、しかし被覆されていない熱酸化物部
分７０および７２はその厚さを約1500〜2000オン
グストロームまで増加する。ポリオキサイド層６
２および６４は、2500オングストロームの最小値
から少くとも約3000オングストロームの厚さまで
生長する。これはまた層６６および６８の厚さを
わずかに減少させる。
施して、第１５図に示されているように、ポリオ
キサイドによつてポリシリコン層６６および６８
の露出された端縁部を被覆させる。熱酸化物部分
５０および５２は約900オングストロームの厚さ
に留まるが、しかし被覆されていない熱酸化物部
分７０および７２はその厚さを約1500〜2000オン
グストロームまで増加する。ポリオキサイド層６
２および６４は、2500オングストロームの最小値
から少くとも約3000オングストロームの厚さまで
生長する。これはまた層６６および６８の厚さを
わずかに減少させる。
ここで、第１０図の沈着段階と同様の様式で、
既知の沈着技術を使用して、第１６図に示したよ
うに装置１０上に新しいポリシリコン層７４を沈
着させる。この層７４は約4000オングストローム
の好ましい厚さを有している。
既知の沈着技術を使用して、第１６図に示したよ
うに装置１０上に新しいポリシリコン層７４を沈
着させる。この層７４は約4000オングストローム
の好ましい厚さを有している。
次いでポリシリコン層７４の部分酸化を実施し
て、第１７図に示したように、約1000オングスト
ロームの厚さを有するポリオキサイド層７６を生
成させる。酸化はこのポリシリコン層７４を約
3500オングストロームの厚さまで減少させる。
て、第１７図に示したように、約1000オングスト
ロームの厚さを有するポリオキサイド層７６を生
成させる。酸化はこのポリシリコン層７４を約
3500オングストロームの厚さまで減少させる。
第１８図に関しては、ホトレジストパターン７
８を使用してポリオキサイド層７６をマスクし、
これを部位２６では完全にそして部位２４では一
部エツチングにより取り去つた後での装置１０が
示されている。残存するポリオキサイド７６は、
部位２４では、ポリシリコン層７４の下側部分８
０と上側部分８２の両方に重層している。
８を使用してポリオキサイド層７６をマスクし、
これを部位２６では完全にそして部位２４では一
部エツチングにより取り去つた後での装置１０が
示されている。残存するポリオキサイド７６は、
部位２４では、ポリシリコン層７４の下側部分８
０と上側部分８２の両方に重層している。
第１９図に関しては、ホトレジストは除去され
ておりそして残存ポリオキサイド７６はポリシリ
コン層７４のエツチングのためのマスクとして使
用されており、それによつて部位２６からは完全
に、そして部位２４からは一部分、層７４が除去
されて、図示されているような構造体が生成され
ている。
ておりそして残存ポリオキサイド７６はポリシリ
コン層７４のエツチングのためのマスクとして使
用されており、それによつて部位２６からは完全
に、そして部位２４からは一部分、層７４が除去
されて、図示されているような構造体が生成され
ている。
第１６〜１９図に示されている第二ポリシリコ
ン層７４を生成させるための過程段階は、本質的
には、第１０〜１４図に説明されている第一ポリ
シリコン層６６を製造するための過程段階と（厚
さの変化の他は）同一であるが、ただし層７４
は、第１９図に示されている過程段階では非ドー
ピング状態に留まつている。本明細書の目的に対
しては、「非ドーピング処理」の表現は、「本質的
に導電率に影響する不純物例えば燐（Ｎ−タイ
プ）、硼素（Ｐ−タイプ）および既知のそれらの
機能的等価を含有しない」ということを意味して
いる。
ン層７４を生成させるための過程段階は、本質的
には、第１０〜１４図に説明されている第一ポリ
シリコン層６６を製造するための過程段階と（厚
さの変化の他は）同一であるが、ただし層７４
は、第１９図に示されている過程段階では非ドー
ピング状態に留まつている。本明細書の目的に対
しては、「非ドーピング処理」の表現は、「本質的
に導電率に影響する不純物例えば燐（Ｎ−タイ
プ）、硼素（Ｐ−タイプ）および既知のそれらの
機能的等価を含有しない」ということを意味して
いる。
また、ポリシリコン層６６および７４を設ける
ことは、２４の部位に示されているタイプのエレ
メントを装置１０中に密に配置させうることもま
た理解されるであろう。特に、電場酸化物４２を
層６６と重層させ、そして同様に層６６を層７４
に重層させることによつて、燐接セルとの間の相
互接続（図示されていない）が容易となる。そし
て以後の段階での接点の形成は、エレメント２４
に割りあてられた活性表面部分１４の量を選択す
るにあたつての制限的な因子ではない。
ことは、２４の部位に示されているタイプのエレ
メントを装置１０中に密に配置させうることもま
た理解されるであろう。特に、電場酸化物４２を
層６６と重層させ、そして同様に層６６を層７４
に重層させることによつて、燐接セルとの間の相
互接続（図示されていない）が容易となる。そし
て以後の段階での接点の形成は、エレメント２４
に割りあてられた活性表面部分１４の量を選択す
るにあたつての制限的な因子ではない。
次に、エツチングを実施することによりポリオ
キサイド層７０の一部分を選択的に除去してポリ
シリコンにより被覆されていない部位２４の部分
において表面１４の一部を露出させ、且つポリオ
キサイド層７２を除去してポリシリコンによつて
被覆されていない部位２６の領域において表面１
４の一部を露出させる。その後でＮ−タイプドー
プ剤好ましくは燐を既知の技術を使用して拡散さ
せる。その場合熱酸化物層５０，５２および７０
は第２０図の構造物によれば表面１４の下約
15000オングストロームの深さまでサブストレー
ト１２中にN+域８６，８８および９０を生成さ
せるための拡散マスクとして作用する。燐はま
た、表面ポリシリコン層７４（点描により示され
ている）中にも拡散するが、これは層７４を高度
にドーピングされたＮ−タイプのものとし、そし
てすなわち高度に導電性とする。Ｎ−タイプサブ
ストレートを使用する別の具体例においては、典
型的には硼素を使用するＰ−タイプ拡散をこの段
階で実施して、ここに示されたものとは相補的な
導電性のタイプの構造物を生成させる。
キサイド層７０の一部分を選択的に除去してポリ
シリコンにより被覆されていない部位２４の部分
において表面１４の一部を露出させ、且つポリオ
キサイド層７２を除去してポリシリコンによつて
被覆されていない部位２６の領域において表面１
４の一部を露出させる。その後でＮ−タイプドー
プ剤好ましくは燐を既知の技術を使用して拡散さ
せる。その場合熱酸化物層５０，５２および７０
は第２０図の構造物によれば表面１４の下約
15000オングストロームの深さまでサブストレー
ト１２中にN+域８６，８８および９０を生成さ
せるための拡散マスクとして作用する。燐はま
た、表面ポリシリコン層７４（点描により示され
ている）中にも拡散するが、これは層７４を高度
にドーピングされたＮ−タイプのものとし、そし
てすなわち高度に導電性とする。Ｎ−タイプサブ
ストレートを使用する別の具体例においては、典
型的には硼素を使用するＰ−タイプ拡散をこの段
階で実施して、ここに示されたものとは相補的な
導電性のタイプの構造物を生成させる。
拡散を実施すべき表面１４上には、熱酸化物が
残存していないことを確認するために、数字８４
により固定されている部分においていくらか過剰
のエツチングを行つて、有意量の横方向エツチン
グまたはアンダーカツテイングを生ぜしめること
が一般に実施されているが、これは問題の原因と
なりうる。エツチング継続の正確な制御がアンダ
ーカツテイングの量を最小化するが、これは第２
０図に示されているように、少量のポリオキサイ
ド層６２および６４をポリシリコン層６６および
６８上に残存せしめる結果となる。いずれの場合
にも、Ｎ−タイプドープ剤のその中への拡散を可
能ならしめるためにはエツチングの継続はポリシ
リコン層７４および拡散域８６，８８および９０
の上の表面１４部分からすべての酸化物を除去す
るに充分なだけ長いものでなくてはならない。
残存していないことを確認するために、数字８４
により固定されている部分においていくらか過剰
のエツチングを行つて、有意量の横方向エツチン
グまたはアンダーカツテイングを生ぜしめること
が一般に実施されているが、これは問題の原因と
なりうる。エツチング継続の正確な制御がアンダ
ーカツテイングの量を最小化するが、これは第２
０図に示されているように、少量のポリオキサイ
ド層６２および６４をポリシリコン層６６および
６８上に残存せしめる結果となる。いずれの場合
にも、Ｎ−タイプドープ剤のその中への拡散を可
能ならしめるためにはエツチングの継続はポリシ
リコン層７４および拡散域８６，８８および９０
の上の表面１４部分からすべての酸化物を除去す
るに充分なだけ長いものでなくてはならない。
第２１図の拡大図は、例えばポリシリコン層６
８の下の部分の典型的なアンダーカツト部分８４
を詳細に示しており、ここでは熱酸化物層５２は
ポリシリコン層６８の周辺縁９２からある距離ま
で横方向にエツチングされていてそしてこの距離
は典型的には熱酸化物層５２の厚さよりもいくら
かより大である。
８の下の部分の典型的なアンダーカツト部分８４
を詳細に示しており、ここでは熱酸化物層５２は
ポリシリコン層６８の周辺縁９２からある距離ま
で横方向にエツチングされていてそしてこの距離
は典型的には熱酸化物層５２の厚さよりもいくら
かより大である。
第２２および２３図に関して述べるに、装置１
０は約900℃〜1000℃における乾燥酸素または水
蒸気を伴なう炉中に置かれていてその結果数字９
４に示されているような種々のポリシリコン層上
および数字９６により示されているようにサブス
トレート１２中の種々のN+域上に、約2000オン
グストロームの酸化物層が生長せしめられる。こ
の酸化は第２３図の拡大においてより明白に説明
されているように、アンダーカツト部分８４を充
填するのに有効である。酸化の前のポリシリコン
層６８の周辺縁部分は破線９２′により示されて
いる。ポリオキサイド層９４の生長は、第２３図
においては、ポリシリコン層６８の辺縁９２をわ
ずかに左方に移動させる効果を有している。更
に、熱酸化物層９６の生長は、その最初の位置１
４′からサブストレート表面１４を下方向に移動
させる。
０は約900℃〜1000℃における乾燥酸素または水
蒸気を伴なう炉中に置かれていてその結果数字９
４に示されているような種々のポリシリコン層上
および数字９６により示されているようにサブス
トレート１２中の種々のN+域上に、約2000オン
グストロームの酸化物層が生長せしめられる。こ
の酸化は第２３図の拡大においてより明白に説明
されているように、アンダーカツト部分８４を充
填するのに有効である。酸化の前のポリシリコン
層６８の周辺縁部分は破線９２′により示されて
いる。ポリオキサイド層９４の生長は、第２３図
においては、ポリシリコン層６８の辺縁９２をわ
ずかに左方に移動させる効果を有している。更
に、熱酸化物層９６の生長は、その最初の位置１
４′からサブストレート表面１４を下方向に移動
させる。
第２４図に関しては、「高温」非ドーピング処
理酸化物層９８を既知の方法で600℃〜1000℃の
間の温度で好ましくはSiH4およびCO2を使用し
て好ましくは約6000オングストロームの厚さまで
沈着させる。相当する段階において、従来技術方
法は典型的には350℃〜450℃範囲の「低温」酸化
物を沈着させているが、これは比較的大なるエツ
チング速度を有していて、前記したような高度の
アンダーカツテイングの問題を生ぜしめる。本発
明は、下にある生長させた酸化物層９４および９
６のエツチング速度と匹敵しうるエツチング速度
を有する非ドーピング処理沈着酸化物層９８を提
供する。最も好ましくは、装置１０を通常のRF
反応器中に入れ、そしてこの装置を約900℃また
は950℃に加熱してSiH4＋2CO2→SiO2＋2CO＋
2H2の反応を生ぜしめることによつて酸化物層９
８を沈着させる。
理酸化物層９８を既知の方法で600℃〜1000℃の
間の温度で好ましくはSiH4およびCO2を使用し
て好ましくは約6000オングストロームの厚さまで
沈着させる。相当する段階において、従来技術方
法は典型的には350℃〜450℃範囲の「低温」酸化
物を沈着させているが、これは比較的大なるエツ
チング速度を有していて、前記したような高度の
アンダーカツテイングの問題を生ぜしめる。本発
明は、下にある生長させた酸化物層９４および９
６のエツチング速度と匹敵しうるエツチング速度
を有する非ドーピング処理沈着酸化物層９８を提
供する。最も好ましくは、装置１０を通常のRF
反応器中に入れ、そしてこの装置を約900℃また
は950℃に加熱してSiH4＋2CO2→SiO2＋2CO＋
2H2の反応を生ぜしめることによつて酸化物層９
８を沈着させる。
本発明の別の特性によれば、層９８は例えば下
の酸化物層９４または９６中の「ピンホール」の
ような欠陥を被覆する酸化物層であることが理解
される。
の酸化物層９４または９６中の「ピンホール」の
ような欠陥を被覆する酸化物層であることが理解
される。
次いでホトレジストマスク１００をこの沈着酸
化物層９８の上に形成させる。次いで酸化物層９
８のホトレジストマスク１００によつて被覆され
ていない部分を通してエツチングし、そして第２
５図に示したように下にある酸化物層９４および
９６を通して下方にエツチングをつづけることに
よつて接点窓１０２を開く。ある量の横方向エツ
チングが、第２６図のような典型的な様式でホト
レジスト層１００をアンダーカツトするが、しか
しこのアンダーカツトの量は「高温」非ドーピン
グ処理酸化物層９８と、その下の酸化物層９４お
よび９６との密接に合致したエツチング速度の故
に最小化されている。従つて、以下の説明からわ
かるように本発明によつて非常に小さい接点を生
成させることができる。
化物層９８の上に形成させる。次いで酸化物層９
８のホトレジストマスク１００によつて被覆され
ていない部分を通してエツチングし、そして第２
５図に示したように下にある酸化物層９４および
９６を通して下方にエツチングをつづけることに
よつて接点窓１０２を開く。ある量の横方向エツ
チングが、第２６図のような典型的な様式でホト
レジスト層１００をアンダーカツトするが、しか
しこのアンダーカツトの量は「高温」非ドーピン
グ処理酸化物層９８と、その下の酸化物層９４お
よび９６との密接に合致したエツチング速度の故
に最小化されている。従つて、以下の説明からわ
かるように本発明によつて非常に小さい接点を生
成させることができる。
次に、ホトレジスト層１００を除去し、そして
第２７図および拡大した第２８図により示されて
いる露出酸化物表面に沿つた点画により示されて
いるように好ましくは燐拡散を使用して安定化段
階を実施する。この燐安定化は約20〜100オング
ストローム厚さの露出シリコン表面上に非常に薄
い酸化物層１０４を生成させる効果を有している
（第２８図中に例として明白に示されている）。
第２７図および拡大した第２８図により示されて
いる露出酸化物表面に沿つた点画により示されて
いるように好ましくは燐拡散を使用して安定化段
階を実施する。この燐安定化は約20〜100オング
ストローム厚さの露出シリコン表面上に非常に薄
い酸化物層１０４を生成させる効果を有している
（第２８図中に例として明白に示されている）。
安定化と同時に装置１０をゲツター化するのが
便利であるが、これは窓１０２を開いた後でホト
レジストによつて裏側以外の全部〔例えばその上
に酸化物を有しているサブストレート１２の下側
表面（図示されてはいない）〕を被覆し、次いで
裏側をきれいなシリコンのところまでストリツピ
ングすることによつて達成することができる。次
いで、ホトレジストを除去しそして装置１０を燐
拡散に付すことによつて、前記した安定化法を実
施する。これは金属不純物を裏側にゲツター化
し、それによつて好都合にも漏洩電流を低下させ
る。
便利であるが、これは窓１０２を開いた後でホト
レジストによつて裏側以外の全部〔例えばその上
に酸化物を有しているサブストレート１２の下側
表面（図示されてはいない）〕を被覆し、次いで
裏側をきれいなシリコンのところまでストリツピ
ングすることによつて達成することができる。次
いで、ホトレジストを除去しそして装置１０を燐
拡散に付すことによつて、前記した安定化法を実
施する。これは金属不純物を裏側にゲツター化
し、それによつて好都合にも漏洩電流を低下させ
る。
燐安定化段階の後で、酸化物層１０４を通して
接点窓１０２を再び開くことが必要である。ホト
レジスト層（図示されていない）を、層１００を
生成させる同一マスク表示を使用して再び適用す
る。次いで酸化物層１０４を下のシリコンまでエ
ツチングして接点窓１０２を再び開き、そしてそ
のホトレジストを除去して典型的には第２９図に
より示されている窓１０２を生成させる。第２９
図に示されている表面１４の窓開口部１０２は直
径５ミクロン以下に制御することができる。これ
に対して既知の従来技術ではこれまでは約８ミク
ロンに限定されていた。
接点窓１０２を再び開くことが必要である。ホト
レジスト層（図示されていない）を、層１００を
生成させる同一マスク表示を使用して再び適用す
る。次いで酸化物層１０４を下のシリコンまでエ
ツチングして接点窓１０２を再び開き、そしてそ
のホトレジストを除去して典型的には第２９図に
より示されている窓１０２を生成させる。第２９
図に示されている表面１４の窓開口部１０２は直
径５ミクロン以下に制御することができる。これ
に対して既知の従来技術ではこれまでは約８ミク
ロンに限定されていた。
従つて、本発明は非常に小さい窓を製造する技
術を提供し、その結果接点をその中に厳密に位置
づけることができる。本発明のこの重要な特徴
は、安定化の前に、非ドーピング処理酸化物層を
通して窓をエツチングする前記の一連の段階によ
つて達成される。本明細書に記載されている方法
は、接点に対して割りあてられている表面積を既
知の最良の従来技術に比べて約40％だけ減少する
ことを可能ならしめる。
術を提供し、その結果接点をその中に厳密に位置
づけることができる。本発明のこの重要な特徴
は、安定化の前に、非ドーピング処理酸化物層を
通して窓をエツチングする前記の一連の段階によ
つて達成される。本明細書に記載されている方法
は、接点に対して割りあてられている表面積を既
知の最良の従来技術に比べて約40％だけ減少する
ことを可能ならしめる。
最後に、金属化（メタライゼーシヨン）工程を
使用して、窓１０２中に接点１０６，１０８，１
１０，１１２，１１４および１１６を形成して、
これにより第３０図に示した装置構造物１０を生
成する。これらの接点は、アルミニウムを真空蒸
着させ、アルミニウム部分をホトマスクし、そし
てアルミニウムを選択的に攻撃するがしかしその
下の酸化物層９８は攻撃しないエツチング剤を使
用してマスクされていない部分をエツチングする
ことによつて形成されるのが好ましい。
使用して、窓１０２中に接点１０６，１０８，１
１０，１１２，１１４および１１６を形成して、
これにより第３０図に示した装置構造物１０を生
成する。これらの接点は、アルミニウムを真空蒸
着させ、アルミニウム部分をホトマスクし、そし
てアルミニウムを選択的に攻撃するがしかしその
下の酸化物層９８は攻撃しないエツチング剤を使
用してマスクされていない部分をエツチングする
ことによつて形成されるのが好ましい。
当業者は、部位２４のエレメントが電荷蓄積セ
ルまたはメモリーセルとして働きそして部位２６
のエレメントが電場効果トランジスターとして働
くような第３０図に示したエレメント構造物の有
用性を認識するであろう。
ルまたはメモリーセルとして働きそして部位２６
のエレメントが電場効果トランジスターとして働
くような第３０図に示したエレメント構造物の有
用性を認識するであろう。
特に、エレメント２６は米国特許第3898105号
明細書に記載と同様の自己整合シリコンゲートを
有するＮ−チヤンネルエンハンスメントモード
FETであつて、ここに接点１１４はシリコンゲ
ート６８へのゲート接点として働き、そして接点
１１２および１１６は域８８および９０への源お
よびドレイン接点として働いている。本発明はま
た前記米国特許の教示に従つて本明細書に具体的
に述べられている過程段階を修正することによつ
てＮ−チヤンネル空乏モードFETならびに両様
式のＰ−チヤンネルFETの製造にも適用するこ
とができる。
明細書に記載と同様の自己整合シリコンゲートを
有するＮ−チヤンネルエンハンスメントモード
FETであつて、ここに接点１１４はシリコンゲ
ート６８へのゲート接点として働き、そして接点
１１２および１１６は域８８および９０への源お
よびドレイン接点として働いている。本発明はま
た前記米国特許の教示に従つて本明細書に具体的
に述べられている過程段階を修正することによつ
てＮ−チヤンネル空乏モードFETならびに両様
式のＰ−チヤンネルFETの製造にも適用するこ
とができる。
エレメント２４は単一トランジスターおよび単
一コンデンサーを有する当技術分野では既知の破
壊的読取りタイプの小面積メモリーセルである。
当業者には理解されるように、第３０図の部位２
４に特定的に示されているものと逆の導電性タイ
プを有する相補的なメモリーセルを製造すること
ができる。
一コンデンサーを有する当技術分野では既知の破
壊的読取りタイプの小面積メモリーセルである。
当業者には理解されるように、第３０図の部位２
４に特定的に示されているものと逆の導電性タイ
プを有する相補的なメモリーセルを製造すること
ができる。
例えば第３０図のセル２４のようなメモリーセ
ルの操作は当技術分野では既知である。簡単に云
えば、接点１０６は表面１４（導電性ポリシリコ
ン層６６がそれに非常に近接している）に沿つた
部域１１８中のサブストレート１２中の小数キヤ
リア電荷を蓄積するに充分な電圧でバイアスをか
けられている。同様の回路においては、ポリシリ
コン層６６とそのすぐ下の電荷蓄積部分１１８と
の間の誘導体として働く酸化物層５０によつて、
コンデンサーが形成される。蓄積部分１１８に電
荷が存在するかまたは存在しないかが二様式情報
を表わす。この情報は単一信号が接点１０８に与
えられるたびに、領域８６および接点１１０を通
して検知され且つ変形される。当技術分野で既知
の充分高い電圧を有する接点１０８に与えられた
ゲート信号は導電性ポリシリコン層７４によつて
伝達され、それによつて酸化物層７０の直下の表
面１４に近い部分１２０に沿つてサブストレート
中にチヤンネルを誘発させる。部分１２０中に誘
発されたそのようなチヤンネルは、データ伝達領
域８６と電荷蓄積部分１１８との間に電気的接続
を可能ならしめる。部分１２０はFET中のチヤ
ンネル域に相当する回路であり、これはこの具体
例においてはＮ−チヤンネルエンハンスメントモ
ードFETである。従つて、メモリーセル２４は
その構造体のすべての付随する静電容量および抵
抗を無視しうるものとして無視して、基本的機能
における単一トランジスターおよび単一コンデン
サーを包含するものとみなすことができる。
ルの操作は当技術分野では既知である。簡単に云
えば、接点１０６は表面１４（導電性ポリシリコ
ン層６６がそれに非常に近接している）に沿つた
部域１１８中のサブストレート１２中の小数キヤ
リア電荷を蓄積するに充分な電圧でバイアスをか
けられている。同様の回路においては、ポリシリ
コン層６６とそのすぐ下の電荷蓄積部分１１８と
の間の誘導体として働く酸化物層５０によつて、
コンデンサーが形成される。蓄積部分１１８に電
荷が存在するかまたは存在しないかが二様式情報
を表わす。この情報は単一信号が接点１０８に与
えられるたびに、領域８６および接点１１０を通
して検知され且つ変形される。当技術分野で既知
の充分高い電圧を有する接点１０８に与えられた
ゲート信号は導電性ポリシリコン層７４によつて
伝達され、それによつて酸化物層７０の直下の表
面１４に近い部分１２０に沿つてサブストレート
中にチヤンネルを誘発させる。部分１２０中に誘
発されたそのようなチヤンネルは、データ伝達領
域８６と電荷蓄積部分１１８との間に電気的接続
を可能ならしめる。部分１２０はFET中のチヤ
ンネル域に相当する回路であり、これはこの具体
例においてはＮ−チヤンネルエンハンスメントモ
ードFETである。従つて、メモリーセル２４は
その構造体のすべての付随する静電容量および抵
抗を無視しうるものとして無視して、基本的機能
における単一トランジスターおよび単一コンデン
サーを包含するものとみなすことができる。
本発明の方法の利点は、適正な装置機能に対し
て重要な種々の厚さを有する絶縁層５０，６２お
よび７０を形成することを包含する。前記に論じ
たように、本発明の方法は約900オングストロー
ムの好ましい厚さを有する比較的薄い酸化物層５
０、約1500〜2000オングストロームの好ましい厚
さを有するわずかにより厚い酸化物層７０、およ
び3000オングストローム以上の厚さを有する実質
的により厚い酸化物層６２を成功裡に実現する。
現想的には、層６２を可及的厚くしてポリシリコ
ン層６６および７４の間に存在するすべての寄生
キヤパシタンスを無視しうるものとすべきであ
る。層６２は層６６を生成させる6000オングスト
ロームのポリシリコンから生長させたポリオキサ
イドなのであるから、層６２の厚さは実際問題と
しては約8000オングストロームの最大値までに限
定されている。これはなお充分な厚さのポリシリ
コンを層６６に対して残す。この商業的態様にお
いては、層６２は約4000オングストロームである
が、3000〜6000オングストロームの厚さは許容し
うる。
て重要な種々の厚さを有する絶縁層５０，６２お
よび７０を形成することを包含する。前記に論じ
たように、本発明の方法は約900オングストロー
ムの好ましい厚さを有する比較的薄い酸化物層５
０、約1500〜2000オングストロームの好ましい厚
さを有するわずかにより厚い酸化物層７０、およ
び3000オングストローム以上の厚さを有する実質
的により厚い酸化物層６２を成功裡に実現する。
現想的には、層６２を可及的厚くしてポリシリコ
ン層６６および７４の間に存在するすべての寄生
キヤパシタンスを無視しうるものとすべきであ
る。層６２は層６６を生成させる6000オングスト
ロームのポリシリコンから生長させたポリオキサ
イドなのであるから、層６２の厚さは実際問題と
しては約8000オングストロームの最大値までに限
定されている。これはなお充分な厚さのポリシリ
コンを層６６に対して残す。この商業的態様にお
いては、層６２は約4000オングストロームである
が、3000〜6000オングストロームの厚さは許容し
うる。
前述の記載から、本発明は商業的半導体装置に
対して広い適用性を有していることが明白であ
る。特に、ここに記載した方法は、高密度RAM
の製造に大なる有用性を有しており且つ
「16KRAM」（すなわち16384個のメモリーセルを
有するランダムアクセスメモリー装置）の製造を
可能ならしめた。
対して広い適用性を有していることが明白であ
る。特に、ここに記載した方法は、高密度RAM
の製造に大なる有用性を有しており且つ
「16KRAM」（すなわち16384個のメモリーセルを
有するランダムアクセスメモリー装置）の製造を
可能ならしめた。
本発明の好ましい態様が詳細に記載されている
けれども、特許請求の範囲から逸脱することなく
種々の変形または置換をなしうるということを理
解されたい。
けれども、特許請求の範囲から逸脱することなく
種々の変形または置換をなしうるということを理
解されたい。
第１〜２０図は製造過程の種々の段階における
本発明の集積回路装置の部分を説明する模式的断
面図である。第２１図は第２０図の代表的部分の
拡大図である。第２２図は製造過程の連続段階を
説明する模式的断面図である。第２３図は第２２
図の代表的部分の拡大図である。第２４および２
５図は製造過程の連続段階を説明する模式的断面
図である。第２６図は第２５図の代表的部分の拡
大図である。第２７図は製造過程の連続段階を説
明する模式的断面図である。第２８図は第２７図
の代表的部分の拡大図である。第２９図は製造過
程の連続段階を説明する第２８図と同様の拡大図
である。そして、第３０図は製造過程の最終段階
における重要な装置特性を説明する模式的断面図
である。
本発明の集積回路装置の部分を説明する模式的断
面図である。第２１図は第２０図の代表的部分の
拡大図である。第２２図は製造過程の連続段階を
説明する模式的断面図である。第２３図は第２２
図の代表的部分の拡大図である。第２４および２
５図は製造過程の連続段階を説明する模式的断面
図である。第２６図は第２５図の代表的部分の拡
大図である。第２７図は製造過程の連続段階を説
明する模式的断面図である。第２８図は第２７図
の代表的部分の拡大図である。第２９図は製造過
程の連続段階を説明する第２８図と同様の拡大図
である。そして、第３０図は製造過程の最終段階
における重要な装置特性を説明する模式的断面図
である。
Claims (1)
- 【特許請求の範囲】 １ 集積回路装置中に非常に小さい接点窓を形成
する半導体装置の製法であつて、 (a) 前記集積回路装置の複数の部分上に薄い酸化
物層を成長させるステツプ、 (b) 前記成長酸化物層上に厚い非ドーピング処理
酸化物層を沈着させるが、その際下層の前記成
長酸化物層のエツチング速度と匹敵するエツチ
ング速度を前記沈着酸化物層に与える条件下で
沈着させるステツプ、 (c) 前記両方の酸化物層の複数の部分をエツチン
グし、前記両方の酸化物層を通して前記集積回
路装置の下層のシリコン基板部分へ達する接点
窓を開けるステツプ、 (d) ホトレジストで前面を被覆して前記接点窓を
保護し、次いで裏面から酸化物をエツチングし
て前記シリコン基板部分の底部表面を露出し、
次いで前記ホトレジストを除去し、そして前記
集積回路装置に燐を拡散することによつて、前
記集積回路装置の表面を安定化し、同時にゲツ
ター化するステツプ、 (e) ステツプｄに付随して形成された非常に薄い
酸化物層を通して接点窓を再び開けるステツ
プ、 及び (f) 前記接点窓に接点を沈着するステツプを含む
半導体装置の製法。 ２ ステツプｂにおける沈着酸化物層を形成する
ための条件がSiH4及びCO2の存在の下に約600℃
から約1000℃までの間の加熱雰囲気中に前記集積
回路装置をおくことである特許請求の範囲第１項
記載の半導体装置の製法。 ３ 前記集積回路装置が複数個の相互接続された
シリコンゲート電場効果エレメントを含んでおり
そしてその方法により製造された接点がエレメン
トとの相互接続回路を形成する特許請求の範囲第
１項記載の半導体装置の製法。 ４ ステツプｆが前記集積回路装置上にアルミニ
ウム層を沈着し、接点が形成される前記アルミニ
ウム層の複数の部分をマスクし、前記アルミニウ
ム層の非マスク部分を除去して前記接点を形成
し、そして前記マスク部分を除去する特許請求の
範囲第１項記載の半導体装置の製法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US76239877A | 1977-01-26 | 1977-01-26 | |
| US762398 | 1977-01-26 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62290152A JPS62290152A (ja) | 1987-12-17 |
| JPH0362300B2 true JPH0362300B2 (ja) | 1991-09-25 |
Family
ID=25064929
Family Applications (10)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP679578A Pending JPS5394190A (en) | 1977-01-26 | 1978-01-26 | Method of producing semiconductor |
| JP56123141A Pending JPS5760852A (en) | 1977-01-26 | 1981-08-07 | Method of producing semiconductor device |
| JP62017430A Granted JPS62290152A (ja) | 1977-01-26 | 1987-01-29 | 半導体装置の製法 |
| JP62017428A Pending JPS62290147A (ja) | 1977-01-26 | 1987-01-29 | 半導体装置の製法 |
| JP62017429A Pending JPS62290180A (ja) | 1977-01-26 | 1987-01-29 | 半導体装置の製法 |
| JP62017431A Pending JPS62290181A (ja) | 1977-01-26 | 1987-01-29 | 半導体装置の製法 |
| JP1991065301U Pending JPH04107840U (ja) | 1977-01-26 | 1991-08-19 | 半導体装置 |
| JP7261375A Expired - Lifetime JP2720911B2 (ja) | 1977-01-26 | 1995-10-09 | 半導体装置用基板表面を用意する方法 |
| JP7261450A Pending JPH0918003A (ja) | 1977-01-26 | 1995-10-09 | 電界効果トランジスタの製造方法 |
| JP7261151A Pending JPH098299A (ja) | 1977-01-26 | 1995-10-09 | 半導体装置及びその製造方法 |
Family Applications Before (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP679578A Pending JPS5394190A (en) | 1977-01-26 | 1978-01-26 | Method of producing semiconductor |
| JP56123141A Pending JPS5760852A (en) | 1977-01-26 | 1981-08-07 | Method of producing semiconductor device |
Family Applications After (7)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62017428A Pending JPS62290147A (ja) | 1977-01-26 | 1987-01-29 | 半導体装置の製法 |
| JP62017429A Pending JPS62290180A (ja) | 1977-01-26 | 1987-01-29 | 半導体装置の製法 |
| JP62017431A Pending JPS62290181A (ja) | 1977-01-26 | 1987-01-29 | 半導体装置の製法 |
| JP1991065301U Pending JPH04107840U (ja) | 1977-01-26 | 1991-08-19 | 半導体装置 |
| JP7261375A Expired - Lifetime JP2720911B2 (ja) | 1977-01-26 | 1995-10-09 | 半導体装置用基板表面を用意する方法 |
| JP7261450A Pending JPH0918003A (ja) | 1977-01-26 | 1995-10-09 | 電界効果トランジスタの製造方法 |
| JP7261151A Pending JPH098299A (ja) | 1977-01-26 | 1995-10-09 | 半導体装置及びその製造方法 |
Country Status (5)
| Country | Link |
|---|---|
| JP (10) | JPS5394190A (ja) |
| DE (1) | DE2802048A1 (ja) |
| FR (5) | FR2382768A1 (ja) |
| GB (5) | GB1595543A (ja) |
| IT (1) | IT1089299B (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| IT1089299B (it) * | 1977-01-26 | 1985-06-18 | Mostek Corp | Procedimento per fabbricare un dispositivo semiconduttore |
| JPS5713772A (en) * | 1980-06-30 | 1982-01-23 | Hitachi Ltd | Semiconductor device and manufacture thereof |
| GB2290167B (en) | 1994-06-08 | 1999-01-20 | Hyundai Electronics Ind | Method for fabricating a semiconductor device |
| US9954176B1 (en) | 2016-10-06 | 2018-04-24 | International Business Machines Corporation | Dielectric treatments for carbon nanotube devices |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50123274A (ja) * | 1974-03-15 | 1975-09-27 |
Family Cites Families (33)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1053069A (ja) * | 1963-06-28 | |||
| GB1175392A (en) * | 1966-09-14 | 1969-12-23 | Hitachi Ltd | Method of Treating Protective Coatings for Semiconductor Devices |
| US3590477A (en) | 1968-12-19 | 1971-07-06 | Ibm | Method for fabricating insulated-gate field effect transistors having controlled operating characeristics |
| GB1292060A (en) * | 1969-04-15 | 1972-10-11 | Tokyo Shibaura Electric Co | A method of manufacturing a semiconductor device |
| US3825997A (en) * | 1969-10-02 | 1974-07-30 | Sony Corp | Method for making semiconductor device |
| DE2040180B2 (de) | 1970-01-22 | 1977-08-25 | Intel Corp, Mountain View, Calif. (V.St.A.) | Verfahren zur verhinderung von mechanischen bruechen einer duennen, die oberflaeche eines halbleiterkoerpers ueberdeckende isolierschichten ueberziehenden elektrisch leitenden schicht |
| NL7109327A (ja) * | 1970-07-10 | 1972-01-12 | ||
| US3811974A (en) * | 1971-07-19 | 1974-05-21 | North American Rockwell | Silicon nitride-silicon oxide etchant |
| JPS5112507B2 (ja) | 1971-10-22 | 1976-04-20 | ||
| JPS5139835B2 (ja) * | 1971-12-27 | 1976-10-29 | ||
| DE2218035A1 (de) * | 1972-04-14 | 1973-10-31 | Vepa Ag | Verfahren und vorrichtung zum kontinuierlichen fixieren und schrumpfen von synthese-fasern |
| DE2320195A1 (de) | 1972-04-24 | 1973-12-13 | Standard Microsyst Smc | Durch ionenimplantation hergestellter speicherfeldeffekt-transistor mit siliciumbasis |
| US3810795A (en) * | 1972-06-30 | 1974-05-14 | Ibm | Method for making self-aligning structure for charge-coupled and bucket brigade devices |
| JPS5910073B2 (ja) * | 1972-10-27 | 1984-03-06 | 株式会社日立製作所 | シリコン・ゲ−トｍｏｓ型半導体装置の製造方法 |
| US3898105A (en) * | 1973-10-25 | 1975-08-05 | Mostek Corp | Method for making FET circuits |
| JPS5912495B2 (ja) | 1974-10-01 | 1984-03-23 | カブシキガイシヤ ニツポンジドウシヤブヒンソウゴウケンキユウシヨ | 衝突検知装置 |
| US3984822A (en) * | 1974-12-30 | 1976-10-05 | Intel Corporation | Double polycrystalline silicon gate memory device |
| JPS51114079A (en) * | 1975-03-31 | 1976-10-07 | Fujitsu Ltd | Construction of semiconductor memory device |
| JPS51118393A (en) * | 1975-04-10 | 1976-10-18 | Matsushita Electric Ind Co Ltd | Semicondector unit |
| JPS51118392A (en) | 1975-04-10 | 1976-10-18 | Matsushita Electric Ind Co Ltd | Manuforcturing process for semiconductor unit |
| US4002511A (en) * | 1975-04-16 | 1977-01-11 | Ibm Corporation | Method for forming masks comprising silicon nitride and novel mask structures produced thereby |
| US4012757A (en) * | 1975-05-05 | 1977-03-15 | Intel Corporation | Contactless random-access memory cell and cell pair |
| JPS51142982A (en) * | 1975-05-05 | 1976-12-08 | Intel Corp | Method of producing single crystal silicon ic |
| JPS51139263A (en) * | 1975-05-28 | 1976-12-01 | Hitachi Ltd | Method of selective oxidation of silicon substrate |
| NL7506594A (nl) * | 1975-06-04 | 1976-12-07 | Philips Nv | Werkwijze voor het vervaardigen van een halfge- leiderinrichting en halfgeleiderinrichting ver- vaardigd met behulp van de werkwijze. |
| IT1061530B (it) * | 1975-06-12 | 1983-04-30 | Ncr Co | Metodo per la formazione di connessioni elettriche in regioni selezionate di una superficie di un dispositivo semiconduttore a circuito integrato |
| DE2532594B2 (de) * | 1975-07-21 | 1980-05-22 | Siemens Ag, 1000 Berlin Und 8000 Muenchen | Halbleiterspeicher |
| GB1540450A (en) | 1975-10-29 | 1979-02-14 | Intel Corp | Self-aligning double polycrystalline silicon etching process |
| US4240092A (en) | 1976-09-13 | 1980-12-16 | Texas Instruments Incorporated | Random access memory cell with different capacitor and transistor oxide thickness |
| JPS6034270B2 (ja) * | 1976-01-12 | 1985-08-07 | テキサス・インスツルメンツ・インコ−ポレイテツド | 半導体メモリ装置およびその製造方法 |
| US4112575A (en) * | 1976-12-20 | 1978-09-12 | Texas Instruments Incorporated | Fabrication methods for the high capacity ram cell |
| IT1089299B (it) * | 1977-01-26 | 1985-06-18 | Mostek Corp | Procedimento per fabbricare un dispositivo semiconduttore |
| FR2584786B1 (fr) * | 1985-07-15 | 1989-10-27 | Valeo | Montage de butee de debrayage et butee de debrayage propre a un tel montage |
-
1977
- 1977-12-30 IT IT31506/77A patent/IT1089299B/it active
-
1978
- 1978-01-18 DE DE19782802048 patent/DE2802048A1/de active Granted
- 1978-01-25 GB GB3022/78A patent/GB1595543A/en not_active Expired
- 1978-01-25 FR FR7802068A patent/FR2382768A1/fr active Granted
- 1978-01-25 GB GB32523/79A patent/GB1595545A/en not_active Expired
- 1978-01-25 GB GB32525/79A patent/GB1595547A/en not_active Expired
- 1978-01-25 GB GB19043/80A patent/GB1595548A/en not_active Expired
- 1978-01-25 GB GB32524/79A patent/GB1595546A/en not_active Expired
- 1978-01-26 JP JP679578A patent/JPS5394190A/ja active Pending
- 1978-06-08 FR FR7817175A patent/FR2382770A1/fr active Granted
- 1978-06-08 FR FR7817176A patent/FR2382745A1/fr active Granted
- 1978-06-08 FR FR7817173A patent/FR2382769A1/fr active Granted
- 1978-06-08 FR FR7817174A patent/FR2382767A1/fr active Granted
-
1981
- 1981-08-07 JP JP56123141A patent/JPS5760852A/ja active Pending
-
1987
- 1987-01-29 JP JP62017430A patent/JPS62290152A/ja active Granted
- 1987-01-29 JP JP62017428A patent/JPS62290147A/ja active Pending
- 1987-01-29 JP JP62017429A patent/JPS62290180A/ja active Pending
- 1987-01-29 JP JP62017431A patent/JPS62290181A/ja active Pending
-
1991
- 1991-08-19 JP JP1991065301U patent/JPH04107840U/ja active Pending
-
1995
- 1995-10-09 JP JP7261375A patent/JP2720911B2/ja not_active Expired - Lifetime
- 1995-10-09 JP JP7261450A patent/JPH0918003A/ja active Pending
- 1995-10-09 JP JP7261151A patent/JPH098299A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS50123274A (ja) * | 1974-03-15 | 1975-09-27 |
Also Published As
| Publication number | Publication date |
|---|---|
| FR2382767B1 (ja) | 1983-06-03 |
| JPH0917799A (ja) | 1997-01-17 |
| FR2382770B1 (ja) | 1983-06-03 |
| JPS62290147A (ja) | 1987-12-17 |
| JPH04107840U (ja) | 1992-09-17 |
| FR2382768A1 (fr) | 1978-09-29 |
| IT1089299B (it) | 1985-06-18 |
| JPS62290180A (ja) | 1987-12-17 |
| FR2382768B1 (ja) | 1983-06-10 |
| JPH098299A (ja) | 1997-01-10 |
| JPS62290181A (ja) | 1987-12-17 |
| GB1595547A (en) | 1981-08-12 |
| FR2382767A1 (fr) | 1978-09-29 |
| GB1595546A (en) | 1981-08-12 |
| JPS5394190A (en) | 1978-08-17 |
| GB1595548A (en) | 1981-08-12 |
| FR2382745B1 (ja) | 1983-06-03 |
| DE2802048A1 (de) | 1978-07-27 |
| JPH0918003A (ja) | 1997-01-17 |
| GB1595545A (en) | 1981-08-12 |
| JPS5760852A (en) | 1982-04-13 |
| GB1595543A (en) | 1981-08-12 |
| FR2382745A1 (fr) | 1978-09-29 |
| FR2382770A1 (fr) | 1978-09-29 |
| JPS62290152A (ja) | 1987-12-17 |
| DE2802048C2 (ja) | 1993-02-11 |
| JP2720911B2 (ja) | 1998-03-04 |
| FR2382769B1 (ja) | 1983-06-03 |
| FR2382769A1 (fr) | 1978-09-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4635347A (en) | Method of fabricating titanium silicide gate electrodes and interconnections | |
| JP2857006B2 (ja) | Ｍｏｓ集積回路上の自己整列珪化コバルト | |
| JPH03173480A (ja) | 基板の上に横たわる多層導電ラインを有する半導体装置を製作するための方法 | |
| US6136674A (en) | Mosfet with gate plug using differential oxide growth | |
| US4170492A (en) | Method of selective oxidation in manufacture of semiconductor devices | |
| JPH0346976B2 (ja) | ||
| JPS62203380A (ja) | 半導体素子の製造方法 | |
| EP0685883B1 (en) | Method of forming an improved dielectric in an integrated circuit | |
| US6087241A (en) | Method of forming side dielectrically isolated semiconductor devices and MOS semiconductor devices fabricated by this method | |
| EP0005351B1 (en) | A method of making a narrow gate mesfet | |
| US6248618B1 (en) | Method of fabrication of dual gate oxides for CMOS devices | |
| US4553314A (en) | Method for making a semiconductor device | |
| JPS61220474A (ja) | ジユアル電子注入構造体 | |
| US5972777A (en) | Method of forming isolation by nitrogen implant to reduce bird's beak | |
| US5057455A (en) | Formation of integrated circuit electrodes | |
| JPH0697192A (ja) | 半導体装置及びその製造方法 | |
| US5115296A (en) | Preferential oxidization self-aligned contact technology | |
| JPH0362300B2 (ja) | ||
| US6316804B1 (en) | Oxygen implant self-aligned, floating gate and isolation structure | |
| US4271423A (en) | V-groove semiconductor device with buried channel stop | |
| US5366918A (en) | Method for fabricating a split polysilicon SRAM cell | |
| US11984362B1 (en) | Control of locos structure thickness without a mask | |
| US5956589A (en) | Method of forming narrow thermal silicon dioxide side isolation regions in a semiconductor substrate and MOS semiconductor devices fabricated by this method | |
| KR100233264B1 (ko) | 아날로그 반도체소자 제조방법 | |
| KR950013791B1 (ko) | 매립 형태의 콘택 위에 게이트전극 형성방법 |