JPH04107840U - 半導体装置 - Google Patents

半導体装置

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JPH04107840U
JPH04107840U JP1991065301U JP6530191U JPH04107840U JP H04107840 U JPH04107840 U JP H04107840U JP 1991065301 U JP1991065301 U JP 1991065301U JP 6530191 U JP6530191 U JP 6530191U JP H04107840 U JPH04107840 U JP H04107840U
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polysilicon
oxide
oxide layer
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チウ・チユー・チヤン
チヤオ・マイ
ミント・スウイー
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モステツク・コーポレイシヨン
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Abstract

(57)【要約】 【目的】 商業的に広い応用性を有し、特に高密度ＲＡ
Ｍの製造に大いなる有用性を有する半導体装置を得る。 【構成】 半導体基板１２の活性領域上に部分を有する
熱酸化物層５０，５２と、この熱酸化物層の部分に設け
られた１以上のポリシリコン要素６６，６８と、半導体
基板の表面下に広がる１以上のフィールド酸化物領域４
２と、対応するフィールド酸化物領域及び半導体基板間
の半導体基板の表面１４下に設けられたドーピング領域
３６と、ポリシリコン要素の上に設けられた酸化物層９
４，９６と、これ等の酸化物層の上に設けられた高温非
ドーピング二酸化シリコン層９４，９６と、その内部に
設けられ、ポリシリコン要素と接触する接点を有する接
点窓１０２とで構成される。

Description

【考案の詳細な説明】
【０００１】
【産業上の利用分野】
この考案は、一般に半導体装置、そして詳しく云えば電界効果素子例えばラン ダムアクセスメモリー(RAM)（随時書込み呼出し記憶素子）集積回路に使用する ための電界効果トランジスター(FET)および、メモリーセルに関するものである 。
【０００２】
【考案の背景】
集積回路技術においては、回路素子のサイズを縮小し且つ装置の歩留まりを良 くするための製造技術を改善しようとする努力がされている。この考案は高密度 ＲＡＭを製造にするのに特有の多くの関連する問題に向けられている。
【０００３】 特に、従来のアイソプレーナ技術を使用して、基板の選択された部分に厚いフ ィールド酸化物層を形成することは、フィールド酸化物の成長を設計するために 使用されている窒化シリコン層から、基板の一部への窒素シリコンの不所望な移 行を起こさせることがわかった。この考案は、基板の、このような窒化シリコン の汚染を軽減するものを提供する。
【０００４】 半導体チップ上での単位面積当たりの素子数に制限がある従来技術による方法 の一つは、下層をエッチングするマスクとして被着酸化物を使用することである 。被着酸化物は凹凸形状をして、その厚さが不均一となる傾向があり、このこと は正確なマスクを形成するのを阻害し、それによって公差に悪影響を与えるとと もに、素子の密度を限定する。この考案によれば、この被着酸化物によるマスク 形成の諸制限が克服される。
【０００５】 更に、この考案によって解決される従来技術の面倒な問題は、基板に拡散用窓 を開けることに付随する、多結晶シリコンゲート層の下の酸化物層の横方向エッ チングである。そのようなゲート層の酸化物アンダーカットは、ゲート層と基板 との間の短絡によって装置を故障させることがある。このアンダーカット部分を 充填するために酸化物を被着する従来方法は、信頼できないことがわかった。
【０００６】 また、この考案により解決される厄介な従来技術上の問題は、安定化層を使用 して半導体装置中に接点窓を開けることに付随する、安定化層酸化物についての 大きい横方向エッチングである。例えばナトリウムのような汚染物が基板に移動 するのを阻止するという既知の目的のために、本質的にドーピングされていない 熱的に成長された酸化物の比較的薄い層上に、ドーピングされた酸化物の比較的 厚い層を被着することが従来技術で実施されている。次いで、ホトレジストマス クを通してエッチングすることによって接点窓が開けられると、このドーピング された酸化物（すなわち安定化層）は、ドーピングされた被着酸化物とドーピン グされていない成長酸化物とのエッチング速度の不一致のために、マスクの下で 横方向にかなりエッチングされる。ドーピングされた被着酸化物（特に約４００ ℃で被着された「低温」のもの）は、典型的には、ドーピングされていない成長 酸化物よりも約１０倍程度速い速度でエッチングされる。このエッチング処理の 持続時間は、下にある成長酸化物層を通って浸透するのに充分長くなくてはなら ないことから、マスクの下のドーピングされた被着酸化物の横方向エッチングの 大きさは、典型的には、ドーピングされていない成長酸化物の厚さの１０倍より もいくらか大きい。このエッチング処理が持続している間に生じる過剰なエッチ ングは、上記の問題を更に解決困難にすることが理解される。チップの単位面積 当たりの素子の密度は、このように大きい横方向エッチングによって悪影響をう けることは明らかである。この問題を実質的に除去したものがこの考案によって 提供される。
【０００７】
【考案の概要】
この考案によれば、高素子密度の集積回路を製造するのに有利に適用すること のできる一連の製造工程によって種々のタイプの電界効果素子を同時に製造する ことができる半導体装置が開示される。
【０００８】 その重要な実施例によれば、二つの基本的な電界効果素子（メモリーセルおよ び電界効果トランジスター）が、この考案の半導体装置における一連の工程で並 置的に示されている。 この考案の別の重要な特色によれば、基板内に活性部分を定め、基板表面の損 傷をなくすのに充分な厚さまで活性部分に薄い酸化物層を成長させ、そして、こ の薄い酸化物層を除去して活性部分内のクリーンな基板表面を有することを含む 、半導体装置が開示される。
【０００９】 この考案のその他の重要な特色によれば、半導体基板上の正確な位置に、正確 なパターンで多結晶シリコン（この明細書中では以下「ポリシリコン」と云う） の層が形成されているものが開示される。そして、この装置は、ポリシリコン層 を一部酸化し、得られたポリオキサイド層の一部を除去して、その下にあるポリ シリコン層をエッチングするためのマスクを形成することを含む。この明細書に おいて、「ポリオキサイド」とは、ポリシリコンの酸化によって形成された物質 を云うために使用されている。
【００１０】
【実施例】
図１について説明すると、こゝには、製造過程の初期段階におけるこの考案の 半導体装置１０の一部の断面図が示されている。この半導体装置１０は、当技術 分野では良く知られているように、通常の結晶配向の単結晶シリコンである基板 １２を備えている。当業者には理解されるように、この考案の多くの特徴は、シ リコン以外の半導体物質例えばゲルマニウムを使用した半導体装置にも適用でき る。基板１２はＰ型のものでも良いしＮ型のものでも良いが、ここでは、一例と してＰ型のものが使用されている。そして、この基板１２の望ましい抵抗率は約 ５〜２５Ω−ｃｍである。基板１２の頂面１４には、約６００オングストローム の厚さの二酸化シリコン層１６を熱成長させられている。約６００オングストロ ームの厚さの窒化シリコン層１８は、既知の方法により、反応器中の二酸化シリ コン層１６上に被着される、約１０００オングストロームの厚さを有するポリシ リコン層２０は、既知の被着技術を使用して、窒化シリコン層１８上に被着され る。
【００１１】 次いで図１のポリシリコン層２０を完全に酸化するのに十分な時間、好ましく は約９００℃〜１０００℃の蒸気中の酸化性雰囲気に半導体装置１０を曝すこと により、図２に示したポリオキサイド層２２を生成する。このポリオキサイド層 ２２は約２０００オングストロームの厚さであり、これは酸化中の成長のせいで 最初のポリシリコン層２０の厚さの約２倍となっている。
【００１２】 図３について説明すると、中間の数工程を実施した後での半導体装置１０の代 表的な部分がこゝには示されている。二つの構成要素セグメントすなわち素子部 位２４および２６が図３には明示されているが、以下に述べるこの考案の半導体 装置の製造方法によって同様な素子が同時に作られる場合にはそれらは非常に多 数の同様な部位（図示しない）を表すことを理解すべきである。両部位２４およ び２６において、標準的ホトマクス技術を使用してポリオキサイド層２２上にホ トレジストパターン２８および３０を被着し、その後、酸化物を選択的にアタッ クするエッチング剤を使用してポリオキサイド層２２のマスクされなかった部分 をエッチングで取り去ることにより図示のようなポリオキサイド部分３２および ３４が残る。このエッチング工程の次に好ましくはボロンを使用して矢印で示し たように既知の方法でイオン注入工程を実施することによりＰ+領域３６をつく る。このＰ+領域３６は、ポリオキサイド部分によって被覆されていない基板部 分〔これはまた半導体装置１０の「フィールド区域（field area）」とも呼ばれ る〕約２０００オングストロームの深さまで浸透する。イオンのエネルギーは、 二酸化シリコン層１６および窒化シリコン層１８の、ホトレジストおよびポリオ キサイドによって被覆されていない部分を通してのみ浸透するように選ばれてい る。既知の技術例えば米国特許第３,８９８,１０５号明細書に記載の技術によっ て、好ましくは約１.６×１０13ボロンイオン／ｃｍ3の強度が使用される。しか し、どの技術が使用されても、Ｐ+領域３６は最終装置中の最高不純物濃度部分 において、約１Ω−ｃｍの抵抗率を有していることが好ましい。
【００１３】 次にホトレジスト層２８および３０を除去し、そして窒化シリコン層１８の、 ポリオキサイド層部分３２および３４によって被覆されていない部分を既知の技 術を使用して選択的にエッチングすることにより、図４に示したように窒化シリ コン部分３８および４０を残す。
【００１４】 図５に関しては、酸化は約６〜８時間約１０００℃の蒸気中で実施され、これ は基板１２の窒化シリコンによって被覆されていない部分中に比較的厚い（好ま しくは約１４,０００オングストローム）「アイソプレーナ」フィールド酸化物 層４２を成長させることになる。フィールド酸化物４２は基板１２中に約 ７,０００オングストロームの深さまで浸透し、そしてこの酸化工程はボロンの 注入によって形成されたＰ+領域３６をその下方のより深いところまで押し込め る。Ｐ+領域３６はその抵抗率を小さくすることによって一層薄いフィールド酸 化物層４２を使用させる。
【００１５】 次に、ポリオキサイド部分３２および３４を既知の方法での弗化水素酸による エッチングで除去するが、その際フィールド酸化物層４２もわずかだけ薄くされ る。次いで窒化シリコン部分３８および４０並びに二酸化シリコン層１６の残存 部分を通常の技術を使用して除去する。これは図６に示した構造を作る。
【００１６】 装置の活性区域の表面損傷をなくすために、従来技術においてはこの時点で種 々の表面「清浄化」工程が通常使用される。「活性区域」とはフィールド酸化物 が成長されなかった装置部分を意味している。しかしながら、頂面１４に沿って 基板１２のいくらかをエッチングすることによる単なる清浄化は、フィールド酸 化物４２の近くの基板１２の端縁４４に沿って存在する窒化シリコン汚染を除去 するには不充分であることが見出された。窒化シリコン部分３８および４０から の少量の窒化シリコンはフィールド酸化物層４２を作る化学過程に付随してフィ ールド酸化物層４２の端縁において基板１２の頂面１４に移送される。従って、 好ましくは塩化水素と酸素との周囲雰囲気中で酸化工程を実施して図２に示した ような熱酸化物層４６および４８を作り、これによって端縁４４における窒化物 不純物を基板１２から酸化物中にその成長の間に集める。酸化物層４６および ４８の厚さは、約３００オングストロームで充分であるが、好ましくは３００〜 １０００オングストロームの間である。
【００１７】 次に熱酸化物層４６および４８をエッチングにより取り去って図８の構造を作 る。電界効果素子の動作、特にエンハンスメント型ＦＥＴのチャンネルにおいて 重要なのは良好な表面条件であるということは当業者により理解されるであろう 。この考案の重要な特性によれば、図７および図８の酸化工程およびエッチング 工程は、表面損傷（一般に基板１２の頂部２０〜３０オングストロームの所に生 じる）ならびに窒化シリコン汚染の除去に有効であり、それによって図８に示し たような不純物のないかつクリーンな頂面１４を生じる。
【００１８】 図５〜図８に示した工程での酸化物層１６，３２，３４，４６および４８を除 去するための次々のエッチング工程の結果として、フィールド酸化物層４２はそ の厚さがいくらか減らされる。図８に示した製造工程においては、フィールド酸 化物層４２はその全厚さが約１０,０００オングストロームであり、そのうち約 ７,０００オングストロームが頂面１４より下に延びておりそして約３,０００オ ングストロームが頂面１４より上に延びている。 次に、熱酸化物層５０および５２を、図９に示したように約９００オングスト ロームの厚さまで成長させる。その後に部位２４および２６中に形成される電界 効果素子の閾値電圧を調整するために、既知の技術を使用して矢印で示したよう 少量のボロンイオン注入を実施する。
【００１９】 図１０に関しては、半導体装置１０全体に、既知の技術を使用してポリシリコ ン層５４を約６,０００オングストロームの厚さまで図示のように被着させる。 ポリシリコン層５４を高導電性とするために、Ｎ型に濃くドーピングする。この 場合図１１のポリシリコン層５４の点画で示されているように燐の拡散を使用す るのが好ましい。
【００２０】 次いでポリシリコン層５４の頂部５６を酸化して図１２に示した構造を作る。 ポリオキサイド層５６は約２,５００〜５,０００オングストロームの間の好まし い厚さを有しているが、このポリオキサイド層５６の形成によりポリシリコン層 ５４は約３,５００〜４,８００オングストロームの間まで減厚される。しかしな がら、ポリシリコン層５４およびポリオキサイド層５６は両者共約４,０００オ ングストロームの厚さであることが好ましい。
【００２１】 図１３はマスキング工程およびエッチング工程が実施された後での半導体装置 １０を示しており、ここではホトレジストパターン５８および６０が形成され、 そしてポリオキサイド層５６の、ホトレジストによって被覆されていない部分が エッチングで取り去られ、ポリオキサイド部分６２および６４が残っている。部 位２４中に形成されるべき電界効果素子の閾値の微調整のために、この段階にお いて少量のイオン注入を実施しても良い。
【００２２】 図１４に関しては、ホトレジストを除去し、ポリシリコン層５４の一部をエッ チングするためのマスクとしてポリオキサイド部分６２および６４を残す。半導 体装置１０の部位２４および２６と同様な部位においても同様なポリオキサイド マスクを残し、エッチングにより半導体装置１０中に複数のポリシリコン層（層 ６６および６８がその例である）を別々に作る。ポリシリコン層６６は、熱酸化 物層５０の一部の上に在り、そして部位２４に示されたようにフィールド酸化物 層４２の隣接部分上に延びている。ポリシリコン層６８は、図１４に示したよう に、部位２６中の熱酸化物層５２の中心部分の上に在る。
【００２３】 下層のポリシリコンをエッチングするためのマスクとしてポリオキサイド部分 ６２および６４を使用することは、ポリオキサイドの成長が一層遅くそして一層 制御可能なエッチング速度を有する高度に均一な層を作るという点で、従来技術 の被着酸化物マスクに比べて有利である。ポリオキサイドのそのような性質は、 ホトレジストマスク（図１３のホトレジストパターン５８および６０）からポリ オキサイドマスク（図１４のポリオキサイド部分６２および６４）まで高度のマ スク規制を可能にする。この高度のマスク規制は、更にポリシリコン層６６およ び６８の形成にも引きつがれる。「高度の規制」とは、被着酸化物マスクを使用 した従来技術に比べて、「より高い精度で位置決めされている」ことを意味して いる。ポリシリコン層６８は、下層の酸化物層をエッチングするためのマスクと して更に役立ち、これによっ電界効果トランジスターのチャンネル領域の上にそ れ自体を整合させることが後でわかる。 自己整合ゲートＦＥＴを作るためのマスクとしてポリシリコン層を使用する技 術は既知である。この構造はまた、当技術分野では「シリコンゲート」ＦＥＴと も云われている。ポリシリコン層６６および６８を位置決めする際の精度（また は許容度）は、半導体装置１０中に形成できる素子密度の程度に直接関係してい る。
【００２４】 ここで図１４の構造に酸化工程を実施し、ポリシリコン層６６および６８の露 出された端縁を、図１５に示したようにポリオキサイド部分で被覆する。熱酸化 物層５０および５２は約９００オングストロームの厚さに留まるが、被覆されて いない熱酸化物部分７０および７２はその厚さを約１,５００〜２,０００オング ストロームまで増加する。ポリオキサイド部分６２および６４は、２,５００オ ングストロームの最小値から少なくとも約３,０００オングストロームの厚さま で成長する。これはまたポリシリコン層６６および６８の厚さをわずか薄くする 。
【００２５】 ここで、図１０の被着工程と同様に既知の被着技術を使用して、図１６に示し たような半導体装置１０上に新しいポリシリコン層７４を被着する。このポリシ リコン層７４は約４,０００オングストロームの好ましい厚さを有している。
【００２６】 次いでポリシリコン層７４の部分酸化を実施し、図１７に示したように、約 １,０００オングストロームの厚さを有するポリオキサイド層７６を作る。酸化 はポリシリコン層７４を約３,５００オングストロームの厚さまで薄くする。
【００２７】 図１８には、ホトレジストパターン７８を使用してポリオキサイド層７６をマ スクし、このポリオキサイド層７６を部位２６では完全にそして部位２４では一 部エッチングにより取り去った後での半導体装置１０が示されている。残ったポ リオキサイド層７６は、部位２４では、ポリシリコン層７４の下側部分８０と上 側部分８２の両方の上に在る。
【００２８】 図１９では、ホトレジストは除去され、残ったポリオキサイド層７６はポリシ リコン層７４のエッチングのためのマスクとして使用されており、これによって ポリシリコン層７４が部位２６からは完全にそして部位２４からは一部除去され て図示の構造を作る。
【００２９】 図１６〜図１９に示されたように第２のポリシリコン層７４を作るための製造 工程は、図１０〜図１４に示したような第１のポリシリコン層６６を作るための 製造工程と実質的には同じである（厚さは違う）図１９の製造工程ではポリシリ コン層７４が非ドーピング状態のまゝである。この明細書では、用語「非ドーピ ング」は、燐（Ｎ型）、ボロン（Ｐ型）および既知のそれらの機能的等価物のよ うな「導電率に影響する不純物が事実上ない」ということを意味してる。また、 ポリシリコン層６６および７４を設けることは、部位２４に示されているタイプ の素子を半導体装置１０中に密に配置させうることが理解されるであろう。特に 、フィールド酸化物層４２をポリシリコン層６６と重層し、そして同様にポリシ リコン層６６をポリシリコン層７４と重層することにより、隣接セル間の相互接 続（図示しない）が容易となる。そして以後の工程での接点の形成は、部位２４ に割りあてられた活性頂面１４の量を選択する際の制限的な要因ではない。
【００３０】 次に、エッチングを実施することにより熱酸化物層７０の一部を選択的に除去 して部位２４の、ポリシリコンによって被覆されていない区域において頂面１４ の一部を露出させ、且つ熱酸化物層７２を除去して部位２６の、ポリシリコンに よって被覆されていない区域において頂面１４の一部を露出させる。その後、既 知の技術を使用してＮ型のドープ剤好ましくは燐を拡散させる。その場合熱酸化 物層５０，５２および７０は、図２０の構造では頂面１４の下約１５,０００オ ングストロームの深さまで基板１２中にＮ+領域８６，８８および９０を作る際 の拡散マスクとして働く。燐はまた、ポリシリコン層７４（点描により示されて いる）中にも拡散し、これはポリシリコン層７４を濃くドーピングされたＮ型従 って高導電性にする。Ｎ型基板を使用する他の実施例では、典型的にはボロンを 使用するＰ型拡散をこの段階で実施し、ここに示されたものとは相補的な導電型 の構造を作る。
【００３１】 拡散を実施すべき頂面１４上に熱酸化物が確実に残らないようにするために、 いくらか過剰なエッチングを行ってかなりの量の横方向エッチングまたはアンダ ーカッティングを行うことが一般に実施されているが、これは区域８４において 諸問題の原因となりうる。エッチングの継続を正確に制御するとアンダーカッテ ィングの量が最少になるが、これは図２０に示されているように、少量のポリオ キサイド部分６２および６４をポリシリコン層６６および６８上に残すことにな る。どの場合にも、Ｎ型のドープ剤を拡散させるためには、エッチングの継続時 間はポリシリコン層７４からかつＮ+拡散領域８６，８８および９０の上の頂面 １４部分から全ての酸化物を除去するのに充分長くなくてはならない。
【００３２】 図２１の拡大図は、典型的なアンダーカット区域８４例えばポリシリコン層 ６８の下の区域を詳細に示しており、ここでは熱酸化物層５２はポリシリコン層 ６８の周辺縁９２からある距離まで横方向にエッチングされておりそしてこの距 離は典型的には熱酸化物層５２の厚さよりもいくらかより大きい。
【００３３】 図２２および図２３について述べると、半導体装置１０は乾燥酸素または水蒸 気が入れられかつ約９００℃〜１,０００℃にある炉の中に置かれているので、 約２,０００オングストロームの酸化物層９４が種々のポリシリコン層上にかつ 約２,０００オングストロームの酸化物層９６が基板１２中の種々のＮ+領域上に が成長させられる。この酸化は図２３の拡大図においてより明白に例示されてい るように、アンダーカット区域８４を充填するのに有効である。酸化前のポリシ リコン層６８の周辺縁の位置は破線９２′で示されている。酸化物層例えばポリ オキサイド層９４の成長は、図２３においては、ポリシリコン層６８の周辺縁 ９２をわずかに左へ移動させる効果を有している。更に、酸化物層９６の成長は 、その最初の位置１４′から頂面１４を下に移動させる。
【００３４】 図２４において、「高温」非ドーピング酸化物層９８は既知の方法で好ましく はＳｉＨ4およびＣＯ2を使用して、６００℃〜１,０００℃の間の温度で好まし くは約６,０００オングストロームの厚さまで被着される。この工程に相当する 従来工程では、典型的には３５０℃〜４５０℃の範囲の「低温」酸化物を被着さ せるが、これは比較的速いエッチング速度を有しているので前述したような広範 囲アンダーカッティング問題を生じる。この考案は、下層の酸化物層９４および ９６のエッチング速度と匹敵しうるエッチング速度を有する非ドーピング酸化物 層９８を提供する。最も好ましいのは、半導体装置１０を通常の高周波加熱炉中 に入れて、約９００℃または９５０℃に加熱し、ＳｉＨ4＋２ＣＯ2→ＳｉＯ2＋ ２ＣＯ＋２Ｈ2の反応を起こさせることによって非ドーピング酸化物層９８を被 着することである。
【００３５】 この考案の別な特色によれば、非ドーピング酸化物層９８は下層の酸化物層 ９４または９６中の「ピンホール」のような欠陥を被覆する冗長酸化物層である ことが理解される。
【００３６】 次いでホトレジスト層１００をこの非ドーピング酸化物層９８上に形成する。 次いで非ドーピング酸化物層９８の、ホトレジストマスク１００によって被覆さ れていない部分をエッチングし、そして図２５に示したように下層の酸化物層 ９４および９６もエッチングし続けることによって接点窓１０２を開ける。ある 量の横方向エッチングは、図２６のような典型的な仕方でホトレジスト層１００ をアンダーカットするが、このアンダーカットの量は「高温」非ドーピング酸化 物層９８と、その下層の酸化物層９４および９６との密接に合致したエッチング 速度のせいで最少になっている。従って、以下の説明からわかるようにこの考案 によって非常に小さい接点が作られる。
【００３７】 次に、ホトレジスト層１００を除去し、そして図２７および拡大した図２８に 示された露出酸化物表面に沿った点画で示されているように好ましくは燐の拡散 を使用して安定化工程を行う。この燐による安定化は厚さ約２０〜１００オング ストロームの非常に薄い酸化物層１０４を露出シリコン表面上に作ることになる （図２８中に一例として明白に示されている）。
【００３８】 安定化と同時に半導体装置１０をゲッター化するのが便利であるが、これは接 点窓１０２を開けた後にホトレジストで裏側以外の全部〔例えば基板１２の底面 （図示しない）〕を被覆し、次いで裏側をクリーンなシリコンのところまでスト リッピングすることによって達成できる。次いで、ホトレジストを除去しそして 半導体装置１０に燐を拡散することによって前述した安定化を実施する。これは 金属不純物を裏側にゲッター化し、それによって好都合にも漏洩電流を低減させ る。
【００３９】 燐安定化工程の後で、酸化物層１０４に再び接点窓１０２を開けることが必要 である。ホトレジスト層（図示しない）は、ホトレジスト層１００を作ったのと 同じマスクでの感光を使用して再び適用される。次いで酸化物層１０４を下のシ リコンまでエッチングして接点窓１０２を再び開け、そしてそのホトレジストを 除去して典型的には図２９に示された接点窓１０２を作る。図２９に示されてい る頂面１４の接点窓１０２は直径５ミクロン以下に制御することができる。これ に対して既知の従来技術ではこれまでは約８ミクロンに限定されていた。
【００４０】 従って、この考案は非常に小さい窓を製造する技術を提供し、その結果接点を 接点窓中に正確に位置決めすることができる。この考案のこの重要な特徴は、安 定化の前に、非ドーピング酸化物層をエッチングして接点窓を作る一連の工程に よって達成される。この明細書に記載されている半導体装置は、接点に対して割 りあてられている表面積を既知の最良の従来技術に比べて約４０％だけ減少する ことがわかった。
【００４１】 最後に、金属化（メタライゼーション）工程を使用して、接点窓１０２中に接 点１０６，１０８，１１０，１１２，１１４および１１６を形成し、これにより 図３０に示した半導体装置１０を完成する。これらの接点は、アルミニウムを真 空蒸着し、アルミニウムの一部をホトマスクし、そしてアルミニウムを選択的に アタックするがその下層の酸化物層９８をアタックしないエッチング剤を使用し てマスクされていないアルミニウム部分をエッチングすることによって形成され るのが好ましい。
【００４２】 当業者は、部位２４での素子が電荷蓄積セルまたはメモリーセルとして働きそ して部位２６での素子が電界効果トランジスターとして働くような図３０に示し た素子構造の有用性を認識するのであろう。
【００４３】 特に、部位２６での素子は米国特許第３,８９８,１０５号明細書に記載された のと同様な自己整合シリコンゲートを有するＮ−チャンネルエンハンスメントモ ードＦＥＴであって、ここで接点１１４はポリシリコン層６８へのゲート接点と して働き、そして接点１１２および１１６はＮ+領域８８および９０へのソース 接点およびドレイン接点として働く。この考案はまた前記米国特許の教示に従っ てこの明細書に詳しく述べられている製造工程を変更することによってＮ−チャ ンネルデプリーションモードＦＥＴ並びに両モードのＰ−チャンネルＦＥＴの製 造にも適用することができる。
【００４４】 部位２４での素子は単一トランジスターおよび単一コンデンサーを有する当技 術分野では既知の破壊的読取り型の小面積メモリーセルである。当業者には理解 されるように、図３０の部位２４に詳しく示されているものとは逆の導電型を有 する相補メモリーセルを製造することができる。
【００４５】 例えば図３０の部位２４でのようなメモリーセルの動作は当技術分野では既知 である。簡単に言えば、接点１０６は頂面１４に沿った区域１１８（導電性ポリ シリコン層６６が非常に近接している）において基板１２中に少数キャリア蓄積 するのに充分な電圧のバイアスがかけられている。ポリシリコン層６６とそのす ぐ下の電荷蓄積区域１１８との間の誘電体として働く酸化物層５０によってコン デンサーが形成される。電荷蓄積区域１１８に電荷が存在するかしないかが２進 数情報を表す。この情報はゲート信号が接点１０８に与えられるたびに、Ｎ+領 域８６および接点１１０によって検知され且つ変更される。当技術分野で既知の 充分高い電圧を有する接点１０８に与えられたゲート信号は導電性ポリシリコン 層７４によって伝達され、それによって酸化物層７０の直下の頂面１４に近い区 域１２０に沿って基板１２中にチャンネルを誘起する。区域１２０中に誘起され たそのようなチャンネルは、データ伝達領域８６と電荷蓄積区域１１８との間で 電気的通信を可能にする。区域１２０はＦＥＴ中のチャンネル領域の回路等価物 であり、このＦＥＴはこの実施例においてはＮ−チャンネルエンハンスメントモ ードＦＥＴである。従って、部位２４でのメモリーセルはその構造のすべての付 随する静電容量および抵抗を無視しうるものとして無視し、基本的機能における 単一トランジスターおよび単一コンデンサーを備えたものとみなすことができる 。
【００４６】 この考案の利点は、適正な装置機能に対して重要な種々の厚さを有する絶縁層 ５０，６２および７０が形成されていることである。上述したように、この考案 は約９００オングストロームの好ましい厚さを有する比較的薄い酸化物層５０、 約１,５００〜２,０００オングストロームの好ましい厚さを有するわずかにより 厚い酸化物層７０、および３,０００オングストローム以上の厚さを有する実質 的により厚い酸化物層６２を上手く作る。理想的には、酸化物層６２をできるだ け厚くしてポリシリコン層６６および７４の間に存在するどんな寄生キャパシタ ンスも無視しうるようにすべきである。ポリオキサイド部分６２はポリシリコン 層６６を作った６,０００オングストロームのポリシリコンから成長させられた ポリオキサイドであるから、ポリオキサイド部分６２の厚さは実際問題として最 大値約８,０００オングストロームまでに限定されている。これはポリシリコン 層６６用になお充分な厚さのポリシリコンを残す。この実施例では、ポリオキサ イド部分６２は約４,０００オングストロームであるが、３,０００〜６,０００ オングストロームの厚さは許容しうる。
【００４７】
【考案の効果】
前述の記載から、この考案は商業的半導体装置に対して広い適用性を有してい ることが明白である。特に、この考案は、高密度ＲＡＭの製造に大いなる有用性 を有しており且つ「１６ＫＲＡＭ」（即ち１６,３８４個のメモリーセルを有す るランダムアクセスメモリー装置）の製造を容易にした。
【図面の簡単な説明】
【図１】この考案の半導体装置の一部をその種々の製造
工程において示す断面図である。
【図２】この考案の半導体装置の一部をその種々の製造
工程において示す断面図である。
【図３】この考案の半導体装置の一部をその種々の製造
工程において示す断面図である。
【図４】この考案の半導体装置の一部をその種々の製造
工程において示す断面図である。
【図５】この考案の半導体装置の一部をその種々の製造
工程において示す断面図である。
【図６】この考案の半導体装置の一部をその種々の製造
工程において示す断面図である。
【図７】この考案の半導体装置の一部をその種々の製造
工程において示す断面図である。
【図８】この考案の半導体装置の一部をその種々の製造
工程において示す断面図である。
【図９】この考案の半導体装置の一部をその種々の製造
工程において示す断面図である。
【図１０】この考案の半導体装置の一部をその種々の製
造工程において示す断面図である。
【図１１】この考案の半導体装置の一部をその種々の製
造工程において示す断面図である。
【図１２】この考案の半導体装置の一部をその種々の製
造工程において示す断面図である。
【図１３】この考案の半導体装置の一部をその種々の製
造工程において示す断面図である。
【図１４】この考案の半導体装置の一部をその種々の製
造工程において示す断面図である。
【図１５】この考案の半導体装置の一部をその種々の製
造工程において示す断面図である。
【図１６】この考案の半導体装置の一部をその種々の製
造工程において示す断面図である。
【図１７】この考案の半導体装置の一部をその種々の製
造工程において示す断面図である。
【図１８】この考案の半導体装置の一部をその種々の製
造工程において示す断面図である。
【図１９】この考案の半導体装置の一部をその種々の製
造工程において示す断面図である。
【図２０】この考案の半導体装置の一部をその種々の製
造工程において示す断面図である。
【図２１】図２０の代表的な部分の拡大図である。
【図２２】次の製造工程を示す断面図である。
【図２３】図２２の代表的な部分の拡大図である。
【図２４】後続の製造工程を示す断面図である。
【図２５】後続の製造工程を示す断面図である。
【図２６】図２５の代表的な部分の拡大図である。
【図２７】後続の製造工程を示す断面図である。
【図２８】図２７の代表的な部分の拡大図である。
【図２９】図２８と同様な拡大図である。
【図３０】最終の製造工程を示す断面図である。
【符号の説明】
１２ 半導体基板 １４ 半導体基板の表面 ３６ ドーピング部分 ４２ フィールド酸化物層 ５０，５２ 熱酸化物層 ６６，６８ ポリシリコン層 ９４，９６ 酸化物層 ９８ 非ドーピング酸化物層
フロントページの続き (51)Int.Cl.5 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 21/336 29/784 (72)考案者 ミント・スウイー アメリカ合衆国、テキサス州、ダラス郡、 ダラス、ラマンガドライブ 7715番

Claims (2)

    【実用新案登録請求の範囲】
  1. 【請求項１】 活性領域を有する半導体基板と、該半導
    体基板の活性領域上に部分を有する熱酸化物層と、該熱
    酸化物層の部分に設けられた１以上のポリシリコン要素
    と、上記半導体基板の表面下に広がる１以上のフィール
    ド酸化物領域と、対応する上記フィールド酸化物領域及
    び上記半導体基板間の該半導体基板の表面下に設けられ
    たドーピング領域と、上記ポリシリコン要素の上に設け
    られた酸化物層と、該酸化物層の上に設けられた高温非
    ドーピング二酸化シリコン層と、その内部に設けられ、
    上記ポリシリコン要素と接触する接点を有する接点窓と
    を備え、上記ドーピング領域は上記半導体基板にドープ
    剤を拡散することにより形成され、上記フィールド酸化
    物領域は上記ドーピング領域を上記半導体基板内に深く
    追いやるに十分な厚さである半導体装置。
  2. 【請求項２】 １以上のフィールド酸化物領域は半導体
    基板の表面下に７０００オングストローム広がっている
    請求項１記載の半導体装置。
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