JPS61239671A - 半導体記憶装置の製造方法 - Google Patents
半導体記憶装置の製造方法Info
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- JPS61239671A JPS61239671A JP60080614A JP8061485A JPS61239671A JP S61239671 A JPS61239671 A JP S61239671A JP 60080614 A JP60080614 A JP 60080614A JP 8061485 A JP8061485 A JP 8061485A JP S61239671 A JPS61239671 A JP S61239671A
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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- H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
【
〔発明の技術分野〕
本発明は半導体記憶装置の製造方法に関し、特に微細な
ＥＰＲＯＭセル等の製造に使用されるものである。
ＥＰＲＯＭセル等の製造に使用されるものである。
（発明の技術的背景）
従来、ＥＰＲＯＭセルは第２図（ａ）及び（ｂ）に示す
ような方法により製造されている。
ような方法により製造されている。
まず、例えばｐ型シリコン基板１主面に熱酸化膜を形成
した後、全面に第１の多結晶シリコン膜を堆積し、その
一部を選択的にエツチングして分離する。次に、第１の
多結晶シリコン膜の表面にポリシリコン酸化膜を形成し
た後、全面に第２の多結晶シリコン膜を堆積する。つづ
いて、第２の多結晶シリコン膜上にホトレジストパター
ンを形成した後、第２の多結晶シリコン膜、ポリシリコ
ン酸化膜、第１の多結晶シリコン膜及び熱酸化膜を反応
性イオンエツチング法（ＲＩＥ法）によりパターニング
して基板１上にゲート酸化膜２．７０−ティングゲート
３、ポリシリコン酸化膜４及びコントロールゲート５を
順次積層して形成する（第２図（ａ）図示）。
した後、全面に第１の多結晶シリコン膜を堆積し、その
一部を選択的にエツチングして分離する。次に、第１の
多結晶シリコン膜の表面にポリシリコン酸化膜を形成し
た後、全面に第２の多結晶シリコン膜を堆積する。つづ
いて、第２の多結晶シリコン膜上にホトレジストパター
ンを形成した後、第２の多結晶シリコン膜、ポリシリコ
ン酸化膜、第１の多結晶シリコン膜及び熱酸化膜を反応
性イオンエツチング法（ＲＩＥ法）によりパターニング
して基板１上にゲート酸化膜２．７０−ティングゲート
３、ポリシリコン酸化膜４及びコントロールゲート５を
順次積層して形成する（第２図（ａ）図示）。
次い゛で、コントロールゲート５をマスクとしてｊ
例えば３素をイオン注入する・つづいて・例えば
１０００℃の酸化性雰囲気中で熱処理することにより、
露出したフローティングゲート３、コントロールゲート
５及び基板１の表面に熱酸化膜６を形成するとともに、
ヒ素を活性化してｎ＋型ソース、ドレイン領域７．８を
形成する（同図（ｂ）図示）。
例えば３素をイオン注入する・つづいて・例えば
１０００℃の酸化性雰囲気中で熱処理することにより、
露出したフローティングゲート３、コントロールゲート
５及び基板１の表面に熱酸化膜６を形成するとともに、
ヒ素を活性化してｎ＋型ソース、ドレイン領域７．８を
形成する（同図（ｂ）図示）。
ＥＰＲＯＭセルのデータ保持特性を考えた場合、フロー
ティングゲート３のエツジにおける熱酸化膜６の耐圧が
大きな問題となる。この熱酸化膜６の耐圧を向上するた
めには９５０℃以上の温度で熱酸化を行ない、熱酸化膜
６の膜質を向上する必要がある。
ティングゲート３のエツジにおける熱酸化膜６の耐圧が
大きな問題となる。この熱酸化膜６の耐圧を向上するた
めには９５０℃以上の温度で熱酸化を行ない、熱酸化膜
６の膜質を向上する必要がある。
ところが、９５０℃以上の温度で熱処理を行なうと、ソ
ース、ドレイン領域７．８の横方向の拡散長が長くなる
。このため、フローティングゲート３のゲート長が２Ｉ
ｇｎ以下と微細になった場合、パンデスルーが発生し、
セルトランジスタが正常に動作しなくなるおそれがある
。
ース、ドレイン領域７．８の横方向の拡散長が長くなる
。このため、フローティングゲート３のゲート長が２Ｉ
ｇｎ以下と微細になった場合、パンデスルーが発生し、
セルトランジスタが正常に動作しなくなるおそれがある
。
本発明は上記欠点を解消するためになされたものであり
、ゲート長が２−以下と微細になっても良好なデータ保
持特性を維持するとともに、正常なセルトランジスタ動
作を示す半導体記憶装置を製造し得る方法を提供しよう
とするものである。
、ゲート長が２−以下と微細になっても良好なデータ保
持特性を維持するとともに、正常なセルトランジスタ動
作を示す半導体記憶装置を製造し得る方法を提供しよう
とするものである。
本発明の半導体記憶装置の製造方法は、通常の工程に従
い、第１導電型の半導体基板主面上に第１の絶縁膜、ゲ
ート長が２−以下の第１のゲート１ｉｔｔｉ、第２の絶
縁膜及び第２のゲート電極を順次積層して形成した後、
９５０℃以上の温度で酸化を行ない、露出した第１のゲ
ート電極、第２のゲート電極及び基板表面に熱酸化膜を
形成し、更に第２のゲート電極をマスクとして第２導電
型の不純物をイオン注入した後、９５０℃以下の温度で
熱処理を行ない、不純物を活性化して第２導電型のソー
ス、ドレイン領域を形成することを特徴とするものであ
る。
い、第１導電型の半導体基板主面上に第１の絶縁膜、ゲ
ート長が２−以下の第１のゲート１ｉｔｔｉ、第２の絶
縁膜及び第２のゲート電極を順次積層して形成した後、
９５０℃以上の温度で酸化を行ない、露出した第１のゲ
ート電極、第２のゲート電極及び基板表面に熱酸化膜を
形成し、更に第２のゲート電極をマスクとして第２導電
型の不純物をイオン注入した後、９５０℃以下の温度で
熱処理を行ない、不純物を活性化して第２導電型のソー
ス、ドレイン領域を形成することを特徴とするものであ
る。
このような方法によれば、まず９５０℃以上の高温酸化
により第１のゲート電極（フローティングゲート）等の
露出面に熱酸化膜を形成するので、膜質のよい熱酸化膜
を形成でき、良好なデータ保持持性を維持することがで
゛きる。次いで、不純物をイオン注入した後、９５０℃
以下の低温熱処理を行なうので１．ソース、ドレイン領
域の横方向の拡散長を抑制することができ、ゲート長が
２−以下と短くなっても良好なセルトランジスタ特性を
得ることができる。
により第１のゲート電極（フローティングゲート）等の
露出面に熱酸化膜を形成するので、膜質のよい熱酸化膜
を形成でき、良好なデータ保持持性を維持することがで
゛きる。次いで、不純物をイオン注入した後、９５０℃
以下の低温熱処理を行なうので１．ソース、ドレイン領
域の横方向の拡散長を抑制することができ、ゲート長が
２−以下と短くなっても良好なセルトランジスタ特性を
得ることができる。
以下、・本発明の実施例を第１図（ａ）〜（ｄ）を参照
して説明する。なお、第１図（ａ）〜（ｄ）には２ビッ
ト分のメモリセル領域を示す。
して説明する。なお、第１図（ａ）〜（ｄ）には２ビッ
ト分のメモリセル領域を示す。
まず、ｐ型シリコン基板１１表面に選択酸化法によりフ
ィールド酸化膜１２を形成した後、熱酸化を行ない、膜
厚２００人のゲート酸化膜１３を形成する。次に、全面
に膜厚４０００人の第１の多結晶シリコン膜１４を堆積
した後、ＰＯＣβ３雰囲気中、９００℃で５０分間熱処
理し、第１の多結晶シリコン膜１４にリンをドープする
。つづいて、第１の多結晶シリコン１４の一部を選択的
、にエツチングして分離する。つづいて、熱酸化を行な
い、第１の多結晶シリコン膜１４表面に膜厚−６−′ ３００人のポリシリコン酸化膜１５を形成する。
ィールド酸化膜１２を形成した後、熱酸化を行ない、膜
厚２００人のゲート酸化膜１３を形成する。次に、全面
に膜厚４０００人の第１の多結晶シリコン膜１４を堆積
した後、ＰＯＣβ３雰囲気中、９００℃で５０分間熱処
理し、第１の多結晶シリコン膜１４にリンをドープする
。つづいて、第１の多結晶シリコン１４の一部を選択的
、にエツチングして分離する。つづいて、熱酸化を行な
い、第１の多結晶シリコン膜１４表面に膜厚−６−′ ３００人のポリシリコン酸化膜１５を形成する。
つづいて、全面に膜厚３５００人の第２の多結晶シリコ
ン膜１６を堆積した後、ＰＯＣｎ３雰囲気中、９００℃
で３５分間熱処理し、第２の多結晶シリコンｌ！１６に
リンをドープする。（第１図（ａ）図示）。
ン膜１６を堆積した後、ＰＯＣｎ３雰囲気中、９００℃
で３５分間熱処理し、第２の多結晶シリコンｌ！１６に
リンをドープする。（第１図（ａ）図示）。
次いで、第２の多結晶シリコン膜１６上にホトレジスト
パターン１７を形成した後、これをマスクとして反応性
イオンエツチング法（ＲＩＥ法〉により第２の多結晶シ
リコン膜１６を、フッ化アンモニウム溶液によりポリシ
リコン酸化膜１５を、ＲＩＥ法により第１の多結晶シリ
コン膜１４を、フッ化アンモニウム溶液によりゲート酸
化膜１３を順次エツチングして、基板１１上にゲート酸
化膜１３、フローティングゲート１８、ポリシリコン酸
化１１１１５及びコントロールゲート１９を順次積層し
、て形成する。この際、フローティングゲート１８のゲ
ート長は２厚以下とする（同図（ｂ）図示）。
パターン１７を形成した後、これをマスクとして反応性
イオンエツチング法（ＲＩＥ法〉により第２の多結晶シ
リコン膜１６を、フッ化アンモニウム溶液によりポリシ
リコン酸化膜１５を、ＲＩＥ法により第１の多結晶シリ
コン膜１４を、フッ化アンモニウム溶液によりゲート酸
化膜１３を順次エツチングして、基板１１上にゲート酸
化膜１３、フローティングゲート１８、ポリシリコン酸
化１１１１５及びコントロールゲート１９を順次積層し
、て形成する。この際、フローティングゲート１８のゲ
ート長は２厚以下とする（同図（ｂ）図示）。
次いで、前記ホトレジストパターン１７を除去した後、
酸素雰囲気中、９５０℃で２０分間熱処理を行ない、露
出している７０−ティングゲート１８、コントロールゲ
ート１９及び基板１１表面に熱酸化膜２０を形成する（
同図（Ｃ）図示）。
酸素雰囲気中、９５０℃で２０分間熱処理を行ない、露
出している７０−ティングゲート１８、コントロールゲ
ート１９及び基板１１表面に熱酸化膜２０を形成する（
同図（Ｃ）図示）。
次いで、コントロールゲート１９をマスクとしてヒ素を
加速エネルギー１００ｋｅＶ、ドーズ量５×１０１６／
Ｃｍ′２の条件で熱酸化膜２０を通してイオン注入する
。つづいて、窒素雰囲気中、９００℃で熱処理し、ヒ素
を活性化してｎ＋型ソース、ドレイン領域２１．２２を
形成する。つづいて、全面に層間絶縁膜２３を堆積した
後、コンタクトホールを開孔する。つづいて、全面にＡ
ｆｆｉ膜を蒸着した後、パターニングして配線２４を形
成し、ＥＰＲＯＭセルを製造する（同図（ｄ）図示）。
加速エネルギー１００ｋｅＶ、ドーズ量５×１０１６／
Ｃｍ′２の条件で熱酸化膜２０を通してイオン注入する
。つづいて、窒素雰囲気中、９００℃で熱処理し、ヒ素
を活性化してｎ＋型ソース、ドレイン領域２１．２２を
形成する。つづいて、全面に層間絶縁膜２３を堆積した
後、コンタクトホールを開孔する。つづいて、全面にＡ
ｆｆｉ膜を蒸着した後、パターニングして配線２４を形
成し、ＥＰＲＯＭセルを製造する（同図（ｄ）図示）。
このような方法によれば、第１図（ｂ）までの１程ｔ”
７０−““ングゲート１８及び１ント０− ［
′ルゲート１９を形成した後、同図（Ｃ）の工程で
□・９５０℃において熱酸化を行なっているので
、形成される熱酸化膜２０は膜質が良好であり、フロー
ティングゲート１８に蓄えられたデータの保持特性を良
好に維持することができる。また、同図（ｄ）の工程で
ヒ素をイオン注入した後、９００℃で熱処理を行ない、
ヒ素を活性化しているので、ソース、ドレイン領域２１
．２２の横方向の拡散長を抑制することができる。この
ため、７０−ティングゲート１８のゲート長が２Ｉ１１
ｎ以下と微細になっても、パンチスルーを防止すること
ができ、良好なセルトランジスタ特性を得ることができ
る。
７０−““ングゲート１８及び１ント０− ［
′ルゲート１９を形成した後、同図（Ｃ）の工程で
□・９５０℃において熱酸化を行なっているので
、形成される熱酸化膜２０は膜質が良好であり、フロー
ティングゲート１８に蓄えられたデータの保持特性を良
好に維持することができる。また、同図（ｄ）の工程で
ヒ素をイオン注入した後、９００℃で熱処理を行ない、
ヒ素を活性化しているので、ソース、ドレイン領域２１
．２２の横方向の拡散長を抑制することができる。この
ため、７０−ティングゲート１８のゲート長が２Ｉ１１
ｎ以下と微細になっても、パンチスルーを防止すること
ができ、良好なセルトランジスタ特性を得ることができ
る。
なお、上記実施例では第１図（ｄ）の工程でヒ素をイオ
ン注入したが、ヒ素の代わりにリンをイオン注入しても
よい。また、上記実施例では第１図（ｄ）の工程でイオ
ン注入後の熱処理を窒素雰囲気中で行なったが、酸素雰
囲気又は窒素と酸素との混合雰囲気を用いてもよい。
ン注入したが、ヒ素の代わりにリンをイオン注入しても
よい。また、上記実施例では第１図（ｄ）の工程でイオ
ン注入後の熱処理を窒素雰囲気中で行なったが、酸素雰
囲気又は窒素と酸素との混合雰囲気を用いてもよい。
以上、詳述した如く本発明の半導体記憶装置の製造方法
によれば、７０−ティングゲートのゲート長が２ａｍ以
下の微細なものでも、良好なデータ保持特性及びセルト
ランジスタ特性を期待することができ、半導体記憶装置
の高信頼化、高性能化を図ることができる等顕著な効果
を奏するものである。
によれば、７０−ティングゲートのゲート長が２ａｍ以
下の微細なものでも、良好なデータ保持特性及びセルト
ランジスタ特性を期待することができ、半導体記憶装置
の高信頼化、高性能化を図ることができる等顕著な効果
を奏するものである。
第１図（ａ）〜（ｄ）は本発明の実施例におけるＥＰＦ
Ａセルの製造方法を示す断面図、第２図（ａ）及び（ｂ
）は従来のＥＰＲＯＭセルの製造方法を示す断面図であ
る。 １１・・・ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・ゲート酸化膜、１４・・・第１の多結
晶シリコン膜、１５・・・ポリシリコン酸化膜、１６・
・・第２の多結晶シリコン酸化膜、１７・・・ホトレジ
ストパターン、１８・・・フローティングゲート、１９
・・・コントロールゲート、２０・・・熱酸化膜、２］
、２２・・・ｎ＋型ソース、ドレイン領域、２３・・・
層間絶縁膜、２４・・・配線。 出願人代理人 弁理士 鈴江武彦 Ｎｗ； へ− 一一一
Ａセルの製造方法を示す断面図、第２図（ａ）及び（ｂ
）は従来のＥＰＲＯＭセルの製造方法を示す断面図であ
る。 １１・・・ｐ型シリコン基板、１２・・・フィールド酸
化膜、１３・・・ゲート酸化膜、１４・・・第１の多結
晶シリコン膜、１５・・・ポリシリコン酸化膜、１６・
・・第２の多結晶シリコン酸化膜、１７・・・ホトレジ
ストパターン、１８・・・フローティングゲート、１９
・・・コントロールゲート、２０・・・熱酸化膜、２］
、２２・・・ｎ＋型ソース、ドレイン領域、２３・・・
層間絶縁膜、２４・・・配線。 出願人代理人 弁理士 鈴江武彦 Ｎｗ； へ− 一一一
Claims (4)
- （１）第１導電型の半導体基板主面に第１の絶縁膜を形
成する工程と、全面に第１のゲート電極材料を堆積した
後、その一部を選択的にエッチングする工程と、該第１
のゲート電極材料の表面に第２の絶縁膜を形成する工程
と、全面に第２のゲート電極材料を堆積する工程と、第
２のゲート電極材料、第２の絶縁膜、第１のゲート電極
材料及び第１の絶縁膜をパターニングして基板上に第１
の絶縁膜、ゲート長が２μｍ以下の第１のゲート電極、
第２の絶縁膜及び第２のゲート電極を順次積層して形成
する工程と、９５０℃以上の温度で酸化を行ない、露出
した第１のゲート電極、第２のゲート電極及び基板表面
に熱酸化膜を形成する工程と、前記第２のゲート電極を
マスクとして第２導電型の不純物をイオン注入する工程
と、９５０℃以下の温度で熱処理を行ない、不純物を活
性化して第２導電型のソース、ドレイン領域を形成する
工程とを具備したことを特徴とする半導体記憶装置の製
造方法。 - （２）第２導電型の不純物がヒ素又はリンであることを
特徴とする特許請求の範囲第１項記載の半導体記憶装置
の製造方法。 - （３）９５０℃以下での熱処理を窒素もしくは酸素雰囲
気中又は窒素と酸素との混合雰囲気中で行なうことを特
徴とする特許請求の範囲第１項記載の半導体記憶装置の
製造方法。 - （４）第１のゲート電極をフローティングゲート、第２
のゲート電極をコントロールゲートとすることを特徴と
する特許請求の範囲第１項記載の半導体記憶装置の製造
方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080614A JPH0789571B2 (ja) | 1985-04-16 | 1985-04-16 | 半導体記憶装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60080614A JPH0789571B2 (ja) | 1985-04-16 | 1985-04-16 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61239671A true JPS61239671A (ja) | 1986-10-24 |
| JPH0789571B2 JPH0789571B2 (ja) | 1995-09-27 |
Family
ID=13723213
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60080614A Expired - Lifetime JPH0789571B2 (ja) | 1985-04-16 | 1985-04-16 | 半導体記憶装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0789571B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2693308A1 (fr) * | 1992-07-03 | 1994-01-07 | Commissariat Energie Atomique | Mémoire eeprom à triples grilles et son procédé de fabrication. |
| JPH0677440A (ja) * | 1992-08-27 | 1994-03-18 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2002373947A (ja) * | 2001-02-08 | 2002-12-26 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754373A (ja) * | 1980-09-19 | 1982-03-31 | Matsushita Electric Ind Co Ltd | Nosgatahandotaisochinoseizohoho |
| JPS59125665A (ja) * | 1983-01-06 | 1984-07-20 | Toshiba Corp | 半導体メモリ装置の製造方法 |
-
1985
- 1985-04-16 JP JP60080614A patent/JPH0789571B2/ja not_active Expired - Lifetime
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5754373A (ja) * | 1980-09-19 | 1982-03-31 | Matsushita Electric Ind Co Ltd | Nosgatahandotaisochinoseizohoho |
| JPS59125665A (ja) * | 1983-01-06 | 1984-07-20 | Toshiba Corp | 半導体メモリ装置の製造方法 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| FR2693308A1 (fr) * | 1992-07-03 | 1994-01-07 | Commissariat Energie Atomique | Mémoire eeprom à triples grilles et son procédé de fabrication. |
| US5679970A (en) * | 1992-07-03 | 1997-10-21 | Commissariat A L'energie Atomique | Triple gate flash-type EEPROM memory and its production process |
| JPH0677440A (ja) * | 1992-08-27 | 1994-03-18 | Mitsubishi Electric Corp | 不揮発性半導体記憶装置およびその製造方法 |
| JP2002373947A (ja) * | 2001-02-08 | 2002-12-26 | Matsushita Electric Ind Co Ltd | 不揮発性半導体記憶装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0789571B2 (ja) | 1995-09-27 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |