JP3183793B2

JP3183793B2 - 半導体装置及びその製造方法

Info

Publication number: JP3183793B2
Application number: JP32606994A
Authority: JP
Inventors: 豊和藤居
Original assignee: Panasonic Corp; Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Corp; Panasonic Holdings Corp
Priority date: 1994-01-18
Filing date: 1994-12-27
Publication date: 2001-07-09
Anticipated expiration: 2016-07-09
Also published as: JPH07249684A

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ｐ型不純物を含むシリ
コンあるいはポリシリコンとｎ型不純物を含むシリコン
あるいはポリシリコンとを金属シリサイド膜を用いて電
気的に接続する構造を有する半導体装置、ならびにその
製造方法に関する。

【０００２】

【従来の技術】近年、ＭＯＳトランジスタの微細化のた
めには、ｐチャンネル型ＭＯＳトランジスタのゲート電
極にはｐ⁺ポリシリコンを、ｎチャンネル型ＭＯＳトラ
ンジスタのゲート電極にはｎ⁺ポリシリコンを用いると
良いことが知られている。これによって得られる効果
は、例えばアイ・イー・イー・イー、アイ・イー・ディ
ー・エム、テクニカル・ダイジェスト、ｐｐ．４１８−
４２２、１９８４年（ＩＥＥＥ、ＩＥＤＭ、Ｔｅｃｈｎ
ｉｃａｌＤｉｇｅｓｔ、ｐｐ．４１８−４２２、１９
８４）に記載されている。また、半導体基板中に形成さ
れたｐ⁺領域とポリシリコン膜とのコンタクトをとる場
合にはｐ⁺ポリシリコン膜が、ｎ⁺領域とポリシリコン膜
とのコンタクトをとる場合にはｎ⁺ポリシリコン膜が、
それぞれ一般に用いられる。

【０００３】これらの点を考慮すると、同一の半導体基
板上にｐチャンネル型ＭＯＳトランジスタ及びｎチャン
ネル型ＭＯＳトランジスタの両方を有するＣＭＯＳ型半
導体装置の形成において、同一のポリシリコン膜中にｐ
⁺領域とｎ⁺領域とを混在させることができれば、集積回
路素子の面積縮小等に都合が良い。

【０００４】一方、ポリシリコン膜は、一般的な金属膜
と比較して高い比抵抗を有する。そのため、ポリシリコ
ン膜上に高融点金属シリサイド膜、高融点金属窒化膜等
をさらに形成して、２層構造を有するポリサイド膜とす
ることが一般的に行われている。また、上記のようなポ
リシリコン膜及び金属シリサイド膜の２層構造を有する
ポリサイド膜を形成すれば、その後に９００℃の熱処理
を行ってＢＰＳＧ（ボロン及びリンを含むシリケートガ
ラス）膜を用いた平坦化を行うことが可能となる。この
ような半導体装置は、例えば特開昭５７−１９２０７９
号公報に報告されている。さらに、この２層構造を有す
るポリサイド膜では、ポリサイド膜とするために形成さ
れる高融点金属シリサイド膜、高融点金属窒化膜等によ
り、ｐ⁺ポリシリコン膜とｎ⁺ポリシリコン膜とが電気的
に導通するので、特別な接続領域の形成を必要としな
い。

【０００５】

【発明が解決しようとする課題】しかし、ポリシリコン
膜と金属シリサイド膜とを単に積層しただけのポリサイ
ド膜では、後工程において行われる熱処理、例えばＢＰ
ＳＧ膜を用いた平坦化のための熱処理により、ｐ⁺ポリ
シリコン膜中のｐ型不純物であるボロン、及びｎ⁺ポリ
シリコン膜中のｎ型不純物であるリンあるいは砒素が、
金属シリサイド膜中を相互に拡散する。この結果、上記
のようなポリサイド膜をＭＯＳＦＥＴのゲート電極に用
いた時には、しきい値電圧（Ｖｔ）のばらつきが引き起
こされる。このＶｔのばらつきはｐチャンネル型ＭＯＳ
ＦＥＴにて顕著に発生し、ｎチャンネル型ＭＯＳＦＥＴ
でのばらつきは少ない。この現象は、例えばアイ・イー
・イー・イー、エレクトロン・デバイス・レター、ボリ
ューム１２、ｐｐ．６９６−６９８、１９９１年（ＩＥ
ＥＥ、ＥＤＬ、ｖｏｌ．１２、ｐｐ．６９６−６９８、
１９９１）に記載されている。

【０００６】この現象を図１０（ａ）及び図１０（ｂ）
を参照して説明する。これらの図は、半導体基板１９０
の中にｎ型ＭＯＳＦＥＴ１０２ａ及びｐ型ＭＯＳＦＥＴ
１０２ｂが素子分離領域１０１を介して形成されている
半導体装置９００の模式的な構成図である。図１０
（ｂ）は、図１０（ａ）の線１０Ｂ−１０Ｂ’における
断面図である。

【０００７】図１０（ａ）及び図１０（ｂ）に示されて
いるように、各ＭＯＳＦＥＴ１０２ａ、１０２ｂは、ソ
ース１０３ａ、１０３ｂ及びドレイン１０４ａ、１０４
ｂを有している。また、ｎ型ＭＯＳＦＥＴ１０２ａに対
してはｎ型不純物、例えば砒素（Ａｓ）を含んだポリサ
イドゲート１０５ａが、ｐ型ＭＯＳＦＥＴ１０２ｂに対
してはｐ型不純物、例えばボロン（Ｂ）を含んだポリサ
イドゲート１０５ｂが設けられている。

【０００８】各ポリサイドゲート１０５ａ、１０５ｂ
は、下層のポリシリコン膜の上にタングステンシリサイ
ド膜１０７が積層されて形成されている。ｎ型ＭＯＳＦ
ＥＴ１０２ａの上のポリサイドゲート１０５ａにおける
ポリシリコン膜は、ｎ型不純物がドープされてｎ⁺ポリ
シリコン膜１０６ａになっている。同様に、ｐ型ＭＯＳ
ＦＥＴ１０２ｂの上のポリサイドゲート１０５ｂにおけ
るポリシリコン膜は、ｐ型不純物がドープされてｐ⁺ポ
リシリコン膜１０６ｂになっている。なお、以下の説明
において、ｎ⁺ポリシリコン膜１０６ａ及びｐ⁺ポリシリ
コン膜１０６ｂを総称的に言及する場合には、参照番号
１０６を用いる。

【０００９】下層のポリシリコン膜１０６の上にタング
ステンシリサイド膜１０７が積層されているこのような
ポリサイド構造を有する半導体装置９００に対して熱処
理を行なうと、図１０（ｂ）に模式的に示しているよう
に、タングステンシリサイド膜１０７を介して、ｎ⁺ポ
リシリコン膜１０６ａの中のｎ型不純物である砒素が、
ｐ型ＭＯＳＦＥＴ１０２ｂのゲート１０５ｂ中のｐ⁺ポ
リシリコン膜１０６ｂ中に拡散する。同様に、ｐ⁺ポリ
シリコン膜１０６ｂ中のｐ型不純物であるボロンが、ｎ
型ＭＯＳＦＥＴ１０２ａのゲート１０５ａ中のｎ⁺ポリ
シリコン膜１０６ａ中に拡散する。このような不純物の
拡散によって、半導体装置９００のゲート電極の仕事関
数が変わり、しきい値電圧（Ｖｔ）のばらつきが起こ
る。

【００１０】同様に、上記のポリサイド構造を用いて、
ｎ⁺拡散領域であるゲート１０３ａ及びドレイン１０４
ａ、ならびにｐ⁺拡散領域であるゲート１０３ｂ及びド
レイン１０４ｂに接続される配線を形成すると、コンタ
クト抵抗のばらつきが引き起こされる。

【００１１】金属シリサイド膜を介した上記のような不
純物の横方向拡散を防ぐために、ポリシリコン膜と金属
シリサイド膜との間に拡散防止膜を形成した半導体装置
あるいはそのような半導体装置の製造方法が、例えば、
特開平１−２６５５４２号公報あるいは特開平２−１９
２１６１号公報に報告されている。

【００１２】しかしながら、上記文献に記された拡散防
止膜を設けるというポリサイド膜の形成方法において
は、製造工程が長くなり、コストが高くなる。さらに、
拡散防止膜として一般に使用されるＴｉＮ膜の拡散防止
効果が、Ｎ／Ｔｉ組成比、不純物として含まれる酸素の
量、あるいは結晶粒径や結晶方位などの結晶成長状態に
大きく依存するため、安定した効果が得られにくい。特
に、ポリサイド膜を配線として用いる場合、コンタクト
部においてＴｉＮ膜の膜厚が薄くなって拡散防止効果が
得られなくなることがある。このような場合には、ポリ
シリコン膜中のｐ型不純物あるいはｎ型不純物が金属シ
リサイド膜中に侵入し、さらには金属シリサイド膜の中
を拡散していく。これによって、ｐ型不純物がｎ⁺ポリ
シリコン膜に、ｎ型不純物がｐ⁺ポリシリコン膜にまで
到達し、補償効果によるキャリア濃度の低下を引き起こ
し、その結果としてコンタクト抵抗がばらつくという問
題が生じる。

【００１３】本発明は上記問題点に鑑みて行われたもの
であって、その目的は、ｐ型不純物を含むシリコンある
いはポリシリコンとｎ型不純物を含むシリコンあるいは
ポリシリコンとを金属シリサイドを用いて電気的に接続
する構造を有する半導体装置において、後工程の熱処理
を行っても不純物が金属シリサイド膜中を拡散しない半
導体装置、及びその製造方法を提供することにある。

【００１４】

【課題を解決するための手段】本発明の半導体装置は、
ポリシリコン膜と金属シリサイド膜とからなるポリサイ
ド膜を有する半導体装置であって、前記ポリサイド膜
が、ｐ型不純物を含む第１のポリシリコン膜と、ｎ型不
純物を含む第２のポリシリコン膜とが一体的に形成され
た前記ポリシリコン膜と、前記第１及び第２のポリシリ
コン膜に跨るように前記ポリシリコン膜上に形成された
過剰なシリコンを含有する前記金属シリサイド膜とを備
え、前記過剰なシリコンが、前記金属シリサイド膜中の
シリサイド結晶粒界に析出しており、それによって上記
目的が達成される。

【００１５】本発明の半導体装置の製造方法は、ポリシ
リコン膜と金属シリサイド膜とからなるポリサイド膜を
有する半導体装置の製造方法であって、前記ポリサイド
膜を形成する工程が、ｐ型不純物を含む第１のポリシリ
コン膜と、ｎ型不純物を含む第２のポリシリコン膜とか
らなる前記ポリシリコン膜を一体的に形成する工程と、
前記ポリシリコン膜上に、過剰なシリコンを含む前記金
属シリサイド膜を形成する工程と、熱処理によって、前
記金属シリサイド膜中のシリサイド結晶粒界に過剰なシ
リコンを析出する工程とを有しており、そのことによっ
て上記目的が達成される。

【００１６】ある実施例では、前記金属シリサイド膜
が、シリコンとタングステンとの原子数の比率Ｓｉ／Ｗ
が２．３６以上４．０以下の範囲の値であるタングステ
ンシリサイド膜である。好ましくは、前記シリコンとタ
ングステンとの原子数の比率Ｓｉ／Ｗが、２．３６以上
３．０以下の範囲の値である。

【００１７】ある実施例では、前記ポリサイド膜は、ポ
リサイドゲート電極であり、前記第１のポリシリコン膜
は、ｐチャンネル型ＭＯＳトランジスタの前記ポリサイ
ドゲート電極における下層のポリシリコン膜であり、前
記第２のポリシリコン膜は、ｎチャンネル型ＭＯＳトラ
ンジスタの前記ポリサイドゲート電極における下層のポ
リシリコン膜である。好ましくは、前記過剰なシリコン
は、前記ポリサイドゲート電極におけるしきい値電圧の
ばらつきを２０ｍＶ以下に抑えるのに十分な程度に過剰
である。あるいは、前記過剰なシリコンは、前記ポリサ
イドゲート電極におけるしきい値電圧のばらつきを設計
値の１０％以下に抑えるのに十分な程度に過剰である。

【００１８】他の実施例では、前記ポリサイド膜は、ポ
リサイド配線であり、前記第１のポリシリコン膜は、ｐ
チャンネル型ＭＯＳトランジスタのｐ型不純物を導入さ
れたｐ⁺拡散領域とコンタクトする前記ポリサイド配線
における下層のポリシリコン膜であり、前記第２のポリ
シリコン膜は、ｎチャンネル型ＭＯＳトランジスタのｎ
型不純物を導入されたｎ⁺拡散領域とコンタクトする前
記ポリサイド配線における下層のポリシリコン膜であ
る。好ましくは、前記過剰なシリコンは、前記ｐ⁺拡散
領域と前記第１のポリシリコン膜との間のコンタクト抵
抗及び前記ｎ⁺拡散領域と前記第２のポリシリコン膜と
の間のコンタクト抵抗のばらつきを設計値の２０％以下
に抑えるのに十分な程度に過剰である。

【００１９】さらに他の実施例では、前記金属シリサイ
ド膜の上にボロンの凝集を防ぐ第３のポリシリコン膜が
さらに堆積されている。

【００２０】さらに他の実施例では、前記金属シリサイ
ド膜中にはボロンが全体にかつ一様に含まれている。

【００２１】ある実施例では、前記金属シリサイド膜を
堆積する工程は、化学気相成長法を用いて行う。他の実
施例では、前記金属シリサイド膜を堆積する工程は、ス
パッタ法を用いて行う。

【００２２】さらに他の実施例では、前記金属シリサイ
ド膜を堆積する工程は、化学気相成長法を用い、前記金
属シリサイド膜の堆積と前記第１及び第２のポリシリコ
ン膜の堆積とが同一真空内で連続的になされる。

【００２３】さらに他の実施例では、前記金属シリサイ
ド膜の上にボロンの凝集を防ぐ第３のポリシリコン膜を
堆積する工程をさらに含有しており、前記金属シリサイ
ド膜を堆積する工程は化学気相成長法を用い、前記金属
シリサイド膜の堆積と前記第１〜第３のポリシリコン膜
の堆積とが同一真空内で連続的になされる。

【００２４】

【作用】本発明によれば、金属シリサイド膜の中に含ま
れる過剰なシリコンが金属シリサイド膜中のシリサイド
結晶粒界に析出して、シリサイド結晶粒界における不純
物の拡散経路であるＷＳｉ₂結晶同士の界面を不連続と
する。これにより、ＢＰＳＧ膜を用いた平坦化等の９０
０℃程度の熱処理を行っても、不純物が金属シリサイド
膜中を横方向に拡散することがない。

【００２５】金属シリサイド膜がタングステンシリサイ
ド膜である場合には、シリコンとタングステンとの原子
数の比率Ｓｉ／Ｗが請求項２に記載の範囲内、さらには
請求項３に記載の範囲内にすることによって、過剰なシ
リコンの存在による金属シリサイド膜の比抵抗の増加の
影響を受けることなく、上記の作用を得ることができ
る。

【００２６】本発明は、チャンネル型ＭＯＳトランジス
タのポリサイドゲートあるいはポリサイド配線に適用す
ることができる。ポリサイドゲートに適用する場合には
しきい値電圧のばらつきが、ポリサイド配線に適用する
場合にはコンタクト抵抗のばらつきが、それぞれ所定の
値以下に抑えられる程度の過剰なシリコンを、金属シリ
サイド膜の中に含ませる。

【００２７】金属シリサイド膜の上にボロンの凝集を防
ぐポリシリコン膜をさらに堆積する、あるいは、金属シ
リサイド膜中にボロンを全体にかつ一様に含ませること
によって、不純物の横方向拡散がさらに抑制される。

【００２８】金属シリサイド膜の堆積にあたっては、半
導体技術で一般的に使用されている化学気相成長法ある
いはスパッタ法を使用することができる。特に、化学気
相成長法を使用する場合には、金属シリサイド膜の堆積
とポリシリコン膜の堆積とを同一真空内で連続的に行え
ば、製造工程の複雑化を防ぐことができる。

【００２９】

【実施例】以下、本発明の実施例を図面を参照して説明
する。

【００３０】（実施例１）本発明の第１の実施例とし
て、ポリシリコン膜と金属シリサイド膜との２層構造か
らなるポリサイド膜をポリサイドゲートとしてゲート電
極に用いた半導体装置１００について、図面を参照しな
がら説明する。図１は、本発明の第１の実施例における
半導体装置１００の要部断面構成図である。

【００３１】半導体装置１００は、ｐ型シリコン基板１
の中に形成されたｎ−ウェル２、基板１の表面に所定の
間隔で形成された素子分離領域３、ｎ−ウェル領域２の
中に形成されたｐチャンネル型ＭＯＳトランジスタ領域
４、ｐ型基板１のｎ−ウェル２以外の箇所に形成された
ｎチャンネル型ＭＯＳトランジスタ領域５を有してい
る。ｐチャンネル型ＭＯＳトランジスタ領域４において
は、ｐチャンネル型ＭＯＳトランジスタのソース・ドレ
イン領域となるｐ⁺拡散領域６が、基板１の表面近傍に
設けられている。同様に、ｎチャンネル型ＭＯＳトラン
ジスタ領域５においては、ｎチャンネル型ＭＯＳトラン
ジスタのソース・ドレイン領域となるｎ⁺拡散領域７
が、基板１の表面近傍に設けられている。

【００３２】さらに、基板１の表面にはゲート酸化膜８
が設けられ、その上には、ｐ⁺ポリシリコン膜９ａまた
はｎ⁺ポリシリコン膜９ｂが設けられている。それぞれ
のポリシリコン膜９ａ、９ｂの上には、タングステンシ
リサイド膜１２が形成されている。ポリシリコン膜９
ａ、９ｂ及びタングステンシリサイド膜１２の２層構造
により、ポリサイド膜が構成されている。なお、図１に
示されているｐ⁺拡散領域６及びｎ⁺拡散領域７は、ゲー
ト電極（不図示）の直下には形成されない。

【００３３】図１の半導体装置１００の製造方法を、図
２（ａ）〜２（ｄ）、図３（ａ）〜３（ｄ）及び図４
（ａ）〜４（ｄ）を参照して説明する。図２（ａ）〜２
（ｄ）は、製造方法の各ステップにおける図１と同じ切
断面での半導体装置１００の断面図である。一方、図３
（ａ）〜３（ｄ）は、図２（ａ）〜２（ｄ）のそれぞれ
に示される各ステップにおける、ｎチャンネル型ＭＯＳ
トランジスタ領域５の図２（ａ）〜２（ｄ）の紙面に垂
直な方向の切断面における半導体装置１００の断面図で
ある。同様に、図４（ａ）〜４（ｄ）は、図２（ａ）〜
２（ｄ）のそれぞれに示される各ステップにおける、ｐ
チャンネル型ＭＯＳトランジスタ領域４の図２（ａ）〜
２（ｄ）の紙面に垂直な方向の切断面における半導体装
置１００の断面図である。

【００３４】図２（ａ）、図３（ａ）及び図４（ａ）に
示すステップでは、まず、面方位（１００）を有するｐ
型シリコン基板１の中に、イオン注入法と熱拡散法とを
用いてｎ−ウェル２を形成する。次に、基板１の上に、
典型的な選択酸化法により素子分離領域３を形成する。
後述するように、ｎ−ウェル２はｐチャンネル型ＭＯＳ
トランジスタ領域４、ｎ−ウェル２以外はｎチャンネル
型ＭＯＳトランジスタ領域５である。

【００３５】その後、基板１の上に厚さ１０ｎｍのゲー
ト酸化膜８を形成し、さらにそのゲート酸化膜８の上に
ポリシリコン膜９を堆積する。その後、ｎチャンネル型
ＭＯＳトランジスタ領域５をフォトレジスト１０で覆
い、ポリシリコン膜９にＢＦ₂ ⁺イオンを加速エネルギー
１０ＫｅＶ、ドーズ量６ｘ１０¹⁵ｃｍ^-2の条件で注入す
るイオン注入処理を行って、ｐチャンネル型ＭＯＳトラ
ンジスタ領域４のポリシリコン膜９をｐ⁺ポリシリコン
膜９ａとする。

【００３６】次に図２（ｂ）、図３（ｂ）及び図４
（ｂ）に示すステップにおいて、フォトレジスト１０を
除去した後に、ｐチャンネル型ＭＯＳトランジスタ領域
４を新たなフォトレジスト１１で覆う。その後に、ポリ
シリコン膜９にＡｓ⁺イオンを加速エネルギー２０Ｋｅ
Ｖ、ドーズ量１ｘ１０¹⁵ｃｍ^-2の条件で注入するイオン
注入処理を行って、ｎチャンネル型ＭＯＳトランジスタ
領域５のポリシリコン膜９をｎ⁺ポリシリコン膜９ｂと
する。

【００３７】続いて図２（ｃ）、図３（ｃ）及び図４
（ｃ）に示すステップで、フォトレジスト１１を除去
し、さらにポリシリコン膜９ａ、９ｂの表面に形成され
る自然酸化膜（不図示）を例えばフッ酸処理によって除
去する。この自然酸化膜の除去は、タングステンシリサ
イド膜１２の剥がれを防止するために通常行われるもの
である。すなわち、シリコン含有量の少ないタングステ
ンシリサイド膜は、低抵抗であるという利点を有する一
方で、応力が高く剥がれ易いという問題点を有してい
た。しかし、上記のようなポリシリコン膜の上の自然酸
化膜の除去工程を行うことによって、タングステンシリ
サイド膜の剥がれが防止され、低抵抗を実現するシリコ
ン含有量の少ないタングステンシリサイド膜が実用化さ
れてきている。

【００３８】さらに上記のフッ酸処理に引き続いて、ポ
リシリコン膜９ａ、９ｂの上に厚さ２００ｎｍのタング
ステンシリサイド膜１２を、その中におけるシリコンと
タングステンとの原子数の比率が堆積時でＳｉ／Ｗ＝
２.６４またはそれ以上となるように堆積する。原子数
の比率がＳｉ／Ｗ＝２.６４以上になるのであれば、タ
ングステンシリサイド膜１２の堆積方法はスパッタ法で
も化学気相成長法でも良い。この比率は、堆積後の熱処
理（例えば９００℃、３０分の熱処理）によってシリコ
ンが析出するために減少する。したがって、熱処理後の
タングステンシリサイド膜１２の中におけるシリコンと
タングステンとの原子数の比率は、Ｓｉ／Ｗ＝２.３６
またはそれ以上になっている。

【００３９】次に、図２（ｄ）、図３（ｄ）及び図４
（ｄ）に示すステップにおいて、半導体装置１００の全
面に厚さ２００ｎｍのシリコン酸化膜１３を堆積する。
その後に、ｐ⁺ポリシリコン膜９ａ、ｎ⁺ポリシリコン膜
９ｂ、タングステンシリサイド膜１２及びシリコン酸化
膜１３をエッチングして、所望の電極及び配線形状を形
成する。このエッチングでは、ゲート電極パターンと同
時に、ｐチャンネル型ＭＯＳトランジスタ４のゲート電
極とｎチャンネル型ＭＯＳトランジスタ５のゲート電極
とを接続する配線パターンも形成される。

【００４０】その後、ｐチャンネルＭＯＳトランジスタ
領域４にＢＦ₂ ⁺イオンを加速エネルギー３０ＫｅＶ、ド
ーズ量６ｘ１０¹⁵ｃｍ^-2の条件で注入するイオン注入処
理を行って、ソースあるいはドレイン領域としてのｐ⁺
拡散領域６（図２（ｄ）には不図示）を形成する。一
方、ｎチャンネルＭＯＳトランジスタ領域５にＡｓ⁺イ
オンを加速エネルギー４０ＫｅＶ、ドーズ量６ｘ１０¹⁵
ｃｍ^-2の条件で注入するイオン注入処理を行って、ソー
スあるいはドレイン領域としてのｎ⁺拡散領域７（図２
（ｄ）には不図示）を形成する。

【００４１】さらに、シリコン酸化膜１３の表面に絶縁
膜１４を堆積する。続いて、不純物の活性化及び絶縁膜
１４の平坦化のための熱処理を、温度９００℃で３０
分、窒素雰囲気中で行なう。その後、公知の配線形成法
を用いて、ソース、ドレイン、及びゲート電極に接続す
る例えばアルミ合金等から成る配線１５（図２（ｄ）に
は不図示）を形成して、半導体装置１００を完成する。

【００４２】次に、本発明に従って上記のように形成さ
れる金属シリサイド膜の中に存在する結晶粒界について
説明する。

【００４３】図５（ａ）及び図５（ｂ）は、９００℃の
熱処理後のタングステンシリサイド膜の結晶状態を透過
型電子顕微鏡（ＴＥＭ）による写真に基づいて表す。図
５（ａ）は、堆積時の原子数の比率がＳｉ／Ｗ＝２.５
３（熱処理後の原子数の比率がＳｉ／Ｗ＝２.２６）で
ある従来の場合であり、図５（ｂ）は、堆積時の原子数
の比率がＳｉ／Ｗ＝２.６４（熱処理後の原子数の比率
がＳｉ／Ｗ＝２.３６）である本発明の場合である。

【００４４】９００℃の熱処理後のタングステンシリサ
イドの結晶は、ＷＳｉ₂の結晶と熱処理過程で析出した
シリコンの結晶とに化学量論的に分かれる。図５（ａ）
及び図５（ｂ）にて、黒く見える箇所がＷＳｉ₂の結晶
であり、白く見える箇所が熱処理により析出したシリコ
ン結晶である。含有されるシリコンの原子数比率の少な
い従来例を示す図５（ａ）では、ＷＳｉ₂の結晶に相当
する黒い領域が多いのに対して、含有されるシリコンの
原子数比率の多い本発明を示す図５（ｂ）では、シリコ
ンの析出量が多いために、シリコン結晶に相当する白い
領域が多い。

【００４５】さらに本願の発明者は、ＷＳｉ₂結晶とシ
リコン結晶との界面における不純物の拡散係数Ｄ
_WSi2/Siは、以下の式（１）で示されるように、ＷＳｉ₂
結晶同士の界面での拡散係数Ｄ_WSi2/WSi2に比べて非常
に小さいことを見いだした。

【００４６】Ｄ_WSi2/Si ＜＜Ｄ_WSi2/WSi2 （１）したがって、熱処理後のタングステンシリサイド膜の中
における不純物は、主として、ＷＳｉ₂結晶とシリコン
結晶との界面ではなく、ＷＳｉ₂結晶同士の界面を通じ
て拡散する。

【００４７】上記の考察に基づいて発見されたタングス
テンシリサイド膜の中の不純物の拡散経路の本発明と従
来例との相違を、図６（ａ）及び６（ｂ）に模式的に示
す。シリコン含有量が少ない従来例では、図６（ａ）に
太線で示すとともに矢印によってそのそれぞれの端を示
すように、ＷＳｉ₂結晶同士の界面のみをたどる不純物
の拡散経路が連続的に存在し得る。したがって、タング
ステンシリサイド膜中を不純物が、この拡散経路をたど
って横方向に容易にかつ速く拡散することができる。そ
れに対して、本発明に従って形成されるシリコンリッチ
なタングステンシリサイド膜では、シリコン析出量が多
くなってＷＳｉ₂結晶とシリコン結晶との界面が多くな
る代わりに、ＷＳｉ₂結晶同士の界面が減少する。その
結果、ＷＳｉ₂結晶同士の界面のみをたどる不純物の拡
散経路は、不連続になる。これによって、本発明のタン
グステンシリサイド膜中における不純物の横方向拡散速
度は、非常に遅くなる。

【００４８】ｐ型及びｎ型ＭＯＳトランジスタのしきい
値電圧のばらつきに対する本発明のタングステンシリサ
イド膜の効果を、図７（ａ）及び図７（ｂ）を参照して
説明する。使用したテストパターンは、ｐ型ＭＯＳトラ
ンジスタに対する影響を検討する場合には、図８に示す
ように不純物としてボロンを含むポリサイドゲート電極
８１に、不純物として砒素を含む広いポリサイド領域８
２を接続したものを用いている。ｎ型ＭＯＳトランジス
タに対する影響を調べる場合には、ポリサイドゲート電
極８１及びポリサイド領域８２にドープされる不純物の
導電型を、図８に示したものとは逆にする。図７（ａ）
及び図７（ｂ）の横軸は、図８におけるポリサイドゲー
ト領域８２からの距離Ｄであり、縦軸はしきい値電圧で
ある。

【００４９】図７（ａ）に示すｐ型ＭＯＳトランジスタ
の場合、熱処理後のタングステンシリサイド膜中の原子
数の比率がＳｉ／Ｗ＝２.２６（堆積時にはＳｉ／Ｗ＝
２.５３）である従来例では、９００℃の熱処理によ
り、しきい値電圧は最大で約４００ｍＶばらつく。ま
た、熱処理温度を８５０℃に下げても、最大約１００ｍ
Ｖのしきい値電圧のばらつきが依然として存在する。こ
れに対して、熱処理後のタングステンシリサイド膜中の
原子数の比率がＳｉ／Ｗ＝２.３６（堆積時にはＳｉ／
Ｗ＝２.６４）である本発明では、９００℃の熱処理を
行っても、しきい値電圧のばらつきは２０ｍＶ以下であ
る。

【００５０】一方、ｎ型ＭＯＳトランジスタでは、図７
（ｂ）に示すように、しきい値電圧のばらつきは従来か
ら一般に５０ｍＶ以下と小さい値であった。これに対し
て、以上に説明した本発明のタングステンシリサイド膜
をゲート電極として有するｎ型ＭＯＳトランジスタで
は、熱処理後のしきい値電圧のばらつきが、２０ｍＶ以
下とさらに小さい値に抑制されている。

【００５１】以上のように、本発明の第１の実施例で
は、ｐチャンネル型ＭＯＳトランジスタ及びｎチャンネ
ル型ＭＯＳトランジスタを有し、それぞれのゲート電極
として、ｐ⁺ポリシリコン膜またはｎ⁺ポリシリコン膜を
含むポリサイド膜を用いたポリサイドゲート電極を用い
ている半導体装置１００において、金属シリサイド膜中
の過剰のシリコンがシリサイド結晶粒界に存在すること
で、不純物の拡散経路である金属シリサイド膜中のＷＳ
ｉ₂結晶同士の界面を不連続とする。これにより、熱処
理を行っても、不純物が横方向に拡散することがない。
そのため、ｎチャンネル型ＭＯＳトランジスタにおいて
と同様にｐチャンネル型ＭＯＳトランジスタにおいて
も、しきい値電圧のばらつきが抑制される。

【００５２】上記説明では、本発明によればしきい値電
圧のばらつき幅は２０ｍＶ以下に抑えられると述べた
が、典型的には設計値の１０％以内、あるいは５％以内
のばらつきであれば、実用上問題にならない。

【００５３】（実施例２）本発明の第２の実施例とし
て、本発明の特徴を有するポリサイド膜をポリサイド配
線として配線に用いた半導体装置を説明する。図９は、
本実施例における半導体装置２００の要部断面構成図で
ある。図９において、図１を参照して説明した第１の実
施例の半導体装置１００と同一の機能を有する構成要素
には同一の参照符号を付しており、その詳細な説明はこ
こでは省略する。

【００５４】半導体装置２００の製造方法を、以下に説
明する。ただし、ｐ型シリコン基板１の中にｎ−ウェル
２、素子分離領域３、ｐ⁺拡散領域６ならびにｎ⁺拡散領
域７を形成するステップは第１の実施例と同様であるの
で、ここではその説明を省略する。

【００５５】半導体装置２００の全面に層間絶縁膜１４
を形成した後、層間絶縁膜１４にコンタクトホール１７
を形成する。フッ酸を含む水溶液を用いたディップエッ
チングを行って界面の自然酸化膜を除去した後、第１の
実施例におけるｐ⁺ポリシリコン膜９ａ及びｎ⁺ポリシリ
コン膜９ｂの形成と同様な方法を用いて、ｐ⁺ポリシリ
コン膜１５ａ及びｎ⁺ポリシリコン膜１５ｂを形成す
る。その後、タングステンシリサイド膜１６を、第１の
実施例のタングステンシリサイド膜１２と同様な方法を
用いて、ポリシリコン膜１５ａ、１５ｂの上に堆積す
る。

【００５６】以上のように本実施例は、本発明により形
成したポリサイド膜をポリサイド配線として使用する。
このような場合でも、第１の実施例と同様に、タングス
テンシリサイド膜中の過剰のシリコンが金属シリサイド
膜中のシリサイド結晶粒界に存在することで、不純物の
拡散経路である金属シリサイド膜中のＷＳｉ₂結晶同士
の界面を不連続とする。これにより、熱処理を行って
も、不純物が横方向に拡散することがない。そのため、
ｐ⁺拡散領域６とｎ⁺拡散領域７とを本発明のポリサイド
膜により接続しても、ｎ⁺ポリシリコン膜１５ｂとｎ⁺拡
散領域７との間のコンタクト部及びｐ⁺ポリシリコン膜
１５ａとｐ⁺拡散領域６との間のコンタクト部のいずれ
においても、コンタクト抵抗のばらつきを十分に抑制す
ることができる。

【００５７】典型的には、コンタクト抵抗のばらつき
は、設計値の２０％以内であれば実用上は問題にならな
い。

【００５８】なお、金属シリサイド膜中のシリコン含有
量の増加にともなってそのシート抵抗が従来例に比べて
約２０％増加し、それによって配線抵抗が増加するが、
この程度の増加は許容範囲内である。

【００５９】上記の第１及び第２の実施例では、金属シ
リサイド膜とポリシリコン膜との２層構造を有するポリ
サイド構造を例にとって本発明を説明したが、本発明の
適用はそのようなポリサイド構造に限られるわけではな
い。例えば、金属シリサイド膜と金属シリサイド膜上に
設けられる絶縁膜との間に、ボロンの凝集を防ぐための
ポリシリコン膜をさらに設けた構成としてもよい。ま
た、ボロンの減少を防ぐため、金属シリサイド膜中に全
体的にボロンをドープさせても良い。

【００６０】ゲート酸化膜は、酸化膜以外の膜、例えば
窒化酸化膜等であっても良い。また、ｎ⁺ポリシリコン
膜及びｐ⁺ポリシリコンはイオン注入法を用いて形成し
ているが、その代わりに、熱拡散法を用いても形成して
も良い。

【００６１】金属シリサイド膜としてタングステンシリ
サイド膜を用いているが、その代わりに、チタンシリサ
イド膜あるいはモリブデンシリサイド膜等の他の金属シ
リサイド膜を用いても、以上に説明したものと同様の効
果が得られる。また、ｎ型不純物として砒素を用いてい
るが、リンを用いても上述のものと同様の効果が得られ
る。

【００６２】上記に説明した第１の実施例は、ｐチャン
ネル型ＭＯＳトランジスタのゲート電極、ｎチャンネル
型ＭＯＳトランジスタのゲート電極、ならびにそれらを
接続する配線を、連続したポリサイド膜により一体的に
形成する例である。また、第２の実施例は、ｐ⁺拡散領
域とｎ⁺拡散領域とを連続したポリサイド膜により接続
する例である。上記の実施例で説明した以外に、拡散層
とゲート電極との間など半導体装置に含まれる他の部分
の間を本発明による金属シリサイド膜によって接続する
ことも、もちろん可能である。

【００６３】本発明では、金属シリサイド膜に過剰のシ
リコンを含有させている。ここで、第２の実施例に関連
して先に述べたように、金属シリサイド膜のシリコンの
組成を高くすれば、それに応じて比抵抗が高くなる。し
たがって、不純物の横方向拡散による半導体装置の電気
特性の劣化が抑制される限りは、金属シリサイド膜のシ
リコンの組成は低いほうが望ましい。例えば、熱処理後
の原子数の比率がＳｉ／Ｗ＝３．０以上であると、比抵
抗の増加が著しく、比抵抗の高いポリシリコン膜の使用
を避けて金属シリサイド膜を使用するメリットが失われ
る。しかし、低抵抗化が特に強く望まれずに、ｎ型ポリ
シリコン膜とｐ型ポリシリコン膜とを電気的に接続する
ことを主な目的とする場合には、ポリシリコン膜と同程
度の比抵抗値まで許容されるので、熱処理後の原子数の
比率がＳｉ／Ｗ＝４．０以下の範囲で金属シリサイド膜
に含まれるシリコンの比率を増やすことができる。

【００６４】

【発明の効果】以上のように、本発明の半導体装置で
は、金属シリサイド膜中の過剰のシリコンがシリサイド
結晶粒界に析出して、不純物の拡散経路であるシリサイ
ド結晶粒界におけるＷＳｉ₂結晶同士の界面を不連続と
する。これにより、熱処理を行っても、不純物が横方向
に拡散することがない。このため、本発明による金属シ
リサイド膜をＭＯＳＦＥＴのポリサイドゲート電極に用
いて熱処理を行っても、しきい値電圧のばらつきが起こ
らない。また、本発明による金属シリサイド膜をｎ⁺拡
散領域層及びｐ⁺拡散領域をつなぐ配線に用いても、シ
リコン含有量の増加にともなう配線抵抗の増加は許容範
囲内であり、さらにコンタクト抵抗のばらつきが抑制さ
れる。

【００６５】さらに、ｐ⁺ポリシリコン膜及びｎ⁺ポリシ
リコン膜の間の電気的導通が、余分な面積を必要とする
コンタクトを用いることなく可能となる。さらに、９０
０℃の熱処理を施しても効果が維持されるので、ＢＰＳ
Ｇ膜を用いた平坦化処理の実施が可能となる。また、従
来は不純物の横方向拡散の影響を防止するためにｐ^＋領
域とｎ^＋領域の間の距離を大きくとる必要があったが、
本発明の構造とすることで、この距離を短くすることが
可能となる。これによって、集積回路素子面積の縮小化
にも、大きく貢献する。

【００６６】金属シリサイド膜がタングステンシリサイ
ド膜である場合には、シリコンとタングステンとの原子
数の比率Ｓｉ／Ｗを２．３６以上４．０以下の範囲の
値、好ましくは２．３６以上３．０以下の範囲の値にす
ることによって、過剰なシリコンの存在による金属シリ
サイド膜の比抵抗の増加の影響を受けることなく、上記
の効果を得ることができる。

【００６７】本発明は、チャンネル型ＭＯＳトランジス
タのポリサイドゲートあるいはポリサイド配線に適用す
ることができる。ポリサイドゲートに適用する場合には
しきい値電圧のばらつきが、ポリサイド配線に適用する
場合にはコンタクト抵抗のばらつきが、それぞれ所定の
値以下に抑えられる程度の過剰のシリコンを金属シリサ
イド膜の中に含ませることによって、優れた電気的特性
を有する半導体装置を実現することができる。

【００６８】金属シリサイド膜の上にボロンの凝集を防
ぐポリシリコン膜がさらに堆積する、あるいは、金属シ
リサイド膜中にボロンを全体にかつ一様に含ませれば、
不純物の横方向拡散をさらに抑制することができる。

【００６９】金属シリサイド膜の堆積にあたっては、半
導体技術で一般的に使用されている化学気相成長法ある
いはスパッタ法を使用することができる。特に、化学気
相成長法を使用する場合には、金属シリサイド膜の堆積
とポリシリコン膜の堆積とを同一真空内で連続的に行え
ば、製造工程の複雑化を防ぐことができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例における半導体装置の要
部断面構成図である。

【図２】（ａ）〜（ｄ）は、本発明の第１の実施例にお
ける半導体装置の製造方法の各ステップにおける要部断
面構成図である。

【図３】（ａ）〜（ｄ）は、本発明の第１の実施例にお
ける半導体装置の製造方法の各ステップにおける他の線
に沿った要部断面構成図である。

【図４】（ａ）〜（ｄ）は、本発明の第１の実施例にお
ける半導体装置の製造方法の各ステップにおけるさらに
他の線に沿った要部断面構成図である。

【図５】（ａ）は堆積時の原子数の比率がＳｉ／Ｗ＝
２．５３である従来のタングステンシリサイド膜の結晶
状態を示す透過型電子顕微鏡による写真に基づく図面で
あり、（ｂ）は堆積時の原子数の比率がＳｉ／Ｗ＝２．
６４である本発明のタングステンシリサイド膜の結晶状
態を示す透過型電子顕微鏡による写真に基づく図面であ
る。

【図６】（ａ）は堆積時の原子数の比率がＳｉ／Ｗ＝
２．５３である従来のタングステンシリサイド膜におけ
る不純物の拡散経路を模式的に示す図であり、（ｂ）は
堆積時の原子数の比率がＳｉ／Ｗ＝２．６４である本発
明のタングステンシリサイド膜における不純物の拡散経
路を模式的に示す図である。

【図７】（ａ）はｐ型ＭＯＳトランジスタのしきい値電
圧のばらつきを示すグラフであり、（ｂ）はｎ型ＭＯＳ
トランジスタのしきい値電圧のばらつきを示すグラフで
ある。

【図８】図７（ａ）及び（ｂ）のグラフを得るために用
いたテストパターンを模式的に示す図である。

【図９】本発明の第２の実施例における半導体装置の要
部断面構成図である。

【図１０】従来の金属シリサイド膜における課題を模式
的に説明する図であって、（ａ）は典型的な半導体装置
の構成を示す平面図であり、（ｂ）は（ａ）の線１０Ｂ
−１０Ｂ’における断面図である。

【符号の説明】

１、１９０ｐ型シリコン基板２ｎ−ウェル３、１０１素子分離領域４ｐチャンネル型ＭＯＳトランジスタ領域５ｎチャンネル型ＭＯＳトランジスタ領域６ｐ⁺拡散層領域７ｎ⁺拡散層領域８ゲート酸化膜９ポリシリコン膜９ａ、１５ａ、１０６ｂｐ⁺ポリシリコン膜９ｂ、１５ｂ、１０６ａｎ⁺ポリシリコン膜１０、１１フォトレジスト１２、１６、１０７タングステンシリサイド膜１３シリコン酸化膜１４層間絶縁膜１５配線１７コンタクトホール８１ボロンを含むポリサイドゲート電極８２砒素を含むポリサイド領域１００、２００、９００半導体装置１０２ａｎ型ＭＯＳＦＥＴ１０２ｂｐ型ＭＯＳＦＥＴ１０３ａ、１０３ｂゲート１０４ａ、１０４ｂドレイン１０５ａｎ型ポリサイドゲート１０５ｂｐ型ポリサイドゲート

───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768 H01L 27/092

Claims

(57)【特許請求の範囲】

【請求項１】ポリシリコン膜と金属シリサイド膜とか
らなるポリサイド膜を有する半導体装置であって、前記ポリサイド膜が、ｐ型不純物を含む第１のポリシリコン膜と、ｎ型不純物
を含む第２のポリシリコン膜とが一体的に形成された前
記ポリシリコン膜と、前記第１及び第２のポリシリコン膜に跨るように前記ポ
リシリコン膜上に形成された過剰なシリコンを含有する
前記金属シリサイド膜とを備え、前記過剰なシリコンが、前記金属シリサイド膜中のシリ
サイド結晶粒界に析出していることを特徴とする半導体
装置。
【請求項２】前記金属シリサイド膜が、シリコンとタ
ングステンとの原子数の比率Ｓｉ／Ｗが２．３６以上
４．０以下の範囲の値であるタングステンシリサイド膜
であることを特徴とする請求項１記載の半導体装置。
【請求項３】前記シリコンとタングステンとの原子数
の比率Ｓｉ／Ｗが、２．３６以上３．０以下の範囲の値
であることを特徴とする請求項２記載の半導体装置。
【請求項４】前記ポリサイド膜は、ポリサイドゲート
電極であり、前記第１のポリシリコン膜は、ｐチャンネル型ＭＯＳト
ランジスタの前記ポリサイドゲート電極における下層の
ポリシリコン膜であり、前記第２のポリシリコン膜は、ｎチャンネル型ＭＯＳト
ランジスタの前記ポリサイドゲート電極における下層の
ポリシリコン膜であることを特徴とする請求項１〜３の
うちいずれか１つに記載の半導体装置。
【請求項５】前記過剰なシリコンは、前記ポリサイド
ゲート電極におけるしきい値電圧のばらつきを２０ｍＶ
以下に抑えるのに十分な程度に過剰であることを特徴と
する請求項４記載の半導体装置。
【請求項６】前記過剰なシリコンは、前記ポリサイド
ゲート電極におけるしきい値電圧のばらつきを設計値の
１０％以下に抑えるのに十分な程度に過剰であることを
特徴とする請求項４記載の半導体装置。
【請求項７】前記ポリサイド膜は、ポリサイド配線で
あり、前記第１のポリシリコン膜は、ｐチャンネル型ＭＯＳト
ランジスタのｐ型不純物を導入されたｐ⁺拡散領域とコ
ンタクトする前記ポリサイド配線における下層のポリシ
リコン膜であり、前記第２のポリシリコン膜は、ｎチャンネル型ＭＯＳト
ランジスタのｎ型不純物を導入されたｎ⁺拡散領域とコ
ンタクトする前記ポリサイド配線における下層のポリシ
リコン膜であることを特徴とする請求項１〜３のうちい
ずれか１つに記載の半導体装置。
【請求項８】前記過剰なシリコンは、前記ｐ⁺拡散領
域と前記第１のポリシリコン膜との間のコンタクト抵抗
及び前記ｎ⁺拡散領域と前記第２のポリシリコン膜との
間のコンタクト抵抗のばらつきを設計値の２０％以下に
抑えるのに十分な程度に過剰であることを特徴とする請
求項７記載の半導体装置。
【請求項９】前記金属シリサイド膜の上にボロンの凝
集を防ぐ第３のポリシリコン膜がさらに堆積されている
ことを特徴とする請求項１〜８のうちいずれか１つに記
載の半導体装置。
【請求項１０】前記金属シリサイド膜中にはボロンが
全体にかつ一様に含まれていることを特徴とする請求項
１〜９のうちいずれか１つに記載の半導体装置。
【請求項１１】ポリシリコン膜と金属シリサイド膜と
からなるポリサイド膜を有する半導体装置の製造方法で
あって、前記ポリサイド膜を形成する工程が、ｐ型不純物を含む第１のポリシリコン膜と、ｎ型不純物
を含む第２のポリシリコン膜とからなる前記ポリシリコ
ン膜を一体的に形成する工程と、前記ポリシリコン膜上に、過剰なシリコンを含む前記金
属シリサイド膜を形成する工程と、熱処理によって、前記金属シリサイド膜中のシリサイド
結晶粒界に過剰なシリコンを析出する工程とを有するこ
とを特徴とする半導体装置の製造方法。
【請求項１２】前記金属シリサイド膜が、シリコンと
タングステンとの原子数の比率Ｓｉ／Ｗが２．３６以上
４．０以下の範囲の値であるタングステンシリサイド膜
であることを特徴とする請求項１１記載の半導体装置の
製造方法。
【請求項１３】前記シリコンとタングステンとの原子
数の比率Ｓｉ／Ｗが、２．３６以上３．０以下の範囲の
値であることを特徴とする請求項１２記載の半導体装置
の製造方法。
【請求項１４】前記ポリサイド膜は、ポリサイドゲー
ト電極であり、前記第１のポリシリコン膜は、ｐチャンネル型ＭＯＳト
ランジスタの前記ポリサイドゲート電極における下層の
ポリシリコン膜であり、前記第２のポリシリコン膜は、ｎチャンネル型ＭＯＳト
ランジスタの前記ポリサイドゲート電極における下層の
ポリシリコン膜であることを特徴とする請求項１１〜１
３のうちいずれか１つに記載の半導体装置の製造方法。
【請求項１５】前記過剰なシリコンは、前記ポリサイ
ドゲート電極におけるしきい値電圧のばらつきを２０ｍ
Ｖ以下に抑えるのに十分な程度に過剰であることを特徴
とする請求項１４記載の半導体装置の製造方法。
【請求項１６】前記過剰なシリコンは、前記ポリサイ
ドゲート電極におけるしきい値電圧のばらつきを設計値
の１０％以下に抑えるのに十分な程度に過剰であること
を特徴とする請求項１４記載の半導体装置の製造方法。
【請求項１７】前記ポリサイド膜は、ポリサイド配線
であり、前記第１のポリシリコン膜は、ｐチャンネル型ＭＯＳト
ランジスタのｐ型不純物を導入されたｐ⁺拡散領域とコ
ンタクトする前記ポリサイド配線における下層のポリシ
リコン膜であり、前記第２のポリシリコン膜は、ｎチャンネル型ＭＯＳト
ランジスタのｎ型不純物を導入されたｎ⁺拡散領域とコ
ンタクトする前記ポリサイド配線における下層のポリシ
リコン膜であることを特徴とする請求項１４〜１６のう
ちいずれか１つに記載の半導体装置の製造方法。
【請求項１８】前記過剰なシリコンは、前記ｐ⁺拡散
領域と前記第１のポリシリコン膜との間のコンタクト抵
抗及び前記ｎ⁺拡散領域と前記第２のポリシリコン膜と
の間のコンタクト抵抗のばらつきを設計値の２０％以下
に抑えるのに十分な程度に過剰であることを特徴とする
請求項１７記載の半導体装置の製造方法。
【請求項１９】前記金属シリサイド膜の上にボロンの
凝集を防ぐ第３のポリシリコン膜を堆積する工程をさら
に含有することを特徴とする請求項１１〜１８のうちい
ずれか１つに記載の半導体装置の製造方法。
【請求項２０】前記金属シリサイド膜を堆積する工程
は、化学気相成長法を用いて行うことを特徴とする請求
項１１〜１９のうちいずれか１つに記載の半導体装置の
製造方法。
【請求項２１】前記金属シリサイド膜を堆積する工程
は、スパッタ法を用いて行うことを特徴とする請求項１
１〜１９のうちいずれか１つに記載の半導体装置の製造
方法。
【請求項２２】前記金属シリサイド膜を堆積する工程
は、化学気相成長法を用い、前記金属シリサイド膜の堆
積と前記第１及び第２のポリシリコン膜の堆積とが同一
真空内で連続的になされることを特徴とする請求項１１
〜１８のうちいずれか１つに記載の半導体装置の製造方
法。
【請求項２３】前記金属シリサイド膜の上にボロンの
凝集を防ぐ第３のポリシリコン膜を堆積する工程をさら
に含有しており、前記金属シリサイド膜を堆積する工程
は化学気相成長法を用い、前記金属シリサイド膜の堆積
と前記第１〜第３のポリシリコン膜の堆積とが同一真空
内で連続的になされることを特徴とする請求項１１〜１
８のうちいずれか１つに記載の半導体装置の製造方法。