JP3351635B2 - 半導体装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、半導体装置およびその
製造方法に係り、特に半導体装置における電極または配
線、およびその製造方法の改良に関する。

【０００２】

【従来の技術】コンピュ−タ−や通信機器等の重要部分
には、多数のトランジスタや抵抗等を電気回路を達成す
るようにむすびつけ、１チップ上に集積化して形成した
大規模集積回路（ＬＳＩ）が多用されている。このた
め、機器全体の性能は、ＬＳＩ単体の性能と大きく結び
付いている。ＬＳＩ単体の性能向上は、集積度を高める
こと、つまり、素子の微細化により実現できる。

【０００３】しかし、近年の素子の微細化による半導体
集積回路の高集積化や高速化に伴い、ゲート電極等の電
極やゲート配線等の配線のＲＣ遅延によって、素子の動
作速度が律速されるという問題が顕在化してきた。

【０００４】ＲＣ遅延の問題は、電極材料を変えなくて
も厚さを増して低抵を小さくすれば改善できるが、加工
の点で問題が残る。例えば、ゲート電極の場合であれ
ば、ゲート長：ゲート高＝１：１を大きく越えないほう
が望ましい。

【０００５】ゲート電極の厚さを変えずにゲート抵抗を
小さくする方法として、ゲート電極として、多結晶シリ
コン膜と高融点金属珪化物膜との積層膜を利用すること
があげられる。この方法によれば、従来の多結晶シリコ
ンゲート技術におけるしきい値電圧の制御方法を踏襲で
き、しかも、高融点金属珪化物膜は一般に耐熱性が高
く、従来の多結晶シリコンゲートプロセスと互換性が高
いという利点もある。

【０００６】しかしながら、例えば０．３μｍ以下のゲ
ート長を持つ微細なＭＯＳＦＥＴのことを考えるなら
ば、高融点金属珪化物膜の厚さは、１００乃至２００ｎ
ｍの程度に制限され、数１０Ω／口程度のシート抵抗し
か達成できない。

【０００７】このような微細なＭＯＳＦＥＴにおいて、
１００ｎｍで数Ω／口程度のシート抵抗を実現するため
に、高融点金属珪化物膜よりも低抵抗で、しかもある程
度の耐熱性を有するタングステン，モリブデン等の高融
点金属からなる金属膜と多結晶シリコン膜との積層膜を
ゲート電極に用いることが検討されている。

【０００８】しかしながら、高融点金属として、比較的
シリコンと反応し難いとされるタングステンを用いた場
合でも、８００℃程度の温度で容易にタングステンはシ
リコンと反応し、珪化タングステンが形成され、抵抗が
上昇してしまうという問題がある。

【０００９】このような反応を防止する方法として、多
結晶シリコン膜と高融点金属膜との界面に反応防止膜を
挿入することが検討されており、例えば、多結晶シリコ
ン膜とモリブデン膜との反応を防止する材料として、シ
リコン窒化物が有効であることが、特許公開公報（特開
昭６０−１９５９７５）に開示されている。この特許公
開公報によれば、多結晶シリコン膜とモリブデン膜との
反応を防止し、且つこれら膜間にトンネル電流を流すに
は、シリコン窒化膜の厚さを１〜５ｎｍ程度の範囲にす
ることが望ましいとされている。

【００１０】しかしながら、シリコン窒化膜を反応防止
膜として用いると、多結晶シリコン膜は絶縁膜であるシ
リコン窒化膜を介して高融点金属膜とコンタクトするこ
とになるので、コンタクト抵抗が増加し、素子の遅延が
大きくなるという新たな問題が生じる。このことについ
て以下より詳細に説明する。

【００１１】ゲート部における遅延は、図１１（ａ）に
示すように、シリコン基板９１とタングステン膜９５と
の間のゲート容量Ｃ_OXおよびコンタクト抵抗Ｒ_C の影響
を受け、この場合のゲート部の等価回路は、図１１
（ｂ）のようになる。図中、９２はゲート酸化膜、９３
は多結晶シリコン膜、９４はシリコン窒化膜を示してい
る。なお、ここでは、議論を簡単にするためにシート抵
抗の影響は無視したが、コンタクト抵抗Ｒ_C によるＲＣ
遅延の寄与分を見積もるには十分である。

【００１２】図１１（ｂ）から分かるように、コンタク
ト抵抗Ｒ_C は、ゲート容量Ｃ_OXと結合し、ＲＣ遅延の原
因となる。このＲＣ遅延の時定数は、ゲート容量Ｃ_OXと
コンタクト抵抗Ｒ_C との積で表される。コンタクト抵抗
Ｒ_C は面積に反比例し、ゲート容量Ｃ_OXは面積に比例す
るから、その積はゲート部の形状に依存しない値にな
る。

【００１３】仮にゲート酸化膜９２の膜厚を７ｎｍとす
ると、ゲート容量Ｃ_OXは４．９×１０^-15 Ｆ／μｍ² と
なる。コンタクト抵抗Ｒ_C を１×１０³ Ωμｍ² 程度と
すると、ＲＣ遅延の時定数は４．９×１０^-12 ｓｅｃ程
度となる。すなわち、５ｐｓｅｃ程度の時定数を持つこ
とになる。

【００１４】以上の遅延の説明は、遅延要因として、コ
ンタクト抵抗Ｒ_C とゲート容量Ｃ_OXとの結合だけを考慮
したものであるが、実際にはこれら遅延成分の他にシー
ト抵抗とゲート容量Ｃ_OXとの結合による遅延成分が存在
する。

【００１５】図１２は、シート抵抗を考慮した遅延を説
明するための図であり、図１２（ａ）は、ゲート部に存
在するコンタクト抵抗Ｒ_C ，ゲート容量Ｃ_OX，多結晶シ
リコン膜９３の抵抗Ｒ_poly，タングステン膜９５の抵抗
Ｒ_W を示しており、この場合のゲート部の等価回路は、
図１２（ｂ）に示すような複数段（ここでは５段）の集
中定数回路となる。ゲート容量Ｃ_OXは蓄積状態のときの
値に固定している。また、素子サイズは、チャネル長／
チャネル幅が０．２５／２０（μｍ）のものである。こ
れは論理ＬＳＩで用いられるＭＯＳＦＥＴとしては現実
的なサイズである。

【００１６】ここでは、ゲートの一端に０．０１ｐｓｅ
ｃという十分に立ち上がりの速いパルス状の入力電圧Ｖ
_in（＝１Ｖ）を与え、他端（多結晶シリコン膜９３）に
現れる出力電圧Ｖ_out が入力電圧Ｖ_inの９０％になるま
での時間を遅延時間と定義する。

【００１７】本発明者等は、上記等価回路についてのコ
ンタクト抵抗Ｒ_C と遅延時間との関係を調べたところ以
下のような結果が得られた。すなわち、図１３に示すよ
うに、コンタクト抵抗Ｒ_C の値が１００Ωμｍ² を越え
るあたりで遅延時間の急激な増大が始まり、コンタクト
抵抗Ｒ_C の値が１ＫΩμｍ² で遅延時間は１４ｐｓｅｃ
に達する。

【００１８】上述したような微細なＭＯＳＦＥＴを用い
たインバータにおいて、ＭＯＳＦＥＴの上記の如きの寄
生抵抗，寄生容量等を無視した理想的な場合におけるイ
ンバータ１段当たりのスイッチング時間は３０ｐｓｅｃ
を下回ると考えられる。このため、このような短いスイ
ッチング時間に対して、上記１４ｐｓｅｃという値の遅
延時間はもはや許容できる範囲ではない。

【００１９】また、サブハーフミクロン以下の次世代の
ＭＯＳＦＥＴを考えるならば、論理ゲートの１段当たり
のスイッチング時間は数１０ｐｓｅｃ程度であり、ＲＣ
遅延として許容される値は高々数ｐｓｅｃ程度と考えな
ければならない。

【００２０】ところで、多結晶シリコン膜とタングステ
ン膜との間に挿入する反応防止膜としては、上述したシ
リコン窒化膜以外に、窒化チタン膜がある。しかしなが
ら、反応防止膜としての窒化チタン膜には以下に述べる
ように二つの大きな問題がある。

【００２１】まず、第１に、窒化チタン膜は非常に酸化
され易いので異常酸化という問題がある。この問題を図
１４の工程断面図を用いて説明する。図中、１０１はシ
リコン基板を示しており、図１４（ａ）はシリコン基板
１０１上に、ゲート酸化膜１０２を介して、多結晶シリ
コン膜１０３、窒化チタン膜１０４およびタングステン
膜１０５からなるゲート電極が完成した状態を示してい
る。この後、ゲート端の酸化膜厚を厚くするためのシリ
コンの選択酸化を行なうと、図１４（ｂ）に示すよう
に、窒化チタン膜１０４ａが粒状に異常酸化されてしま
う。第２に、多結晶シリコン膜上に形成される窒化チタ
ン膜の結晶粒は小さく、窒化チタン膜上に形成するＷ膜
の比抵抗が高くなるという問題がある。

【００２２】

【発明が解決しようとする課題】上述の如く、従来のＭ
ＯＳＦＥＴにおいては、その微細化が進むと、スイッチ
時間に対して、コンタクト抵抗に起因する遅延時間が長
くなり、高速動作が妨げられるという問題があった。

【００２３】また、多結晶シリコン膜と、反応防止膜と
して窒化チタン膜と、タングステン膜との積層膜が酸化
を受けと、窒化チタン膜が異常酸化したり、タングステ
ン膜の比抵抗が高くなるという問題があった。

【００２４】本発明は、上記事情を考慮してなされたも
ので、その第１の目的とするところは、コンタクト抵抗
に起因する遅延時間を短縮できる半導体装置およびその
製造方法を提供することにある。

【００２５】また、本発明の第２の目的は、酸化を受け
ても、異常酸化が生じない、シリコン膜と窒素を含む第
１の導電膜と第２の導電膜との積層膜からなる電極（配
線）を有する半導体装置およびその製造方法を提供する
ことにある。

【００２６】

【課題を解決するための手段】上記第１の目的を達成す
るために、本発明の半導体装置（請求項１）は、シリコ
ン膜と、このシリコン膜上に形成され、窒素とシリコン
とを含み、前記窒素の面密度が８×１０¹⁴ｃｍ^-2未満の
膜と、この膜上に形成された高融点金属膜とが積層して
なる電極および配線の少なくとも一方を備えたものであ
る。

【００２７】また、本発明の他の半導体装置（請求項
２）は、シリコン膜と、このシリコン膜上に形成され、
窒素とシリコンとを含み、前記窒素の面密度が８×１０
¹⁴ｃｍ^-2未満の膜と、この膜上に形成され、高融点金属
と窒素とを含む膜と、この膜上に形成された前記高融点
金属からなる膜とが積層してなる電極および配線の少な
くとも一方を備えたものである。

【００２８】また、本発明の半導体装置の製造方法（請
求項６）は、シリコン膜上に金属と窒素とを含む膜を形
成する工程であって、前記金属として、前記金属からそ
の窒化物を形成する際に生じるギブスの自由エネルギー
低下値から、シリコンからその窒化物を形成する際に生
じるギブスの自由エネルギーの低下値を引いた値が負と
なるものを用いる前記金属と窒素とを含む膜を形成する
工程と、熱処理により、前記金属と窒素とを含む膜を前
記金属からなる金属膜に変えるとともに、前記金属膜と
前記シリコン膜との界面に、窒素とシリコンとを含む膜
を形成して、前記シリコン膜と前記窒素とシリコンとを
含む膜と前記金属膜との積層膜を含む電極および配線の
少なくとも一方を形成する工程とを備えたことを特徴と
する。

【００２９】ここで、上記金属は、特に高融点金属が好
ましい。また、上記窒素とシリコンとを含む膜は、窒素
の面密度が８×１０¹⁴ｃｍ^-2未満となるようにすること
が好ましい。

【００３０】ここで、金属とは高融点金属（例えば、
Ｗ，Ｍｏ）も含んでいる。また、窒素の面密度とは、膜
の上から見たときの単位面積当りの窒素数であり、これ
は例えばＸ線光電子分光法等を用いて求めることができ
る。

【００３１】上記窒素とシリコンとを含む膜に酸素等の
大気成分が多少含まれていても問題はない。例えば、酸
素の場合には、上記膜中に２０％程含まれていても良
い。上記高融点金属は上記膜と界面で化学的に反応しな
いものが良い。例えば、Ｍｏ，Ｗ，Ｎｂ，Ｔａ，Ｃｕが
良い。また、このような化学的に反応しない高融点金属
膜上にＣｕまたはＡｇを主成分とする金属膜を設けても
良い。

【００３２】上記窒素とシリコンを含む膜は、高融点金
属と窒素を含む膜からの再分布による方法に限らず、Ｎ
Ｈ₃ 雰囲気での窒化、窒素を含むガス中でのプラズマ窒
化などによるものでも良い。

【００３３】また、上記第２の目的を達成するために、
本発明の半導体装置（請求項４）は、シリコン膜と、こ
のシリコン膜上に形成され、窒素とシリコンと高融点金
属とを含むアモルファス状の第１の導電膜と、この第１
の導電膜上に形成された第２の導電膜とが積層してなる
電極および配線の少なくとも一方を備えたことを特徴と
する。

【００３４】また、本発明の半導体装置の製造方法（請
求項１０）は、シリコン膜上に窒素と高融点金属とを含
む第１の導電膜を形成する工程と、この第１の導電膜上
に第２の導電膜を形成する工程と、熱処理により、前記
第１の導電膜の一部もしくは全部を、窒素とシリコンと
前記高融点金属とを含む第３の導電膜に変えて、前記シ
リコン膜と前記第１の導電膜と前記第３の導電膜との積
層膜もしくは前記シリコン膜と前記第３の導電膜との積
層膜を含む電極および配線の少なくとも一方を形成する
工程とを備えたことを特徴とする。

【００３５】

【作用】本発明者等の研究によれば、シリコン膜／窒素
とシリコンとを含む膜／高融点金属膜の積層電極を用い
た場合において、シリコン膜と高融点金属膜との間のコ
ンタクト抵抗が１００Ωｃｍ² よりも小さくなると、遅
延時間が急激に短縮されることが分かった。更に、コン
タクト抵抗が１００Ωｃｍ² よりも小さくするには、窒
素とシリコンとを含む膜の窒素の面密度を８×１０¹⁴ｃ
ｍ^-2よりも小さくすれば良いことが分かった。また、上
記高融点金属膜の代わりに、第１の高融点金属と窒素と
を含む膜と、第２の高融点金属膜との積層膜を用いても
同様な結果が得られた。

【００３６】したがって、このような知見に基づいて、
窒素とシリコンとを含む膜の窒素の面密度を８×１０¹⁴
ｃｍ^-2未満にした本発明の半導体装置（請求項１，２）
によれば、コンタクト抵抗が小さくなり、遅延時間が短
縮される。

【００３７】また、本発明の半導体装置の製造方法で
は、シリコン膜上に金属と窒素とを含む膜を形成する際
に、前記金属として、前記金属からその窒化物を形成す
る際に生じるギブスの自由エネルギー低下値から、シリ
コンからその窒化物を形成する際に生じるギブスの自由
エネルギーの低下値を引いた値が負となるものを用いて
いる。

【００３８】このため、前記膜上に、前記金属からなる
金属膜を形成した後、熱処理を行なうと、前記膜中の窒
素がシリコン膜に移動し、そして、前記膜中の窒素が前
記金属に向かって外方拡散する。この結果、前記膜は前
記金属からなる金属膜に変わるとともに、該金属膜と前
記シリコン膜との界面に、窒素とシリコンとを含む膜が
形成される。

【００３９】この方法は窒素の面密度の制御性が良く、
窒素の面密度が８×１０¹⁴ｃｍ^-2未満の窒素とシリコン
とを含む膜を容易に形成でき、本発明の半導体装置を簡
単に製造できるようになる。

【００４０】また、本発明者等の研究によれば、シリコ
ン膜と、このシリコン膜上に形成され、窒素とシリコン
と高融点金属とを含む第１の導電膜と、この第１の導電
膜上に形成された第２の導電膜との積層膜を酸化して
も、第１の導電膜は異常酸化されないことが分かった。

【００４１】したがって、電極、配線を構成する膜とし
て、上記積層膜を用いれば、異常酸化を防止できる電
極、配線が得られるようになる（請求項４）。さらに、
本発明者等の研究によれば、第１の導電層がアモルファ
ス状態の導電膜であれば、結晶粒の大きい第２の導電膜
を形成でき、第２の導電膜の比抵抗を小さくできること
が分かった。

【００４２】そのメカニズムの詳細は明らかではない
が、本発明者等は以下のように推測している。下地であ
る第１の導電層が特定の結晶構造を有する場合には、第
２の導電層は、下地の結晶構造の影響（歪み）を受け
る。

【００４３】ここで、第２の導電層は、下地の結晶構造
が異なると、異なる影響（歪み）を受け、よって下地の
結晶構造が場所によって異なると、第２の導電層は場所
によって異なる歪みを受ける。

【００４４】このため、場所によって結晶構造が異なる
第１の導電層上に形成される第２の導電層は、場所によ
って異なる歪みを受ける。そして、第２の導電層がある
厚さを越え、歪みがある大きさを越えると、結晶粒界が
形成されるので、大きな結晶粒は形成されない。

【００４５】一方、下地である第１の導電層がアモルフ
ァス状態であれば、その上に形成される第２の導電層
は、場所によって異なる歪みを受けることはない。この
ため、第２の導電層を厚く形成しても、結晶粒界は生じ
ないので、大きな結晶粒が形成され、比抵抗は小さくな
る。

【００４６】また、本発明の半導体装置の製造方法（請
求項６）では、熱処理により、窒素と高融点金属とを含
む第１の導電膜の一部もしくは全部を、反応防止膜とし
ての、窒素、シリコンおよび高融点金属を含む第３の導
電膜に変えている。

【００４７】ここで、第３の導電膜（窒化膜）の形成速
度は熱処理温度の依存性が低く、しかも、第３の導電膜
の膜厚は熱処理時間の依存性が低い。したがって、本発
明によれば、第３の導電膜のプロセスマージンは高いも
のとなるので、第３の導電膜を容易に設計通りに形成で
きるようになる。

【００４８】

【実施例】以下、図面を参照しながら実施例を説明す
る。図１は、本発明の第１の実施例に係るゲート電極の
形成方法を示す工程断面図である。

【００４９】まず、図１（ａ）に示すように、シリコン
基板１上にシリコン酸化膜２を形成し、このシリコン酸
化膜２上に厚さ１００ｎｍの導電性不純物が添加された
多結晶シリコン膜３を形成する。この多結晶シリコン膜
３の表面の自然酸化膜は予め除去しておく。

【００５０】次に図１（ｂ）に示すように、多結晶シリ
コン膜３上に厚さ１０ｎｍの窒化タングステン（具体的
にはＷ₂ ＮやＷＮ）膜４をＮ₂ ：Ａｒ＝３：２の雰囲気
中で反応性スパッタ法で形成し、引き続き、厚さ１００
ｎｍのタングステン膜５をＡｒ雰囲気でスパッタ法によ
り形成する。この一連のスパッタ法は基板を大気に晒さ
ず、連続的に行なうことが好ましい。なお、多結晶シリ
コン膜３の表面に自然酸化膜が形成されないように、多
結晶シリコン膜を堆積した後、大気に晒さずに連続して
窒化タングステン膜４、タングステン膜５を堆積しても
良い。

【００５１】次に図１（ｃ）に示すように、不活性雰囲
気、若しくは還元性雰囲気等の非酸化性雰囲気、例え
ば、窒素，アルゴン，水素またはこれらの混合ガス雰囲
気中での７５０〜１０００℃程度の熱処理により、窒化
タングステン膜４から窒素を多結晶シリコン膜３に再分
布させることにより、高濃度の窒素を含むシリコン膜６
（以下、窒化シリコン（ＳｉＮ_x ）膜６という）を形成
する。この方法により窒化シリコン膜６の厚さを１ｎｍ
以下に制御でき、実際にＸ線光電子分光法を用いて調べ
たところ、窒化シリコン膜６の厚さを０．２〜１ｎｍ程
度に制御できることを確認した。

【００５２】このように窒化タングステン膜４が変わっ
たのは、窒化タングステン膜４中の窒素が多結晶シリコ
ン膜３に移動するという窒素の再分布によって、窒化シ
リコン膜６が形成されるとともに、窒化タングステン膜
４中の窒素が外方拡散し、窒化タングステン膜４がタン
グステン膜となり、タングステン膜５と一体になったか
らである。

【００５３】窒化タングステン膜４中の窒素が多結晶シ
リコン膜３に移動するメカニズムは以下のように考えら
れる。タングステンから窒化タングステンが形成される
ときのギブスの自由エネルギーの低下は、シリコンから
窒化シリコンが形成されるときのそれより小さい。この
ため、窒化タングステン膜４と多結晶シリコン膜３とが
接触している状態では、窒素の化学ポテンシャルは多結
晶シリコン膜３側の方が小さい。この結果、窒化タング
ステン膜４中の窒素は、多結晶シリコン膜３に移動する
ようになる。

【００５４】また、窒化タングステン膜４の窒素が外方
拡散する理由は、ギブスの自由エネルギーの変化が負か
ら正方向に変化するので、窒素が外方拡散したほうが熱
力学的に安定になるからである。

【００５５】なお、多結晶シリコン膜３の表面に自然酸
化膜が形成されている場合、この上に窒化タングステン
膜４、タングステン膜５を堆積して、上記の如く、熱処
理を行なうと、窒化シリコン（ＳｉＮ_x ）膜６の代わり
に、自然酸化膜の酸素を含む窒化シリコン（ＳｉＯ_x Ｎ
_y ）膜が形成される。

【００５６】最後に、図１（ｄ）に示すように、タング
ステン膜５，窒化シリコン膜６，多結晶シリコン膜３を
ゲート電極状に加工して、ゲート電極が完成する。図１
３に示した本発明者等に見出だされた遅延時間とコンタ
クト抵抗との関係を示す特性図によれば、コンタクト抵
抗１００（Ωｃｍ² ）を境にして、遅延時間が大きく変
わることが分かる。すなわち、コンタクト抵抗を１００
（Ωｃｍ²）よりも小さくすれば、遅延時間を大幅に小
さくできる。

【００５７】コンタクト抵抗と本実施例の形成方法に従
って形成されたゲート電極の窒化シリコン膜６の膜厚と
の関係を図２に示す。図中、特性曲線ａは多結晶シリコ
ン膜３として高濃度のｎ型不純物が添加されたものを用
いた場合、特性曲線ｂは多結晶シリコン膜３として高濃
度のｐ型不純物が添加されたものを用いた場合の結果を
示している。

【００５８】この図２からｐ⁺ 型多結晶シリコン膜の場
合、例えば、コンタクト抵抗として１００（Ωｃｍ² ）
未満を確保するのには、窒化シリコン膜６のタングステ
ン膜との界面における窒素面密度を８×１０¹⁴ｃｍ^-2未
満（窒化シリコン膜６の膜厚に換算すると１ｎｍ未満）
にする必要があることが分かる。更に、図２からコンタ
クト抵抗は、窒素面密度８×１０¹⁴ｃｍ^-2を境にして大
幅に変わることが分かる。すなわち、窒素面密度を８×
１０¹⁴ｃｍ^-2未満にすれば、コンタクト抵抗を大幅に低
減できることが分かる。

【００５９】上述したように、本実施例の形成方法は、
窒化シリコン膜６の窒素面密度を８×１０¹⁴ｃｍ^-2未満
にすることができるものである。したがって、本実施例
によれば、窒化シリコン膜６を薄く形成でき、コンタク
ト抵抗を低減できるので、遅延時間を改善できる。

【００６０】図３は、多結晶シリコン膜／反応防止膜
（ＳｉＮ_x ，ＳｉＯ_x Ｎ_y ，ＳｉＯ₂）／タングステン
膜の積層電極における界面窒素濃度と、この積層電極の
熱処理（Ｎ₂ 雰囲気，８００℃，１時間）後のタングス
テン膜のシート抵抗との関係を示す特性図である。ここ
で、タングステン膜の膜厚は１００ｎｍとした。

【００６１】この図３から反応防止膜がＳｉＮ_x 膜，Ｓ
ｉＯ_x Ｎ_y 膜の場合には、界面窒素濃度が２．２×１０
¹⁴ｃｍ^-2に至まで（ＳｉＮ_x 膜の膜厚換算で０．３ｎ
ｍ）シート抵抗は低いレベルに保たれていることが分か
る。したがって、本実施例のように反応防止膜としてＳ
ｉＮ_x 膜（窒化シリコン膜６）、或いはＳｉＯ_x Ｎ_y 膜
を用いれば、熱処理の悪影響を防止できる。

【００６２】一方、反応防止膜が従来より用いられてい
るＳｉＯ₂ 膜の場合には、膜厚が２ｎｍ程度以下になる
とシート抵抗が増加してしまうことが分かる。シート抵
抗の増加はタングステン膜と多結晶シリコン膜とが反応
し、シリサイドが形成されるからである。

【００６３】なお、本実施例の形成方法においては、窒
化タングステン膜４をスパッタ法により形成する際に、
雰囲気中に生成されるプラズマによって多結晶シリコン
膜３が極薄く窒化され、窒化シリコン膜が形成されるこ
とがある。この場合、この窒化シリコン膜と、窒化タン
グステン膜４からの窒素の再分布で形成される窒化シリ
コン膜６との二つの窒化シリコン膜をともに反応防止膜
として用いることができる。

【００６４】また、本実施例では、窒化タングステン膜
４が全てタングステン膜に変化する場合について説明し
たが、図４（ａ）に示すように、必要とする窒化シリコ
ン膜６の厚さに応じて窒化タングステン膜４の一部を残
して、ゲート電極を形成することもできる。

【００６５】更に、図１（ａ）の工程の後に、図４
（ｂ）に示すように、多結晶シリコン膜３上に厚い窒化
タングステン膜４ａを形成しても、図１（ｃ）に示す構
造を形成できる。

【００６６】すなわち、図１（ａ）の工程の後に、窒素
または励起された窒素またはイオン化された窒素を含む
雰囲気ガス中で、多結晶シリコン膜３上に１００ｎｍ程
度の厚い窒化タングステン膜４ａをスパッタ法を用いて
形成した後、上記実施例と同様に非酸化性雰囲気、特に
還元雰囲気中で熱処理する。

【００６７】この結果、窒化タングステン膜４ａ中の窒
素が多結晶シリコン膜３に移動して厚さ１ｎｍ程度の１
原子程度の窒化シリコン膜が形成されるとともに、窒化
タングステン膜４ａ中の窒素が外方拡散し、タングステ
ン膜となり、図１（ｃ）に示すような構造が形成され
る。

【００６８】更にまた、本実施例では、窒化タングステ
ン膜の窒素の再分布および外方拡散を行なった後に積層
膜をゲート電極状に加工したが、この加工を異方性エッ
チングにより行なうと、熱処理によるタングステン膜の
結晶成長に伴ってエッチングレート等が変化することが
ある。

【００６９】このような影響を無くすには、積層膜を加
工した後に窒素の再分布および外方拡散のための熱処理
を行なえば良い。なお、この窒化タングステン膜形成用
の特別の熱処理は、他の熱処理、例えば、後工程におけ
るソース拡散層，ドレイン拡散層中の不純物を活性化す
るための熱処理等で代用しても良い。

【００７０】図５は、本発明の第２の実施例に係るゲー
ト電極の形成方法を示す工程断面図である。まず、図５
（ａ）に示すように、シリコン基板１１上にゲート絶縁
膜としてのシリコン酸化膜１２を形成し、このシリコン
酸化膜１２上に厚さ１００ｎｍの多結晶シリコン膜１３
を形成する。

【００７１】次に図５（ｂ）に示すように、反応防止膜
として、厚さ１ｎｍ未満、好ましくは０．７ｎｍ程度の
極薄の窒化シリコン膜１４を形成する。このような極薄
の窒化シリコン膜１４は、例えば、以下の五つの成膜方
法（１）〜（５）のどれかで形成することが好ましい。

【００７２】（１）ＮＨ₃ 雰囲気，温度１０００℃，時
間３０秒の熱窒化法による成膜 （２）窒素を含むガス中でプラズマ窒化による成膜 （３）６００〜８００℃の熱ＣＶＤ法による成膜 （ソースガス：ＳｉＨ₂ Ｃｌ₂ ＋ＮＨ₃ またはＳｉＨ₄
＋ＮＨ₃ ） （４）プラズマＣＶＤ法による成膜 （５）基板温度５００〜８００℃，シリコン基板１１と
は別領域で生成されたプラズマ（プラズマ：Ｎ₂ ／Ｈ₂
またはＮＨ₃ ）による成膜、すなわち、プラズマにおけ
る活性種をダウンフローで基板に供給。

【００７３】この後、窒化シリコン膜１４上に厚さ１０
０ｎｍのタングステン膜１５をスパッタ法により形成す
る。最後に、図５（ｃ）に示すように、タングステン膜
１５，窒化シリコン膜１４，多結晶シリコン膜１３の積
層膜を所望のゲート電極状に加工して、ゲート電極が完
成する。

【００７４】本実施例の形成方法でも薄い窒化シリコン
膜１４を形成できるので、先の実施例と同様な効果を得
ることができる。なお、第１，第２の実施例ではゲート
電極について説明したが、本発明は他の電極、若しくは
配線の構造に対しても適用できる。

【００７５】図６は、本発明の第３の実施例に係るＭＯ
ＳＦＥＴの構造を示す素子断面図である。これを製造工
程に従い説明すると、まず、シリコン基板２１の表面に
素子分離用の絶縁膜２２，ゲート酸化膜２３を形成す
る。

【００７６】次にゲート酸化膜２３上に多結晶シリコン
膜２４，窒化シリコン膜２５，タングステン膜２６から
なる積層膜を形成した後、タングステン膜２６上にキャ
ップ用絶縁膜としての窒化シリコン（ＳｉＮ）膜２７を
形成する。

【００７７】ここで、窒化シリコン膜２５は、コンタク
ト抵抗が十分小さくなり、遅延時間が改善されるように
上述したように薄く形成する。また、窒化シリコン膜２
７は通常ＮＨ₃ ガスと無機シラン系ガスＳｉＨ₂ Ｃｌ₂
ガスとをソースガスとするＬＰＣＶＤ法で形成するが、
予めＮＨ₃ とＳｉＨ₂Ｃｌ₂ とを導入すると、タングス
テン膜２６の表面が不均一に窒化され、窒化シリコンが
粒状成長するため、窒化シリコン膜２７がキャップ用絶
縁膜としての機能を果たさなくなる恐れがある。

【００７８】このような不都合を防ぐには、ＮＨ₃ とＳ
ｉＨ₂ Ｃｌ₂ とを導入する前に、ＳｉＨ₂ Ｃｌ₂ を単独
で導入し、タングステン膜２６上にシリコンを含む薄い
膜を形成することが有効である。この方法により均一な
窒化シリコン膜２７を形成できることを確認した。

【００７９】次に多結晶シリコン膜２４，窒化シリコン
膜２５，タングステン膜２６からなる積層膜を加工して
ゲート電極を形成した後、Ｎ₂ ガスとＨ₂ ガスとＨ₂ Ｏ
ガスとの混合ガスを用い、多結晶シリコン膜２４および
シリコン基板２１のみを選択的に酸化する。この多結晶
シリコン膜２４等の酸化によりゲート端の酸化膜厚が厚
くなり、ゲート端における電界集中による信頼性の低下
を防止できる。

【００８０】次にイオン注入等により低濃度の浅い不純
物拡散層（ソース・ドレイン領域）２８を形成した後、
ゲート側壁絶縁膜として窒化シリコン膜２９を形成す
る。この窒化シリコン膜２９の形成は、上記した方法と
同様な方法で行なうことが可能である。この窒化シリコ
ン膜２９と窒化シリコン膜２７とにより、多結晶シリコ
ン膜２４，窒化シリコン膜２５，タングステン膜２６か
らなるゲート電極は窒化シリコン膜によって被覆される
ので、引き続き行なわれる酸化雰囲気中での酸化工程に
よりタングステン膜２６が酸化されるのを防止できる。
また、上層配線としてＣｕを含む材料を用いる場合に
は、Ｃｕがゲート電極に侵入するのを防止できる。更に
また、多結晶シリコン膜２４は、窒化シリコン膜２５，
２７，２９により完全に覆われるので、これらの密着性
を向上させることが可能である。

【００８１】最後に、高濃度の深い不純物拡散層３０を
形成した後、この不純物拡散層３０上に金属シリサイド
３１を形成して、図６に示す構造のＭＯＳトランジスタ
が完成する。

【００８２】図７は、本発明の第４の実施例に係る配線
の構造を示す断面図である。これを製造工程に従い説明
すると、まず、シリコン基板４１に素子分離用の絶縁膜
４２，不純物拡散層４３を形成する。

【００８３】次に全面に厚さ６００ｎｍ程度の層間絶縁
膜としてのＳｉＯ₂ 膜４４をＣＶＤ法により形成した
後、不純物拡散層４３に対するコンタクトホール４５を
ＳｉＯ₂ 膜４４に開孔する。

【００８４】次に不純物拡散層４３と同含む厚さ１００
ｎｍ程度の多結晶シリコン膜４６、薄い窒化シリコン膜
４７および厚さ１００ｎｍ程度のタングステン膜４８か
らなる積層膜を、例えば、上述した幾つかの方法のいず
れかにより形成する。

【００８５】最後に、上記積層膜を所望の形状の配線状
に加工して図７に示す構造の配線が完成する。このよう
な構造の配線によれば、窒化シリコン膜４７を薄く形成
することによりコンタクト抵抗が低減され、遅延時間が
改善される。

【００８６】図８は、本発明の第５の実施例に係るゲー
ト電極の形成方法を示す工程断面図である。まず、図８
（ａ）に示すように、シリコン基板５１上にゲート絶縁
膜としてのシリコン酸化膜５２を形成し、このシリコン
酸化膜５２上に導電性不純物を含む厚さ１００ｎｍの多
結晶シリコン膜５３を形成する。

【００８７】次に図８（ｂ）に示すように、多結晶シリ
コン膜５３上に厚さ１〜１０ｎｍ程度の窒化タングステ
ン膜５４、厚さ１０ｎｍのタングステン膜５５を順次形
成する。

【００８８】具体的には、例えば、Ａｒ：Ｎ₂ ＝１：１
の雰囲気でタングステンターゲットをスパッタし（反応
性スパッタ）、窒化タングステン膜５４を形成した後、
Ｎ₂を抜きＡｒのみでタングステンターゲットをスパッ
タすることにより、シリコン基板５１を大気にさらさ
ず、同一真空中でタングステン膜５５を連続形成する。

【００８９】なお、タングステン膜５５および窒化タン
グステン膜５４は、ＣＶＤ法で形成することも可能であ
る。この場合、タングステン膜を４００〜５００℃、ソ
ースガスＷＦ₆ ＋Ｈ₂ 、窒化タングステン膜を５００〜
７００℃、ソースガスＷＦ₆＋ＮＦ₃ の条件で成膜す
る。

【００９０】次に図８（ｃ）に示すように、水素を含む
還元性雰囲気中で、８００℃以上、３０分間の熱処理を
行ない、窒化タングステン膜５４を、タングステンとシ
リコンと窒素とからなる（３元素からなる）厚さ１０ｎ
ｍ以下の反応防止膜５６に変える。

【００９１】ここで、水素を含む還元性雰囲気中で熱処
理を行なったのは、タングステン膜５５の酸化を防止す
るためである。反応防止膜５６が形成されるメカニズム
は以下の通りである。まず、熱処理により、窒化タング
ステン膜５４中の一部の窒素が、タングステン膜５５を
介して外部に抜けたり、多結晶シリコン膜５３に外方拡
散したりし、タングステン膜が形成される。このタング
ステン膜はタングステン膜５５と一体化する。

【００９２】また、窒化タングステン膜５４を構成する
窒化タングステンの一部が多結晶シリコン膜５３に拡散
し、逆に多結晶シリコン膜５４の一部が窒化タングステ
ン膜５４に拡散することにより、タングステンとシリコ
ンと窒素とからなる反応防止膜５６が形成される。

【００９３】なお、反応防止膜５６中に多結晶シリコン
膜５３上に形成されていた自然酸化膜の酸素が含まれて
も、タングステン膜５５と多結晶シリコン膜５３との界
面のバリア性は保たれる。

【００９４】このとき、作用の項目で説明した理由によ
り、容易に設計通りの反応防止膜５６を形成できる。さ
らに、この反応防止膜５６は導電性であるので、反応防
止膜５６と多結晶シリコン膜５３とのコンタクト抵抗、
および反応防止膜５６とタングステン膜５５とのコンタ
クト抵抗は小さい。

【００９５】また、断面ＴＥＭ、ＥＤＸ分析により調べ
たところ、反応防止膜５６中のタングステン、シリコ
ン、窒素の割合は、それぞれ、２０％、６０％、２０％
程度であった。

【００９６】最後に、図８（ｄ）に示すように、多結晶
シリコン膜５３、反応防止膜５６、タングステン膜５５
の積層膜をパターニングして、ゲート電極が完成する。
図９は、本発明の第６の実施例に係るＣＭＯＳトランジ
スタの構造を示す断面図である。

【００９７】これを製造工程に従い説明すると、まず、
シリコン基板７０の表面に素子分離用の絶縁膜６２、ｐ
型ウェル層７１、ｎ型ウェル層７２を形成する。ｐ型ウ
ェル層７１にはｎ型ＭＯＳトランジスタ、ｎ型ウェル層
７２にはｐ型ＭＯＳトランジスタが形成されることにな
る。

【００９８】次にｐ型ウェル層７１上にゲート酸化膜６
３ｎ、ｎ型ウェル層７２上にゲート酸化膜６３ｐを形成
した後、ゲート酸化膜６３ｎ上にｎ型不純物を含む多結
晶シリコン膜６４ｎを形成し、また、ゲート酸化膜６３
ｐ上にはｐ型不純物を含む多結晶シリコン膜６４ｐを形
成する。

【００９９】次に多結晶シリコン膜６４ｎ、６４ｐ上
に、それぞれ、窒素とタングステンとシリコンとを含む
反応防止膜６５ｎ、６５ｐ、タングステン膜６６ｎ，６
６ｐを順次形成した後、タングステン膜６６ｎ，６６ｐ
上に、それぞれ、キャップ用絶縁膜としての窒化シリコ
ン（ＳｉＮ）膜６７ｎ，６７ｐを形成する。

【０１００】反応防止膜６５ｎ、６５ｐの形成方法は第
５の実施例のそれと同じである。また、反応防止膜６５
ｎ、６５ｐを形成する際に、多結晶シリコン膜６４ｎ，
６４ｐの表面に自然酸化膜が形成されていても、バリア
効果には影響ない。

【０１０１】次に多結晶シリコン膜６４ｎ、反応防止膜
６５ｎ、タングステン膜６６ｎおよび窒化シリコン６７
ｎをエッチングして、ｎ型ＭＯＳトランジスタのゲート
電極を形成する。

【０１０２】このとき、多結晶シリコン膜６４ｐ、反応
防止膜６５ｐ、タングステン膜６６ｐおよび窒化シリコ
ン６７ｐも同時にエッチングして、ｐ型ＭＯＳトランジ
スタのゲート電極も形成する。

【０１０３】次にＮ₂ ガスとＨ₂ ガスとＨ₂ Ｏガスとの
混合ガスを用い、多結晶シリコン膜６４ｎ，６５ｐ、ｐ
型ウェル層７１、ｎ型ウェル層７２のシリコンを選択的
に酸化する。本方法としては、例えば、特開昭６０−９
１６６に開示される方法が用いられる。この結果、ゲー
ト端の酸化膜厚が厚くなり、ゲート端における電界集中
による信頼性の低下を防止できる。

【０１０４】ここで、本実施例では、反応防止膜６５
ｎ，６５ｐとして、最初にゲート電極を構成する金属と
同一の金属の窒化物（金属窒化物）を用いているので、
上記シリコンの選択酸化の際に、反応防止膜６５ｎ，６
５ｐが異常酸化されるのを効果的に防止できる。これは
本願発明者等が見出した新事実でその理由は明確ではな
い。もちろん、上記金属は異なっていても良い。

【０１０５】なお、上記金属は、望ましくは、後工程の
還元雰囲気中での熱処理で、金属窒化物を金属に還元で
きる材料が良く、本実施例の場合には、上記金属はタン
グステンであり、上記金属窒化物はタングステン窒化物
である。

【０１０６】タングステン窒化物は、窒素の含有量によ
ってはアモルファス状態になり、本実施例の場合、反応
防止膜６５ｎ，６５ｐ中の窒素の割合を５〜２０％とす
ることにより、アモルファス状態となり、かつ多結晶シ
リコン膜６４ｎ，６４ｐとタングステン膜６６ｎ，６６
ｐとの反応を効果的に防止できる。

【０１０７】反応防止膜６５ｎ，６５ｐがアモルファス
状態となると、作用の項目で説明したように、その上の
タングステン膜６５ｎ，６５ｐの結晶粒が大きくなるの
で、比抵抗が小さくなる。

【０１０８】次にイオン注入法により、低濃度の浅いソ
ース・ドレイン領域（不純物拡散層）６８ｎ，６８ｐを
形成した後、ゲート側壁絶縁膜としての窒化シリコン膜
６９ｎ，６９ｐを形成する。これら窒化シリコン膜６９
ｎ，６９ｐ、および窒化シリコン膜６７ｎ，６７ｐによ
り、ゲート電極の側面および上面は保護される。このた
め、タングステン膜６６ｎ，６６ｐは、後工程の酸化処
理により、酸化されることはない。

【０１０９】最後に、イオン注入法により、高濃度の深
いソース・ドレイン領域６０ｎ，６０ｐを形成した後、
これらソース・ドレイン領域６０ｎ，６０ｐ上に金属シ
リサイド６１ｎ，６１ｐを形成して、図９に示す構造の
ＣＭＯＳトランジスタが完成する。

【０１１０】図１０は、本発明の第７の実施例に係るゲ
ート電極の形成方法を示す工程断面図である。まず、図
１０（ａ）に示すように、シリコン基板８１上にゲート
絶縁膜としてのシリコン酸化膜８２を形成し、このシリ
コン酸化膜８２上に導電性不純物を含む厚さ１００ｎｍ
の多結晶シリコン膜８３を形成する。

【０１１１】次に図１０（ｂ）に示すように、多結晶シ
リコン膜８３上に、厚さ１〜１０ｎｍ程度の窒化モリブ
デン膜８４、厚さ１０ｎｍのモリブデン膜８５を順次形
成する。

【０１１２】具体的には、例えば、Ａｒ：Ｎ₂ ＝１：１
の雰囲気でモリブデンターゲットをスパッタし（反応性
スパッタ）、窒化モリブデン膜８４を形成した後、Ｎ₂
を抜きＡｒのみでモリブデンターゲットをスパッタする
ことにより、シリコン基板８１を大気にさらさず、同一
真空中でモリブデン膜８５を連続形成する。

【０１１３】次に図１０（ｃ）に示すように、水素を含
む還元性雰囲気中で８００℃以上、３０分間の熱処理を
行ない、窒化モリブデン膜８４を、モリブデンとシリコ
ンと窒素とからなる厚さ１０ｎｍ以下の反応防止膜８６
に変える。

【０１１４】ここで、水素を含む還元性雰囲気中で行な
ったのは、モリブデン膜８５の酸化を防止するためであ
る。また、第５の実施例の場合と同様に、容易に設計通
りの反応防止膜８６を形成できる。さらに、この反応防
止膜８６は導電性であるので、反応防止膜８６と多結晶
シリコン膜８３とのコンタクト抵抗、および反応防止膜
８６とモリブデン膜８５とのコンタクト抵抗は小さい。

【０１１５】最後に、図１０（ｄ）に示すように、多結
晶シリコン膜８３、反応防止膜８６、モリブデン膜８５
の積層膜をパターニングして、ゲート電極が完成する。
なお、本実施例を含むこれまで説明した実施例では、反
応防止膜を形成した後に積層膜をパターニングしたが、
積層膜をパターニングした後に反応防止膜を形成しても
良い。

【０１１６】

【発明の効果】以上詳述したように本発明によれば、シ
リコン膜／窒素とシリコンとを含む膜／高融点金属膜の
積層膜を電極（配線）に用いた場合において、窒素とシ
リコンとを含む膜の窒素の面密度を８×１０¹⁴ｃｍ^-2未
満にしているので、コンタクト抵抗が十分に小さくな
り、遅延時間を大幅に改善できるようになる。

【０１１７】また、本発明によれば、シリコン膜／窒素
とシリコンと高融点金属とを含む第１の導電膜／第２の
導電膜との積層膜を電極（配線）に用いているので、酸
化工程の際に第１の導電膜が異常酸化を起こすのを防止
できるようになる。

【図面の簡単な説明】

【図１】本発明の第１の実施例に係るゲート電極の形成
方法を示す工程断面図

【図２】窒化シリコン膜の膜厚とコンタクト抵抗との関
係を示す特性図

【図３】反応防止膜の膜厚とシート抵抗との関係を示す
特性図

【図４】第１の実施例の変形例を示す断面図

【図５】本発明の第２の実施例に係るゲート電極の形成
方法を示す工程断面図

【図６】本発明の第３の実施例に係るＭＯＳＦＥＴの構
造を示す素子断面図

【図７】本発明の第４の実施例に係る配線の構造を示す
断面図

【図８】本発明の第５の実施例に係るゲート電極の形成
方法を示す工程断面図

【図９】本発明の第６の実施例に係るＣＭＯＳトランジ
スタの構造を示す断面図

【図１０】本発明の第７の実施例に係るゲート電極の形
成方法を示す工程断面図

【図１１】従来の問題を説明するための図

【図１２】従来の問題を説明するための図

【図１３】コンタクト抵抗と遅延時間との関係を示す特
性図

【図１４】ゲート電極の異常酸化を説明するための図

【符号の説明】

１…シリコン基板、２…シリコン酸化膜、３…多結晶シ
リコン膜、４…窒化タングステン膜、５…タングステン
膜、６…窒化シリコン膜 １１…シリコン基板、１２…シリコン酸化膜、１３…多
結晶シリコン膜、１４…窒化シリコン膜、１５…タング
ステン膜 ２１…シリコン基板、２２…絶縁膜、２３…ゲート酸化
膜、２４…多結晶シリコン膜、２５…窒化シリコン膜、
２６…タングステン膜、２７…窒化シリコン膜、２８…
不純物拡散層、２９…浅い窒化シリコン膜、３０…深い
不純物拡散層、３１…金属シリサイド ４１…シリコン基板、４２…絶縁膜、４３…不純物拡散
層、４４…ＳｉＯ₂ 膜、４５…コンタクトホール、４６
…多結晶シリコン膜、４７…窒化シリコン膜、４８…タ
ングステン膜 ５１…シリコン基板、５２…絶縁膜、５３…多結晶シリ
コン膜、５４…窒化タングステン膜、５５…タングステ
ン膜、５６…反応防止膜 ６０ｎ，６０…深いソース・ドレイン領域、６１ｎ，６
１ｐ…金属シリサイド層、６２ｎ，６２ｐ…絶縁膜、６
３ｎ，６３ｐ…ゲート酸化膜、６４ｎ，６４ｐ…多結晶
シリコン膜、６５ｎ，６５ｐ…反応防止膜、６６ｎ，６
６ｐ…タングステン膜、６７ｎ，６７ｐ…窒化シリコン
膜、６８ｎ，６８ｐ…浅いソース・ドレイン領域、６９
ｎ，６９ｐ…窒化シリコン膜、７０…シリコン基板、７
１…ｐ型ウェル層、７２ｎ…ｎ型ウェル層、８１…シリ
コン基板、８２…シリコン酸化膜、８３…多結晶シリコ
ン膜、８４…窒化モリブデン膜、８５…モリブデン膜、
８６…反応防止膜

───────────────────────────────────────────────────── フロントページの続き (72)発明者 中嶋 一明 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (72)発明者 飯島 匡 神奈川県川崎市幸区小向東芝町１番地 株式会社東芝研究開発センター内 (56)参考文献 特開 昭63−204743（ＪＰ，Ａ) 特開 平７−30108（ＪＰ，Ａ) 特開 昭59−108358（ＪＰ，Ａ) 特開 平４−103172（ＪＰ，Ａ) 特開 昭60−195975（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) H01L 21/3205 H01L 21/321 H01L 21/3213 H01L 21/768 H01L 21/28 - 21/288 H01L 21/44 - 21/445 H01L 29/40 - 29/43 H01L 29/47 H01L 29/872

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】シリコン膜と、このシリコン膜上に形成さ
   れ、窒素とシリコンとを含み、前記窒素の面密度が８×
   １０¹⁴ｃｍ^-2未満の膜と、この膜上に形成された高融点
   金属膜とが積層してなる電極および配線の少なくとも一
   方を具備してなることを特徴とする半導体装置。
2. 【請求項２】シリコン膜と、このシリコン膜上に形成さ
   れ、窒素とシリコンとを含み、前記窒素の面密度が８×
   １０¹⁴ｃｍ^-2未満の膜と、この膜上に形成され、高融点
   金属と窒素とを含む膜と、この膜上に形成された前記高
   融点金属からなる膜とが積層してなる電極および配線の
   少なくとも一方を具備してなることを特徴とする半導体
   装置。
3. 【請求項３】前記電極および配線の少なくとも一方は、
   ゲート電極およびゲート配線の少なくとも一方であるこ
   とを特徴とする請求項１または２に記載の半導体装置。
4. 【請求項４】前記電極および配線の少なくとも一方はゲ
   ート電極であり、かつ該ゲート電極の上部および側壁に
   設けられた絶縁膜をさらに備えていることを特徴とする
   請求項１に記載の半導体装置。
5. 【請求項５】前記電極および配線の少なくとも一方はゲ
   ート電極であり、かつ該ゲート電極の上部および側壁に
   設けられたシリコン酸化膜をさらに備えていることを特
   徴とする請求項１に記載の半導体装置。
6. 【請求項６】シリコン膜上に金属と窒素とを含む膜を形
   成する工程であって、前記金属として、前記金属からそ
   の窒化物を形成する際に生じるギブスの自由エネルギー
   低下値から、シリコンからその窒化物を形成する際に生
   じるギブスの自由エネルギーの低下値を引いた値が負と
   なるものを用いる前記金属と窒素とを含む膜を形成する
   工程と、 熱処理により、前記金属と窒素とを含む膜を前記金属か
   らなる金属膜に変えるとともに、前記金属膜と前記シリ
   コン膜との界面に、窒素とシリコンとを含む膜を形成し
   て、前記シリコン膜と前記窒素とシリコンとを含む膜と
   前記金属膜との積層膜を含む電極および配線の少なくと
   も一方を形成する工程とを有してなることを特徴とする
   半導体装置の製造方法。
7. 【請求項７】シリコン膜と、このシリコン膜上に形成さ
   れ、窒素とシリコンと高融点金属とを含むアモルファス
   状の第１の導電膜と、この第１の導電膜上に形成された
   第２の導電膜とが積層してなる電極および配線の少なく
   とも一方を具備してなることを特徴とする半導体装置。
8. 【請求項８】シリコン膜と、このシリコン膜上に形成さ
   れ、窒素とシリコンと高融点金属とを含む厚さ１０ｎｍ
   以下の第１の導電膜と、この第１の導電膜上に形成され
   た第２の導電膜とが積層してなる電極および配線の少な
   くとも一方を具備してなることを特徴とする半導体装
   置。
9. 【請求項９】シリコン膜と、このシリコン膜上に形成さ
   れ、窒素とシリコンと高融点金属とを含むアモルファス
   状の厚さ１０ｎｍ以下の第１の導電膜と、この第１の導
   電膜上に形成された第２の導電膜とが積層してなる電極
   および配線の少なくとも一方を具備してなることを特徴
   とする半導体装置。
10. 【請求項１０】シリコン膜上に窒素と高融点金属とを含
    む第１の導電膜を形成する工程と、 この第１の導電膜上に第２の導電膜を形成する工程と、 熱処理により、前記第１の導電膜の一部もしくは全部
    を、窒素とシリコンと前記高融点金属とを含む第３の導
    電膜に変えて、前記シリコン膜と前記第１の導電膜と前
    記第３の導電膜との積層膜もしくは前記シリコン膜と前
    記第３の導電膜との積層膜を含む電極および配線の少な
    くとも一方を形成する工程とを有してなることを特徴と
    する半導体装置の製造方法。