KR19980060616A - 반도체소자의 게이트전극 - Google Patents

Abstract

본 발명은 반도체 소자의 게이트전극에 관한 것으로서, 다결정 실리콘층 패턴과 W층 패턴의 적층 구조로된 게이트전극에서 다결정 실리콘층과 W층의 사이에 비정질 구조의 CVD-TiN층을 형성하여 상기 W층과 다결정 실리콘층의 실리레이션 반응을 방지하고, TiN 결정립에 의한 W층의 저항증가를 방지하였으므로, RC시간 지연이 방지되어 소자의 동작 특성이 향상되며, 저저항 게이트를 구성하여 소자의 고집적화에 유리하다.

Description

반도체소자의 게이트전극

본 발명은 반도체 소자의 게이트전극에 관한 것으로서, 특히 모스 전계효과 트랜지스터(Metal Oxide Semiconductor; 이하 MOS FET라 칭함)에서 게이트전극으로 다결정 실리콘층과 W층의 중첩 구조를 사용하여 저저항 게이트를 실현하는 과정에서 다결정실리콘층과 W층의 사이에 확산방지막으로서 화학기상증착(chemical vapor deposition; 이하 CVD라 칭함)방법으로 형성되는 TiN막을 개재시켜 저저항의 게이트를 실현하여 RC시간지연을 방지하고 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체 소자의 게이트전극에 관한 것이다.

반도체 소자가 고집적화되어 감에 따라 모스 전계 효과 트랜지스터(Metal Oxide Semiconductor; 이하 MOS FET라 칭함)의 게이트 전극도 폭이 줄어들고 있으나, 게이트 전극의 폭이 N배 줄어들면 게이트 전극의 전기 저항이 N배 증가되어 반도체 소자의 동작속도를 떨어뜨리는 문제점이 있었다.

따라서 게이트 전극의 저항을 감소시키기 위하여 가장 안정적인 MOS FET특성을 나타내는 폴리실리콘층/산화막 계면의 특성을 이용하여 폴리실리콘층과 실리사이드의 적층 구조인 폴리사이드가 저저항 게이트로서 사용된다.

일반적으로 반도체 회로를 구성하는 트랜지스터의 기능에서 가장 중요한 기능은 전류구동능력이며, 이를 고려하여 MOS FET의 채널 폭을 조정한다. 가장 널리 쓰이는 MOS FET는 게이트 전극으로 불순물이 도핑된 폴리실리콘층을 사용하고, 소오스/드레인전극은 반도체 기판상에 불순물이 도핑된 확산 영역이 사용된다. 여기서 게이트 전극의 면(sheet)저항은 약 30∼70Ω/□정도이며, 소오스/드레인전극의 면저항은 N+의 경우에는 약 70∼150Ω/□, P+의 경우 약 100∼250Ω/□정도이며, 게이트 전극이나 소오스/드레인전극상에 형성되는 콘택의 경우에는 콘택 저항이 하나의 콘택당 약 30∼70Ω/□이다.

이와 같이 게이트전극과 소오스/드레인전극의 높은 면저항 및 콘택 저항을 감소시키기 위하여 살리사이드(salicide; self-aligned silicide) 방법이나 선택적 금속막 증착 방법으로 게이트 전극과 소오스/드레인전극의 상부에만 금속 실리사이드막을 형성하여 MOS FET의 전류구동능력을 증가시켰다.

또한 0.25μm 세대 이후의 고속의 Si-ULSI소자를 설계하는데 있어 기생 용량이 심각한 문제로 대두되고 있으며 기생 저항에 의한 RC지연 시간을 줄이기 위하여 게이트의 저저항화가 필수적이다.

각 세대에서 요구되는 면저항은 0.35μm세대에서 20∼30Ω/□, 0.25μm 세대에서 5∼10Ω/□, 0.1μm세대에서 5Ω/□이하로 예상된다.

현재 0.35μm 세대 이후로는 게이트 전극 및 배선 재료로서 Ti 실리사이드나, Co 또는 Ni등이 살리사이드(salicide)가 많이 사용되고 있는데, 상기 Ti 실리사이드는 면저항이 약 5Ω/□, 콘택 저항은 콘택당 약 3Ω/□이하이나, 0.25μm세대 이후에는 더 낮은 면저항이나 비저항이 요구되어 개량된 Ti 실리사이드나, Co, Ni등의 신재료를 이용한 살리사이드(Salicide)공정 등이 연구되고 있다.

그러나 Ti 실리사이드는 게이트 폭이 줄어듦에 따라 저항이 급격하게 상승하는 세선 효과가 있기 때문에 CMOS 동작 속도를 크게 열화시키는 문제가 있으며, Ni은 세선 효과는 없으나 실리사이드 후의 열처리공정을 550℃이하로 제한하는 문제가 있으며, Co를 이용한 실리사이드 공정은 표면 산화에 의하여 저항이 증가하는 등의 문제점이 있어 저저항의 금속게이트나 다결정실리콘층이나 금속이 적층되어 있는 폴리-금속 게이트등이 연구되고 있다.

종래 Ti, Co 및 Ni실리사이드는 비저항이 13∼20μΩ·cm으로 0.25μm이하의 미세소자에서는 사용하기가 어려워 저항이 낮은 W이 차세대 배선재료로서 연구되고 있다.

상기 금속이나 폴리 금속 게이트로 사용되는 W이나 다결정실리콘층-W층의 적층구조는, 상기 W은 그 하부의 기판이나 다결정실리콘의 실리콘과 반응하여 실리사이드를 형성하는데, 실리사이드의 저항이 W이나 폴리 W보다 높아져 게이트의 저항이 증가되는데, 이를 방지하기 위하여 종래에는 스퍼터링등의 물리기상증착(Physical Vapor Deposition; 이하 PVD라 칭함) 방법으로 형성되는 TiN층을 상기 다결정 실리콘층과 W층의 사이에 확산 방지막으로서 개재시키는 구조를 사용하기로 하였다.

그러나 다결정 실리콘층/PVD-TiN층/W층의 구조는 W층의 저항을 증가시키는 문제점이 있다. 즉, 약 1000Å정도의 두께로 스퍼터링 방법으로 형성된 TiN층상에 형성되는 W층은 면저항이 3.57Ω/□정도로서 산화막이나 WN_X층상에 형성되는 W의 면저항 1.7Ω/□에 비하여 약 2배 정도 저항이 증가되는 것으로 나타나는데, 이는 W층이 TiN이 결정립계로 부터 제한을 받는 것으로 알려져 있는데, 저항이 증가함에 따라 RC 시간지연이 발생하여 소자의 동작 특성이 떨어지는 등의 문제점이 있다.

본 발명은 상기와 같은 문제점들 해결하기 위한 것으로서, 본 발명의 목적은 다결정실리콘층과 W층의 사이에 비정질 구조를 가지는 CVD-TiN층을 개재시켜 W층과 실리콘과의 반응을 방지하고, 실리사이드화에 의한 저항의 증가를 방지하여 공정수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체 소자의 게이트전극을 제공함에 있다.

도 1은 본 발명에 따른 게이트전극이 형성되어 있는 반도체 소자의 단면도.

*도면의 주요부분에 대한 부호의 설명*

10:반도체 기판12:소자분리 산화막

14:게이트 산화막16:다결정 실리콘층

18:CVD-TiN층20:W층

22:소오스/드레인 영역

상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체 소자의 게이트전극의 특징은,

MOS FET의 게이트 전극에 있어서;

적층되어 있는 다결정 실리콘층과 W층 패턴으로 구성되는 게이트전극에서 상기 다결정 실리콘층과 W층의 사이에 CVD-TiN층이 개재되어 있는 것을 특징으로 한다.

이하, 본 발명에 따른 반도체 소자의 게이트전극에 관하여 첨부 도면을 참조하여 상세히 설명한다.

도 1은 본 발명에 따른 게이트전극이 형성되어 있는 반도체 소자의 단면도이다.

먼저, 실리콘 웨이퍼로된 반도체 소자(10)에서 소자분리 영역으로 예정되어 있는 부분상에는 소자분리 산화막(12)이 형성되어 있고, 상기 반도체 소자(10)상의 타측에 게이트 산화막(14)이 형성되어 있으며, 상기 게이트 산화막(14)상에는 서로 중첩되어 있는 다결정 실리콘층(16) 패턴과 CVD-TiN층(18) 패턴 및 W층(20)이 순차적으로 적층되어 게이트전극을 구성한다.

또한 상기 게이트전극 양측의 반도체 소자(10)에 소오스/드레인영역(22)이 형성되어 있다.

여기서 상기 CVD-TiN층(18)은 테트라키스 디메틸 아미노 타이타늄(Tetrakis DiMethyl Amino Titanium; 이하 TDMAT라 칭함)이나 타이타늄 테트라크롤라이드(TiCl₄) 소오스 가스 또는 그 혼합 가스를 사용하여 유기금속(Metal Organic) CVD방법으로 50∼150Å 정도 두께로 형성한 것으로서, 상기 W층(20)과 다결정 실리콘층(16)간의 실리사이드 반응을 방지하는 확산 방지막의 역할을 수행하며, 비정질에 가까운 결정구조를 가지므로 TiN 결정립에 의한 W층(20)의 저항증가도 방지된다. 또한 상기 W층(20)은 CVD나 PVD등의 방법으로 800∼1500Å 정도 두께로 형성한다.

이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 게이트전극은 다결정 실리콘층 패턴과 W층 패턴의 적층 구조로된 게이트전극에서 다결정 실리콘층과 W층의 사이에 비정질 구조의 CVD-TiN층을 형성하여 상기 W층과 다결정 실리콘층의 실리레이션 반응을 방지하고, TiN 결정립에 의한 W층의 저항증가를 방지하였으며, RC 시간지연이 방지되어 소자의 동작 특성이 향상되며, 저저항 게이트를 구성하여 소자의 고집적화에 유리한 이점이 있다.

Claims (4)

1. MOS FET의 게이트 전극에 있어서,

   적층되어 있는 다결정 실리콘층과 W층 패턴으로 구성되는 게이트전극에서 상기 다결정 실리콘층과 W층의 사이에 CVD-TiN층이 개재되어 있는 것을 특징으로 하는 반도체 소자의 게이트전극.
2. 제1항에 있어서, 상기 CVD-TiN층은 TDMAT나 TiCl₄또는 그 혼합가스를 사용하여 MOCVD 방법으로 형성하는 것을 특징으로 하는 반도체 소자의 게이트전극.
3. 제1항에 있어서, 상기 CVD-TiN층은 50∼150Å 두께로 형성되어 있는 것을 특징으로 하는 반도체 소자의 게이트전극.
4. 제1항에 있어서, 상기 W층은 CVD나 PVD등의 방법으로 800∼1500Å 두께로 형성되는 것을 특징으로 하는 반도체 소자의 게이트전극.