KR100669141B1 - 오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체장치 및 이의 제조 방법 - Google Patents

오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체장치 및 이의 제조 방법 Download PDF

Info

Publication number
KR100669141B1
KR100669141B1 KR1020050004196A KR20050004196A KR100669141B1 KR 100669141 B1 KR100669141 B1 KR 100669141B1 KR 1020050004196 A KR1020050004196 A KR 1020050004196A KR 20050004196 A KR20050004196 A KR 20050004196A KR 100669141 B1 KR100669141 B1 KR 100669141B1
Authority
KR
South Korea
Prior art keywords
tungsten
film
pattern
tungsten silicide
silicon
Prior art date
Application number
KR1020050004196A
Other languages
English (en)
Other versions
KR20060083480A (ko
Inventor
박희숙
최길현
이창원
이병학
윤선필
임동찬
박재화
이장희
손웅희
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050004196A priority Critical patent/KR100669141B1/ko
Priority to US11/332,476 priority patent/US7544597B2/en
Publication of KR20060083480A publication Critical patent/KR20060083480A/ko
Application granted granted Critical
Publication of KR100669141B1 publication Critical patent/KR100669141B1/ko
Priority to US12/453,198 priority patent/US7875939B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/4916—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen
    • H01L29/4925—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement
    • H01L29/4933—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET the conductor material next to the insulator being a silicon layer, e.g. polysilicon doped with boron, phosphorus or nitrogen with a multiple layer structure, e.g. several silicon layers with different crystal structure or grain arrangement with a silicide layer contacting the silicon layer, e.g. Polycide gate
    • C—CHEMISTRY; METALLURGY
    • C23—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; CHEMICAL SURFACE TREATMENT; DIFFUSION TREATMENT OF METALLIC MATERIAL; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL; INHIBITING CORROSION OF METALLIC MATERIAL OR INCRUSTATION IN GENERAL
    • C23C—COATING METALLIC MATERIAL; COATING MATERIAL WITH METALLIC MATERIAL; SURFACE TREATMENT OF METALLIC MATERIAL BY DIFFUSION INTO THE SURFACE, BY CHEMICAL CONVERSION OR SUBSTITUTION; COATING BY VACUUM EVAPORATION, BY SPUTTERING, BY ION IMPLANTATION OR BY CHEMICAL VAPOUR DEPOSITION, IN GENERAL
    • C23C16/00—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes
    • C23C16/22—Chemical coating by decomposition of gaseous compounds, without leaving reaction products of surface material in the coating, i.e. chemical vapour deposition [CVD] processes characterised by the deposition of inorganic material, other than metallic material
    • C23C16/30—Deposition of compounds, mixtures or solid solutions, e.g. borides, carbides, nitrides
    • C23C16/42—Silicides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28026—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor
    • H01L21/28035—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities
    • H01L21/28044—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer
    • H01L21/28061—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon characterised by the conductor the final conductor layer next to the insulator being silicon, e.g. polysilicon, with or without impurities the conductor comprising at least another non-silicon conductive layer the conductor comprising a metal or metal silicide formed by deposition, e.g. sputter deposition, i.e. without a silicidation reaction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/285—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation
    • H01L21/28506—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers
    • H01L21/28512—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System
    • H01L21/28556—Deposition of conductive or insulating materials for electrodes conducting electric current from a gas or vapour, e.g. condensation of conductive layers on semiconductor bodies comprising elements of Group IV of the Periodic System by chemical means, e.g. CVD, LPCVD, PECVD, laser CVD
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76841—Barrier, adhesion or liner layers
    • H01L21/76843—Barrier, adhesion or liner layers formed in openings in a dielectric
    • H01L21/76846—Layer combinations
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/28008—Making conductor-insulator-semiconductor electrodes
    • H01L21/28017—Making conductor-insulator-semiconductor electrodes the insulator being formed after the semiconductor body, the semiconductor being silicon
    • H01L21/28158—Making the insulator
    • H01L21/28167—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation
    • H01L21/28194—Making the insulator on single crystalline silicon, e.g. using a liquid, i.e. chemical oxidation by deposition, e.g. evaporation, ALD, CVD, sputtering, laser deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/43—Electrodes ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/49—Metal-insulator-semiconductor electrodes, e.g. gates of MOSFET
    • H01L29/51—Insulating materials associated therewith
    • H01L29/517—Insulating materials associated therewith the insulating material comprising a metallic compound, e.g. metal oxide, metal silicate

Abstract

저저항을 갖는 도전성 패턴을 형성하기 위해 사용될 수 있는 오믹막 및 이의 형성 방법 그리고 상기 오믹막을 포함하는 반도체 장치의 제조 방법에서, 상기 오믹막은 텅스텐과 실리콘의 비율이 1 : 5 내지 15인 텅스텐 실리사이드로 이루어진다. 특히, 상기 텅스텐 실리사이드는 1 : 25 내지 160의 가스 분압비를 갖는 텅스텐 소오스 가스와 실리콘 소오스 가스를 포함하고, 챔버 내부의 전체 압력 중에서 2.05 내지 30%의 부분 압력을 조성하는 반응 가스를 사용하여 획득한다. 상기 오믹막을 도전성 패턴에 적용함으로서 도전성 패턴의 저항을 감소시킬 수 있다.

Description

오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체 장치 및 이의 제조 방법{Ohmic layer and method for forming the same, semiconductor device having the ohmic layer and method for manufacturing the same}
도 1은 본 발명에 따른 오믹막을 포함하는 트랜지스터를 도시한 단면도이다.
도 2 내지 도 5는 도 1에 도시된 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 6은 본 발명에 따른 오믹막을 포함하는 콘택을 도시한 단면도이다.
도 7 및 도 8은 도 6에 도시된 콘택의 형성 방법을 설명하기 위한 단면도이다.
도 9 및 도 10은 본 발명의 제1 및 제2 실시예에 따른 게이트 구조물의 단면 SEM 사진이다.
도 11은 비교예 1에 따른 게이트 구조물의 단면 SEM 사진이다.
본 발명은 반도체 장치의 오믹막 및 이의 형성 방법, 상기 오믹막을 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다. 보다 상세하게, 본 발명은 실리 콘과 금속 물질을 접합할 시에 저저항을 갖도록 하기 위해 개재되는 오믹막 및 이의 형성 방법과 상기 오믹막을 포함하는 게이트 및 게이트 형성 방법 그리고 상기 오믹막을 포함하는 콘택 및 콘택 형성 방법에 관한 것이다.
반도체 장치가 계속 집적화됨에 따라, 칩 상에 형성되는 패턴의 크기 및 상기 형성된 패턴 사이의 거리가 점차 작아지고 있다. 상기와 같이 패턴의 크기가 작아짐에 따라, 게이트 전극, 비트 라인 등과 같은 도전성 패턴의 저항은 상대적으로 매우 증가되는 문제가 발생하고 있다.
종래에는 게이트 전극과 같은 도전성 패턴을 형성하기 위해 주로 도핑된 폴리실리콘을 사용하였다. 그러나, 반도체 장치가 고집적화되면서 패턴의 크기가 극도로 감소됨에 따라 금속에 비해 비교적 높은 저항을 갖는 폴리실리콘을 사용하는 경우 원하는 동작 속도를 만족하기가 어려워지고 있다.
따라서, 폴리실리콘의 대안으로 상기 폴리실리콘 보다 낮은 저항특성을 가지면서도 폴리실리콘과 유사한 특징을 갖는 폴리/실리사이드 적층 구조의 도전성 패턴을 사용하고 있다. 상기 폴리/실리사이드 적층 구조는 구체적으로 불순물이 도핑된 폴리실리콘막 상에 티타늄 실리사이드 또는 텅스텐 실리사이드와 같이 내열성의 금속 실리사이드가 적층되는 구조를 말한다. 그러나, 상기 폴리/실리사이드 적층 구조를 사용하더라도 최근의 반도체 장치의 게이트에 요구되는 저항의 수준을 만족시키기가 어려워지고 있다.
이에 따라, 최근에는 폴리실리콘 상에 금속이 적층되는 구조의 도전성 패턴을 사용하고 있다. 그런데, 상기 폴리실리콘 상에 금속을 바로 적층시키는 경우에 는 금속이 실리시데이션되기 때문에, 이를 방지하기 위해 상기 폴리실리콘과 금속막 사이에는 상기 실리시데이션 반응을 감소시키기 위한 베리어막이 형성되어야 한다. 또한, 상기 도전성 패턴의 전체 저항을 감소시키기 위하여, 폴리실리콘막과 금속막 간의 계면에는 오믹막이 추가적으로 형성되어야 한다.
한편, 상기 오믹막은 도전성 패턴 뿐 아니라 금속 배선을 형성할 시에도 금속과 실리콘의 접합 부위에 제공되어야 한다.
예를 들어, 폴리실리콘 상에 텅스텐막이 적층되는 게이트 패턴의 형성 방법은 대한민국 등록 특허 0351907호에 개시되어 있다. 구체적으로, 상기 대한민국 등록 특허 0351907호에는 폴리실리콘 패턴 상에 텅스텐 실리사이드막 패턴, 확산 베리어막 패턴 및 텅스텐막 패턴이 적층되는 게이트 전극이 개시되어 있다. 또한, 상기 텅스텐 실리사이드막 패턴에서 실리콘/텅스텐 비(Si/W)는 2 내지 3 인 것으로 한정하고 있다.
그러나, 상기와 같은 조성을 갖는 텅스텐 실리사이드막 패턴을 상기 폴리실리콘막 패턴과 텅스텐막 패턴 사이에 형성하는 경우에는, 후속의 고온 열처리 공정 시에 상기 베리어막 패턴이 쉽게 분해되면서 상부의 텅스텐막 패턴이 실리시데이션되는 불량이 쉽게 발생된다. 상기와 같이, 상부의 텅스텐막 패턴이 실리시데이션되어 실리사이드막으로 전환되면, 완성된 게이트 전극은 원하는 수준의 저항을 갖지 못하게 된다. 또한, 상기 텅스텐막 패턴이 실리시데이션 되는 경우에 원래의 텅스텐막 패턴에 비해 부피가 축소되기 때문에 폴리실리콘 패턴과 텅스텐 실리사이드막 패턴 계면 부위에 보이드가 발생하게 된다.
따라서, 본 발명의 제1 목적은 서로 다른 물질들이 접합되는 구조물에서 계면 저항을 감소시키기에 적합한 오믹막을 제공하는데 있다.
본 발명의 제2 목적은 상기한 오믹막의 형성 방법을 제공하는데 있다.
본 발명의 제3 목적은 상기한 오믹막을 포함하는 게이트 전극을 제공하는데 있다.
본 발명의 제4 목적은 상기한 게이트 전극 형성 방법을 제공하는데 있다.
본 발명의 제5 목적은 상기한 오믹막을 포함하는 금속 배선을 제공하는데 있다.
본 발명의 제6 목적은 상기한 금속 배선 형성 방법을 제공하는데 있다.
상기한 제1 목적을 달성하기 위한 본 발명의 일실시예에 따른 오믹막은 텅스텐과 실리콘의 비율이 1 : 5 내지 15인 텅스텐 실리사이드로 이루어진다.
상기한 제2 목적을 달성하기 위한 본 발명의 일실시예에 따른 오믹막을 형성하기 위하여, 우선 챔버 내에 기판을 인입한다. 다음에, 상기 기판 상에 텅스텐과 실리콘의 비율이 1 : 5 내지 15인 텅스텐 실리사이드막을 형성한다.
상기한 제3 목적을 달성하기 위한 본 발명의 일실시예에 따른 게이트 전극은 제1 도전막 패턴, 상기 제1 도전막 패턴 상에 접촉 저항 감소 및 상부 금속의 실리시데이션을 방지하기 위해 제공되고 텅스텐 및 실리콘 비율이 1 : 5 내지 15인 텅스텐 실리사이드막 패턴 및 상기 실리사이드막 패턴 상에 구비되고 텅스텐으로 이 루어지는 제2 도전막 패턴을 갖는다.
상기한 제4 목적을 달성하기 위한 본 발명의 일실시예에 따른 게이트를 형성하기 위하여, 우선 기판 상에 제1 도전막을 형성한다. 상기 제1 도전막 상에 텅스텐 및 실리콘 비율이 1 : 5 내지 15인 텅스텐 실리사이드막을 형성한다. 상기 텅스텐 실리사이드막 상에 텅스텐으로 이루어지는 제2 도전막을 형성한다. 다음에, 상기 제2 도전막, 텅스텐 실리사이드막 및 제1 도전막을 순차적으로 패터닝하여 제1 도전막 패턴, 텅스텐 실리사이드막 패턴 및 제2 도전막 패턴이 적층된 도전성 구조물을 형성한다.
상기한 제5 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 장치의 금속 배선은 콘택홀이 포함된 층간 절연막 패턴에서 상기 콘택홀 측면 및 저면에 연속적으로 구비되고 텅스텐 및 실리콘 비율이 1 : 5 내지 15인 텅스텐 실리사이드막 패턴 및 상기 텅스텐 실리사이드 패턴 상에 상기 콘택홀 내부를 완전히 매립하는 형상을 갖고 텅스텐으로 이루어지는 도전성 패턴을 포함한다.
상기한 제6 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 장치의 금속 배선을 형성하기 위하여, 우선 콘택홀이 포함된 층간 절연막 패턴에서 상기 콘택홀 측면 및 저면에 연속적으로 텅스텐 및 실리콘 비율이 1 : 5 내지 15인 텅스텐 실리사이드막 패턴을 형성한다. 상기 텅스텐 실리사이드 패턴 상에 상기 콘택홀 내부를 완전히 매립하도록 텅스텐을 증착시켜 도전성 패턴을 형성한다.
상기 설명한 바와 같이, 텅스텐과 실리콘의 비율이 1 : 5 내지 15인 텅스텐 실리사이드막을 오믹막으로 사용함으로서 상기 오믹막 상에 구비되는 금속이 실리 시데이션되는 것을 감소시킬 수 있다. 때문에, 상기 게이트 구조물 및 금속 배선과 같은 도전성 패턴에 상기 오믹막을 사용함으로서 상기 도전성 패턴의 저항을 감소시킬 수 있다.
이하에서, 본 발명을 더욱 상세히 설명하고자 한다.
본 발명에 따른 오믹막은 텅스텐과 실리콘의 원자 비율이 1 : 5 내지 15인 텅스텐 실리사이드로 이루어진다.
상기 텅스텐 실리사이드에서, 상기 실리콘의 함량이 상기 범위보다 증가되는 경우에는 오믹막의 저항이 커져서 상기 오믹막을 포함하는 금속 패턴의 저항도 증가될 수 있다. 또한, 상기 텅스텐 실리사이드에서 상기 실리콘 함량이 상기 범위보다 감소되는 경우에는 상기 오믹막 상에 형성되는 금속의 실리시데이션 반응이 쉽게 일어날 수 있다. 따라서, 상기 텅스텐 실리사이드에서, 상기 텅스텐 및 실리콘의 비율은 1 : 5 내지 15로 한정되어야 한다. 더욱 바람직하게는, 상기 텅스텐 실리사이드에서 상기 텅스텐 및 실리콘의 비율은 1 : 7 내지 10 이다.
상기 텅스텐 실리사이드는 1 : 25 내지 160의 가스 분압비를 갖는 텅스텐 소오스 가스와 실리콘 소오스 가스를 포함하고, 챔버 내부의 전체 압력 중에서 2.05 내지 30%의 부분 압력을 조성하는 반응 가스를 사용하여 획득한 것이다.
또는, 텅스텐 및 실리콘이 1: 5 내지 15로 함유된 텅스텐 실리사이드 타겟을 사용하는 스퍼터링을 수행하여 획득한 것이다.
상기 본 발명의 오믹막을 형성하기 위해, 우선 챔버 내에 기판을 인입한다. 다음에, 상기 기판 상에 텅스텐과 실리콘의 비율이 1 : 5 내지 15인 텅스텐 실리사이드막을 형성한다.
상기 텅스텐 실리사이드막을 형성하기 위해, 우선 텅스텐 소오스 가스 및 실리콘 소오스 가스를 반응 가스를 유입한다. 이 때, 상기 챔버 내부의 전체 압력에서 상기 반응 가스가 차지하는 부분 압력 비율은 2.05 내지 30%이 되도록 하고, 상기 텅스텐 소오스 가스 및 실리콘 소오스 가스 분압비는 1 : 25 내지 160이 되도록 한다.
상기 텅스텐 소오스 가스는 WF6를 포함하고, 상기 실리콘 소오스 가스는 디클로로 실란(SiH2Cl2) 또는 모노 실란(SiH4)을 포함한다.
이 때, 상기 챔버 내의 압력이 증착 공정 진행에 적합하도록 조절하고 상기 반응 가스를 케리어하기 위해 상기 챔버 내에 불활성 가스를 더 유입하는 것이 바람직하다. 이 때, 상기 불활성 가스가 차지하는 부분 압력 비율은 70 내지 97.95%이 되도록한다.
상기 증착 공정 시에 적합한 챔버 전체 압력은 0.5 내지 5 Torr인 것이 바람직하다. 상기 증착 공정 시의 압력이 0.5Torr미만의 저압이 되도록 하는 것은 현재의 기술에서 용이하지 않으며, 상기 증착 공정 시의 압력이 5 Torr를 초과하는 경우에는 원하는 저항 특성을 갖는 오믹막을 수득하기가 어렵다. 더욱 바람직하게는, 상기 챔버 전체의 압력은 0.5 내지 1.5 Torr이 되도록 한다.
다른 방법으로, 상기 텅스텐 실리사이드막은 텅스텐 및 실리콘이 1: 5 내지 15인 타겟을 사용하는 물리 기상 증착 방법을 사용하여 형성할 수 있다.
도 1은 본 발명에 따른 오믹막을 포함하는 트랜지스터를 도시한 단면도이다.
도 1을 참조하면, 기판(100) 상에 게이트 절연막(102)이 구비되어 있다. 도시되지는 않았으나, 상기 기판에는 액티브 영역과 소자 분리 영역이 각각 구분되어 있다.
상기 게이트 절연막(102)은 실리콘 산화막 또는 상기 실리콘 산화막 보다 높은 유전율을 갖는 물질막으로 이루어질 수 있다. 상기 고유전율을 갖는 물질막으로는 금속 산화물을 사용할 수 있다. 상기 금속산화물의 예로는 HfO2, ZrO2, Ta2 O5, Y2O3, Nb2O5, Al2O3, TiO2, CeO2, In2O3, RuO2, MgO, SrO, B2O3, SnO2, PbO, PbO2, Pb3O4, V2O3, La2O3, Pr2O3, Sb2O 3, Sb2O5 및 CaO등을 들 수 있다. 이들은 단독으로 사용하는 것이 바람직하고, 경우에 따라서 둘 이상을 혼합하여 사용할 수도 있다.
상기 게이트 절연막(102) 상에는 폴리실리콘 패턴(104a), 텅스텐 실리사이드막 패턴(106a), 베리어막 패턴(108a), 텅스텐막 패턴(110a) 및 하드 마스크막 패턴(112)이 적층된 게이트 구조물이 구비된다.
상기 폴리실리콘 패턴(104a)에는 P형 또는 N형 불순물이 도핑되어 있는 것이 바람직하다. 구체적으로, 형성하고자하는 반도체 장치가 P형 트랜지스터일 경우에는 상기 폴리실리콘 패턴(104a)에 P형 불순물이 도핑되어 있는 것이 바람직하고, 형성하고자하는 반도체 장치가 N형 트랜지스터일 경우에는 상기 폴리실리콘 패턴(104a)에 N형 불순물이 도핑되어 있는 것이 바람직하다.
상기 텅스텐 실리사이드막 패턴(106a)은 상기 폴리실리콘 패턴(104a)과 상부의 텅스텐막 패턴(110a)간의 접촉 특성을 향상시키고, 상기 폴리실리콘 패턴(104a) 과 텅스텐막 패턴(110a)의 접촉 저항을 감소시키기 위한 오믹막으로 제공된다. 상기 텅스텐 실리사이드막 패턴(106a)에서 상기 텅스텐 및 실리콘의 비율은 1 : 5 내지 15인 것으로 한정된다. 또한, 상기 텅스텐 실리사이드막 패턴(106a)은 30 내지 200Å의 두께를 갖는다.
상기 텅스텐 실리사이드막 패턴(106a)은 후속의 베리어막 패턴(108a) 및 텅스텐막 패턴(110a)을 형성하는 공정 및 이 후에 고온으로 진행되는 공정에서 상부에 구비되는 텅스텐과 하부의 폴리실리콘과의 실리시데이션 반응이 발생되지 않도록 하는 특정한 조건으로 이루어져야 한다. 상기 실리시데이션 반응과 관련되는 상기 텅스텐 실리사이드막 패턴(106a)의 조건으로는 상기 텅스텐 실리사이드막 패턴(106a)내에 포함되는 텅스텐과 실리콘의 비율 및 텅스텐 실리사이드막 패턴의 두께 등을 들 수 있다.
구체적으로, 상기 실리시데이션 반응은 후속의 열처리 공정에 의해 상기 베리어막 패턴(108a)을 구성하는 원자들이 일부 분해되면서 주로 발생하게 된다. 상기 베리어막의 분해 반응을 최소화하기 위해서는 상기 텅스텐 실리사이드막 패턴(106a)내에서 실리콘의 함량을 증가시키는 것이 바람직하다. 그러나, 상기 텅스텐 실리사이드막 패턴(106a)에서, 상기 실리콘의 함량이 지나치게 증가되는 경우에는 전체 게이트 구조물의 저항이 크게 증가될 수 있다. 따라서, 상기 제시된 것과 같이 상기 텅스텐 실리사이드막 패턴(106a)에서 상기 텅스텐 및 실리콘의 비율은 1 : 5 내지 15로 한정되어야 한다. 더욱 바람직하게는, 상기 텅스텐 실리사이드막 패턴(106a)에서 상기 텅스텐 및 실리콘의 비율은 1 : 7 내지 10이 되어야 한다.
또한, 상기 텅스텐 실리사이드막 패턴(106a)의 두께가 두꺼워질수록 후속의 열처리에 의해서 상기 베리어막이 손상되는 정도가 더욱 심해진다. 따라서, 상기 실리시데이션 반응을 최소화하기 위해서는 상기 텅스텐 실리사이드막 패턴(106a)의 두께를 최소화하여야 한다. 발명자의 다양한 실험결과, 상기 텅스텐 실리사이드막 패턴(106a)의 두께가 200Å이상일 경우에는 베리어막의 손상 정도가 매우 심하여 대부분의 텅스텐이 실리시데이션되는 것을 알 수 있었다. 따라서, 상기 텅스텐 실리사이드막 패턴(110a)의 두께는 200Å보다 낮은 것이 바람직하다. 그러나, 상기 텅스텐 실리사이드막 패턴(106a)을 30Å이하로 형성하는 경우에는 상기 텅스텐 실리사이드막 패턴(106a)이 오믹막으로서의 기능을 수행하기가 어려워서 게이트 구조물의 저항이 증가되는 문제가 있다. 따라서, 상기에서 제시한 것과 같이, 상기 텅스텐 실리사이드막 패턴(106a)은 30 내지 200Å의 두께를 갖는 것이 바람직하다. 더욱 바람직하게는, 상기 텅스텐 실리사이드막 패턴(106a)은 50 내지 100Å의 두께를 갖는다.
상기 텅스텐 실리사이드막 패턴은 1 : 25 내지 160의 가스 분압비를 갖는 텅스텐 소오스 가스와 실리콘 소오스 가스를 포함하고, 챔버 내부의 전체 압력 중에서 2.05 내지 30%의 부분 압력을 조성하는 반응 가스를 사용하여 획득한 것일 수 있다.
또는, 상기 텅스텐 실리사이드막 패턴은 텅스텐 및 실리콘이 1: 5 내지 15로 함유된 텅스텐 실리사이드 타겟을 사용하는 스퍼터링을 수행하여 획득한 것 일 수 있다.
상기 베리어막 패턴(108a)은 금속 질화물로 이루어진다. 상기 베리어막 패턴(108a)은 텅스텐의 확산을 방지하기 위하여 구비된다. 상기 베리어막 패턴(108a)으로 사용할 수 있는 금속 질화물은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물, BN 등을 예로 들 수 있다.
또한, 상기 하드 마스크 패턴(112)은 실리콘 질화물로 이루어진다.
상기 게이트 절연막(102) 및 게이트 구조물 양측에는 스페이서(114)가 구비된다. 또한, 상기 게이트 구조물 양측 기판에는 소오스/드레인(116)이 구비된다.
상기 설명한 바와 같이, 게이트 구조물에 텅스텐과 같은 금속 물질이 포함됨에 따라 게이트 전극의 저항을 감소시킬 수 있다. 더구나, 상기 텅스텐 및 폴리실리콘 사이에 상기 텅스텐 및 실리콘의 비율이 1 : 5 내지 15인 텅스텐 실리사이드막 패턴을 개재함으로서 상기 텅스텐이 실리시데이션되는 것을 최소화할 수 있다.
도 2 내지 도 5는 도 1에 도시된 트랜지스터의 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(100)에 소자 분리 공정을 수행하여 액티브 영역(도시안됨) 및 소자 분리 영역(도시안됨)을 구분한다.
상기 기판(100) 상에 게이트 절연막(102)을 형성한다. 상기 게이트 절연막(102)을 형성하기 위해 상기 기판 표면을 열산화시킬 수 있다. 또는, 상기 게이트 절연막을 형성하기 위해 고유전율을 갖는 물질을 증착시킬 수도 있다.
상기 게이트 절연막(102)이 형성되어 있는 기판 상에 폴리실리콘막(104)을 증착한다. 이 후에, 상기 폴리실리콘막(104)에 N형 불순물 또는 P형 불순물을 도핑시킨다. 경우에 따라서는, 상기 폴리실리콘을 증착할 시에 인시튜로 N형 또는 P형 불순물을 도핑시킬 수도 있다.
바람직하게는, P형 트랜지스터가 형성될 부위의 폴리실리콘막(104)에는 P형 불순물인 붕소(B), BF2 또는 인듐(In)을 도핑한다. 또한, N형 트랜지스터가 형성될 부위의 폴리실리콘막(104)에는 N형 불순물인 인(P) 또는 비소(As)을 도핑한다.
도 3을 참조하면, 상기 폴리실리콘막(104) 상에 게이트 전극 구조물의 저항을 감소시키기 위한 오믹막으로서 텅스텐 및 실리콘 비율이 1 : 5 내지 15인 텅스텐 실리사이드막(106)을 형성한다. 더 바람직하게는, 상기 텅스텐 실리사이드막(106)은 텅스텐 및 실리콘 비율이 1 : 7 내지 10이 되도록 형성한다.
이 때, 상기 텅스텐 실리사이드막(106)은 30 내지 200Å의 두께로 형성한다. 더욱 바람직하게는, 상기 텅스텐 실리사이드막(106)은 50 내지 100Å의 두께로 형성한다. 상기 텅스텐 실리사이드막(106)은 화학 기상 증착 방법 또는 물리 기상 증착 방법으로 형성할 수 있다.
이하에서는, 화학 기상 증착 방법에 의해 상기 텅스텐 실리사이드막을 형성하는 방법에 대해 설명한다.
우선, 화학 기상 증착 챔버 내에 폴리실리콘막(104)이 형성되어 있는 기판을 인입한다.
다음에, 상기 챔버 내에 텅스텐 소오스 가스 및 실리콘 소오스 가스를 반응 가스를 유입한다. 이 때, 상기 챔버 내부에 형성되는 전체 압력에서 상기 반응 가스가 차지하는 부분 압력이 2.05 내지 30%가 되도록 상기 반응 가스를 유입하는 것이 바람직하다.
또한, 텅스텐 및 실리콘의 비율이 1 : 5 내지 15인 텅스텐 실리사이드막을형성하기 위하여, 상기 텅스텐 소오스 가스의 분압은 상기 실리콘 소오스 가스의 분압에 비해 충분히 낮아야 한다.
상기 텅스텐 소오스 가스의 분압 : 실리콘 소오스 가스의 분압이 1 : 25미만인 경우에는 형성되는 박막 내에 텅스텐 비율이 설정된 범위보다 더 많아지게 된다. 또한, 상기 텅스텐 소오스 가스의 분압 : 실리콘 소오스 가스의 분압이 1 : 160초과인 경우에도 상기 박막 내의 실리콘 비율이 설정된 범위보다 많아지게 되어 원하는 조성의 텅스텐 실리사이드막을 형성하기가 어렵다.
따라서, 챔버 내에서 상기 텅스텐 소오스 가스의 분압 : 실리콘 소오스 가스의 분압은 1 : 25 내지 160 이 되도록 한다. 더욱 바람직하게는, 상기 텅스텐 소오스 가스의 분압 : 실리콘 소오스 가스의 분압은 1 : 25 내지 30이 되도록 한다.
여기서, 상기 텅스텐 소오스 가스는 WF6를 포함하고, 상기 실리콘 소오스 가스는 디클로로 실란(SiH2Cl2) 및 모노 실란(SiH4)을 포함한다.
상기 챔버내의 전체 압력을 증착 공정에서 요구하는 압력으로 조절하고, 상기 반응 가스를 챔버 내로 케리어하기 위하여, 상기 챔버 내부에 불활성 가스를 더 유입시킨다. 이 때, 상기 불활성 가스가 차지하는 부분 압력 비율은 70 내지 97.95%인 것이 바람직하다. 상기 불활성 가스는 아르곤을 포함한다.
상기 증착 공정을 수행할 시에 챔버 내의 전체 압력은 0.5 내지 5 Torr를 유지한다. 더욱 바람직하게는, 상기 챔버 내의 압력은 0.5 내지 1.5 Torr를 유지한다.
다른 방법으로, 상기 텅스텐 실리사이드막(106)은 텅스텐 및 실리콘이 1: 5 내지 15인 타겟을 사용하는 물리 기상 증착 방법을 사용하여 형성할 수도 있다.
도 4를 참조하면, 상기 텅스텐 실리사이드막(106) 상에 금속 원자의 확산을 방지하기 위한 베리어막(108)을 형성한다. 상기 베리어막(108)은 텅스텐 질화막, 티타늄 질화막, 탄탈륨 질화막 또는 BN막을 증착시켜 형성할 수 있다. 상기 베리어막(108)은 화학기상 증착법, 원자층 적층법 또는 물리 기상 증착법에 의해 증착할 수 있다. 상기 베리어막(108)은 상부에 형성되는 텅스텐에 비해 상대적으로 높은 저항을 갖는다. 때문에, 상기 베리어막(108)은 금속 원자의 확산을 방지할 수 있는 최소의 두께를 갖는 것이 바람직하다. 구체적으로, 30 내지 100Å의 얇은 두께를 갖는 것이 바람직하다.
상기 베리어막(108) 상에 텅스텐막(110)을 형성한다. 상기 텅스텐막(110)은 200 내지 800Å정도의 두께로 형성한다. 상기 텅스텐막(110)은 물리 화학 기상 증착 방법 또는 화학 기상 증착 방법에 의해 형성할 수 있다.
이어서, 상기 텅스텐막(110)상에 실리콘 질화물로 이루어지는 하드 마스크막(도시안됨)을 형성한다. 다음에, 상기 하드 마스크막을 사진 및 식각 공정에 의해 패터닝하여 하드 마스크 패턴(112)을 형성한다.
도 5를 참조하면, 상기 하드 마스크 패턴(112)을 식각 마스크로 하여 상기 텅스텐막(110), 베리어막(108), 텅스텐 실리사이드막(106) 및 폴리실리콘막(104)을 차례로 식각함으로서 폴리실리콘막 패턴(104a), 텅스텐 실리사이드막 패턴(106a), 베리어막 패턴(108a), 텅스텐막 패턴(110a) 및 하드 마스크 패턴(112)이 적층되는 게이트 구조물을 형성한다.
이후에, 도시하지는 않았지만, 800℃ 내지 1000℃의 온도하에서 상기 폴리실리콘 패턴의 측벽을 선택적으로 재산화시킬 수 있다. 상기 재산화 공정을 수행할 시에는 상기 텅스텐막 패턴(110a) 및 텅스텐 실리사이드막 패턴(106a)은 산화되지 않도록 하여야 한다.
설명한 것과 같이 오믹막으로서 텅스텐 및 실리콘이 1 : 5 내지 15인 텅스텐 실리사이드막 패턴(106a)을 사용함으로서, 후속으로 상기 800℃ 이상의 열을 수반하는 재산화 공정을 수행하더라도 상기 텅스텐막 패턴(110a)이 하부의 폴리실리콘 패턴(104a)과 거의 반응하지 않는다. 따라서, 상기 텅스텐막 패턴(110a)이 폴리실리콘 패턴(104a)과 반응하여 실리사이드막으로 전환됨으로서 게이트 구조물의 저항이 증가되는 등의 불량을 최소화할 수 있다.
다음에, 도 1에 도시된 것과 같이 상기 게이트 구조물 측벽에 스페이서(114)를 형성하고, 상기 게이트 구조물의 양측 기판 아래로 소오스 및 드레인(116)을 형성한다.
도 6은 본 발명에 따른 오믹막을 포함하는 금속 배선을 도시한 단면도이다.
기판(200) 상에, 상기 기판(200) 표면을 일부 노출하는 콘택홀(도시안됨)이 포함된 층간 절연막 패턴(204)이 구비된다.
상기 콘택홀 저면에 노출된 기판 영역(202)에는 P형 또는 N형의 불순물이 도핑되어 있다.
상기 콘택홀 측면 및 저면에 구비되고 접촉 저항 감소를 위한 오믹막으로 제공되고 텅스텐 및 실리콘 비율이 1 : 5 내지 15인 텅스텐 실리사이드막 패턴(206a)이 구비된다. 더욱 바람직하게는, 상기 텅스텐 실리사이드막 패턴(206a)에서 상기 텅스텐 및 실리콘의 비율은 1 : 7 내지 10 이다. 상기 텅스텐 실리사이드막 패턴(206a)은 30 내지 200Å의 두께를 갖는다.
상기 텅스텐 실리사이드막 패턴은 1 : 25 내지 160의 가스 분압비를 갖는 텅스텐 소오스 가스와 실리콘 소오스 가스를 포함하고, 챔버 내부의 전체 압력 중에서 2.05 내지 30%의 부분 압력을 조성하는 반응 가스를 사용하여 획득한 것일 수 있다.
또는, 상기 텅스텐 실리사이드막 패턴은 텅스텐 및 실리콘이 1: 5 내지 15로 함유된 텅스텐 실리사이드 타겟을 사용하는 스퍼터링 방법에 의해 형성된 것일 수 있다.
상기 텅스텐 실리사이드막 패턴(206a) 상에는 베리어막 패턴(208a)이 구비된다. 상기 베리어막 패턴(208a)은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 또는 BN로 이루어질 수 있다.
상기 베리어막 패턴(208a)상에는 상기 콘택홀 내부를 완전히 매립하는 금속 막 패턴(210a)이 구비된다. 상기 금속막 패턴(210a)은 텅스텐으로 이루어질 수 있다.
도 7 및 도 8은 도 6에 도시된 금속 배선 형성 방법을 설명하기 위한 단면도이다.
도 7을 참조하면, 기판(200) 상에 층간 절연막(도시안됨)을 형성한다. 상기 기판(200)에는 도시되지 않았지만, 상기 기판 상에는 트랜지스터와 같은 하부 구조물이 형성될 수 있다. 상기 층간 절연막을 부분적으로 식각하여 상기 기판(200) 표면을 노출하는 콘택홀(203)을 형성함으로서 층간 절연막 패턴(204)을 완성한다.
다음에, 상기 콘택홀(203) 측면, 저면 및 층간 절연막 패턴(204) 상부면에 연속적으로 텅스텐 및 실리콘 비율이 1 : 5 내지 15인 텅스텐 실리사이드막(206)을 형성한다. 상기 텅스텐 실리사이드막(206)은 30 내지 200Å의 두께로 형성한다. 상기 텅스텐 실리사이드막(206)을 형성하는 방법은 도 3을 참조로 설명한 것과 동일하므로 더 이상의 설명은 생략한다.
도 8을 참조하면, 상기 텅스텐 실리사이드막(206) 상에 베리어막(208)을 형성한다. 상기 베리어막(208)은 텅스텐 질화물, 티타늄 질화물, 탄탈륨 질화물 또는 BN을 증착시켜 형성할 수 있다.
상기 베리어막(208) 상에 상기 콘택홀(203) 내부를 완전히 매립하는 금속막(210)을 형성한다. 상기 금속막(210)은 텅스텐을 증착시켜 형성할 수 있다.
다음에, 도 6에 도시된 것과 같이, 상기 층간 절연막 패턴(204)의 상부면이 노출되도록 금속막(210), 베리어막(208) 및 텅스텐 실리사이드막(206)을 부분적으 로 제거한다. 상기 제거는 식각 공정 또는 화학 기계적 연마 공정에 의해 수행될 수 있다.
이하에서는, 본 발명에 따른 트랜지스터의 구체적인 실시예에 대해 설명한다.
실시예 1
본 발명의 실시예 1에 따른 트랜지스터는 우선 기판 상에 게이트 절연막을 구비한다. 상기 게이트 절연막 상에 P형 폴리실리콘막 패턴, 텅스텐 및 실리콘 비율이 1 : 5인 텅스텐 실리사이드막 패턴, 베리어막 패턴, 금속막 패턴 및 하드 마스크막 패턴이 적층된 게이트 구조물을 구비한다. 그리고, 상기 게이트 구조물 양측 기판에 P형 불순물이 도핑되어 있는 소오스/드레인을 구비한다.
실시예 2
본 발명의 실시예 2에 따른 트랜지스터는 우선, 기판 상에 게이트 절연막을 구비한다. 상기 게이트 절연막 상에 P형 폴리실리콘막 패턴, 텅스텐 및 실리콘 비율이 1 : 7인 텅스텐 실리사이드막 패턴, 베리어막 패턴, 금속막 패턴 및 하드 마스크막 패턴이 적층된 게이트 구조물을 구비한다. 그리고, 상기 게이트 구조물 양측 기판에 P형 불순물이 도핑되어 있는 소오스/드레인을 구비한다.
실시예 3
본 발명의 실시예 3에 따른 트랜지스터는 우선 기판 상에 게이트 절연막을 구비한다. 상기 게이트 절연막 상에 P형 폴리실리콘막 패턴, 텅스텐 및 실리콘 비 율이 1 : 8인 텅스텐 실리사이드막 패턴, 베리어막 패턴, 금속막 패턴 및 하드 마스크막 패턴이 적층된 게이트 구조물을 구비한다. 그리고, 상기 게이트 구조물 양측 기판에 P형 불순물이 도핑되어 있는 소오스/드레인을 구비한다.
실시예 4
본 발명의 실시예 4에 따른 트랜지스터는 우선 기판 상에 게이트 절연막을 구비한다. 상기 게이트 절연막 상에는 N형 폴리실리콘막 패턴, 텅스텐 및 실리콘 비율이 1 : 5인 텅스텐 실리사이드막 패턴, 베리어막 패턴, 금속막 패턴 및 하드 마스크막 패턴이 적층된 게이트 구조물을 구비한다. 그리고, 상기 게이트 구조물 양측 기판에 N형 불순물이 도핑되어 있는 소오스/드레인을 구비한다.
실시예 5
본 발명의 실시예 5에 따른 트랜지스터는 우선 기판 상에 구비되는 게이트 절연막을 구비한다. 상기 게이트 절연막 상에 N형 폴리실리콘막 패턴, 텅스텐 및 실리콘 비율이 1 : 7인 텅스텐 실리사이드막 패턴, 베리어막 패턴, 금속막 패턴 및 하드 마스크막 패턴이 적층된 게이트 구조물을 구비한다. 그리고, 상기 게이트 구조물 양측 기판에 N형 불순물이 도핑되어 있는 소오스/드레인을 구비한다.
실시예 6
본 발명의 실시예 1에 따른 트랜지스터는 우선 기판 상에 구비되는 게이트 절연막을 구비한다. 상기 게이트 절연막 상에 N형 폴리실리콘막 패턴, 텅스텐 및 실리콘 비율이 1 : 8인 텅스텐 실리사이드막 패턴, 베리어막 패턴, 금속막 패턴 및 하드 마스크막 패턴이 적층된 게이트 구조물을 구비한다. 그리고, 상기 게이트 구 조물 양측 기판에 N형 불순물이 도핑되어 있는 소오스/드레인을 구비한다.
비교예 1
본 발명의 실시예들과 특성을 비교하기 위한 비교예 1에 따른 트랜지스터는우선 기판 상에 게이트 절연막을 구비한다. 상기 게이트 절연막 상에 P형 폴리실리콘막 패턴, 텅스텐 및 실리콘 비율이 1 : 3인 텅스텐 실리사이드막 패턴, 베리어막 패턴, 금속막 패턴 및 하드 마스크막 패턴이 적층된 게이트 구조물을 구비한다. 그리고, 상기 게이트 구조물 양측 기판에 P형 불순물이 도핑되어 있는 소오스/드레인을 구비한다.
비교예 2
본 발명의 실시예들과 특성을 비교하기 위한 비교예 1에 따른 트랜지스터는는 우선 기판 상에 게이트 절연막을 구비한다. 상기 게이트 절연막 상에 N형 폴리실리콘막 패턴, 텅스텐 및 실리콘 비율이 1:3인 텅스텐 실리사이드막 패턴, 베리어막 패턴, 금속막 패턴 및 하드 마스크막 패턴이 적층된 게이트 구조물을 구비한다. 그리고, 상기 게이트 구조물 양측 기판에 N형 불순물이 도핑되어 있는 소오스/드레인을 구비한다.
프로파일 비교
도 9 및 도 10은 본 발명의 제1 및 제2 실시예에 따른 게이트 구조물의 단면 SEM 사진이다. 도 11은 비교예 1에 따른 게이트 구조물의 단면 SEM 사진이다.
도 9 및 도 10을 참조하면, 상기 텅스텐 실리사이드막 패턴(300a, 300b) 상 에 텅스텐막이 남아있음을 알 수 있다. 때문에, 상기 게이트 구조물 내에 포함되어 있는 텅스텐 실리사이드막 패턴(300a, 300b)의 두께는 처음 텅스텐 실리사이드막을 증착하였을 때의 두께와 거의 유사하다.
반면에, 도 11을 참조하면, 상기 텅스텐 실리사이드막 패턴 상에 형성되었던 텅스텐막이 실리시데이션된 것을 알 수 있다. 상기 텅스텐이 실리시데이션되면 원래의 텅스텐에 비해 부피가 감소되기 때문에 폴리실리콘과의 계면 부위에 보이드(302)가 생성된 것을 알 수 있다. 또한, 상기 게이트 구조물 내의 텅스텐 실리사이드막 패턴(300c)의 두께는 최초 텅스텐 실리사이드막을 증착하였을 때의 두께에 비해 두꺼워졌으며, 하부의 폴리실리콘막 패턴도 50% 정도 소모되었음을 알 수 있다.
특성 평가
상기한 본 발명의 제1 내지 제6 실시예에 포함된 게이트 구조물 및 비교예 1 및 2에 포함된 게이트 구조물의 저항 특성을 각각 평가하였다. 각 저항 특성은 아래의 표 1 및 표 2에 개시된 것과 같다.
[표 1]
실시예1 실시예2 실시예3 비교예 1
게이트 구조물 저항(Ω) 1.8E5 6.0E4 1.7E4 측정 불가
[표 2]
실시예4 실시예5 실시예6 비교예 2
게이트 구조물 저항(Ω) 2.3E5 6.1E4 3.4E4 측정 불가
상기한 본 발명의 제1 내지 제6 실시예의 게이트 구조물에 포함된 각 텅스텐 실리사이드 및 비교예 1 및 2의 게이트 구조물에 포함된 텅스텐 실리사이드의 비저항값을 각각 평가하였다. 각 비저항값은 아래의 표 3에 개시된 것과 같다.
[표 3]
텅스텐 실리사이드 비저항(μΩ㎝)
실시예1 및 실시예3 53000
실시예2 및 실시예4 16000
실시예3 및 실시예6 8000
비교예1 및 비교예2 2000
표 1 및 표 2를 참조하면, 상기 각 실시예에서 텅스텐 실리사이드막 패턴 내에 포함되는 실리콘 비율이 증가될수록 상기 게이트 구조물의 저항이 감소됨을 알 수 있다. 구체적으로, 텅스텐 및 실리콘의 비율이 1 : 8인 텅스텐 실리사이드막 패턴을 포함하는 제3 및 제6 실시예의 게이트 구조물의 저항이 가장 작았다.
한편, 비교예 1 및 2의 경우 게이트 구조물에 포함되는 텅스텐이 부분적으로 실리시데이션되어 있어서, 게이트 구조물의 측정 영역별로 저항이 크게 차이가 났다. 때문에, 정확한 저항 측정이 불가능하였다.
상기 표 3을 참조하면, 상기 텅스텐 실리사이드막 패턴의 비저항이 증가될수록 상기 게이트 구조물의 저항이 감소되는 것을 알 수 있다.
상기와 같이 프로파일 및 저항 평가 결과, 폴리실리콘 패턴 및 금속막 패턴 사이의 오믹막으로서 사용되는 텅스텐 실리사이드막 패턴의 조성에 따라 게이트 구조물의 특성이 큰 차이가 발생하는 것을 알 수 있다. 즉, 상기 텅스텐 실리사이드막 패턴에서 텅스텐 및 실리콘의 비율을 1 : 5 내지 15이 되도록 함으로서, 저저항 을 갖는 게이트 구조물을 수득할 수 있다.
상술한 바와 같이, 본 발명에 따른 오믹막을 게이트 구조물 및 콘택과 같은 도전성 패턴에 적용함으로서 상기 도전성 패턴의 저항을 감소시킬 수 있다. 따라서, 반도체 장치의 동작 특성 및 신뢰성을 향상시킬 수 있다.
상술한 바와 같이, 본 발명의 바람직한 실시예를 참조하여 설명하였지만 해당 기술 분야의 숙련된 당업자라면 하기의 특허 청구의 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (28)

  1. 도전 물질들 사이의 계면에 개재되는 오믹막에 있어서,
    텅스텐과 실리콘의 비율이 1 : 5 내지 15인 텅스텐 실리사이드로 이루어지는 반도체 장치의 오믹막.
  2. 제1항에 있어서, 상기 텅스텐 실리사이드는 1 : 25 내지 160의 가스 분압비를 갖는 텅스텐 소오스 가스와 실리콘 소오스 가스를 포함하고, 챔버 내부의 전체 압력 중에서 2.05 내지 30%의 부분 압력을 조성하는 반응 가스를 사용하여 획득한 것을 특징으로 하는 반도체 장치의 오믹막.
  3. 챔버 내에 기판을 인입하는 단계; 및
    상기 기판 상에 텅스텐과 실리콘의 비율이 1 : 5 내지 15인 텅스텐 실리사이드막을 형성하는 단계를 포함하는 반도체 장치의 오믹막 형성 방법.
  4. 제3항에 있어서, 상기 텅스텐 실리사이드막은 1 : 25 내지 160의 가스 분압비를 갖는 텅스텐 소오스 가스와 실리콘 소오스 가스를 포함하고, 챔버 내부의 전체 압력 중에서 2.05 내지 30%의 부분 압력을 조성하는 반응 가스를 사용하여 형성하는 것을 특징으로 하는 반도체 장치의 오믹막 형성 방법.
  5. 제4항에 있어서, 상기 텅스텐 실리사이드막은 불활성 가스를 더 사용하여 형 성하는 것을 특징으로 하는 반도체 장치의 오믹막 형성 방법.
  6. 제5항에 있어서, 상기 불활성 가스는 챔버 내부의 전체 압력 중에서 70 내지 97.95%의 부분 압력을 조성하는 것을 특징으로 하는 반도체 장치의 오믹막 형성 방법.
  7. 제4항에 있어서, 상기 텅스텐 소오스 가스는 WF6를 포함하고, 상기 실리콘 소오스 가스는 디클로로 실란(SiH2Cl2) 또는 모노 실란(SiH4)을 포함하는 것을 특징으로 하는 반도체 장치의 오믹막 형성 방법.
  8. 제4항에 있어서, 상기 챔버 내부의 전체 압력은 0.5 내지 5 Torr인 것을 특징으로 하는 반도체 장치의 오믹막 형성 방법.
  9. 제4항에 있어서, 상기 텅스텐 실리사이드막은 텅스텐과 실리콘이 1: 5 내지 15로 함유된 타겟을 사용하는 스퍼터링을 수행하여 형성하는 것을 특징으로 하는 반도체 장치의 오믹막 형성 방법.
  10. 제1 도전막 패턴;
    상기 제1 도전막 패턴 상에 접촉 저항 감소 및 상부 금속의 실리시데이션을 방지하기 위해 제공되고 텅스텐 및 실리콘 비율이 1 : 5 내지 15인 텅스텐 실리사이드막 패턴; 및
    상기 실리사이드막 패턴 상에 구비되고 텅스텐으로 이루어지는 제2 도전막 패턴을 갖는 것을 특징으로 하는 트랜지스터의 게이트 전극.
  11. 제10항에 있어서, 상기 실리사이드막 패턴은 30 내지 200Å의 두께를 갖는 것을 특징으로 하는 트랜지스터의 게이트 전극.
  12. 제10항에 있어서, 상기 텅스텐 실리사이드막 패턴은 1 : 25 내지 160의 가스 분압비를 갖는 텅스텐 소오스 가스와 실리콘 소오스 가스를 포함하고, 챔버 내부의 전체 압력 중에서 2.05 내지 30%의 부분 압력을 조성하는 반응 가스를 사용하여 획득한 것을 특징으로 하는 트랜지스터의 게이트 전극.
  13. 제10항에 있어서, 상기 텅스텐 실리사이드막 패턴 및 상기 제2 도전막 패턴 사이에 베리어막 패턴을 더 포함하는 것을 특징으로 하는 트랜지스터의 게이트 전극.
  14. 기판 상에 제1 도전막을 형성하는 단계;
    상기 제1 도전막 상에 텅스텐 및 실리콘 비율이 1 : 5 내지 15인 텅스텐 실리사이드막을 형성하는 단계; 및
    상기 텅스텐 실리사이드막 상에 텅스텐으로 이루어지는 제2 도전막을 형성하는 단계; 및
    상기 제2 도전막, 텅스텐 실리사이드막 및 제1 도전막을 순차적으로 패터닝하여 제1 도전막 패턴, 텅스텐 실리사이드막 패턴 및 제2 도전막 패턴이 적층된 도전성 구조물을 형성하는 단계를 포함하는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.
  15. 제14항에 있어서, 상기 텅스텐 실리사이드막은 30 내지 200Å의 두께로 형성하는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.
  16. 제14항에 있어서, 상기 텅스텐 실리사이드막을 형성하는 단계는,
    상기 텅스텐 실리사이드막 패턴은 1 : 25 내지 160의 가스 분압비를 갖는 텅스텐 소오스 가스와 실리콘 소오스 가스를 포함하고, 챔버 내부의 전체 압력 중에서 2.05 내지 30%의 부분 압력을 조성하는 반응 가스를 사용하여 형성하는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.
  17. 제15항에 있어서, 상기 챔버 내에 불활성 가스를 더 사용하여 형성하는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.
  18. 제17항에 있어서, 상기 불활성 가스는 챔버 내부의 전체 압력 중에서 70 내 지 97.95%의 부분 압력을 조성하는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.
  19. 제15항에 있어서, 텅스텐 소오스 가스는 WF6를 포함하고, 상기 실리콘 소오스 가스는 디클로로 실란(SiH2Cl2) 또는 모노 실란(SiH4)을 포함하는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.
  20. 제15항에 있어서, 상기 챔버 내의 전체 압력은 0.5 내지 5 Torr인 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.
  21. 제14항에 있어서, 상기 텅스텐 실리사이드막은 텅스텐 및 실리콘이 1: 5 내지 15인 타겟을 사용하는 물리 기상 증착 방법을 사용하여 형성하는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.
  22. 제14항에 있어서, 상기 제1 도전막은 비도핑 폴리실리콘막, N형 불순물 또는 P형 불순물이 도핑된 폴리실리콘막으로 형성하는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.
  23. 제14항에 있어서, 상기 텅스텐 실리사이드막을 형성한 이 후에, 상기 텅스텐 실리사이드막 상에 베리어막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 트랜지스터의 게이트 전극 형성 방법.
  24. 제23항에 있어서, 상기 베리어막은 텅스텐 질화막, 티타늄 질화막, 탄탈륨 질화막 또는 BN막을 사용하는 것을 특징으로 하는 트랜지스터의 게이트 형성 방법.
  25. 콘택홀이 포함된 층간 절연막 패턴에서 상기 콘택홀 측면 및 저면에 연속적으로 구비되고 텅스텐 및 실리콘 비율이 1 : 5 내지 15인 텅스텐 실리사이드막 패턴; 및
    상기 텅스텐 실리사이드 패턴 상에 상기 콘택홀 내부를 완전히 매립하는 형상을 갖고 텅스텐으로 이루어지는 도전성 패턴을 포함하는 것을 특징으로 하는 금속 배선.
  26. 제25항에 있어서, 상기 텅스텐 실리사이드막 패턴 및 상기 도전성 패턴 사이에 베리어막 패턴을 더 포함하는 것을 특징으로 하는 금속 배선.
  27. 콘택홀이 포함된 층간 절연막 패턴에서 상기 콘택홀 측면 및 저면에 연속적으로 구비되고 텅스텐 및 실리콘 비율이 1 : 5 내지 15인 텅스텐 실리사이드막 패턴을 형성하는 단계; 및
    상기 텅스텐 실리사이드 패턴 상에 상기 콘택홀 내부를 완전히 매립하도록 텅스텐을 증착시켜 도전성 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 금속 배선 형성 방법.
  28. 제27항에 있어서, 상기 텅스텐 실리사이드막을 형성한 이 후에, 상기 텅스텐 실리사이드막 상에 베리어막을 형성하는 단계를 더 포함하는 것을 특징으로 하는 금속 배선 형성 방법.
KR1020050004196A 2005-01-17 2005-01-17 오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체장치 및 이의 제조 방법 KR100669141B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020050004196A KR100669141B1 (ko) 2005-01-17 2005-01-17 오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체장치 및 이의 제조 방법
US11/332,476 US7544597B2 (en) 2005-01-17 2006-01-17 Method of forming a semiconductor device including an ohmic layer
US12/453,198 US7875939B2 (en) 2005-01-17 2009-05-01 Semiconductor device including an ohmic layer

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050004196A KR100669141B1 (ko) 2005-01-17 2005-01-17 오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체장치 및 이의 제조 방법

Publications (2)

Publication Number Publication Date
KR20060083480A KR20060083480A (ko) 2006-07-21
KR100669141B1 true KR100669141B1 (ko) 2007-01-15

Family

ID=36814817

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050004196A KR100669141B1 (ko) 2005-01-17 2005-01-17 오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체장치 및 이의 제조 방법

Country Status (2)

Country Link
US (2) US7544597B2 (ko)
KR (1) KR100669141B1 (ko)

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100735520B1 (ko) * 2005-09-23 2007-07-04 삼성전자주식회사 텅스텐 실리사이드막 형성 방법 및 이를 이용한 반도체소자의 제조 방법
DE102007045074B4 (de) 2006-12-27 2009-06-18 Hynix Semiconductor Inc., Ichon Halbleiterbauelement mit Gatestapelstruktur
KR101015125B1 (ko) 2008-03-21 2011-02-16 주식회사 하이닉스반도체 계면반응배리어를 구비한 반도체장치 제조 방법
US8461043B2 (en) * 2011-04-11 2013-06-11 Micron Technology, Inc. Barrier layer for integrated circuit contacts
CN103165665A (zh) * 2011-12-09 2013-06-19 北京有色金属研究总院 一种非晶高k栅介质堆栈及其制备方法
US9401279B2 (en) 2013-06-14 2016-07-26 Sandisk Technologies Llc Transistor gate and process for making transistor gate
TWI720106B (zh) 2016-01-16 2021-03-01 美商應用材料股份有限公司 Pecvd含鎢硬遮罩膜及製造方法
CN110249410B (zh) 2017-02-01 2023-07-04 应用材料公司 用于硬掩模应用的硼掺杂碳化钨
EP4254509A1 (en) * 2021-04-21 2023-10-04 Changxin Memory Technologies, Inc. Semiconductor structure and method for fabricating same

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970060371A (ko) * 1996-01-16 1997-08-12 조셉 제이, 스위니 집적 텅스텐 실리사이드 및 처리 방법
JPH10189596A (ja) 1996-12-24 1998-07-21 Sony Corp 半導体装置の製造方法
KR20010080635A (ko) * 1999-09-30 2001-08-22 조셉 제이. 스위니 텅스텐 실리사이드막을 형성하여 금속-절연막-반도체형트랜지스터를 제조하는 방법

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01255264A (ja) * 1988-04-05 1989-10-12 Seiko Instr Inc 半導体装置の製造方法
DE69404415T2 (de) * 1993-10-14 1997-12-04 Applied Materials Inc Verfahren zur Ablagerung von anhaftenden Wolframsilicid-Filmen
US6037263A (en) * 1998-11-05 2000-03-14 Vanguard International Semiconductor Corporation Plasma enhanced CVD deposition of tungsten and tungsten compounds
KR100351907B1 (ko) * 2000-11-17 2002-09-12 주식회사 하이닉스반도체 반도체 소자의 게이트 전극 형성방법
KR20030048205A (ko) 2001-12-11 2003-06-19 주식회사 하이닉스반도체 반도체 소자의 게이트 형성방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR970060371A (ko) * 1996-01-16 1997-08-12 조셉 제이, 스위니 집적 텅스텐 실리사이드 및 처리 방법
JPH10189596A (ja) 1996-12-24 1998-07-21 Sony Corp 半導体装置の製造方法
KR20010080635A (ko) * 1999-09-30 2001-08-22 조셉 제이. 스위니 텅스텐 실리사이드막을 형성하여 금속-절연막-반도체형트랜지스터를 제조하는 방법

Also Published As

Publication number Publication date
US20060180875A1 (en) 2006-08-17
US7875939B2 (en) 2011-01-25
US7544597B2 (en) 2009-06-09
US20090256177A1 (en) 2009-10-15
KR20060083480A (ko) 2006-07-21

Similar Documents

Publication Publication Date Title
KR100669141B1 (ko) 오믹막 및 이의 형성 방법, 오믹막을 포함하는 반도체장치 및 이의 제조 방법
US7719035B2 (en) Low contact resistance CMOS circuits and methods for their fabrication
US20040005749A1 (en) Methods of forming dual gate semiconductor devices having a metal nitride layer
JP2002524859A (ja) 三元窒化物−炭化物バリア層
US9064854B2 (en) Semiconductor device with gate stack structure
US20080121999A1 (en) Semiconductor device which has mos structure and method of manufacturing the same
KR100881716B1 (ko) 낮은 시트저항의 텅스텐막을 갖는 텅스텐배선 제조 방법 및그를 이용한 반도체소자의 게이트 제조 방법
JP2004152995A (ja) 半導体装置の製造方法
KR100755121B1 (ko) 전극구조체의 형성방법 및 반도체장치의 제조방법
US6432817B1 (en) Tungsten silicide barrier for nickel silicidation of a gate electrode
KR100844958B1 (ko) 이중 확산배리어를 구비한 반도체소자 및 그의 제조 방법
JP2000183349A (ja) シリコン製ｆｅｔの製造方法
KR20050070803A (ko) 반도체 소자의 실리사이드 형성방법
JP3361971B2 (ja) 窒化金属変換方法および半導体装置の製造方法
US6730587B1 (en) Titanium barrier for nickel silicidation of a gate electrode
KR100706823B1 (ko) 티타늄나이트라이드막을 이용한 확산방지막과오믹콘택층의 동시 형성 방법
US6893910B1 (en) One step deposition method for high-k dielectric and metal gate electrode
US6541866B1 (en) Cobalt barrier for nickel silicidation of a gate electrode
KR100559988B1 (ko) 반도체 소자 및 그 제조방법
KR100414229B1 (ko) 티타늄나이트라이드막을 이용한 확산방지막과오믹콘택층의 동시 형성 방법
KR100668507B1 (ko) 듀얼 메탈 게이트를 구비하는 반도체소자 및 그의 제조방법
KR20080100527A (ko) 게이트 스택 및 그 제조 방법
KR100315037B1 (ko) 반도체 소자의 게이트 전극 형성 방법
JP2005026273A (ja) 半導体装置及びその製造方法
KR100744642B1 (ko) 반도체 소자의 금속배선, 반도체 소자의 게이트 전극 및 그형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20130102

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20140103

Year of fee payment: 8

FPAY Annual fee payment

Payment date: 20141231

Year of fee payment: 9

FPAY Annual fee payment

Payment date: 20160104

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20170102

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20191226

Year of fee payment: 14