KR100668507B1 - 듀얼 메탈 게이트를 구비하는 반도체소자 및 그의 제조방법 - Google Patents

듀얼 메탈 게이트를 구비하는 반도체소자 및 그의 제조방법 Download PDF

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Abstract

본 발명은 식각공정시 게이트산화막이 외부로 노출되지 않도록 하여 게이트산화막 손상을 근본적으로 방지하면서 NMOS/PMOS에 각각 적절한 일함수값을 갖는 듀얼 메탈게이트를 구비한 반도체소자 및 그의 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 제조 방법은 NMOS 영역과 PMOS 영역이 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 NMOS 영역의 게이트절연막 상에 루테늄-탄탈륨 합금전극으로 된 NMOS소자의 게이트전극을 형성하는 단계; 및 상기 PMOS 영역의 게이트절연막 상에 루테늄-탄탈륨 합금전극과 탄탈륨전극의 순서로 적층된 PMOS 소자의 게이트전극을 형성하는 단계를 포함하고, 이와 같은 본 발명은 CMOS 소자 공정시 NMOS는 루테늄-탄탈륨 합금을 게이트전극으로 사용하고, PMOS는 루테늄-탄탈륨 합금과 탄탈륨 전극의 적층을 게이트전극으로 하여 듀얼 메탈게이트를 구현하므로써, 게이트절연막이 외부에 노출되는 것을 방지하여 게이트절연막의 특성열화를 방지할 수 있는 효과가 있다.
듀얼 메탈 게이트, 루테늄-탄탈륨 합금, NMOS, PMOS, CMOS

Description

듀얼 메탈 게이트를 구비하는 반도체소자 및 그의 제조 방법{SEMICONDUCTOR DEVICE WITH DUAL METAL GATE AND METHOD FOR MANUFACTURING THE SAME}
도 1은 종래기술에 따른 듀얼 폴리실리콘 게이트를 갖는 반도체소자를 도시한 도면,
도 2는 종래기술에 따른 폴리실리콘게이트와 메탈게이트의 C-V 특성을 비교한 도면,
도 3은 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 도면,
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
표1은 루테늄-탄탈륨 합금 전극을 채택한 각 샘플의 스플릿 두께 조건,
도 5는 표1의 각 샘플 전극에 대하여 일함수를 구한 값.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 게이트절연막 34 : 루테늄-탄탈륨 합금 전극
35 : PMOS 영역 오픈 마스크층 36 : 탄탈륨 전극
37 : 게이트하드마스크
본 발명은 반도체 제조 기술에 관한 것으로, 특히 듀얼 메탈 게이트를 갖는 반도체소자 및 그의 제조 방법에 관한 것이다.
반도체 CMOS 소자 공정시 게이트선폭이 감소함에 따라 CMOS 공정또한 변화하고 있다. 그 예로 100nm 이하의 선폭을 갖는 폴리실리콘 게이트 소자의 경우, 기존의 CMOS 소자 공정시 NMOS와 PMOS의 전극 역할을 하는 폴리실리콘을 동일한 종류(n+ 폴리실리콘)로 사용하였다.
이러한 경우, PMOS 소자는 배리드 채널(Buried channel) 특성을 갖게 되어 게이트 폭이 좁아질 경우 표면채널(Surface channel) 특성을 갖는 NMOS 소자와는 달리 숏채널(Short channel) 특성이 열화되는 큰 단점이 발생한다. 따라서, 이렇게 좁아진 게이트채널 길이를 갖는 CMOS 소자 공정시, PMOS 소자의 폴리실리콘전극의 종류를 p+ 폴리실리콘으로 하여 PMOS 또한 표면채널특성으로 구현한 듀얼 폴리실리콘 게이트(Dual polysilicon gate)를 이용하여 이러한 문제를 해결할 수 있다.
도 1은 종래기술에 따른 듀얼 폴리실리콘 게이트를 구비한 반도체소자를 도시한 도면이다.
도 1에 도시된 바와 같이, NMOS 소자영역과 PMOS 소자영역이 정의된 반도체 기판(11)에 NMOS와 PMOS간 분리를 위한 소자분리막(12)을 형성하고, NMOS 소자영역의 반도체기판(11) 상에 게이트산화막(13a), 폴리실리콘 게이트(14a) 및 게이트하드마스크(15a)의 순서로 적층된 게이트구조를 형성하고, PMOS 소자영역의 반도체기판(11) 상에 게이트산화막(13b), 폴리실리콘 게이트(14b) 및 게이트하드마스크(15b)의 순서로 적층된 게이트구조를 형성한다.
그러나, 듀얼 폴리실리콘 게이트를 갖는 반도체소자는 채널영역으로의 보론 침투(Boron penetration)에 의한 문턱전압 이동 및 변동(Fluctuation) 현상이 발생하고, 게이트산화막과 폴리실리콘의 계면에서 폴리실리콘 공핍(Polysilicon depletion) 현상에 의한 소자특성 열화가 발생한다.
이러한 문제점들은 근본적으로 MOS 구조의 메탈전극을 순수한 메탈이 아닌 고도핑된 폴리실리콘을 사용하기 때문이다.
따라서, CMOS 소자 공정시 게이트전극을 도우프드 폴리실리콘이 아닌 메탈물질을 사용하는 경우 상기에서 기술한 폴리실리콘 내부의 도펀트에 의한 문제점을 해결할 수 있다.
도 2는 폴리실리콘 게이트와 메탈게이트의 CVD 특성 결과 비교이다. 도 2에서 보듯이, 메탈게이트의 경우 폴리공핍현상이 없기 때문에 상대적으로 커진 단위 면적당 캐패시턴스값을 보여주어 소자 특성이 좋아짐을 알 수가 있다.
또한, 메탈게이트의 경우, 메탈게이트는 고유전상수를 갖는 게이트절연막을 사용시 기존의 SiO2 보다 상대적으로 우월한 공정 호환성(Process compatibility)을 갖는다.
따라서, 향후 저전력 CMOS 소자 공정시 이러한 고유전상수의 게이트절연막을 이용한 메탈게이트 사용이 필수적이다.
또한, 기존 폴리실리콘을 사용하는 폴리실리콘게이트의 경우, 게이트전극을 도핑한 실리콘을 사용하기 때문에 다른 메탈물질에 비하여 저항이 크게 되어 소자동작시 RC 지연을 유발하게 되므로 향후 고속 동작 속도를 요구하는 CMOS 소자 공정시 메탈게이트를 사용하는 것이 유리하다.
그러나, 이러한 메탈게이트도 여러가지 문제점이 존재하여 실제로 상용화되지 못하고 있는 실정이다.
메탈게이트에서 적절한 메탈물질의 선정이 제일 중요한데, CMOS 공정시 메탈게이트로서 한 종류만을 사용하는 경우(즉 싱글메탈게이트), NMOS와 PMOS 양쪽의 문턱전압을 알맞게 설정하기 위해서는 사용하는 메탈전극의 일함수값이 실리콘의 컨덕션배드(Conduction band)와 밸런스밴드(Valence band) 중간값에 위치하는 미드갭밴드(midgap bane)의 메탈 선정이 필수적이다.
이러한 특성을 갖는 메탈은 여러가지가 있지만 이런 물질을 사용할 경우 기존 듀얼 폴리실리콘게이트에 비하여 상대적으로 높은 문턱전압을 갖게 되어 소자동작시 전력소모가 많게 되는 단점이 발생하여 100nm 이하의 값을 갖는 미세 CMOS 소자 공정 특성에 적합하지 못하다.
따라서, 듀얼 메탈 게이트 공정시, 기존의 듀얼 폴리게이트 공정처럼 NMOS, PMOS에 각각 적절한 일함수값을 갖는 메탈을 이용한 듀얼 메탈 게이트를 이용한 공 정이 필요하게 된다.
다시 말하면, NMOS의 경우 4.1∼4.4eV, PMOS의 경우 4.8∼5.1eV의 일함수를 갖는 메탈의 선택이 필요하게 되는데, 아직까지는 적절한 일함수값을 갖는 메탈전극 선정과 집적화에 적절한 공정방법이 제시되지 못하고 있다.
공정 방법의 경우, 듀얼 메탈게이트 공정시 서로 다른 2종류의 메탈전극을 이용할 경우, 메탈이 하부 게이트산화막과 직접 접촉하기 때문에 후속 메탈 식각공정시 하부 게이트산화막이 외부에 노출되어 산화막이 손상되는 문제또한 극복해야 하는 과제이다.
또한 열안정성 측면에서 후속 열공정시 메탈의 일함수가 변하지 않아야 하는데, 현재 연구되고 있는 많은 메탈게이트용 전극들(TiN, TaN, MoN)은 후속 열공정시 일함수가 실리콘의 미드갭쪽으로 이동하는 취약한 열안정성을 보이고 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 식각공정시 게이트산화막이 외부로 노출되지 않도록 하여 게이트산화막 손상을 근본적으로 방지하면서 NMOS/PMOS에 각각 적절한 일함수값을 갖는 듀얼 메탈게이트를 구비한 반도체소자 및 그의 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자는 NMOS 영역과 PMOS 영역 이 정의된 반도체 기판, 상기 반도체기판 상에 형성된 게이트절연막, 상기 NMOS 영역의 게이트절연막 상에 형성된 제1루테늄-탄탈륨 합금전극의 게이트전극, 및 상기 PMOS 영역의 게이트절연막 상에 제2루테늄-탄탈륨 합금전극과 탄탈륨전극의 순서로 적층된 게이트전극을 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체소자의 제조 방법은 NMOS 영역과 PMOS 영역이 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계; 상기 NMOS 영역의 게이트절연막 상에 루테늄-탄탈륨 합금전극으로 된 NMOS소자의 게이트전극을 형성하는 단계; 및 상기 PMOS 영역의 게이트절연막 상에 루테늄-탄탈륨 합금전극과 탄탈륨전극의 순서로 적층된 PMOS 소자의 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 NMOS 소자의 게이트전극과 상기 PMOS 소자의 게이트전극을 형성하는 단계는 상기 게이트절연막 상에 루테늄-탄탈륨 합금 전극을 형성하는 단계; 상기 루테늄-탄탈륨 합금 전극 중에서 상기 PMOS 영역 상부에 형성된 부분을 일정 두께로 식각하는 단계; 상기 일정 두께로 식각된 PMOS 영역 상부의 루테늄-탄탈륨 합금 전극 상에 탄탈륨 전극을 형성하는 단계; 및 게이트패터닝공정을 진행하여 상기 NMOS 영역 상부에 상기 루테늄-탄탈륨 합금 전극으로 된 NMOS 소자의 게이트전극을 형성함과 동시에 상기 PMOS 영역 상부에 상기 루테늄-탄탈륨 합금 전극과 탄탈륨 전극의 순서로 적층된 PMOS 소자의 게이트전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명 의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3은 본 발명의 실시예에 따른 반도체소자의 구조를 도시한 도면이다.
도 3에 도시된 바와 같이, NMOS 영역과 PMOS 영역이 정의된 반도체 기판(31), 반도체기판(31), 반도체기판(31) 상에 형성된 게이트절연막(33), NMOS 영역의 게이트절연막(33) 상에 형성된 루테늄-탄탈륨 합금전극(34)의 게이트전극, 및 PMOS 영역의 게이트절연막(33) 상에 루테늄-탄탈륨 합금전극(34a)과 탄탈륨전극(36)의 순서로 적층된 게이트전극을 포함한다. 그리고, NMOS 영역과 PMOS 영역은 소자분리막(32)에 의해 분리되고, 각 게이트전극의 상부에는 게이트하드마스크(37)가 형성되어 있다.
도 3에 도시된 반도체소자, 즉 CMOS 소자는 NMOS 소자의 게이트전극으로 루테늄-탄탈륨 합금 전극(34)을 사용하고, PMOS 소자의 게이트전극으로는 루테늄-탄탈륨 합금 전극(34a)과 탄탈륨 전극(36)의 적층을 사용하여, 듀얼 메탈 게이트 구조를 구현한다.
도 3에서, NMOS 소자의 게이트전극이 되는 루테늄-탄탈륨 합금전극(34)은 100Å∼500Å 두께이고, PMOS 소자의 게이트전극에 포함되는 루테늄-탄탈륨 합금 전극(34a)은 30Å∼100Å 두께이며, PMOS 소자에서 루테늄-탄탈륨 합금 전극(34a)과 탄탈륨 전극(36)의 총 두께는 NMOS 소자의 루테늄-탄탈륨 합금전극(34)의 두께와 동일하다. 그리고, 두 합금 전극 모두 루테늄과 탄탈륨의 합금비율은 50:50으로 한다.
전술한 바와 같이 듀얼 메탈 게이트로 사용되고 NMOS 영역에 형성되는 루테 늄-탄탈륨 합금 전극(34)은 일함수가 4.2eV의 값을 보여 NMOS 소자의 특성에 적합하고, 루테늄-탄탈륨 합금 전극(34a)과 탄탈륨 전극(36)의 적층은 5eV∼5.2eV의 일함수값을 보여 PMOS 소자의 특성에 적합한 값을 보여주고 있다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 반도체소자의 제조 방법을 도시한 공정 단면도이다.
도 4a에 도시된 바와 같이, 반도체기판(31)의 소정영역에 NMOS 영역과 PMOS 영역을 분리하기 위한 소자분리막(32)을 형성한다. 이때, 소자분리막(32)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성한 것이다.
다음으로, 반도체기판(31) 상에 게이트산화막(33)을 형성한 후, 게이트산화막(33) 상에 루테늄과 탄탈륨의 합금(Ru-Ta alloy), 즉 루테늄-탄탈륨 합금 전극(34)을 형성한다. 이때, 루테늄-탄탈륨 합금 전극(34)은 화학기상증착법(CVD), 물리기상증착법(PVD) 또는 원자층증착법(ALD) 중에서 선택되는 어느 하나의 증착법으로 형성한 것이며, 그 두께는 100Å∼500Å으로 한다. 그리고, 루테늄-탄탈륨 합금전극(34)에서 루테늄과 탄탈륨의 합금비율은 50:50으로 한다.
도 4b에 도시된 바와 같이, 루테늄-탄탈륨 합금 전극(34) 상에 감광막을 도포한 후 노광 및 현상으로 패터닝하여 NMOS 영역의 상부를 덮는 PMOS 영역 오픈 마스크층(35)을 형성한다.
이어서, PMOS 영역 오픈 마스크층(35)을 식각배리어로 하여 PMOS 영역 상부의 루테늄-탄탈륨 합금 전극(34)을 소정 두께만큼 식각한다. 이때, PMOS 영역 상부에서 식각후 잔류하는 루테늄-합금 전극(34a)의 두께는 30Å∼100Å으로 한다.
도 4c에 도시된 바와 같이, PMOS 영역 오픈 마스크층(35)을 스트립한 후, 전면에 탄탈륨 전극(36)을 형성한다.
이때, 탄탈륨 전극(36)은 PMOS 영역의 상부에 잔류하고 있는 루테늄-탄탈륨 합금 전극(34a)의 상부를 덮을 때까지 전면에 증착하며, 그 두께는 100Å∼500Å으한다.
이어서, 탄탈륨 전극(36)에 대한 화학적기계적연마(Chemical Mechanical Polishing) 또는 에치백 공정을 진행하여 NMOS 영역의 상부에 있는 탄탈륨전극(36)을 제거한다. 이로써, NMOS 영역 상부에는 루테늄-탄탈륨 합금전극(34)만 잔류하고, PMOS 영역 상부에는 루테늄-탄탈륨 합금전극(34a)과 탄탈륨전극(36)의 적층구조가 잔류한다.
전술한 화학적기계적연마(CMP) 공정 또는 에치백공정은 NMOS 영역 상부에 잔류하고 있는 루테늄-탄탈륨 합금전극(34)의 표면이 드러날때까지 진행하며, 이로써 NMOS 영역과 PMOS 영역에서 평탄화를 구현할 수 있다.
도 4d에 도시된 바와 같이, 전면에 게이트하드마스크(37)를 형성한 후, 게이트마스크 및 식각 공정을 진행하여 듀얼 메탈게이트를 완성한다. 여기서, 게이트하드마스크(37)는 실리콘질화막으로 형성한다.
즉, NMOS 영역 상부에는 루테늄-탄탈륨 합금전극(34)과 게이트하드마스크(37)의 순서로 적층된 게이트구조를 형성하고, PMOS 영역 상부에는 루테늄-탄탈륨 합금전극(34a), 탄탈륨막(36) 및 게이트하드마스크(37)의 순서로 적층된 게이트구조를 형성한다.
결국, NMOS 소자의 게이트전극은 루테늄-탄탈륨 합금 전극(34)이고, PMOS 소자의 게이트전극은 루테늄-탄탈륨 합금 전극(34a)과 탄탈륨 전극(36)의 적층이 되어 CMOS 소자에서 듀얼 메탈 게이트 구조를 구현한다.
표1은 루테늄-탄탈륨 합금 전극을 채택한 각 샘플의 스플릿 두께 조건이고, 도 5는 표1의 각 샘플 전극에 대하여 일함수를 구한 값이다. 도 5에서 가로축은 웨이퍼 샘플 번호이다.
샘플 바텀메탈(Bottom metal) 탑메탈(Top metal)
1 Ru50Ta50 500Å
2 Ru50Ta50 100Å Ta 500Å
3 Ru50Ta50 70Å Ta 500Å
4 Ru50Ta50 30Å Ta 500Å
표1 및 도 5에서 보듯이, Ru50Ta50 합금 전극(Ru과 Ta의 합금비율이 50:50)만을 사용하는 경우 일함수가 4.2eV의 값을 보여 NMOS 소자의 특성에 적합하고, Ru50Ta50 합금 전극 상부에 탄탈륨 전극을 추가로 적층한 경우는 5eV∼5.2eV의 일함수값을 보여 PMOS 소자의 특성에 적합한 값을 보여주고 있다.
결국, 위 표1 및 도 5에 따르면, 루테늄-탄탈륨 합금 전극을 NMOS의 게이트로 형성하고, 루테늄-탄탈륨 합금전극과 탄탈륨전극의 적층을 PMOS의 게이트로 형성하여, CMOS 소자의 듀얼 메탈게이트의 소자 특성을 충분히 만족시키고 있음을 알 수 있다.
그리고, 루테늄-탄탈륨 합금 전극의 경우는 다른 메탈전극과는 달리 1000℃까지의 고온 열공정까지 일함수가 변하지 않는 우수한 열안정성을 보여 듀얼 메탈게이트로 최적의 조건을 제공한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 CMOS 소자 공정시 NMOS는 루테늄-탄탈륨 합금을 게이트전극으로 사용하고, PMOS는 루테늄-탄탈륨 합금과 탄탈륨 전극의 적층을 게이트전극으로 하여 듀얼 메탈게이트를 구현하므로써, 게이트절연막이 외부에 노출되는 것을 방지하여 게이트절연막의 특성열화를 방지할 수 있는 효과가 있다.
또한, 본 발명은 듀얼 메탈게이트 공정시 발생할 수 있는 게이트절연막의 손상을 막기 위한 다마신 공정과 같은 공정보다 훨씬 간단하게 되어 생산비용 및 생산기간을 단축시킬 수 있는 효과가 있다.

Claims (10)

  1. NMOS 영역과 PMOS 영역이 정의된 반도체 기판;
    상기 반도체기판 상에 형성된 게이트절연막;
    상기 NMOS 영역의 게이트절연막 상에 형성된 제1루테늄-탄탈륨 합금전극의 게이트전극; 및
    상기 PMOS 영역의 게이트절연막 상에 제2루테늄-탄탈륨 합금전극과 탄탈륨전극의 순서로 적층된 게이트전극
    을 포함하는 듀얼메탈게이트를 구비하는 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 및 제2 루테늄-탄탈륨 합금 전극에서 루테늄과 탄탈륨의 합금비율은 50:50인 것을 특징으로 하는 듀얼메탈게이트를 구비하는 반도체 소자.
  3. 제1항에 있어서,
    제1루테늄-탄탈륨 합금전극의 두께는 상기 제2루테늄-탄탈륨 합금전극과 탄탈륨전극의 적층 두께와 동일한 것을 특징으로 하는 듀얼메탈게이트를 구비하는 반도체 소자.
  4. 제3항에 있어서,
    상기 제1루테늄-탄탈륨 합금전극은 100Å∼500Å 두께이고, 상기 제2루테늄-탄탈륨 합금 전극은 30Å∼100Å 두께인 것을 특징으로 하는 듀얼메탈게이트를 구비하는 반도체 소자.
  5. NMOS 영역과 PMOS 영역이 정의된 반도체 기판 상에 게이트절연막을 형성하는 단계;
    상기 NMOS 영역의 게이트절연막 상에 루테늄-탄탈륨 합금전극으로 된 NMOS소자의 게이트전극을 형성하는 단계; 및
    상기 PMOS 영역의 게이트절연막 상에 루테늄-탄탈륨 합금전극과 탄탈륨전극의 순서로 적층된 PMOS 소자의 게이트전극을 형성하는 단계
    을 포함하는 듀얼메탈게이트를 구비하는 반도체 소자의 제조 방법.
  6. 제5항에 있어서,
    상기 NMOS 소자의 게이트전극과 상기 PMOS 소자의 게이트전극을 형성하는 단계는,
    상기 게이트절연막 상에 루테늄-탄탈륨 합금 전극을 형성하는 단계;
    상기 루테늄-탄탈륨 합금 전극 중에서 상기 PMOS 영역 상부에 형성된 부분을 일정 두께로 식각하는 단계;
    상기 일정 두께로 식각된 PMOS 영역 상부의 루테늄-탄탈륨 합금 전극 상에 탄탈륨 전극을 형성하는 단계; 및
    게이트패터닝공정을 진행하여 상기 NMOS 영역 상부에 상기 루테늄-탄탈륨 합금 전극으로 된 NMOS 소자의 게이트전극을 형성함과 동시에 상기 PMOS 영역 상부에 상기 루테늄-탄탈륨 합금 전극과 탄탈륨 전극의 순서로 적층된 PMOS 소자의 게이트전극을 형성하는 단계
    를 포함하는 듀얼메탈게이트를 구비하는 반도체소자의 제조 방법.
  7. 제6항에 있어서,
    상기 탄탈륨 전극을 형성하는 단계는,
    상기 일정 두께로 식각된 PMOS 영역 상부의 루테늄-탄탈륨 합금 전극을 포함한 전면에 탄탈륨 전극을 형성하는 단계; 및
    상기 NMOS 영역 상부의 루테늄-탄탈륨 합금 전극의 표면이 드러날때까지 상기 탄탈륨 전극을 평탄화시키는 단계
    를 포함하는 것을 특징으로 하는 듀얼메탈게이트를 구비하는 반도체소자의 제조 방법.
  8. 제7항에 있어서,
    상기 탄탈륨 전극을 평탄화시키는 단계는,
    화학적기계적연마 또는 에치백으로 진행하는 것을 특징으로 하는 듀얼메탈게이트를 구비하는 반도체소자의 제조 방법.
  9. 제6항에 있어서,
    상기 루테늄-탄탈륨 합금 전극에서 루테늄과 탄탈륨의 합금비율은 50:50으로 하는 것을 특징으로 하는 듀얼메탈게이트를 구비하는 반도체소자의 제조 방법.
  10. 제6항에 있어서,
    상기 NMOS 소자의 게이트전극이 되는 루테늄-탄탈륨 합금 전극은 100Å∼500Å 두께이고, 상기 PMOS 소자의 게이트전극이 되는 루테늄-탄탈륨 합금 전극은 30Å∼100Å 두께로 형성하는 것을 특징으로 하는 듀얼메탈게이트를 구비하는 반도체소자의 제조 방법.
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