CN101675513B - 高k栅极介电质互补金属氧化物半导体结构的阈值调整 - Google Patents

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Abstract

公开了一种CMOS结构，其中第一型FET器件具有极薄的氧化物衬层(22’)。此薄衬层能够防止氧到达该第一型FET器件的高k介电质栅极绝缘体(10)。该CMOS结构的第二型FET器件具有较厚的氧化物衬层(21)。结果，暴露于氧能够移动该第二型FET器件的阈值电压，但不会影响该第一型FET器件的阈值电压。本公开也教导制造此CMOS结构的方法，其中不同类型的FET器件具有不同厚度的衬层，且该多个不同类型的FET器件的阈值电压彼此独立设置。

Description

高K栅极介电质互补金属氧化物半导体结构的阈值调整
技术领域
本发明涉及电子器件。具体地，本发明涉及包含高k栅极介电质的互补金属氧化物半导体(CMOS)结构，以及在不影响彼此的情况下，调整两种类型器件的阈值电压的方法。
背景技术
当今集成电路包含极大数量的器件。更小的器件和缩小基本规则是提高性能及降低成本的关键。随着场效应晶体管(field-effect-transistor，FEF)器件尺寸缩减的同时，技术也愈趋向复杂，因此需要改变器件结构及新的制造方法，以维持从一代到下一代的器件预期的性能提高。微电子器件的主流材料为硅，或更广泛地说，为硅基材料。对微电子器件重要的一种硅基材料为硅锗(SiGe)合金。本发明实施方式中的器件典型为单晶硅基材料器件技术领域中的一部分。
持续改善深亚微米代器件性能相当困难。因此，在不缩减器件尺寸的情况下达到改善性能的方法，一直是业界追求的目标。其中备受注目的方向是在不使栅极介电质实际上变薄的情况下达成较高栅极介电质电容。此方法涉及使用所谓的高k值材料。该材料的介电常数明显高于SiO2的介电常数(其大约为3.9)。高k值材料实际上明显比氧化物厚，但仍具有较低的等效氧化厚度(equivalent oxide thickness，EOT)值。本领域已知的概念EOT是指这类SiO2层的厚度，其具有和所关注的绝缘体相同的每单位面积电容。在现有的FET器件中，目标是使EOT值低于2nm，优选低于1nm。也可通过使用金属栅极来提高器件性能。栅极绝缘体旁边的多晶硅中的耗尽区在提高栅极到沟道的电容(或相当于降低EOT值)中成为障碍。解决方案是使用金属栅极。金属栅极也确保沿着栅极宽度方向具有良好的导电性，降低栅极可能出现RC延迟的危险。
高性能小型FET器件也需要能精确地控制阈值电压。随着操作电压下降到2伏特甚至更低时，阈值电压也必须下降，也更不容忍阈值变化。每种新元件，例如不同的栅极介电质，或不同的栅极材料，都会影响阈值电压。有时这类影响对所欲达成的阈值电压值不利。任何能影响阈值电压但却不会对器件造成其它影响的技术都是有用的。当栅极介电质中有高k值介电材料时的一类可用的技术是将栅极介电质暴露于氧。暴露于氧的高k值介电材料可降低PFET阈值并增加其NFET阈值。这种影响已为人所知且已被采用。但可惜的是，同时改变PFET和NFET器件阈值两者，并不易达成CMOS电路可接受的窄的阈值范围。因此，亟需可独立调整一类器件的阈值但却不影响另一类器件的阈值的结构与技术。而迄今，还没有教导这样的结构与技术。
发明内容
基于前述困难，本发明实施例公开了一种CMOS结构，其包含至少一第一型FET器件和至少一第二型FET器件。该第一型FET器件包含具有第一高k介电质的第一栅极绝缘体。该第一型FET器件也具有第一衬层(a firstliner)，其由氧化物所构成且厚度在约0.2nm至1.2nm间。该第二型FET器件包含具有第二高k介电质的第二栅极绝缘体。此第二型FET也具有由氧化物所构成的第二衬层，且其厚度至少为该第一衬层厚度的3倍大。结果，当此结构被暴露于氧时，氧可经由该第二衬层而到达该第二高k介电质，并在不影响第一型FET器件的阈值的情况下，移动该第二型FET器件的阈值电压。
本发明进一步披露一种制造CMOS结构的方法。此方法包括制造第一型FET器件，其具有包含第一高k介电质的第一栅极绝缘体，和制造由氧化物构成的暂时性衬层。制造第二型FET器件，其具有包含第二高k介电质的第二栅极绝缘体，和制造同样由氧化物构成的第二衬层。该方法还包括利用蚀刻完全移除该暂时性衬层。在该暂时性衬层被移除的地方，形成厚度在约0.2nm至约1.2nm间的化学氧化物衬层，其厚度被选择为至多该第二衬层的1/3。此方法还包括将该第一型FET器件和该第二型FET器件暴露于氧。氧可穿过第二衬层，到达第二栅极绝缘体的第二高k介电质，并使第二型FET器件的阈值电压产生预定偏移，同时，因为第一衬层厚度相当薄，使得氧无法穿过第一栅极绝缘体的第一高k介电质，使得第一型FET器件的阈值电压保持不变。
附图说明
本发明的这些和其他特征将从伴随的详细描述和附图更显见，其中：
图1示出依据本发明实施方式的具有一类器件的CMOS结构的剖面示意图，该器件具有化学沉积的氧化物衬层；
图2示出依据本发明实施方式的CMOS结构的处理的最初阶段的剖面示意图；
图3示出依据本发明实施方式的CMOS结构的处理的下一阶段的剖面示意图；
图4示出依据本发明实施方式的CMOS结构的处理的一阶段中的剖面示意图，其中已形成有化学氧化物衬层；
图5示出依据本发明实施方式的CMOS结构的一阶段中的剖面示意图，其中暴露于氧可移动一种类型器件的阈值；以及
图6示出依据本发明实施方式的包含至少一CMOS电路的处理器的示意图。
具体实施方式
场效应晶体管(FET)在电子领域中是熟知的。FET的标准部件为源极、漏极、源极与漏极间的主体和栅极。栅极覆盖着主体且可在源极与漏极间的主体中诱发导电沟道。在一般的术语中，沟道是设在主体中。栅极典型地是通过栅极绝缘体与主体隔离。FET器件有两类：空穴导电型，称为PFET；以及电子导电型，称为NFET。通常，将PFET与NFET器件连接到CMOS电路中。CMOS电路包含至少一PFET和至少一NFET器件。制造或处理时，当PFET与NFET器件被共同制作在同一芯片上时，是在处理CMOS工艺及制造CMOS结构。在FET器件操作中，电的贡献就是阈值电压。当栅极与源极间的电压超过阈值电压时，器件可在源极与漏极间运载电流。一般来说，NFET阈值电压为正的，而PFET阈值电压为负的。然而，本领域通常都以阈值电压的绝对值称呼这两种类型的阈值电压。对FET器件来说，阈值电压是其固有属性。
随着FET器件尺寸缩减，典型地，随着栅极长度小于100nm，传统利用调整主体和沟道的掺杂来设定阈值电压的方式也失去效果。栅极材料的有效功函数以及栅极绝缘体性质正成为决定小型FET阈值电压(通常在低于2V的电压下操作)的重要因素。性能驱动的技术方向是向着使用金属栅极和作为栅极绝缘体的高k介电质。但是，在栅极绝缘体中特定金属栅极和特定高k介电质的最佳组合，从性能和工艺的角度来看，可能没有导致NFET和PFET器件两者所需的最佳阈值电压。
已知将包括高k材料的栅极介电质暴露于氧，可使器件阈值电压朝一个方向移动，该方向与将栅极功函数移向p+硅功函数的方向相同。这导致降低PFET器件的阈值，就是让其变成较小的负电压，并提高NFET器件的阈值，就是让其变成较大的正电压。优选是在相对低的温度下实施此暴露于氧的步骤，也优选之后再没有高温工艺。因此，这种移动阈值的操作必须在器件制造后期发生，典型地在源极和漏极已被活化后才进行。此要求意味着必须在几乎所有的工艺步骤都已施行之后的制造工艺之时，例如，栅极和栅极侧壁都已完成且栅极绝缘体已被数层各式材料遮蔽后，才将栅极介电质中的高k材料暴露。然而，可能有一条路径可让氧从环境抵达栅极绝缘体。此路径在所谓的衬层内部。衬层为基本共形地沉积在所有结构上方的薄绝缘体，特别是在栅极和源极/漏极区域上方使用衬层乃是CMOS工艺中的标准实践。为调整器件的阈值电压，关键的性能在于衬层材料必须能可容许氧穿透。这种因为氧扩散穿过衬层所致的阈值变动已被报道过(E.Cartier在Symposium on VLSI Technology Digest of Technical Papers，p.230)。
如果可单独调整不同类型器件的阈值电压，则将是优选的。意思就是说，期望使用阈值调整技术(例如，暴露于氧)，使得调整一种类型器件的阈值，而不影响另一种类型器件的阈值。本发明实施方式教导这样一种对器件阈值的选择性调整，其通过在一种类型的FET中使用可容许氧扩散的衬层，同时修改另一种类型器件中衬层材料使氧基本无法渗透。
图1示出依据本发明一实施方式的具有一种类型器件的CMOS结构的剖面图，其中该类型器件具有化学沉积的氧化物衬层。在此制造阶段，CMOS结构适合被暴露在低温氧化环境下，其可改变(shift)一种类型FET的阈值。此阈值变动取决于何种类型的器件容许氧扩散进入栅极绝缘体，PFET的阈值电压会下降，而NFET的阈值电压会升高。
图1标出两个器件，分别为可构成CMOS结构的至少一NFET和PFET中的一个NFET和一个PFET。在图1中，并未指明哪个器件为NFET或哪个器件为PFET。本发明实施方式涵盖此两情形，亦即可通过暴露于氧来调整其阈值电压的任一类型器件，NFET或PFET。因此，以下将详细讨论第一型和第二型器件，且如果第一型器件是NFET，则第二型器件就是PFET，反之亦然，如果第一型器件是PFET，则第二型器件就是NFET。
须知除了本发明实施方式的元件外，图示也示出几个其它器件，因为它们是如本领域所公知的的FET器件中的标准部件。器件主体50典型为单晶硅基材料，在本发明代表性实施方式中，此硅基材料主体50实质上是单晶硅。在本发明示例实施方式中，此器件主体50为基板的一部分。基板可以是电子领域中任何已知的基板，例如，块材或绝缘体上的半导体(SOI)、完全耗尽或部分耗尽的、FIN型或任何其它种类。此外，基板上可有各种导电类型的各种阱，以包围器件主体的各种嵌套位置。图示显示了可能典型地只是电子芯片(例如图中波浪式虚线边界所指示的处理器)中一小部分。这些器件可以任何本领域中已知的方法彼此隔离。图示显示浅沟槽99隔离方案，因为这是本领域中可用的典型的先进隔离技术。所述器件具有源极/漏极延伸区40，和硅化的源极/漏极41，以及在栅极55、56上的硅化物42。如本领域技术人员所知，这些元件都有其各自的性质。因此，当本公开的图中使用共同指示数字时，是因为从本明实施方式的角度看来，这些元件的各自的性是不重要的。图1显示器件的源极/漏极已经被制造。在CMOS工艺中，可在源极/漏极制造期间典型地达到最高温预算(意指温度与暴露时间的组合)。对图1中的CMOS结构，因为源极/漏极已经被制造，这种高温制造步骤已经被执行，因此该结构将不需暴露于进一步的高温处理。对本发明实施方式来说，暴露于高温预算是指与源极/漏极制造过程中使用的类似的热处理。
这些器件具有标准的侧壁隔离物30、60。对本发明实施方式而言，这些隔离物材料的重要性仅在其优选无法被氧所穿透。此技术中所用的这类隔离物材料典型的是氮化物(SiN)，其为一种可阻挡氧材料的例子。第一型FET器件的侧壁隔离物30和第二型FET器件的侧壁隔离物60是在相同处理步骤中，以相同材料制造而成。但是，因为栅极叠层55、56可能彼此不同，且该多个衬层22、21也可能特意做成彼此不同，则两类型器件的侧壁隔离物30、60的细节形状可能彼此不同。第一型FET器件的栅极55和和第二型FET器件的栅极56通常有其自己的内部结构，典型地为多层。这些栅极，又被称为此两种类型器件的栅极叠层55、56，可彼此独立处理，且典型地具有不同结构。
第一型FET器件具有第一栅极绝缘体10且第二型FET器件具有第二栅极绝缘体11。两栅极绝缘体都包括高K介电质。该高K介电质可以是ZrO2、HfO2、Al2O3、HfSiO、HfSiON或其混合物。如本领域所熟知的，这些物质的共通性质为具有较标准氧化物(SiO2)栅极绝缘材料更高的介电常数，标准氧化物(SiO2)栅极绝缘材料的介电常数一般约为3.9。在本发明实施方式中，第一型FET器件的第一栅极绝缘体10和第二型FET器件的第二栅极绝缘体11可包括相同的高K介电质，或其可具有不同的高K材料。在本发明典型实施方式中，在两栅极绝缘体10、11中的共同高K介电质为HfO2。每一栅极绝缘体10、11，除了高K介电质之外，亦可具有其它组分。一般来说，在本发明实施方式中，在高K介电质层与器件主体50之间，有一极薄、小于约1nm的化学沉积氧化物。但是，对任何或所有内部结构，或缺乏任何结构，仅是含有高K介电质的任一第一或第二栅极绝缘体10、11，都属于本发明的实施方式的范畴。在本发明的示例实施方式中，可使用覆盖薄化学SiO2的HfO2作为栅极绝缘体，其具有在0.6nm至1.2nm间的等效氧化物厚度。
第二型FET器件具有第二衬层21。衬层是已知的，且常被用在标准CMOS工艺中。这类衬层的材料为氧化物，典型是二氧化硅。衬层的传统角色是在各种处理步骤期间，特别是蚀刻步骤期间，保护栅极。这类衬层典型具有相对于氮化物与硅而言的选择性蚀刻性质。第二衬层21的材料，典型为SiO2，可容许氧扩散穿过其，并容许氧到达栅极介电质。虽然大部分衬层表面积被隔离物60(其可阻隔氧)所覆盖，但在衬层21边缘、隔离物下方和栅极顶部旁，氧均可进入衬层21中，到达栅极绝缘体11，并将第二型FET的阈值电压改变期望的预定量。
如所有图示，图1同样只是例示性的。如本领域所公知的，除了图中所显示的以外，在结构中还可能含有许多更多的元件，这些不会影响本发明的实施方式的范畴，这类元件，例如，可以是任何介于衬层与栅极间的其他层。一种这类常用的层称为“补偿层(offset)”或“源极/漏极”、“隔离层”，可用来制造源极/漏极。
第一型FET器件具有第一衬层22。此第一衬层22可以比第二衬层21薄许多。第一衬层22的厚度范围在约0.2nm至约1.2nm之间，典型地在约0.4nm至约0.8nm间。第一衬层也是由氧化物(SiO2)构成。因为第一衬层是由氧化物(SiO2)构成，因此氧能够穿透它。但是，第一衬层的厚度明显小于第二衬层21的厚度，第二衬层21的厚度一般约大于3nm。因此，虽然给予充分的时间，氧可穿过第一衬层22，但是与穿过较厚的第二衬层21相比，氧以较小的量穿过。利用暴露于氧来移动阈值的技术所涉及的时间，通常不超过数小时。制造时，在充分量的氧穿过第二衬层21并到达第二栅极介电质11以影响第二型FET的期望的阈值移动时，基本上没有任何氧穿过第一衬层22，且第一型FET的阈值始终保持不变。此结果乃是本发明实施方式欲求的期望结果。
第一衬层22，通常又称为化学氧化物，指的是其生产的方式。这类化学氧化物沉积是已知的。有可能在第一衬层22的最小厚度范围时，此第一衬层22具某种程度的不连续性。一般来说，对本发明实施方式来说，所选第一衬层的厚度必须足够厚，以达成其在蚀刻期间保护栅极的功能，此蚀刻步骤一般主要发生在制造隔离物期间；同时，相较于第二衬层21，此第一衬层的厚度又必须足够薄，使其可充分阻挡氧的穿透。挑选化学沉积第一衬层22的技术是因为此技术能可控地产生极薄且均匀的氧化物层。
进一步的讨论和图示只呈现可产生图1结构的相关处理步骤。NFET、PFET和CMOS的制造已是此领域中熟知的技术。须知这类处理涉及大量处理步骤，且每个步骤对于本领域的技术人员而言也可以有实际上无穷多的变形。可进一步知道是已知处理技术的整个范围对于制造所披露的装置结构而言都是可用的，且仅将详细描述与本发明实施方式相关的工艺步骤。
图2显示依据本发明的实施方式的处理CMOS结构的最初阶段的剖面示意图。在第一型FET器件中，实现了第一栅极绝缘体10，该第一栅极绝缘体10包括第一高k介电质。此第一栅极绝缘体10本身可基本上为高k介电质，或可和其它介电质(例如，二氧化硅等等)组合实施。暂时性衬层20被实质同形沉积在整个第一型FET器件上，特别是覆盖在栅极55和源极/漏极40区域上。该“暂时性”衬层的名字反映了其将在较后期的处理步骤中被移除，并以第一衬层22来取代。暂时性衬层20实质上由一种氧化物材料所组成，典型为SiO2。此暂时性衬层20与第二型FET器件中的第二衬层21类似，且可在各种涉及制造源极/漏极的处理步骤中保护栅极。此暂时性衬层20的厚度与第二衬层21类似，因此其并不适合用来防止氧穿透到第一栅极绝缘体10。
图2还示出在第二型FET器件中，实施了第二栅极绝缘体11，该第二栅极绝缘体11包括第二高k介电质。此第二栅极绝缘体11本身可基本为高k介电质，或可和其它介电质(例如，二氧化硅等等)组合实施。第二衬层21已实质同形沉积在整个第二型FET器件上，特别是覆盖在栅极56和源极/漏极40区域上。第二衬层21实质上由一种氧化物材料所组成，典型为SiO2。
本领域中已知许多可能的导致图2的结构的制造路径。本文说明书中所给出的特定细节不旨在以限制的方式被解释。在本发明代表性实施方式中，暂时性衬层20和第二衬层21是在单一处理步骤中被沉积，因此具有实质相同的性质。也可在制作的不同步骤中沉积这些衬层20、21，且它们不必然具有相同性质，例如厚度或准确组成可能不同。对于第一和第二栅极绝缘体10、11中的高k材料来说，也有相似的考虑。在本发明代表性实施方式中，第一和第二栅极绝缘体10、11可在不同处理步骤中沉积，可能是或可能不是相同材料。但是，这些栅极绝缘体也可在相同处理步骤中被沉积，在本发明示范性实施方式中，第一和第二栅极绝缘体10、11中的高k材料是相同材料，例如HfO2。
第一型FET器件的栅极55和第二型FET器件的栅极56本身可以是复合结构。由于选择在氧暴露期间不调整第一型FET器件的阈值，因此必须恰当地选择第一型FET器件的栅极55的组成，以便第一型FET器件阈值电压最终具有期望的数值。因此，第一型FET器件的栅极55可包括谨慎挑选出来的所谓的帽盖层55”。此帽盖层为本领域已知，例如V.Narayanan等人在2006年IEEE VLSI Symposium(第224页)中发表的。此帽盖层55”可包含镧(La)，其经适当处理可产生期望的阈值电压值。在本发明的典型实施方式中，第一型FET器件的栅极55也可包含金属55’，例如W、Ta、或其它已知的金属。类似的，第二型FET器件的栅极56也可具有内部结构，例如金属层56’。此金属层56’可与第二栅极绝缘体11直接接触。可作为第二型FET器件栅极56’的金属可选为W、Ta、或其它已知适合用来制作栅极的金属。典型适合作为栅极一部分的金属可包括Mo、Mn、TaN、TiN、WN、Ru、Cr、Ta、Nb、V、Mn、Re、及其组合。第一和第二型FET器件栅极55、56中的金属层55’、56’可由相同材料制成。在所制造的栅极叠层中可能还存在有其它层，例如非晶硅(α-Si)和多晶硅层。在后续图示中，将不会指出栅极中可能的内部结构，但必须了解如果这类结构存在于图2所示的处理阶段，则栅极的内部结构不会改变，在所有进一步制造期间和在完成的器件中，也将一直存在。这些图示也显示到此阶段通常已经完成源极/漏极延伸区40的制作。
图3显示依据本发明实施方式在处理CMOS结构的下一阶段的剖面示意图。在此阶段，第一型FET器件中的暂时性衬层20已经被蚀刻完全移除。蚀刻步骤对于本领域的技术人员是已知的，通常涉及掩蔽并以稀释的HF的蚀刻，其可选择性地移除衬层，例如暂时性衬层20，但不会影响其它结构，例如栅极55。在第一型FET器件中多个区域被处理的同时，对于本领域的技术人员而言已知的阻障掩模150保护了第二型FET器件的多个区域。
图4显示依据本发明实施方式在处理CMOS结构的阶段中的剖面示意图，其中已沉积有化学氧化物。第一型FET包括栅极55和第一栅极绝缘体10，第一型FET已被同形沉积的氧化物衬层既第一衬层22所覆盖。以化学方式形成氧化物在本领域中乃是已知的。这种化学形成方式能以可控的方式形成极薄、均匀的氧化物层。在本发明的代表性实施方式中，的第一衬层22的厚度选在约0.2nm至约1.2nm间，优选范围在约0.4nm至约0.8nm间。可利用传统SC1 SC2工艺(此在本领域中也被称为RCA清洁)来形成第一衬层22的该氧化物。
在接下来图4所示的处理，可跟随一系列本领域中已知的标准步骤。这些步骤可包括制造并活化源极与漏极，在源极/漏极41和栅极42上方形成硅化物；处理两器件的隔离物30、60。从本发明实施方式的而言，隔离物30、60的关键性能在于不应让氧可穿透，因为这些隔离物30、60是用来阻挡当氧与衬层21、22相遇时的氧进入。一般常用作为隔离物30、60的材料是氮化物(SiN)，其有效地阻隔氧。完成这些步骤后，就可获得之前参考图1讨论的图1所绘制的期望结构。
图5显示依据本发明实施方式在处理CMOS结构的阶段中的剖面示意图，其中暴露于氧移动了一种类型器件的阈值。暴露于氧的步骤101可利用炉或快速热退火而在约200℃至350℃的低温下实施。暴露于氧101的持续时间可从约2分钟到约150分钟的宽范围内变化。在暴露期间，氧被极薄的第一衬层22完全阻档而不会渗透到该第一栅极绝缘体10，但是氧能够渗透到第二栅极绝缘体11。阈值的移动量取决于暴露于氧的参数，主要取决于温度和工艺时间。在本发明实施方式中可实现高达250mV至300mV的范围的阈值移动。
暴露于氧不必然会影响给定芯片或处理器上所有第二类型的FET器件。可使用全局氮化物掩模来阻隔氧使其无法穿透到一部分的第二型FET器件。在此方式中，用具有至少两种不同阈值电压值的第二型FET器件可制造芯片和处理器。因此，对给定芯片或处理器来说，不必须实施化学氧化物衬层22作为所有第一型FET器件的衬层。因此对给定芯片或处理器来说，第一型FET器件也可具有至少两种不同的阈值电压值。这些阈值电压值的差异也可高达约250mV至300mV，但对某些电路而言，约50mV至100mV间的阈值电压值的差异就已经是极大的值了。具有多重阈值电压的器件的可用电路示例包括在信号处理和通讯处理器等中的电路。
在暴露于氧的步骤之后，此CMOS结构及使其成为电路的布线，可使用对于本领域的技术人员已知的标准步骤完成。
图7显示依据本发明实施方式的包含至少一个CMOS结构的处理器的示意图。此处理器900具有至少一个芯片901，其包含至少一个CMOS结构100，其具有FET，该FET具有高k栅极介电质、包括金属的栅极、和由氧化物构成的衬层(其厚度在约0.2nm至约1.2nm间)。此处理器900可以是任何可受益于本发明的处理器。以所公开的结构的实施方式制造的处理器的代表性实施方式为数字处理器，一般常见于计算机的中央处理器联合装置(complex)中；数字/模拟的混合处理器，一般常见于信号处理和通讯设备中；及其它。
就以上教导而言，可以有许多本发明的修改和变体，且许多修改和变体对于本领域的技术人员而言是明显的。本发明的范围由所附的权利要求所界定。

Claims (9)

1.一种处理互补金属氧化物半导体结构的方法，包括：
在第一型FET器件中，实施第一栅极绝缘体和制造暂时性衬层，其中该第一栅极绝缘体包括第一高k介电质；
在该第一型FET器件中，利用蚀刻完全移除该暂时性衬层；
在该第一型FET器件中，沉积化学氧化物衬层来取代该暂时性衬层，该化学氧化物衬层具有约0.2nm至约1.2nm间的第一厚度；
在第二型FET器件中，实施第二栅极绝缘体和制造第二衬层，该第二栅极绝缘体包括第二高k介电质，且该第二衬层实质上是由氧化物构成且具有第二厚度，其中该第二厚度被选择为至少是该第一厚度的3倍大；
将该第一型FET器件和该第二型FET器件暴露于氧，其中氧穿过该第二衬层到达该第二栅极绝缘体的该第二高k介电质，并导致该第二型FET器件的阈值电压的预定偏移，同时因为该第一厚度，基本防止氧穿过该第一栅极绝缘体的该第一高k介电质，由此该第一型FET器件的阈值电压保持不变。
2.如权利要求1所述的方法，其中该第一型FET器件被选为PFET器件，且该第二型FET器件被选为NFET器件。
3.如权利要求1所述的方法，其中该第一型FET器件被选为NFET器件，且该第二型FET器件被选为PFET器件。
4.如权利要求1所述的方法，其中该第一高k介电质和该第二高k介电质被选为相同材料。
5.如权利要求4所述的方法，其中该相同材料是HfO2。
6.如权利要求1所述的方法，还包括：
沉积单层的氧化物在该第一型FET器件和该第二型器件上方；并从该单层的氧化物来制造该暂时性衬层和该第二衬层。
7.如权利要求1所述的方法，还包括：
在该第一型FET器件中，实施包括第一金属的第一栅极；
在该第二型FET器件中，实施包括第二金属的第二栅极。
8.如权利要求7所述的方法，其中对于该第一栅极，处理夹设在该第一栅极介电质和该第一金属之间的帽盖层。
9.如权利要求7所述的方法，其中对于该第二栅极，处理该第二金属，使其可直接接触该第二绝缘体。
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