CN1183649A - 元件角隅阈值在几何方面的控制 - Google Patents

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Abstract

圆化场效应晶体管导电沟道的各角隅或在沟渠结构的各边缘形成凹口,其中栅氧化膜和栅极的一部分形成得使栅氧化膜和栅极有效地卷绕晶体管导电沟道的一部分。特别是这种晶体管是按亚微米设计规程制造时,栅极的几何结构使导电沟道中的电场可以无需按一定角度注入杂质加以改变就可调节角隅导电在导电沟道中的作用。这样,用简单、有效和生产率高的制造工艺就可以修整接近截止点的导电性能,使其适合特定用途,而且可以减小导通/截止阈电压。

Description

元件角隅阈值在几何方面的控制
本发明总的说来涉及场效应晶体管的制造，更具体地说，涉及如何在亚微米场效应晶体管中产生合乎要求的导通/截止电压。
目前，场效应晶体管已成了大多数高集成度小型数字电子电路精选的有源电子元件。场效应晶体管的基本工作原理是用加到与元件的导电沟道绝缘的栅电极上的电压产生电场，由这个电场控制构成元件导电沟道的半导体材料体中的载流子数目的。场效应晶体管结构的简化提高了生产率，相对降低了工艺费用。此外，元件简化了就可以在单个圆片或芯片上形成更多的电路，从而可以将元件制成特小的体积，可以加快信号的传输时间，提高抗扰度，改善负载电容和其它是气参数并大大提高元件和绝缘结构设计的灵活性和加工制造的经济性。
此外，场效应晶体管的几何结构简化了，还可以将晶体管设计得使其合乎多种特殊目的和用途的要求。举例说，将导电沟道掺杂可以降低阈值，提高导通电流。不然也可以使例如动态存储器阵列中的阈值保持较高的阈值电平。短沟道效应大部分可以通过所谓轻掺杂的漏极结构等加以避免。
然而，导电沟道内产生的电场可能不均匀，特别是在通常与栅极边缘重合的导电沟道的侧缘(通常叫做“角隅”)更是如此。因此，沟道各角隅的导电特性(以下称角隅导电)可能会与沟道中间部分的导电特性(以下简称沟道导电)不大相同。所以，严格分析场效应晶体管时的等效电路应该是两个并联连接的不同导通/截止阈值的场效应晶体管。
晶体管的平面或沟道部分通常支配着晶体管的导通电流特性，而在较大(例如沟道较宽)的元件中，可以认为整个导电沟道的电场是比较均匀的。因此，数字电路中象导通/截止阈值Vt之类特别重要的元件特性是完全可以预测出来的。然而，这个叫做截止电流的电流，即使在大的元件中，主要出现在导电沟道的角隅处，而且实际上(特别是在数字元件中)是作为不同的导通/截止阈值电压出现的。沟道角隅中的导电还可能对晶体管的导通电流产生很大的影响，所谓多台面晶体管的设计即利用了这个影响。
随着场效应晶体管的小型化，导电沟道各角隅处的导电效应相对变得显著起来，实际上可能在亚微米沟道的宽度中起了支配作用。角隅导电与沟道导电相当之后的作用是相对地使晶体管的截止电流增加，同时使导通电流稍微地增加或者使靠近截止电压的导电特性“软化”。只要角隅导电占支配地位，其作用就使导通/截止阈值Vt增加。
此外，亚微米系中元件的体积减小时可以观察到导通/截止阈值的变化幅度增加，这时沟道尺寸极其微小的变化也会大大影响晶体管角隅导电和沟道导电的相对作用。体积类似的晶体管，其圆片或芯片上的阈电压通常是相当均匀的(体积较小时更为均匀)，但通常是将互补晶体管(例如CMOS)制成不同的大小，以增加导通电流的对称性，这时因晶体管大小不同而引起的不同阈值可能会将预期的开关对称性损害到有点不可预测、在元件的设计中不易校正的程度。
特别是应用在数字电路和低功率CMOS逻辑电路时，总希望最大限度地减小截止电流同时最大限度地增加导通电流。随着截止电流效应随着角隅导电作用的增加而增加，导通电流与截止电流的比值减小了。此外，各互连芯片之间不同的阈值实际上可能会减小工作范围。截止特性在靠近阈电压Vt的“软化”和/或阈电压的提高也是数字电路中最不希望发生的事。
由于角隅导电是沟道内电场不均匀引起的，因而可以通过在导电沟道区中按一定的角度注入杂质来调节电场。然而，注入杂质会引起半导体材料的晶格缺陷，这种缺陷不能通过与可能需要进行的电场调节一致的退火完全修正过来。此外，注入杂质还可能改变沟导正常导电的特性。杂质按角度注入还是个复杂而难进行的工序，可能会使各元件即使在同一圆片上形成彼此间也会产生一定程度的不一致性。由于这些和一系列相关的原因，采用按角度注入法时生产率会相当大地下降。在任何情况下，特别是沟道变窄时，按角度注入工序是否会适当调整导电沟道内的电场还是搞不清楚。
因此，本发明的目的是提供一种与沟道导电无关地来调整场效应晶体管中角隅导电的方法。
本发明的另一个目的是提供一种场效应晶体管及其能将导电阈值和截止电流值都调整得合乎要求的高生产率制造方法。
本发明的另一个目的是提供一种场效应晶体管及其可任意调整导通/截止电压的制造方法。
本发明还有一个目的，即提供一种既可按比例缩小到亚微米的大小又可保持严格规定的导通/截止阈电压和导电特性的晶体管结构。
为达到本发明的上述和其它目的，本发明提供的场效应晶体管和含有这种晶体管的集成电路，其为槽式结构环绕着的有源区中形成有导电沟道，导电沟道上形成有栅氧化膜和栅极，一部分栅氧化膜和栅极沿导电沟道与槽式结构这是界面处导电沟道的一部分边缘延伸。
按照本发明的另一个方面，本发明提供制造有场效应晶体管的半导体元件的方法包括下列工序：在基片有源区表面和有源区与槽式结构之间的界面形成牺牲氧化层；除去牺牲氧化层，在基片上形成凹口；再在有源区和凹口中形成栅氧化膜和栅极。
从下面就本发明一个最佳实施例参照附图所作的详细说明可以更好地理解上述和其它目的、各个方面和优点。附图中：
图1a和1b是场效应晶体管的剖视图，示出导致角隅导电的电场分布情况；
图2、3、4、5、6、7和8是本发明场效应晶体管制造过程各阶段的剖视图；
图9示出了本发明晶体管成品的剖视图；
图10示出了本发明阈值与栅极卷绕尺寸的关系曲线图；
图11、12和13是本发明在图2～9所示的最佳工序的大致示意剖视图；
图14示出了结合图5和6或图11说明的工序的细节；
图15示出了本发明阈电压与角隅圆化断面之间(就氧化垫层的腐蚀时间方面)的关系曲线图。
现在参看附图，特别参看图1a，图中示出了场效应晶体管的剖面示意图，可以看到导电沟道内在接近晶体管导通/截止阈值的栅电压下的等电位电场线。图1a中绘出的晶体管，其导电沟道10′在例如浅槽隔离结构与下栅氧化膜14和栅极16之间的基片10的宽度较大。若足以使主沟道的导电截止的栅极电压Vt(沟道)加到栅极16上，导电沟道10′内的电场则基本上均匀，如等电位线18所绘制的那样。但应该指出的是，导电沟道各角隅处的电场有一点不均匀，如编号15所示。这样，在栅极电压Vt(沟道)的情况下，电场会使沟道各角隅继续进行某些程度但不足以使晶体管显著导电。
然而，在窄(例如亚微米级)宽度的沟道中，如图1b中所绘出的那样(特别是栅氧化膜14′、栅16′和浅槽绝缘12绘成同样大小，设为最小特性面积时)，可以看出电场线18′使导电沟道横截面的较大部分导电。因此，角隅导电在较大程度上是造成晶体管导电的原因，或相反地，要使晶体管充分截止需要较大的Vt。这个作用随着沟道宽度的减小成比例地增加。
从图1a和1b还应该理解的是，通过改变掺杂剂浓度分布使等电位线更完全水平的等电位线位置调节需要从沟道两侧按一定角度注入杂质并改变(例如非线性改变)横跨沟道宽度方向的杂质浓度。要达到和/或调节非线性分布很困难，从两侧注入杂质又需要经过多道工序。此外，这种角度注入杂质可能增加氧化膜生长或淀积工序和隔离结构12完成之前的退火工序。总之，这种工艺既复杂，难以调节，又难以保持各圆片之间或单一圆片上的一致性，生产率又不很理想。
现在参看图2至图9说明本发明场效应晶体管最佳实施例的结构和制造过程。具体地说，图2绘出了本发明一个最佳实施例晶体管和隔离结构的最初制造阶段。应该理解的是，本发明特别适用于由隔离结构隔离的晶体管结构，这些隔离结构反过来使晶体管可以紧靠在一起安置。因此，应该理解的是，虽然图2至图9中示出的是单个晶体管的形成，但本发明特别适用于大量高集成度晶体管阵列的形成，而这正是本发明值得推荐和极其有益的应用场合。
还应该理解的是，在这类沟槽形成的结构不一定非要隔离结构不可。举例说，本发明同样适用于晶体管阵列与沟槽存储电容器结构结合在一起的形成，如动态存储器芯片中通常采用的那样。因此，虽然为简明起见下面是就晶体管和具一个沟槽的隔离结构结合的形成过程来说明本发明，但也可以采用其它沟槽结构。
如图2中所示，在基片10上用任何周知的方法依次形成有一层氧化垫层12和一层氮化物垫层14。接着，涂上一层适当的抗蚀剂并如18处所示在抗蚀层上用光蚀刻法形成线路图形，从而形成沟槽掩模。接着，用刻有图形的抗蚀层作为掩模用任何适当周知的腐蚀方法和腐蚀剂同样在氮化垫层和氧化垫层上刻蚀图形。
接着，如图3中所示，用刻有图形的氮化垫层作为掩模在硅基片上腐蚀出沟槽，这里应该理解的是，虽然本发明最好采用以硅为主的金相部分而且本发明也就这方面进行说明的，但本技术领域的行家们根据本发明的这个说明可以知道，按照本发明的原理也可以采用其它材料。此外，应该理解的是，沟槽的深度对本发明原理的运用并不是那么具关键性的因素，但沟槽的深度应按照拟形成的隔离结构及其所要求的性能设计，在这方面，沟槽深度却确实为关键因素。然而，设计上的这一类应考虑的问题是本技术领域的行家们所熟知的，因而这里不再进一步讨论以达到实施本发明的目的。
现在参看图4。在基片10中外露在沟槽内部的硅表面上形成有牺牲氧化层22(以下称沟槽牺牲氧化层)。这个氧化层最好用热氧化形成，以限制氧化层在沟槽中外露的硅表面上的形成，从而简化下面图5中所示的腐蚀工序。
具体地说，沟槽牺牲氧化层要经过象湿法腐蚀之类采用稀释的(例如40∶1)缓冲氢氟酸(HF)的各向同性腐蚀工序或其它适当的既基本上各向同性又可在氧化膜和基片材料(最好是氮化垫层14)之间加以选择的工序。这样，沟槽牺牲氧化层22受腐蚀时，氧化垫层12也会受腐蚀以切除下面的氮化垫层。(理论上，若腐蚀具充分的选择性，则可以无需沟槽牺牲氧化层而直接腐蚀氧化垫层。但为了在一系列腐蚀工序、从沟槽除去残余的表面污染物质的工序特别是准备在其中形成存储电容或其它结构而不只是形成如图中所示的沟槽绝缘时，为了监控腐蚀过程的进程从而提高切除下面部分的范围，最好采用沟槽牺牲氧化层。)应该理解的是，各向同性腐蚀氧化垫层使有源区准备形成晶体管的角隅暴露出来，且切除下面的氮化垫层14的范围对各角隅圆化的几何结构的形成很重要，这在下面将参看图8和图11至图13的通用实施例进行说明。
现在参看图6。沟槽20用任何适当的淀积法或生成法或该两种方法混合使用、用刻有图形的氮化层14作为掩模、用诸如氧化物、复合物或分层结构之类的适当绝缘材料26填充，这在元件总设计中可能需要这样做(但对本发明原理的应用无关重要)。各沟槽填充好之后，要完成隔离结构、存储电容器等时可以将氮化垫层除去。
氮化垫层14的除去工序最好使其余的氧化垫层12在切除下层部分之后仍然留在原位。保留这个氧化垫层可以控制各有源区拟形成晶体管的各角隅的圆化。下面参看图14更详细地说明本发明最佳实施例有关的有源区各角隅的圆化过程。然而，应该理解的是，本发明对Vt的控制可以无需对有源区进行圆化而是通过在毗邻有源区的隔离结构中形成凹口进行，为清楚说明这些凹口的形成过程，图6中没有示出其余的氧化垫层12。然而，虽然本发明可以通过有源区各角隅的圆化或在绝缘结构中形成凹口付诸实施，但最好还是将凹口的形成和有源区各角隅的圆化结合起来进行，但却不能采用其它方法或按任何程度的结合进行。
现在参看图7。另一层牺牲氧化层(以下称表面牺牲氧化层)28作为外敷层淀积出来或用例如热氧化生成。在后一种情况下，生成的氧化层主要在有源区以有利于栅氧化膜和电极达到所要求的角隅几何结构的形式形成，这下面即将参看图14进行说明。(这里，为了工序上的方便和最大限度地减少工序步骤，同样最好采用氧化物，但其它材料也可以采用。)结合氧化物的生成之后再加上外敷氧化层还可以在所示的大多数断面中选取厚度不同的氧化层28，从而可以加强对角隅几何结构的控制。
如图8中所示，现在就可以用任何大部分可在表面牺牲层28的材料与基片10的材料之间选取的方法对表面牺牲氧化层进行腐蚀。腐蚀工序的作用是除去表面的污染物质同时形成控制极或栅极的几何结构。腐蚀工序最好持续到稍微超出有源区中外露在隔离沟槽边缘形成凹口30的表面的位置。在基片的有源区部分与沟槽材料之间界面处生成的氧化层中内应力的生成给这些凹口30的形成带来方便，因为生成的氧化层的体积在氧化之前大于硅。凹口30的大小确定栅极沿导电沟道边缘的卷绕尺寸，正是这个导电沟道可以有把握地预测性地确定本发明晶体管的阈电压，这下面即将结合图10更全面地加以论述。
接着，如图9所示，通过杂质注入32完成晶体管的制造过程，即形成薄栅绝缘层(例如氧化层、氮化层、复合或层状结构)34，淀积金属或多晶硅栅极36并在其上形成图形。此外，特别是栅氧化膜是通过热氧化形成时，氧化膜大体上会在外露的硅表面上形成，而且不会影响凹口30的几何结构。即使是沉积形成的，薄栅绝缘层34也会高度保形，基本上会保持凹口30的几何结构。但在后者的情况下，必要时可以采用例如相应程度的各向同性和各相异性性能的方法进行淀积以巧妙地修整卷绕的几何结构，这样做大有好处。然而，现在要说明的是，尺寸F对晶体管阈值的影响最重要。
具体地说，如图10中得出的晶体管的导通/截止阈值Vt(以毫伏计)与控制栅卷绕间距F(以纳米计)的关系曲线所示，可以看出，阈值Vt随着尺寸F的增加基本上以线性的方式减小。看来这个关系可以外推到大于图10中所示的控制栅卷绕的尺寸，但预期阈值的减小会因特定晶体管设计的其它性能而受到限制，而在任何情况下，阈值超过04伏的减小可能是在逻辑电路应用中的极限，如有极限的话。
上面谈的是本发明晶体管制造工艺的最佳实施例，现在结合图11至图13论述一下另一种可作为本发明通用方案的制造工艺，用这种工艺有利于本发明上述目的的实现。具体地说，图11示出了本发明晶体管制造过程初始阶段的剖面图，其中隔离结构12的形成界定了有源区A，将有源区A分隔开。如本技术领域所周知的那样，这类隔离结构可以取多种形式(例如浅沟槽、深沟槽、下凹的氧化层等和其它采用沟槽的结构，例如存储电容器)，通常由氧化层结构，用在集成度要求特别高的场合。绝缘材料可采用其它材料，但本发明最好采用氧化层，尤其是基片10是硅时更应采用氧化层。但其它象锗之类的基片材料和其它绝缘材料也可以采用。在本发明的原理下，必要时可以采用象氮化物或氧化物和氮化物的材料。
本发明的晶体管根据图11所示的结构的第一制造工序是生成热氧化层，如实线120或120′所示。各种热氧化层生成法是本技术领域所周知的，具体选用哪一种方法对本发明的实施不那么重要。还应该指出的是，在本发明原理下也可以采用基片10材料的其它化合物(例如氮化物)，而这里使用的“氧化物”一词是指其值得推荐的氧化物，同时也指其它可能有的化合物或材料的总称)。但在理解本发明时有一点很重要，即热氧化层基本上只在有源区及其带隔离结构的界面生成。因此，热氧化层主要是在有源区的各角隅形成，而当有源区极其狭窄时；氧化层界面连同有源区的表面会取例如实线120所示的曲面断面的形式，在氧化层除去时各角隅或整个有源区具一定的曲率。
热生成(或淀积成)的氧化层在以后的工序步骤中是要除去的，因此叫做牺牲氧化层，其质量和厚度对本发明的实施并不特别重要。但若生成氧化层，其在角隅的曲面断面可借助于氧化层生成的温度加以改变。具体地说，提高温度增强了氧化大气和/或隔离氧化层结构往硅中的扩散，且使氧化层角隅断面的曲率增加，如实线120′所示。此外，有氧化层出时，可有利地加以利用来缓和往沟道区中的杂质注入过程(如122处所示)，这在元件设计中可能希望或要求这样做。氧化层的除去在生成要求极严的极薄栅氧化膜时(图13)还使下面的硅表面不致受污染。
现有参看图12。借助于牺牲氧化层120的各工序完成之后，用任何腐蚀法除去牺牲氧化层，腐蚀法可适当在牺牲(例如热)氧化层与基片材料之间选取，从而使基片中凹口在有源区角隅处外露的硅表面呈曲面断面124。这种工序和腐蚀剂有许多种，这是众所周知的，其选用对本发明的实施无关重要。这样，氧化层的局部除去将氧化层的曲面断面转移到有源区的角隅。
应该理解的是，牺牲氮化层的形成和从有源区的除去使导电沟道各角隅形成曲面，这个曲面可以修整得使其与图1a和/或图1b的等电位线密切相应。这种结构还使栅氧化膜和栅极的布局和上面形成尺寸F所述相同包括一定程度的含尺寸F′的“栅电极卷绕”，只是栅电极的卷绕现在位于有源区内而不是在隔离结构内。如下面即将更全面说明的那样，本发明可以通过有源区各角隅的圆化实施，但任何对隔离结构的腐蚀例外。此外，修整沟道的各角隅使其与等电位线相适应可以维持且可能提高晶体管在Vt处导电特性的精确度。
但应该理解的是，若本发明只通过导电沟道各角隅的圆化实施，则导电沟道的横截面减小，且可能更为重要的是，若不通过除去沟道各角隅完全加以消除则角隅导电会占优势。因此角隅导电作用不能大大补充元件的导通电流，从而反过来限制了沟道减小了的横截面。此外，由于角隅的圆化随热氧化层的生成而变化，而热氧化层的生成又受氧在硅中扩散的限制，因而热氧化层在经济实惠的时间里可生成的厚度受到限制，且可能使阈电压的调节达不到所要求的程度。另一方面，栅电极的卷绕只在沟槽结构区的形成可能会降低击穿电压(这取决于栅电极结构和图形的形成)或增加各晶体管之间的容性耦合。因此，如上所述，我们认为最好在沟槽区的有源区和栅电极卷绕区同时采用角隅圆化。
要形成栅电极卷绕，若隔离结构的化合物与热生成材料(例如氧化物)完全相同或者可在相应的速度下腐蚀，则腐蚀工序可简单地继续进行下去，按结合图8所述完全相同的方式将隔离结构过腐蚀即可。(若材料不同，应改变腐蚀剂或腐蚀工序或两者，保持在隔离结构112的材料与基片10的材料之间进行选择)。此外，由于出现机械应力的部位如上所述腐蚀速度会较大，因而还会形成下凹部位128。下凹部位128形成的深度对得出的晶体管导电阈值的控制很重要，但由于可用的阈值可在较宽的范围加以改变，因而隔离结构过腐蚀的程度对本发明的实施并无关重要。
达到所要求的过腐蚀程度之后，可以淀积或最好热生成薄栅氧化膜140，如图13中所示。接着，可以淀积金属或掺杂半导体并进行刻图以形成栅电极142，制成晶体管。
应该指出的是，在参照图2至图9说明的实施例和参照图11至13说明的实施例之间，在前一个实施例中(图2至图9)，在隔离结构上大体上形成一个凹口，在后一个实施例中(特别是图11至图12，在过腐蚀凹口128之前)，在有源区中大体上形成一个曲面(通常大致如图1b的等电位线15′所示)。这些效果在本发明的实施中可分别加以调节，但应视为按本发明可通过控制表面牺牲氧化层的厚度、氧化垫层的下面切除部分和有源区的宽度形成的形状连续统一体的极端情况，这种控制如上所述在个别设计中可能需要进行，现在参照图14详加说明。
具体地说，图14示出了有源区如图5所示但氮化垫层14除去之后的角隅，留下了氧化垫层12在通常通过各向同性局部腐蚀切除下面的氮化层14(例如24)之后的剩余部分。接着，在氧化垫层12所暴露的基片材料处在给定的温度下以较大的生成速率生成热氧化层，热氧化层紧挨着基片10与断面201中形成的沟槽结构26的界面。上面说过，提高热氧化层生成的温度会促进氧的扩散并产生点划线202所示的热氧化层断面。同样，减少下面的切除部分(例如24′)时，在给定的温度下生成热氧化层会形成虚线203所示的断面，提高热氧化层的生成温度会形成双点划线204所示的断面。因此，改变生成热氧化物时掩蔽和温度的组合或/和顺序会使得出的角隅圆化断面有所改变。
图15示出了阈电压所受的影响随下面切除部分而变化的关系曲线。具体地说，图15中，角隅阈电压的变化(以毫伏计)是作为氧化垫层12(和牺牲沟槽氧化层22)在稀释(例如40∶1)的缓冲氢氟酸湿法腐蚀之后在标准温度下生成热氧化膜的持续时间的函数绘制的。应该理解的是，有许多因素例如温度、腐蚀剂浓度、腐蚀方法等会影响腐蚀速率，图15示出了多个工序在这些因素除湿法腐蚀持续时间外基本保持不变的情况下的履行结果。因此，在其它工序和/或条件的情况下，图15的水平刻度应视为取任意时间单位。还应该指出的是，由于垂直轴按阈值变化的单位分度，因而原点的位置(0.0毫伏变化)也是任意的。
这样，由于加大下面切除部分的切除幅度在其它条件保持不变的情况下会增加尺寸F′因而从图10中的栅电极卷绕可以看出总的效果还是不变。然而，阈电压所受的影响是有一点非线性的，这个影响几乎具体是针对角隅导电的影响的，因而是针对晶体管临近截止的导电特性和晶体管导通电流角隅导电分量的大小的。因此，虽然在实施本发明时可以采用有源区的角隅圆化或栅极的卷绕而不采用其它方法，但采用这两种方法改变相对幅度时给设计各种用途的晶体管时阈电压、接近截止和导通电流的导电特性的修整带来了很大的灵活性。
举例说，虽然图15反映出下面切除幅度随时间而产生的一定程度的非线性和栅电极卷绕所产生的电场的变化，但图15中所示的结果表明，晶体管导通时(例如通过有总识地使沟道中的等电位线失配)产生角隅导电以增强导通电流，同时可任意降低截止阈值。
综上所述，可知本发明提供的晶体管及其制造方法既简单、经济实惠，生产率又高，而且可以随着设计规程转入亚微米体系通过控制角隅导电控制导通/截止阈值和导电特性，包括导通电流在内。
上面已就个别的最佳实施例说明本发明，但本技术领域的行家们都知道，在不脱离所附权利要求的精神实质和范围的前提下是可以经过修改实施本发明的。

Claims (20)

1.一种场效应晶体管，包括：
一个导电沟导，在周围环绕有沟槽结构的有源区内形成；
一层栅氧化膜和一个栅电极，在所述导电沟道上形成；且
所述栅氧化膜和栅电极的一部分沿所述导电沟道在所述导电沟道与所述沟槽结构的界面侧的一部分延伸。
2.如权利要求1所述的场效应晶体管，其特征在于，所述栅氧化膜和栅电极的所述部分的一部分沿所述有源区的所述界面延伸。
3.如权利要求1所述的场效应晶体管，其特征在于，所述栅氧化膜和栅电极的所述部分的一部分沿所述沟槽的一个区内的所述界面延伸。
4.如权利要求2所述的场效应晶体管，其特征在于，所述栅氧化膜和栅电极的所述部分的一部分沿所述沟槽结构的一个区内的所述界面延伸。
5.如权利要求1所述的晶体管，其特征在于，所述导电沟道的宽度小于1微米。
6.一种集成电路，包括一场效应晶体管，包括：
一个导电沟道，在周围环绕有沟槽结构的有源区内形成；
一层栅氧化膜和一个栅电极，在所述导电沟道上形成；且
所述栅氧化膜和栅电极的一部分沿所述导电沟道在所述导电沟道在所述导电沟道与所述沟槽结构的界面侧的一部分延伸。
7.如权利要求6所述的集成电路，其特征在于，所述栅氧化膜和栅电极所述部分的一部分沿所述有源区内的所述界面延伸。
8.如权利要求6所述的集成电路，其特征在于，所述栅氧化膜和栅电极的一部分沿所述沟槽结构的一个区内的所述界面延伸。
9.如权利要求7所述的集成电路，其特征在于，所述栅氧化膜和栅电极的一部分沿所述沟槽结构的一个区内的所述界面延伸。
10.如权利要求6所述的集成电路，其特征在于，所述导电沟道的宽度小于1微米。
11.一种制造包括一场效应晶体管的半导体元件的方法，所述方法包括下列步骤：
在基片的有源区表面和所述有源区与沟槽结构之间的界面形成牺牲氧化层；
除去所述牺牲氧化层，在所述基片上形成凹口；
在所述有源区上和所述凹口内形成栅氧化膜和栅电极。
12.如权利要求11所述的方法，其特征在于，它还包括下列步骤：
在所述基片上形成第一垫层和第二垫层；
腐蚀所述第一垫层以切除下面的所述第二垫层。
13.如权利要求11所述的方法，其特征在于，所述牺牲氧化层的一部分是热生成的。
14.如权利要求11所述的方法，其特征在于，它还包括往所述基片的所述有源区内注入杂质的步骤。
15.如权利要求11所述的方法，其特征在于，所述凹口部分是通过从所述沟槽结构除去一部分的材料形成的。
16.如权利要求11所述的方法，其特征在于，所述凹口部分是通过从所述基片的所述有源区除去一部分的材料形成的。
17.如权利要求16所述的方法，其特征在于，所述除去步骤包括：
圆化所述有源区的角隅。
18.如权利要求15所述的方法，其特征在于，所述凹口部分是通过从所述基片的所述有源区除去一部分材料形成的。
19.如权利要求18所述的方法，其特征在于，所述除去步骤包括圆化所述有源区角隅的步骤。
20.如权利要求11所述的方法，其特征在于，它还包括用绝缘体填充所述沟槽结构的步骤。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101675513B (zh) * 2007-05-01 2011-07-13 国际商业机器公司 高k栅极介电质互补金属氧化物半导体结构的阈值调整
CN102856378A (zh) * 2011-07-01 2013-01-02 南亚科技股份有限公司 包角晶体管及其制造方法

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5970471A (en) 1996-03-22 1999-10-19 Charles E. Hill & Associates, Inc. Virtual catalog and product presentation method and apparatus
US6133099A (en) * 1997-02-04 2000-10-17 Nec Corporation Vertical MOSFET and method of manufacturing thereof
US6002160A (en) * 1997-12-12 1999-12-14 Advanced Micro Devices, Inc. Semiconductor isolation process to minimize weak oxide problems
US6742183B1 (en) * 1998-05-15 2004-05-25 United Video Properties, Inc. Systems and methods for advertising television networks, channels, and programs
US6127215A (en) * 1998-10-29 2000-10-03 International Business Machines Corp. Deep pivot mask for enhanced buried-channel PFET performance and reliability
JP4649006B2 (ja) 1999-07-16 2011-03-09 ルネサスエレクトロニクス株式会社 半導体装置
EP2257061A1 (en) 2000-02-01 2010-12-01 United Video Properties, Inc. Methods and system for forced advertising
CA2399973A1 (en) * 2000-02-01 2001-08-09 United Video Properties, Inc. Systems and methods for providing promotions with recorded programs
US6468853B1 (en) * 2000-08-18 2002-10-22 Chartered Semiconductor Manufacturing Ltd. Method of fabricating a shallow trench isolation structure with reduced local oxide recess near corner
DE10131710B4 (de) * 2001-06-29 2006-05-18 Infineon Technologies Ag Verfahren zur gezielten Einstellung der Stufenhöhe bei der STI-Technik zur Herstellung von integrierten Schaltungen
US7105899B2 (en) * 2002-01-17 2006-09-12 Micron Technology, Inc. Transistor structure having reduced transistor leakage attributes
US6806163B2 (en) * 2002-07-05 2004-10-19 Taiwan Semiconductor Manufacturing Co., Ltd Ion implant method for topographic feature corner rounding
KR20040011016A (ko) * 2002-07-26 2004-02-05 동부전자 주식회사 알에프 반도체소자 제조방법
US7736394B2 (en) * 2002-08-22 2010-06-15 Victhom Human Bionics Inc. Actuated prosthesis for amputees
US6855606B2 (en) * 2003-02-20 2005-02-15 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-rod devices
US7074656B2 (en) * 2003-04-29 2006-07-11 Taiwan Semiconductor Manufacturing Company, Ltd. Doping of semiconductor fin devices
US7005330B2 (en) * 2003-06-27 2006-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Structure and method for forming the gate electrode in a multiple-gate transistor
US6828248B1 (en) 2003-08-08 2004-12-07 Taiwan Semiconductor Manufacturing Co., Ltd. Method of pull back for forming shallow trench isolation
US20050147247A1 (en) * 2003-11-14 2005-07-07 Westberg Thomas E. Interactive television systems having POD modules and methods for use in the same
US20100153997A1 (en) * 2004-01-21 2010-06-17 United Video Properties, Inc. Interactive television system with templates for managing vendor-specific video-on-demand content
US7452778B2 (en) * 2004-06-10 2008-11-18 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor nano-wire devices and methods of fabrication
KR100615570B1 (ko) * 2004-07-05 2006-08-25 삼성전자주식회사 둥근 활성코너를 갖는 리세스 채널 모스 트랜지스터의제조방법
DE102005037566B4 (de) * 2005-08-09 2008-04-24 Qimonda Ag Herstellungsverfahren für eine Halbleiterstruktur und entsprechende Halbleiterstruktur
US20070231870A1 (en) * 2006-03-31 2007-10-04 Fundacion Instituto De Estudios Avanzados (Idea) Process for the upgrading of heavy crude oil, extra-heavy crude oil or bitumens through the addition of a biocatalyst
US20070245019A1 (en) * 2006-04-12 2007-10-18 United Video Properties, Inc. Interactive media content delivery using a backchannel communications network
US8107977B2 (en) 2007-09-07 2012-01-31 United Video Properties, Inc. Cross-platform messaging
TW200921851A (en) * 2007-11-14 2009-05-16 Nanya Technology Corp Methods for forming semiconductor device
US8601526B2 (en) 2008-06-13 2013-12-03 United Video Properties, Inc. Systems and methods for displaying media content and media guidance information
US8117564B2 (en) * 2009-04-10 2012-02-14 United Video Properties, Inc. Systems and methods for generating a media guidance application with multiple perspective views
US20100306708A1 (en) * 2009-05-29 2010-12-02 Rovi Techonologies Corporation Systems and methods for handling profiles in a community
US20110016492A1 (en) * 2009-07-16 2011-01-20 Gemstar Development Corporation Systems and methods for forwarding media asset events
US20110070819A1 (en) * 2009-09-23 2011-03-24 Rovi Technologies Corporation Systems and methods for providing reminders associated with detected users
US20110072452A1 (en) * 2009-09-23 2011-03-24 Rovi Technologies Corporation Systems and methods for providing automatic parental control activation when a restricted user is detected within range of a device
US9014546B2 (en) 2009-09-23 2015-04-21 Rovi Guides, Inc. Systems and methods for automatically detecting users within detection regions of media devices
US9201627B2 (en) * 2010-01-05 2015-12-01 Rovi Guides, Inc. Systems and methods for transferring content between user equipment and a wireless communications device
US9167196B2 (en) 2010-05-19 2015-10-20 Rovi Guides, Inc. Systems and methods for trimming recorded content using a media guidance application
US8949901B2 (en) 2011-06-29 2015-02-03 Rovi Guides, Inc. Methods and systems for customizing viewing environment preferences in a viewing environment control application
US9218122B2 (en) 2011-12-29 2015-12-22 Rovi Guides, Inc. Systems and methods for transferring settings across devices based on user gestures
US9253262B2 (en) 2013-01-24 2016-02-02 Rovi Guides, Inc. Systems and methods for connecting media devices through web sockets
US9674563B2 (en) 2013-11-04 2017-06-06 Rovi Guides, Inc. Systems and methods for recommending content
US10381263B1 (en) 2018-05-04 2019-08-13 International Business Machines Corporation Method of forming via contact with resistance control
US10373866B1 (en) 2018-05-04 2019-08-06 International Business Machines Corporation Method of forming metal insulator metal capacitor with extended capacitor plates

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4538343A (en) * 1984-06-15 1985-09-03 Texas Instruments Incorporated Channel stop isolation technology utilizing two-step etching and selective oxidation with sidewall masking
US4830978A (en) * 1987-03-16 1989-05-16 Texas Instruments Incorporated Dram cell and method
JPS63289871A (ja) * 1987-05-21 1988-11-28 Hitachi Ltd 半導体装置
US5258332A (en) * 1987-08-28 1993-11-02 Kabushiki Kaisha Toshiba Method of manufacturing semiconductor devices including rounding of corner portions by etching
US4863562A (en) * 1988-02-11 1989-09-05 Sgs-Thomson Microelectronics, Inc. Method for forming a non-planar structure on the surface of a semiconductor substrate
KR940003218B1 (ko) * 1988-03-24 1994-04-16 세이꼬 엡슨 가부시끼가이샤 반도체 장치 및 그 제조방법
US5206535A (en) * 1988-03-24 1993-04-27 Seiko Epson Corporation Semiconductor device structure
US4943537A (en) * 1988-06-23 1990-07-24 Dallas Semiconductor Corporation CMOS integrated circuit with reduced susceptibility to PMOS punchthrough
US5122474A (en) * 1988-06-23 1992-06-16 Dallas Semiconductor Corporation Method of fabricating a CMOS IC with reduced susceptibility to PMOS punchthrough
JPH02271624A (ja) * 1989-04-13 1990-11-06 Seiko Epson Corp 半導体装置の製造方法
JP2870054B2 (ja) * 1989-10-25 1999-03-10 ソニー株式会社 半導体装置の製造方法
US5047356A (en) * 1990-02-16 1991-09-10 Hughes Aircraft Company High speed silicon-on-insulator device and process of fabricating same
US5130268A (en) * 1991-04-05 1992-07-14 Sgs-Thomson Microelectronics, Inc. Method for forming planarized shallow trench isolation in an integrated circuit and a structure formed thereby
JP3208575B2 (ja) * 1991-08-16 2001-09-17 ソニー株式会社 半導体装置の製法
US5387540A (en) * 1993-09-30 1995-02-07 Motorola Inc. Method of forming trench isolation structure in an integrated circuit
JP2955459B2 (ja) * 1993-12-20 1999-10-04 株式会社東芝 半導体装置の製造方法
US5459096A (en) * 1994-07-05 1995-10-17 Motorola Inc. Process for fabricating a semiconductor device using dual planarization layers
US5721448A (en) * 1996-07-30 1998-02-24 International Business Machines Corporation Integrated circuit chip having isolation trenches composed of a dielectric layer with oxidation catalyst material
US5757059A (en) * 1996-07-30 1998-05-26 International Business Machines Corporation Insulated gate field effect transistor
US5674775A (en) * 1997-02-20 1997-10-07 Taiwan Semiconductor Manufacturing Company, Ltd. Isolation trench with a rounded top edge using an etch buffer layer

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101675513B (zh) * 2007-05-01 2011-07-13 国际商业机器公司 高k栅极介电质互补金属氧化物半导体结构的阈值调整
CN102856378A (zh) * 2011-07-01 2013-01-02 南亚科技股份有限公司 包角晶体管及其制造方法
CN102856378B (zh) * 2011-07-01 2016-01-13 南亚科技股份有限公司 包角晶体管及其制造方法

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Publication number Publication date
TW385538B (en) 2000-03-21
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US6022796A (en) 2000-02-08
US5858866A (en) 1999-01-12

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