CN102856378B - 包角晶体管及其制造方法 - Google Patents
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Abstract
一种包角晶体管及其制造方法,该制造方法包括在衬底中形成隔离结构,定义出有源区。之后,进行处理工艺,使有源区的衬底两边具有尖角。接着,于有源区的衬底的表面上覆盖栅介电层。然后,于栅介电层上形成栅极导体层。于栅极导体层两侧的衬底中形成源极区以及漏极区。
Description
技术领域
本发明涉及一种半导体元件及其制造方法,尤其涉及一种包角晶体管及其制造方法。
背景技术
集成电路为因应电子产品小型化的需求,其各元件的尺寸以及元件之间的距离不断缩小。然而,元件并不能无止境的缩减,其在缩减的过程中也会因为衍生的问题而受到限制。
以集成电路中最基本的晶体管来说,其通常是通过栅极的长度(gatelength)的缩减来达到缩小其尺寸大小的目的。但是,有一些元件在进行操作时必须提供足够的电压(voltagelevel)。因此,元件所能缩减尺寸(栅极的长度)的能力受到相当大的限制。
发明内容
本发明提供一种包角晶体管,其可以缩减元件的尺寸,而且可以提升元件效能。
本发明提供一种包角晶体管的制造方法,其可以通过简单的工艺,来缩减元件的尺寸,并可以提升元件效能。
本发明提出一种包角晶体管的制造方法,包括在衬底中形成两个隔离结构,定义出有源区。之后,进行处理工艺,使有源区的衬底两边具有尖角。接着,于有源区的衬底的表面上覆盖栅介电层。然后,于栅介电层上形成栅极导体层。于栅极导体层两侧的衬底中形成源极区以及漏极区。
依照本发明一实施例所述,上述处理工艺使有源区的衬底的表面呈弧状。
依照本发明一实施例所述,上述处理工艺包括进行热氧化工艺,使有源区的衬底表面氧化,形成圆弧状的氧化层,接着,移除圆弧状的氧化层以及部分的隔离结构,使有源区的衬底的表面以及尖角凸出于隔离结构的表面。
依照本发明一实施例所述,上述栅介电层还覆盖上述尖角。
依照本发明一实施例所述,上述处理工艺除了进行上述热氧化工艺以及移除圆弧状的氧化层以及部分的隔离结构之外,还包括进行第一蚀刻工艺,移除有源区的部分衬底,至有源区的衬底表面低于隔离结构的表面,而形成一沟渠。第一蚀刻工艺包括非等向性蚀刻工艺。
依照本发明一实施例所述,上述处理工艺除了进行上述热氧化工艺及移除圆弧状的氧化层以及部分的隔离结构以及上述第一蚀刻工艺之外,还包括进行第二蚀刻工艺,以移除沟渠侧壁周围的隔离结构,使有源区的衬底表面以及尖角凸出于沟渠底部表面。第二蚀刻工艺包括等向性蚀刻工艺。此外,上述栅介电层还覆盖尖角。
依照本发明一实施例所述,上述处理工艺包括进行第一蚀刻工艺,移除上述有源区的部分上述衬底,使上述有源区的上述衬底表面低于上述隔离结构的表面。第一蚀刻工艺包括非等向性蚀刻工艺。
依照本发明一实施例所述,上述处理工艺除了上述第一蚀刻工艺之外还包括进行第二蚀刻工艺,移除上述沟渠侧壁周围的上述隔离结构,使上述有源区的上述衬底表面以及上述尖角凸出于上述沟渠底部。第二蚀刻工艺包括等向性蚀刻工艺。
依照本发明一实施例所述,上述栅介电层还覆盖上述尖角。
本发明还提出一种包角晶体管,包括衬底、栅介电层、栅极导体层、源极区以及漏极区。衬底中具有两个隔离结构,定义出有源区。有源区的衬底两边具有尖角。栅介电层覆盖于有源区的衬底的表面上。栅极导体层位于栅介电层上。源极区以及漏极区分别位于栅极导体层两侧的衬底中。
依照本发明一实施例所述,上述有源区的衬底表面以及上述尖角凸出于上述隔离结构的表面。
依照本发明一实施例所述,上述有源区的衬底表面低于上述隔离结构的表面,形成一沟渠,裸露出有源区的衬底表面。
依照本发明一实施例所述,上述有源区的上述衬底表面低于上述隔离结构的表面,构成一沟渠,使上述有源区的上述衬底表面以及上述尖角凸出于上述沟渠底部。
依照本发明一实施例所述,上述栅介电层还覆盖上述尖角。
依照本发明一实施例所述,上述有源区的衬底的表面呈弧状。
基于上述,本发明的包角晶体管的栅极为沟渠式,可以缩减元件的尺寸,而且在源极区与漏极区之间的衬底具有尖角,使得所形成的栅极可以包覆此尖角,藉以提升元件效能。
本发明的包角晶体管的制造方法可以通过简单的工艺,制造沟渠式栅极,以缩减元件的尺寸,而且在源极区与漏极区之间的衬底的两边形成尖角,俾使所形成的栅极可以包覆此尖角,藉以提升元件效能。
为让本发明的上述特征和优点能更明显易懂,下文特举实施例,并配合附图作详细说明如下。
附图说明
图1A为依照本发明实施例所示的一种包角晶体管的上视图。
图1B至1E为沿着图1A的I-I剖面所示的本发明第一实施例的一种包角晶体管的制造方法的剖面示意图。
图1F为沿着图1A的II-II剖面所示的本发明第一实施例的包角晶体管的另一个剖面示意图。
图1G为本发明第一实施例的另一例的包角晶体管沿着图1A的II-II剖面线的剖面示意图。
图2A至2C为沿着图1A的I-I剖面所示的本发明第二实施例的包角晶体管的制造方法的剖面示意图。
图2D为沿着图1A的II-II剖面所示的本发明第二实施例的包角晶体管的另一个剖面示意图。
图3A至3D为沿着图1A的I-I剖面所示的本发明第二实施例又一种包角晶体管的制造方法的剖面示意图。
图3E为沿着图1A的II-II剖面所示的本发明第二实施例的又一种包角晶体管另一个剖面示意图。
附图标记:
10:衬底
10a、10b、10d、10e、12a:表面
10c:侧壁
12:隔离结构
14:有源区
16:尖角
18:氧化层
20:栅介电层
22:栅极导体层
24:源极区
26:漏极区
28、30、40:沟渠
40a:底部
100A、100B、100C:包角晶体管
具体实施方式
图1A为依照本发明实施例所示的一种包角晶体管的上示图。
图1B至1E为沿着图1A的I-I剖面所示的本发明第一实施例的一种包角晶体管的制造方法的剖面示意图。图1F为沿着图1A的II-II剖面所示的本发明第一实施例的包角晶体管的另一个剖面示意图。
请参照图1B,在衬底10中形成两个隔离结构12,定义出有源区14。隔离结构12可以以任何已知的浅沟渠隔离结构的制造方法来制作。隔离结构12的材质为绝缘材料,例如是氧化硅。
在以罩幕层覆盖预定形成源极区24及漏极区26(未示出)的衬底区域之后,请参照图1C与1D,进行处理工艺,使有源区14的衬底10在与隔离结构12相邻的两边具有尖角16。在此实施例中,处理工艺包括两阶段。处理工艺的第一阶段是先进行热氧化工艺。热氧化工艺使有源区14的衬底10表面10a氧化,形成圆弧状的氧化层18。
接着,请参照图1D,处理工艺的第二阶段是移除圆弧状的氧化层18以及部分的隔离结构12,使有源区14的衬底10的表面10b以及尖角16凸出于隔离结构12的表面12a。尖角16是指有源区14的衬底10的表面10b与侧壁10c所夹的角度为锐角。尖角16向衬底10的上表面延伸。尖角16凸出于隔离结构12的表面12a。移除圆弧状的氧化层18以及部分的隔离结构12的方法可以采用非等向性蚀刻工艺,例如是干式蚀刻工艺。在此实施例中,圆弧状的氧化层18移除之后,所裸露的有源区14的衬底10的表面10b呈弧状,然而,本发明并不以此为限,只要能使得有源区14的衬底10形成尖角16的各种移除工艺都是本发明涵盖的范围。
之后,请参照图1A、1E与图1F,于衬底10上形成栅介电层20,覆盖有源区14的衬底10所裸露的表面,包括表面10b以及尖角16。然后,于栅介电层20以及隔离结构12上形成图案化的栅极导体层22。之后,于图案化的栅极导体层22两侧的衬底10中形成源极区24以及漏极区26。栅介电层20的材质例如是氧化硅、氮氧化硅或金属氧化物。栅介电层20的形成方法例如是热氧化法或沉积法。栅极导体层22例如是掺杂多晶硅。栅极导体层22的形成方法例如是利用化学气相沈积法形成未掺杂多晶硅层后,进行离子植入步骤以形成之。栅极导体层22的形成方法也可以是利用化学气相沈积法形成掺杂多晶硅层并在临场(In-situ)进行掺杂。栅极导体层22的图案化的方法可以通过微影与蚀刻工艺。
上述实施例所形成的包角晶体管100A,包括衬底10、栅介电层20、栅极导体层22、源极区24以及漏极区26。衬底10中具有两个隔离结构12,定义出有源区14。栅介电层20、栅极导体层22、源极区24以及漏极区26皆位于有源区14上。在有源区14中,源极区24以及漏极区26之间的衬底10表面10b,其低于源极区24以及漏极区26的衬底10表面10e,因此,源极区24、漏极区26及其之间的衬底10形成沟渠28,其中衬底10的表面10b为沟渠28的底部。但,另一方面,源极区24以及漏极区26之间的衬底10表面10b又高于隔离结构12的上表面12a而且表面10b的两边具有尖角16。亦即源极区24以及漏极区26之间的衬底10表面10b以及上述尖角16均会凸出于上述隔离结构12的表面12a。栅介电层20覆盖于有源区14的衬底10的表面10b以及尖角16上。栅极导体层22位于栅介电层20以及隔离结构12上,而包覆尖角16。源极区24以及漏极区26分别位于栅极导体层22两侧的衬底10中,源极区24以及漏极区26之间,沿着沟渠28的侧壁与底部为通道区。
另外,在上述处理工艺进行之前不以罩幕层覆盖预定形成源极区24及漏极区26的衬底区域亦可,如此则在上述处理工艺中,预定形成源极区24及漏极区26的衬底区域也会与其间的衬底区域一起被氧化,使后续形成的包角晶体管100A’中源极区24与漏极区26的表面10e’和两者间衬底10的表面10b’齐平,如图1G所示。
图2A至2C为沿着图1A的I-I剖面所示的本发明第二实施例的另一种包角晶体管的制造方法的剖面示意图。图2D为沿着图1A的II-II剖面所示的本发明第二实施例的包角晶体管的另一个剖面示意图。
请参照图2A至2B,依照上述实施例的方法,在衬底10中形成两个隔离结构12,定义出有源区14(图2A)之后,以罩幕层覆盖预定形成源极区24及漏极区26的衬底区域(未示出),再进行处理工艺。处理工艺是用来形成尖角,其仅包括一个阶段。此单一阶段的处理工艺是一第一蚀刻工艺(图2B),其将有源区14的部分衬底10移除,至有源区14的衬底10表面低于隔离结构12的表面,而形成沟渠30。第一蚀刻工艺包括非等向性蚀刻工艺。非等向性蚀刻工艺例如是干式蚀刻工艺。
请参照图1A、2C、2D,依照上述实施例的方法于沟渠30底部的衬底10上形成栅介电层20。然后,于栅介电层20以及隔离结构12上形成图案化的栅极导体层22。之后,于图案化的栅极导体层22两侧的衬底10中形成源极区24以及漏极区26。
上述实施例所形成的包角晶体管100B,同样包括衬底10、栅介电层20、栅极导体层22、源极区24以及漏极区26。但是,源极区24以及漏极区26之间的衬底10表面10d不仅低于源极区24以及漏极区26的衬底10表面10e,且低于隔离结构12的表面12a,形成沟渠30,裸露出有源区14的衬底10表面10d。
在另一个实施例中,处理工艺包括三个阶段。更详细地说,先依照上述第一实施例对应图1B至1D所述的方法,在衬底10中形成两个隔离结构12,定义出有源区14之后,先进行处理工艺的第一阶段以及第二阶段,使有源区14的衬底10的表面10b以及尖角16凸出于隔离结构12的表面。接着,再进行处理工艺的第三阶段。第三阶段的工艺则是上述的第一蚀刻工艺,于此不再赘述。
图3A至3D为沿着图1A的I-I剖面所示的本发明第二实施例又一种包角晶体管的制造方法的剖面示意图。图3E为沿着图1A的II-II剖面所示的本发明第二实施例的包角晶体管另一个剖面示意图。
请参照图3A与3B,依照上述实施例的方法在衬底10中形成两个隔离结构12,定义出有源区14(图3A),再以罩幕层覆盖预定形成源极区24及漏极区26的衬底区域(未示出),然后进行上述处理工艺的第一蚀刻工艺,将两个隔离结构12之间的衬底10部分移除,形成上述的沟渠30。
请参照图3C,进行处理工艺的第二蚀刻工艺,移除上述沟渠30侧壁周围的隔离结构12,形成尺寸较大的沟渠40,使有源区14的衬底10上表面10d以及尖角16凸出于沟渠40底部40a。第二蚀刻工艺包括等向性蚀刻工艺。等向性蚀刻工艺例如是湿式蚀刻工艺。
请参照图1A、3D、3E,依照上述实施例的方法形成栅介电层20,覆盖沟渠40底部所裸露的衬底10表面10d以及尖角16。然后,于栅介电层20以及隔离结构12上形成图案化的栅极导体层22。之后,于图案化的栅极导体层22两侧的衬底10中形成源极区24以及漏极区26。
上述实施例所形成的包角晶体管100C,同样包括衬底10、栅介电层20、栅极导体层22、源极区24以及漏极区26,且源极区24以及漏极区26之间的衬底10表面10b不仅低于源极区24以及漏极区26的的衬底10表面10e,且也低于隔离结构12的上表面12a,但是,所形成的沟渠40,使得有源区14的衬底10表面10d以及尖角16凸出于沟渠40底部。
综上所述,本发明可以利用简单的制造方法来制造包角晶体管。包角晶体管的栅极为沟渠式,可以缩减元件的尺寸,而且在源极区与漏极区之间的衬底具有尖角,使得所形成的栅极可以包覆此尖角,藉以提升元件效能。
虽然本发明已以实施例揭示如上,然其并非用以限定本发明,任何所属技术领域的普通技术人员,当可作些许更动与润饰,而不脱离本发明的精神和范围。
Claims (20)
1.一种包角晶体管的制造方法,包括:
在一衬底中形成一隔离结构,以定义出一有源区;
进行一处理工艺,使该有源区的该衬底两边具有尖角;
于该有源区的该衬底的表面覆盖一栅介电层;
于该栅介电层上形成一栅极导体层;以及
于该栅极导体层两侧的该衬底中形成一源极区以及一漏极区,
其中该有源区的该栅极导体层的表面呈弧状,且该源极区以及该漏极区的表面高于该尖角,该尖角凸出于该隔离结构的表面。
2.根据权利要求1所述的包角晶体管的制造方法,其中该处理工艺使该有源区的该衬底的表面呈弧状。
3.根据权利要求1所述的包角晶体管的制造方法,其中该处理工艺包括:
进行一热氧化工艺,使该有源区的该衬底表面氧化,形成一圆弧状的氧化层;以及
移除该圆弧状的氧化层以及部分的该隔离结构,使该有源区的该衬底的表面以及该些尖角凸出于该隔离结构的表面。
4.根据权利要求3所述的包角晶体管的制造方法,其中该栅介电层还覆盖该尖角。
5.根据权利要求3所述的包角晶体管的制造方法,其中该处理工艺还包括:
进行一第一蚀刻工艺,移除该有源区的部分该衬底,至该有源区的该衬底表面低于该隔离结构的表面,而形成一沟渠。
6.根据权利要求5所述的包角晶体管的制造方法,其中该第一蚀刻工艺包括非等向性蚀刻工艺。
7.根据权利要求5所述的包角晶体管的制造方法,其中该处理工艺还包括:
进行一第二蚀刻工艺,移除该沟渠侧壁周围的该隔离结构,使该有源区的该衬底表面以及该些尖角凸出于该沟渠底部表面。
8.根据权利要求7所述的包角晶体管的制造方法,其中该第二蚀刻工艺包括等向性蚀刻工艺。
9.根据权利要求7所述的包角晶体管的制造方法,其中该栅介电层还覆盖该些尖角。
10.根据权利要求1所述的包角晶体管的制造方法,其中该处理工艺包括:
进行一第一蚀刻工艺,移除该有源区的部分该衬底,使该有源区的该衬底表面低于该隔离结构的表面,而形成一沟渠。
11.根据权利要求10所述的包角晶体管的制造方法,其中该第一蚀刻工艺包括非等向性蚀刻工艺。
12.根据权利要求10所述的包角晶体管的制造方法,其中该处理工艺还包括:
进行一第二蚀刻工艺,以移除该沟渠侧壁周围的该隔离结构,使该有源区的该衬底表面以及该些尖角凸出于该沟渠底部。
13.根据权利要求12所述的包角晶体管的制造方法,其中该第二蚀刻工艺包括等向性蚀刻工艺。
14.根据权利要求12所述的包角晶体管的制造方法,其中该栅介电层还覆盖该些尖角。
15.一种包角晶体管,包括:
一衬底,该衬底中具有两个隔离结构,定义出一有源区,该有源区的该衬底两边具有尖角;
一栅介电层,覆盖于该有源区的该衬底的表面上;
一栅极导体层,位于该栅介电层上;以及
一源极区以及一漏极区,分别位于该栅极导体层两侧的该衬底中,
其中该有源区的该栅极导体层的表面呈弧状,且该源极区以及该漏极区的表面高于该尖角,该尖角凸出于该隔离结构的表面。
16.根据权利要求15所述的包角晶体管,其中该有源区的该衬底表面以及该些尖角凸出于该隔离结构的表面。
17.根据权利要求15所述的包角晶体管,其中该有源区的该衬底表面低于该隔离结构的表面,形成一沟渠,裸露出该有源区的该衬底表面。
18.根据权利要求15所述的包角晶体管,其中该有源区的该衬底表面低于该隔离结构的表面,构成一沟渠,使该有源区的该衬底表面以及该些尖角凸出于该沟渠底部。
19.根据权利要求18所述的包角晶体管,其中该栅介电层还覆盖该些尖角。
20.根据权利要求15所述的包角晶体管,其中该有源区的该衬底的表面呈弧状。
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US5502320A (en) * | 1993-03-15 | 1996-03-26 | Kabushiki Kaisha Toshiba | Dynamic random access memory (DRAM) semiconductor device |
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US5502320A (en) * | 1993-03-15 | 1996-03-26 | Kabushiki Kaisha Toshiba | Dynamic random access memory (DRAM) semiconductor device |
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