CN103456787B - 晶体管元件及其制造方法 - Google Patents
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Abstract
本发明提供一种晶体管元件及其制造方法，该元件包括至少一垂直式晶体管结构。此垂直式晶体管结构包括基底、介电层、栅极、第一掺杂区、第二掺杂区、第三掺杂区以及第四掺杂区。介电层配置在基底的沟渠中。栅极配置在介电层中，且栅极在其两侧的基底中定义出第一通道区与第二通道区。第一掺杂区与第三掺杂区配置在基底中，且分别位于第一通道区与第二通道区下方。第二掺杂区与第四掺杂区配置在基底中，且分别位于第一通道区与第二通道区上方。
Description
技术领域
本发明是有关于一种半导体元件，且特别是有关于一种垂直式晶体管元件及其制造方法。
背景技术
为了提高集成电路的操作速度，以及符合消费者对于小型化电子装置的需求，半导体装置中的晶体管尺寸有持续缩小的趋势。然而，随着晶体管尺寸的缩小，晶体管的通道区长度也随之缩短，如此造成晶体管遭受严重的短通道效应(shortchanneleffect)以及导通电流(oncurrent)下降等问题。针对此问题，现有的一种解决方法是提高通道区中的掺质浓度，然而，此种作法反而会造成漏电流增加，影响元件的可靠度。
因此，为了克服上述问题，近年来业界提出将水平方向的晶体管结构改为垂直方向的晶体管结构的方案，举例来说，将垂直式晶体管结构形成在基底的深沟渠中。如此一来，可以提升集成电路的操作速度与积集度，且能避免短通道效应等问题。然而，目前一般的垂直式晶体管在结构设计与通道控制上仍有很大的改良空间，为此领域所积极研究的目标。
以动态随机存取存储器(DRAM)为例，为了增加单位面积的DRAM密度，各DRAM单元的间距应越小越好，但如此一来，可能造成比特线之间(bitlinetobitline)或字符线之间(wordlinetowordline)的寄生电容，此寄生电容继而造成DRAM单元的RC延迟。此外，垂直式晶体管元件常有浮体效应(floatingbodyeffect)问题。再者，现有的一种制作垂直式DRAM的方式，是在垂直的硅柱上形成环绕硅柱侧壁的围绕栅极(surroundgate)，此方式的过程较为复杂。凡此种种，可能增加元件的成本或降低元件的效能。
发明内容
本发明提供一种晶体管元件，具有共用栅极的晶体管单元，因而能提高晶体管阵列整体的积集度。
本发明提供一种晶体管元件的制造方法，过程简单，且能制作出具高积集度晶体管阵列的晶体管元件。
本发明提出一种晶体管元件，所述晶体管元件包括第一垂直式晶体管结构。第一垂直式晶体管结构包括基底、第一介电层、第一栅极、第一掺杂区、第二掺杂区、第三掺杂区以及第四掺杂区。第一介电层配置在基底的第一沟渠中。第一栅极配置在第一介电层中，且第一栅极在其两侧的基底中定义出第一通道区与第二通道区。第一掺杂区配置在基底中，且位于第一通道区下方。第二掺杂区配置在基底中，且位于第一通道区上方。第三掺杂区配置在基底中，且位于第二通道区下方。第四掺杂区配置在基底中，且位于第二通道区上方。
在本发明的一实施例中，上述第一栅极的宽度例如大于第一沟渠的宽度。
在本发明的一实施例中，上述第一栅极的形状例如为球形。
在本发明的一实施例中，上述晶体管元件还包括第二垂直式晶体管结构。第二垂直式晶体管结构包括第二介电层、第二栅极、上述的第三掺杂区、第五掺杂区、第六掺杂区以及第七掺杂区。第二介电层配置在基底的第二沟渠中。第二栅极配置在第二介电层中，且第二栅极在其两侧的基底中定义出第三通道区与第四通道区。第三掺杂区位于第三通道区下方，其中第三掺杂区由第一垂直式晶体管结构与第二垂直式晶体管结构共用。第五掺杂区配置在基底中，且位于第三通道区上方。第六掺杂区配置在基底中，且位于第四通道区下方。第七掺杂区配置在基底中，且位于第四通道区上方。
在本发明的一实施例中，上述第二栅极的宽度例如大于第二沟渠的宽度。
在本发明的一实施例中，上述第二栅极的形状例如为球形。
在本发明的一实施例中，上述晶体管元件还包括第三介电层以及比特线(BL)。第三介电层配置在基底的第三沟渠中，且位于第一栅极与第二栅极之间。比特线配置在第三沟渠底部，且位于第三介电层下方以及第一介电层与第二介电层之间。
本发明提出一种晶体管元件的制造方法，包括以下步骤。在基底中形成第一沟渠。在第一沟渠中形成第一介电层。在第一介电层中形成栅极，在基底中，栅极定义出位于其两侧的第一通道区与第二通道区。在基底中形成第二沟渠与第三沟渠，其中第一通道区位于第一沟渠与第二沟渠之间，第二通道区位于第一沟渠与第三沟渠之间。在基底中相邻第二沟渠的底部之处与相邻第三沟渠的底部之处分别形成第一掺杂区与第三掺杂区，且第一介电层分隔第一掺杂区与第三掺杂区。在基底中分别形成位于第一通道区上方的第二掺杂区以及位于第二通道区上方的第四掺杂区。
在本发明的一实施例中，形成第一介电层与栅极的方法包括以下步骤。在第一沟渠中形成第一介电材料。在第一介电材料上形成栅极。在栅极与基底间形成第二介电材料。在栅极上形成填满第一沟渠的第三介电材料，其中第一介电材料、第二介电材料与第三介电材料形成第一介电层。
在本发明的一实施例中，在形成第一介电材料后与形成栅极前，还包括移除第一介电材料的顶部区域。
在本发明的一实施例中，形成第一介电层与栅极的方法包括以下步骤。在第一沟渠中形成第一介电材料，且第一介电材料部分填满第一沟渠。移除第一介电材料的顶部区域，并且移除此顶部区域两侧的部分基底，以在基底中形成凹室。在凹室的侧壁上形成第二介电材料。在凹室中形成栅极，其中栅极的宽度大于第一沟渠的宽度。在栅极上形成第三介电材料，其中第一介电材料、第二介电材料与第三介电材料形成第一介电层。
在本发明的一实施例中，在形成第一介电材料之后，以及在移除顶部区域之前，还包括在顶部区域上方的第一沟渠的侧壁形成间隙壁。
在本发明的一实施例中，移除顶部区域两侧的部分基底的方法例如为等向性蚀刻。
在本发明的一实施例中，第一沟渠的长度方向例如垂直于第二沟渠的长度方向与第三沟渠的长度方向。
在本发明的一实施例中，晶体管元件的制造方法还包括以下步骤。在第二沟渠中由下而上依序形成第一比特线与第二介电层，且在第三沟渠中由下而上依序形成第二比特线与第三介电层。
在本发明的一实施例中，形成第一沟渠的步骤例如：对基底进行第一蚀刻过程，使得第一沟渠的底部高于第一比特线的顶部与第二比特线的顶部。接着对基底进行第二蚀刻过程，使得第一沟渠的底部低于第一比特线的底部与第二比特线的底部，其中第二蚀刻过程对基底的蚀刻选择比高于第一蚀刻过程对基底的蚀刻选择比。
基于上述，本发明提供一种晶体管元件，其具有两两共用栅极的多个晶体管单元，因而能提高晶体管阵列整体的积集度。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A是第一实施例所示出的晶体管元件的制造流程俯视图；
图1B、图2B、图3B、图4B、图5B、图6B、图7B、图8B分别是沿着图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A中的A1-A2剖面线的剖面图；
图1C、图2C、图3C、图4C、图5C、图6C、图7C、图8C分别是沿着图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A中的B1-B2剖面线的剖面图；
图9A、图9B、图9C、图9D、图9E是第二实施例所示出的晶体管元件制造流程剖面图；
图10A是第三实施例所示出的晶体管元件的剖面示意图；
图10B是第四实施例所示出的晶体管元件剖面图；
图11是本发明而制作的DRAM阵列的电路图。
附图标记说明：
10、11：晶体管元件；
20、40：垂直式晶体管结构；
100、300：基底；
101、113：图案化光阻层；
102：隔离结构；
104、112、301、303、305：沟渠；
106、122、124、126、306、308、310、312、328、330、332：掺杂区；
108：导电层；
110、302、322、340：介电层；
112a：侧壁；
114、115、119、122、132、134：介电材料；
116、117、304、324、404、424：栅极；
118、120、314、316、334、336：通道区；
128：间隙壁；
130：凹室；
342、BL：比特线；
D：直径；
G：群组；
T1、T2、T3、T4：金属氧化物半导体场效晶体管；
W、W1、W2、W3、W4：宽度；
WL：字符线。
具体实施方式
图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A是本发明第一实施例所示出的晶体管元件的制造流程俯视图。图1B、图2B、图3B、图4B、图5B、图6B、图7B、图8B分别是沿着图图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A中A1-A2剖面线的剖面图。图1C、图2C、图3C、图4C、图5C、图6C、图7C、图8C分别是沿着图1A、图2A、图3A、图4A、图5A、图6A、图7A、图8A中B1-B2剖面线的剖面图。
首先，请参照图图1A、图1B、图1C。提供基底100。基底100的材料例如为硅。接着，在基底100中形成隔离结构102。隔离结构102例如是由氧化硅形成的浅沟渠隔离结构。在基底100中，隔离结构102定义出介于其间的主动区。在本实施例中，主动区的延伸方向平行于B1-B2剖面线的延伸方向，如图1A所示。
然后，请参照图2A、图2B、图2C，在基底100上形成图案化光阻层101。图案化光阻层101的形成方法例如是进行微影过程而形成。接下来，以图案化光阻层101为罩幕，移除部分基底100与部分隔离结构102，以在基底100中形成多个沟渠104。移除部分基底100和部分隔离结构102的方法例如是干式蚀刻法。
之后，以图案化光阻层101为罩幕，以离子植入法在基底100中邻近沟渠104底部之处形成多个掺杂区106。当然，掺杂区106的形成方法并不以离子植入法为限。掺杂区106的导电型态例如是与基底100的导电型态相反。举例来说，若要形成n型晶体管，基底100可为p型基底，且掺杂区106可通过在基底100中植入n型掺质而形成；而若要形成p型晶体管，基底100可为n型基底，且掺杂区106可通过在100中植入p型掺质而形成。
继之，请参照图3A、图3B、图3C。将图案化光阻层101移除。图案化光阻层101的移除方法例如是干式去光阻法。
再者，在各沟渠104的底部形成导电层108(请参照图3B与图3C)。导电层108的材料例如为掺杂多晶硅或金属。导电层108的形成方法例如是先以化学气相沉积法、物理气相沉积法或任何现有的沉积方法形成填满沟渠104的导体材料层，再对导体材料层进行回蚀刻过程而形成。此外，在将此处所述的晶体管元件应用于存储器元件的实施方式中，导电层108可作为比特线使用。此时，各比特线的延伸方向与隔离结构102的延伸方向(即图3A中的B1-B2剖面线的延伸方向，也为主动区的延伸方向)之间具有一角度，且此角度不等于90度。
其后，在沟渠104中形成位于导电层108上的介电层110，介电层110的材料例如为氮化物。介电层110的形成方法例如是先以化学气相沉积法形成填满沟渠104的介电材料层，再对介电材料层进行化学机械研磨过程或回蚀刻过程而形成。
接着，请参照图4A、图4B、图4C。在基底100上形成图案化光阻层113，并执行蚀刻过程，以在基底100中形成多个沟渠112。此时，沟渠112的底部高于导电层108的顶部，可避免图4B中的导电层108受到损害。图案化光阻层113可以微影过程制作。在本实施例中，沟渠112的长度方向与沟渠104的长度方向相互垂直，如图2A与图4A中所示。此外，在图4A、图4B、图4C所示的步骤中执行的蚀刻过程是一种低敏感度(lowsensitivity)的蚀刻，所谓低敏感度，意指此次蚀刻对基底100、隔离结构102与介电层110具有相近的蚀刻率，此点从图4B可以清楚看出。
请参照图5A、图5B、图5C。可继续使用图案化光阻层113，再进行一次高敏感度的蚀刻。所谓高敏感度，意指此次蚀刻仅对基底100具有高蚀刻率。换言之，与图4A、图4B、图4C描述的蚀刻过程相较，此处描述的蚀刻过程对基底100具有较高的蚀刻选择比。因此，隔离结构102与介电层110的蚀刻量很少，而基底100的蚀刻量相对很大，这点从图5B可以清楚看出。另外，从图5B与5C中也可看出此次蚀刻加深了沟渠112部分区域的深度，使得沟渠112的底部低于导电层108的底部，且沟渠112隔离相邻的两导电层108与相邻的两个掺杂区106。
请参照图6A、图6B、图6C。移除图案化光阻层113。图案化光阻层113的移除方法例如是干式去光阻法。
接着，在沟渠112中形成介电材料114。介电材料114例如为氧化硅，其形成方法例如化学气相沉积法。在此应指出，可在形成介电材料114后，进行回蚀刻过程，以定义介电材料114顶面的位置。此位置即为在后述过程中栅极形成的位置。
再者，请参照图7A、图7B、图7C。在介电材料114上方的沟渠112的侧壁112a上形成介电材料115。介电材料115例如为氧化硅。介电材料115的形成方法例如为热氧化法。
然后，在介电材料114上形成栅极116。栅极116的材料与形成方法可与前述导电层108的形成方法类似，在此不再赘述。请参照图7C，在基底100中，栅极116定义出位于其两侧的通道区118与通道区120。此外，在将此处所述的晶体管元件应用于存储器元件的实施方式中，栅极116可作为字符线(WL)使用。
请参照图8A、图8B、图8C。在栅极116上形成填满沟渠112的介电材料122。介电材料122的材料与形成方式可与前述任一介电材料相同，在此不再重述。在通道区118与通道区120上方的基底100中分别形成掺杂区124与掺杂区126，以完成晶体管元件的制作。掺杂区124与掺杂区126的形成方法例如为离子植入法，且掺杂区124与掺杂区126的导电型态例如是与基底100的导电型态相反，而与掺杂区106的导电型态相同。
在图8C中，掺杂区106、栅极116与掺杂区124形成一垂直式晶体管，掺杂区106与掺杂区124可分别作为此垂直式晶体管的源极与漏极。同理，掺杂区106、栅极116与掺杂区126也形成一垂直式晶体管。这些垂直式晶体管的相互关系在以下段落将有更详细的说明。
图9A、图9B、图9C、图9D、图9E是本发明第二实施例所示出的晶体管元件制造流程剖面图。图9A为接续图5C所进行的步骤。在第二实施例中，晶体管元件的制造方法与第一实施例相似，因此，以下仅描述与第一实施例相异之处。在以下描述中，以相同的元件符号来表示与第一实施例相似的构件。
请参照图9A。移除图案化光阻层113。图案化光阻层113的移除方法例如是干式去光阻法。
接着，在沟渠112中形成介电材料119。介电材料119例如为氧化硅，其形成方法例如化学气相沉积法。在此应指出，可在形成介电材料119后，进行回蚀刻过程，以定义介电材料119顶面的位置。此位置即为在后述过程中栅极形成的位置。
接着，在介电材料119上方的沟渠112的侧壁112a上形成间隙壁(spacer)128，间隙壁128的材料与介电材料119不同，例如，间隙壁128可为氮化物，而介电材料119可为氧化物。间隙壁128的形成方法例如是先在基底100上与沟渠112中形成共形地间隙壁材料层，再对间隙壁材料层进行回蚀刻过程而形成。
接着，请参照图9B，移除介电材料119的顶部区域。此处的移除例如可通过对介电材料119和间隙壁128具不同蚀刻速率的蚀刻过程来进行。另外，在蚀刻期间可再使用与前述图案化光阻层113相同的图案化光阻层(未示出)，以保护沟渠112两侧的基板100。
然后，请参照图9C，移除部分基底100，以形成凹室130。此处的移除例如可通过等向性蚀刻来进行，例如等向性湿式蚀刻或等向性干式蚀刻。接着移除前段所述的图案化光阻层。
之后，请参照图9D，在凹室130的侧壁上形成介电材料132。介电材料132例如为氧化硅。介电材料132的形成方法例如是热氧化法。
然后，请参照图9E，移除间隙壁128。间隙壁128的移除方法例如是对介电材料132和间隙壁128具有不同蚀刻速率的等向性湿式蚀刻。或者，若不影响晶体管元件的工作效能，间隙壁128也可保留。
接着，在凹室130中形成栅极117。栅极117的形成方法可与栅极116类似。栅极117例如为球形，且球形的直径D大于沟渠112的宽度W。
而后，形成填满沟渠112的介电材料134。介电材料134的形成方法可与介电材料122类似。接着，可再形成掺杂区124与掺杂区126，从而完成晶体管元件的制造。
以下将详细描述本发明提供的晶体管元件。
图10A是本发明第三实施例所示出的晶体管元件的剖面示意图。
请参照图10A，晶体管元件10包括垂直式晶体管结构20。垂直式晶体管结构20包括基底300、介电层302、栅极304、掺杂区306、掺杂区308、掺杂区310以及掺杂区312。介电层302配置在基底300的沟渠301中。栅极304配置在介电层302中。栅极304在其两侧的基底300中定义出通道区314与通道区316。掺杂区306配置在基底300中，且位于通道区314下方。掺杂区308配置在基底300中，且位于通道区314上方。掺杂区310配置在基底300中，且位于通道区316下方。掺杂区312配置在基底300中，且位于通道区316上方。
请继续参照图10A。在第三实施例中，晶体管元件10还可包括垂直式晶体管结构40。垂直式晶体管结构40包括基底300、介电层322、栅极324、掺杂区310、掺杂区328、掺杂区330以及掺杂区332。介电层322配置在基底300的沟渠303中。栅极324配置在介电层322中。栅极324在其两侧的基底300中定义出通道区334与通道区336。掺杂区310位于通道区316与通道区334下方，因此，掺杂区310由垂直式晶体管结构20与垂直式晶体管结构40共用。掺杂区328配置在基底300中，且位于通道区334上方。掺杂区330配置在基底300中，且位于通道区336下方。掺杂区332配置在基底300中，且位于通道区336上方。
请继续参照图10A。在第三实施例中，晶体管元件10还可包括介电层340与比特线342，其配置在基底300的沟渠305中。介电层340配置在比特线342上，且位于栅极304与栅极324之间，而比特线342位于介电层302与介电层322之间。此外，晶体管元件10中各构件与各区域的材料、形成方法与功效等可与第一实施例和第二实施例中所述者相同，但本发明并不以此为限。
在第三实施例中，金属氧化物半导体场效晶体管T1包括掺杂区306、栅极304以及掺杂区308。掺杂区306可为金属氧化物半导体场效晶体管T1的源极，而掺杂区308可为金属氧化物半导体场效晶体管T1的漏极。金属氧化物半导体场效晶体管T2包括掺杂区310、栅极304以及掺杂区312。掺杂区310可为金属氧化物半导体场效晶体管T2的源极，而掺杂区312可为金属氧化物半导体场效晶体管T2的漏极。金属氧化物半导体场效晶体管T1与金属氧化物半导体场效晶体管T2共用栅极304。同理，掺杂区310、栅极324以及掺杂区328可形成金属氧化物半导体场效晶体管T3；掺杂区330、栅极324以及掺杂区332可形成金属氧化物半导体场效晶体管T4。金属氧化物半导体场效晶体管T3与金属氧化物半导体场效晶体管T4共用栅极324，而金属氧化物半导体场效晶体管T2与金属氧化物半导体场效晶体管T3共用源极(掺杂区310)。
图10B是本发明第四实施例所示出的晶体管元件剖面图。在图10B中，以相同的元件符号表示与第三实施例相似的构件。
请同时参照图10A与图10B。在晶体管元件10中，栅极304的宽度与沟渠301的宽度大致相等，而栅极324的宽度与沟渠303的宽度大致相等。另一方面，在晶体管元件11中，栅极404的宽度W1大于沟渠301的宽度W2，且栅极424的宽度W3大于沟渠303的宽度W4。举例而言，栅极404可为球形，且球形的直径大于W2。同理，栅极424也可为直径大于W4的球形。此外，图10B中的晶体管元件11的其他构件的材料、形成方法与功效等与图10A中的晶体管元件10相似，故在此不再赘述。
请再参照图8A、图8C与图9E。完成晶体管元件的制作后，若继续形成与各金属氧化物半导体场效晶体管电性连接的电容器，则包括电容器的晶体管元件整体，可作为DRAM元件使用。形成电容器的方法例如为本技术领域中具有通常知识者所知的任何方法，在此不再详述。
图11是本发明的晶体管元件制造方法，在晶体管元件上再形成与各个晶体管电性连接的电容器，从而制作的DRAM阵列的电路图。
请一并参照图8A、图8C、图9E与图11，根据本发明的晶体管元件制造方法，可制作一种特殊的晶体管(存储器)阵列元件，其中，相邻的两个晶体管(存储器)单元(如图11的虚线框所标示)共用栅极(字符线)。若以共用栅极的两个晶体管(存储器)单元为一组(如图11的群组G)，则相邻的两组晶体管(存储器)单元共用源极(比特线)。通过这种共用栅极与源极的配置可进一步提升晶体管(存储器)阵列的积集度。此外，相较于现有的具围绕栅极的垂直式存储器，本发明所揭露的过程方法更为简单。再者，从图11可以看出，相邻的WL与BL不会同时开启(turnon)，因此没有操作问题。
此外，如图10B(及图9A、图9B、图9C、图9D、图9E)所示，本发明提出一种晶体管元件(及制造该晶体管元件的方法)，其具有往通道区突出的栅极，也就是，在前述各图的水平方向上，通道区变得较窄。因此，对栅极施予电压时，能轻易达到全空乏状态(fulldepletion)，从而降低浮体效应。
最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制；尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技术方案的范围。
Claims (12)
1.一种晶体管元件，其特征在于，包括一第一垂直式晶体管结构，且该第一垂直式晶体管结构包括：
一基底；
一第一介电层，配置在该基底的一第一沟渠中；
一第一栅极，配置在该第一介电层中，且在该第一栅极两侧的该基底中定义出一第一通道区与一第二通道区；
一第一掺杂区，配置在该基底中，且位于该第一通道区下方；
一第二掺杂区，配置在该基底中，且位于该第一通道区上方；
一第三掺杂区，配置在该基底中，且位于该第二通道区下方；以及
一第四掺杂区，配置于该基底中，且位于该第二通道区上方，其中该第一栅极的形状包括球形，该第一栅极分别往该第一通道区与该第二通道区突出，且该第一通道区与该第二通道区为分别配置于该第一栅极两侧的弯曲通道，其中该第一栅极仅配置在该第一通道区与该第二通道区之间。
2.根据权利要求1所述的晶体管元件，其特征在于，该第一栅极的宽度大于该第一沟渠的底部宽度。
3.根据权利要求1所述的晶体管元件，其特征在于，还包括一第二垂直式晶体管结构，且该第二垂直式晶体管结构包括：
一第二介电层，配置在该基底的一第二沟渠中；
一第二栅极，配置在该第二介电层中，且在该第二栅极两侧的该基底中定义出一第三通道区与一第四通道区，其中该第二栅极仅配置在该第三通道区与该第四通道区之间；
该第三掺杂区，位于该第三通道区下方，其中该第三掺杂区由该第一垂直式晶体管结构与该第二垂直式晶体管结构共用；
一第五掺杂区，配置在该基底中，且位于该第三通道区上方；
一第六掺杂区，配置在该基底中，且位于该第四通道区下方；以及
一第七掺杂区，配置在该基底中，且位于该第四通道区上方。
4.根据权利要求3所述的晶体管元件，其特征在于，该第二栅极的宽度大于该第二沟渠的底部宽度。
5.根据权利要求4所述的晶体管元件，其特征在于，该第二栅极的形状包括球形。
6.根据权利要求3所述的晶体管元件，其特征在于，还包括：
一第三介电层，配置在该基底的一第三沟渠中，且位于该第一栅极与该第二栅极之间；以及
一比特线，配置在该第三沟渠底部，且位于该第三介电层下方以及该第一介电层与该第二介电层之间。
7.一种晶体管元件的制造方法，其特征在于，包括：
在一基底中形成一第一沟渠；
在该第一沟渠中形成一第一介电层；
在第一介电层中形成一栅极，该栅极在该基底中定义出位于该栅极两侧的一第一通道区与一第二通道区；
在该基底中形成一第二沟渠与一第三沟渠，其中该第一通道区位于该第一沟渠与该第二沟渠之间，该第二通道区位于该第一沟渠与该第三沟渠之间；
在该基底中相邻该第二沟渠的底部之处与相邻该第三沟渠的底部之处分别形成一第一掺杂区与一第三掺杂区，其中该第一介电层分隔该第一掺杂区与该第三掺杂区；以及
在该基底中分别形成位于该第一通道区上方的一第二掺杂区以及位于该第二通道区上方的一第四掺杂区，其中该第一介电层与该栅极的形成方法包括：
在该第一沟渠中形成一第一介电材料，其中该第一介电材料部分填满该第一沟渠；
移除该第一介电材料的一顶部区域，并移除该顶部区域两侧的部分该基底，以在该基底中形成一凹室；
在该凹室的侧壁上形成一第二介电材料；
在该凹室中形成该栅极，其中该栅极的宽度大于该第一沟渠的宽度；以及
在该栅极上形成一第三介电材料，其中该第一介电材料、该第二介电材料与该第三介电材料形成该第一介电层。
8.根据权利要求7所述的晶体管元件的制造方法，其特征在于，在形成该第一介电材料之后，移除该顶部区域之前，还包括：
在该顶部区域上方的该第一沟渠的侧壁形成一间隙壁。
9.根据权利要求8所述的晶体管元件的制造方法，其特征在于，移除该顶部区域两侧的部分该基底的方法包括等向性蚀刻。
10.根据权利要求7所述的晶体管元件的制造方法，其特征在于，该第一沟渠的长度方向垂直于该第二沟渠的长度方向与该第三沟渠的长度方向。
11.根据权利要求7所述的晶体管元件的制造方法，其特征在于，还包括：
在该第二沟渠中由下而上依序形成一第一比特线与一第二介电层，且在该第三沟渠中由下而上依序形成一第二比特线与一第三介电层。
12.根据权利要求11所述的晶体管元件的制造方法，其特征在于，形成该第一沟渠的步骤包括：
对该基底进行一第一蚀刻过程，使得该第一沟渠的底部高于该第一比特线的顶部与该第二比特线的顶部；以及
对该基底进行一第二蚀刻过程，使得该第一沟渠的底部低于该第一比特线的底部与该第二比特线的底部，其中
该第二蚀刻过程对该基底的蚀刻选择比高于该第一蚀刻过程对该基底的蚀刻选择比。
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