CN111613673A - Mosfet终端结构及其制备方法 - Google Patents

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Abstract

本发明提供一种MOSFET终端结构及其制备方法，MOSFET终端结构包括：第一导电类型的衬底；第一导电类型的外延层；第一源极多晶硅层；第一介质层；第二源极多晶硅层；第二介质层，第二介质层的厚度小于第一介质层的厚度；栅极多晶硅层；栅氧化层；绝缘隔离层；第二导电类型的第一体区；第一导电类型的源区。本发明的MOSFET终端结构可以使得终端区的击穿电压高于有源区的击穿电压，从而有效保护MOSFET终端结构，提高MOSFET终端结构的性能；本发明的MOSFET终端结构中有源区内第二沟槽的侧壁及底部的第二介质层的厚度可以比较薄，可以提高有源区的漂移层的浓度，从而优化MOSFET终端结构的导通电阻。

Description

MOSFET终端结构及其制备方法
技术领域
本发明属于集成电路设计及制造技术领域，特别是涉及一种MOSFET终端结构及其制备方法。
背景技术
功率半导体器件的设计中，终端保护区的设计非常重要。有源区的设计决定了功率半导体器件的电阻电容以及击穿电压等特性，但它受限于终端保护设计的有效性和面积。
由于深沟槽器件的性能优于传统沟槽器件，深沟槽器件在功率半导体器件中占有比率越来越大。现有具有深沟槽的MOSFET终端器件中有源区内深沟槽侧壁的介质层厚度与终端区内深沟槽侧壁的介质层的厚度，但上述的MOSFET终端器件终端区的耐压低于有源区的耐压，限制了所述MOSFET终端器件的整体耐压，使得所述MOSFET终端器件的可靠性较低；为了提高所述MOSFET终端器件的整体耐压，需要增加有源区内深沟槽侧壁的介质层的厚度及终端区内深沟槽侧壁的介质层的厚度，而有源区内深沟槽侧壁的介质层的厚度太厚会导致所述MOSFET终端器件的导通电阻偏高，从而影响所述MOSFET终端器件的性能。
发明内容
鉴于以上所述现有技术的缺点，本发明的目的在于提供一种MOSFET终端结构及其制备方法，用于解决现有技术中MOSFET终端器件中有源区内深沟槽侧壁的介质层厚度与终端区内深沟槽侧壁的介质层的厚度而导致的MOSFET终端器件的整体耐压、可靠性较低及导通电阻偏高等问题。
为实现上述目的及其他相关目的，本发明提供一种MOSFET终端结构，所述MOSFET终端结构包括：
第一导电类型的衬底；
第一导电类型的外延层，位于所述第一导电类型的衬底的上表面；所述第一导电类型的外延层及所述第一导电类型的衬底包括沿横向分布的有源区及终端区；
第一源极多晶硅层，位于所述第一导电类型的外延层内，且位于所述终端区内；
第一介质层，位于所述第一源极多晶硅层与所述第一导电类型的外延层之间；
第二源极多晶硅层，位于所述第一导电类型的外延层内，且位于所述有源区内；
第二介质层，位于所述第二源极多晶硅层与所述第一导电类型的外延层之间，所述第二介质层的厚度小于所述第一介质层的厚度；
栅极多晶硅层，位于所述第一导电类型的外延层内，且位于所述第二源极多晶硅层的上方；
栅氧化层，位于所述第二源极多晶硅层与所述第一导电类型的外延层之间；
绝缘隔离层，位于所述第一导电类型的外延层内，且位于所述栅极多晶硅层与所述第二源极多晶硅层之间；
第二导电类型的第一体区，位于所述栅氧化层的外围；
第一导电类型的源区，位于所述栅氧化层的外围，且位于所述第二导电类型的第一体区上方。
可选地，所述栅氧化层的厚度小于所述第一介质层的厚度。
可选地，所述第一导电类型包括N型且所述第二导电类型包括P型或所述第一导电类型包括P型且所述第二导电类型包括N型。
可选地，所述MOSFET终端结构还包括：
栅极电极，与所述栅极多晶硅层相连接；
源极电极，与所述第二导电类型的第一体区、所述第一源极多晶硅层及所述第二源极多晶硅层相连接；
漏极电极，位于所述第一导电类型的衬底的下表面。
可选地，所述第一源极多晶硅层及与包覆于所述第一源极多晶硅层外壁的所述第一介质层构成终端保护器件，所述MOSFET终端结构包括至少一第二导电类型的第二体区及多个所述终端保护器件；多个所述终端保护器件于所述终端区内间隔排布，所述第二导电类型的第二体区位于相邻所述终端保护器件之间；所述源极电极还与所述第二导电类型的第二体区相连接。
本发明还提供一种MOSFET终端结构的制备方法，所述MOSFET终端结构的制备方法包括如下步骤：
提供第一导电类型的衬底，于所述第一导电类型的衬底的上表面形成第一导电类型的外延层；所述第一导电类型的外延层及所述第一导电类型的衬底包括沿横向分布的有源区及终端区；
于所述第一导电类型的外延层内形成第一沟槽及第二沟槽，其中，所述第一沟槽位于所述终端区内，所述第二沟槽位于所述有源区内；
于所述第一沟槽的侧壁及底部形成第一介质层，并于所述第一沟槽内形成第一源极多晶硅层；
于所述第二沟槽的侧壁及底部形成第二介质层，并于所述第二介质层的表面形成第二源极多晶硅层；其中，所述第二介质层的厚度小于所述第一介质层的厚度；
于所述第二源极多晶硅层的上表面及所述第二介质层的上表面形成绝缘隔离层；
于所述第二沟槽的上部侧壁形成栅氧化层，并于所述第二沟槽内形成栅极多晶硅层，所述栅极多晶硅层位于所述绝缘隔离层上；
于所述第一导电类型的外延层的上部形成第二导电类型的第一体区及第一导电类型的源区；其中，所述第一导电类型的源区位于所述第二导电类型的第一体区上方，所述第一导电类型的源区及所述第二导电类型的第一体区均位于所述第二沟槽的外围，且位于所述有源区内及所述第二沟槽与所述第一沟槽之间。
可选地，于所述第一沟槽的侧壁及底部形成第一介质层，并于所述第一介质层的表面形成第一源极多晶硅层包括如下步骤：
于所述第二沟槽内、所述第一导电类型的外延层的上表面、所述第一沟槽的侧壁及底部形成所述第一介质层；
于所述第一沟槽内及所述第一介质层的上表面形成所述第一源极多晶硅层；
去除位于所述第一导电类型的外延层的上表面的所述第一介质层及位于所述第一导电类型的外延层上的所述第一源极多晶硅层。
可选地，去除位于所述第一导电类型的外延层的上表面的所述第一介质层及位于所述第一导电类型的外延层上的所述第一源极多晶硅层之后，还包括如下步骤：
于所述第一导电类型的外延层的上表面形成掩膜层，所述掩膜层内形成有开口图形，所述开口图形至少暴露出所述第二沟槽；
去除位于所述第二沟槽内的所述第一介质层；
于所述第二沟槽的侧壁及底部形成第二介质层，并于所述第二介质层的表面形成第二源极多晶硅层包括如下步骤：
于所述掩膜层的上表面、裸露的所述第一导电类型的外延层的上表面、所述第二沟槽的底部及侧壁形成第二介质层；
去除位于所述掩膜层的上表面及裸露的所述第一导电类型的外延层的上表面的所述第二介质层；
于所述掩膜层的上表面、裸露的所述第一导电类型的外延层的上表面、所述第二沟槽的底部及侧壁形成第二源极多晶硅层；
去除位于所述掩膜层的上表面及裸露的所述第一导电类型的外延层的上表面的所述第二源极多晶硅层，并刻蚀去除位于所述第二沟槽内的部分所述第二源极多晶硅层，使得保留于所述第二沟槽内的所述第二源极多晶硅层的上表面低于所述第二沟槽的顶面；
刻蚀去除位于所述第二沟槽内的部分所述第二介质层，使得保留于所述第二沟槽内的所述第二介质层的上表面低于所述第二沟槽的顶面。
可选地，形成所述第二导电类型的第一体区及所述第一导电类型的源区之后还包括如下步骤：
于所述第一导电类型的外延层上形成源极电极及栅极电极，并于所述第一导电类型的衬底的下表面形成漏极电极；其中，所述源极电极与所述第二导电类型的第一体区、所述第一源极多晶硅层及所述第二源极多晶硅层相连接，所述栅极电极与所述栅极多晶硅层相连接。
可选地，于所述第一导电类型的外延层内形成多个所述第一沟槽，多个所述第一沟槽于所述终端区内间隔排布；于所述第一导电类型的外延层的上部形成所述第二导电类型的第一体区的同时，于所述第一导电类型的外延层的上部形成第二导电类型的第二体区，所述第二导电类型的第二体区位于相邻所述第一沟槽之间；所述源极电极还与所述第二导电类型的第二体区相连接。
如上所述，本发明的MOSFET终端结构及其制备方法具有以下有益效果：
本发明的MOSFET终端结构中，位于终端区内第一沟槽的侧壁及底部的第一介质层的厚度大于位于有源区内第二沟槽的侧壁及底部的第二介质层的厚度，可以使得终端区的击穿电压高于有源区的击穿电压，从而有效保护MOSFET终端结构，提高MOSFET终端结构的性能；
本发明的MOSFET终端结构中有源区内第二沟槽的侧壁及底部的第二介质层的厚度可以比较薄，可以提高有源区的漂移层的浓度，从而优化MOSFET终端结构的导通电阻。
附图说明
图1显示为本发明实施例一中提供的MOSFET终端结构的制备方法的流程图。
图2显示为本发明实施例一中的MOSFET终端结构的制备方法中步骤1)所得结构的截面结构示意图。
图3至图4显示为本发明实施例一中的MOSFET终端结构的制备方法中步骤2)所得结构的截面结构示意图。
图5至图9显示为本发明实施例一中的MOSFET终端结构的制备方法中步骤3)所得结构的截面结构示意图。
图10至图14显示为本发明实施例一中的MOSFET终端结构的制备方法中步骤4)所得结构的截面结构示意图。
图15显示为本发明实施例一中的MOSFET终端结构的制备方法中步骤5)所得结构的截面结构示意图。
图16至图18显示为本发明实施例一中的MOSFET终端结构的制备方法中步骤6)所得结构的截面结构示意图。
图19至图20显示为本发明实施例一中的MOSFET终端结构的制备方法中步骤7)所得结构的截面结构示意图。
图21至图24显示为本发明实施例一中的MOSFET终端结构的制备方法中步骤8)所得结构的截面结构示意图。
元件标号说明
10 第一导电类型的衬底
11 第一导电类型的外延层
12 有源区
13 终端区
14 第一沟槽
15 第二沟槽
16 第一介质层
17 第一源极多晶硅层
18 第二介质层
19 第二源极多晶硅层
20 绝缘隔离层
21 栅氧化层
22 栅极多晶硅层
23 终端保护器件
24 第二导电类型的第一体区
25 第二导电类型的第二体区
26 第一导电类型的源区
27 源极电极
28 漏极电极
29 掩膜层
291 开口图形
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
请参阅图1～图24。需要说明的是，本实施例中所提供的图示仅以示意方式说明本发明的基本构想，虽图示中仅显示与本发明中有关的组件而非按照实际实施时的组件数目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其组件布局型态也可能更为复杂。
实施例一
请参阅图1，本发明提供一种MOSFET终端结构的制备方法，所述MOSFET终端结构的制备方法包括步骤：
1)提供第一导电类型的衬底，于所述第一导电类型的衬底的上表面形成第一导电类型的外延层；所述第一导电类型的外延层及所述第一导电类型的衬底包括沿横向分布的有源区及终端区；
2)于所述第一导电类型的外延层内形成第一沟槽及第二沟槽，其中，所述第一沟槽位于所述终端区内，所述第二沟槽位于所述有源区内；
3)于所述第一沟槽的侧壁及底部形成第一介质层，并于所述第一沟槽内形成第一源极多晶硅层；
4)于所述第二沟槽的侧壁及底部形成第二介质层，并于所述第二介质层的表面形成第二源极多晶硅层；其中，所述第二介质层的厚度小于所述第一介质层的厚度；
5)于所述第二源极多晶硅层的上表面及所述第二介质层的上表面形成绝缘隔离层；
6)于所述第二沟槽的上部侧壁形成栅氧化层，并于所述第二沟槽内形成栅极多晶硅层，所述栅极多晶硅层位于所述绝缘隔离层上；
7)于所述第一导电类型的外延层的上部形成第二导电类型的第一体区及第一导电类型的源区；其中，所述第一导电类型的源区位于所述第二导电类型的第一体区上方，所述第一导电类型的源区及所述第二导电类型的第一体区均位于所述第二沟槽的外围，且位于所述有源区内及所述第二沟槽与所述第一沟槽之间。
在步骤1)中，请参阅图1中的S1步骤及图2，提供第一导电类型的衬底10，于所述第一导电类型的衬底10的上表面形成第一导电类型的外延层11；所述第一导电类型的外延层11及所述第一导电类型的衬底10包括沿横向分布的有源区12及终端区13。
作为示例，所述第一导电类型的衬底10可以包括但不仅限于第一导电类型的硅衬底、第一导电类型的碳化硅衬底或第一导电类型的锗硅衬底。优选地，本实施例中，所述第一导电类型的衬底10为第一导电类型的硅衬底。具体的，所述第一导电类型的衬底10可以为通过对本征衬底进行第一导电类型的离子注入形成的衬底。
作为示例，可以采用外延工艺于所述第一导电类型的衬底10的表面外延生长形成所述第一导电类型的外延层11。
作为示例，所述第一导电类型的外延层11可以作为漂移区。
在步骤2)中，请参阅图1中的S2步骤及图3至图4，于所述第一导电类型的外延层11内形成第一沟槽14及第二沟槽15，其中，所述第一沟槽14位于所述终端区13内，所述第二沟槽15位于所述有源区12内。
作为示例，步骤2)可以包括如下步骤：
2-1)于所述第一导电类型的外延层11内形成图形化掩膜层(未示出)，所述图形化掩膜层内形成有开口(未示出)，所述开口定义出所述第一沟槽14及所述第二沟槽15的位置及形状；
2-2)依据所述图形化掩膜层采用干法刻蚀工艺或湿法刻蚀工艺对所述第一导电类型的外延层11进行刻蚀，以得到所述第一沟槽14及所述第二沟槽15；
2-3)去除所述图形化掩膜层。
作为示例，所述第一沟槽14的深度与所述第二沟槽15的深度可以相同，也可以不同；所述第一沟槽14的深度小于所述第一导电类型的外延层11的厚度，所述第二沟槽15的深度小于所述第一导电类型的外延层11的厚度。
作为示例，所述第一沟槽14的宽度与所述第二沟槽15的宽度可以相同，也可以不同，优选地，本实施例中，所述第一沟槽14的宽度大于所述第二沟槽15的宽度。
作为示例，所述终端区13内形成的所述第一沟槽14的数量可以根据实际需要进行设定，所述第一沟槽14的数量可以为一个(如图3所示)，也可以为多个(如图4所示，其中，图4仅以所述第一沟槽14的数量为两个作为示例，所述第一沟槽14的数量在实际示例中不限于两个，可以为三个、四个、五个甚至更多个)。
在步骤3)中，请参阅图1中的S3步骤及图5至图7，于所述第一沟槽14的侧壁及底部形成第一介质层16，并于所述第一沟槽14内形成第一源极多晶硅层17。
作为示例，步骤3)可以包括如下步骤：
3-1)于所述第二沟槽15内、所述第一导电类型的外延层11的上表面、所述第一沟槽14的侧壁及底部形成所述第一介质层16，如图5所示；
3-2)于所述第一沟槽14内及所述第一介质层16的上表面形成所述第一源极多晶硅层17，如图6所示；
3-3)去除位于所述第一导电类型的外延层11的上表面的所述第一介质层16及位于所述第一导电类型的外延层11上的所述第一源极多晶硅层17，如图7所示。
作为示例，步骤3-1)中形成的所述第一介质层16的厚度小于所述第一沟槽14的宽度的一半，以确保所述第一介质层16形成后所述第一沟槽14内仍预留有所述第一源极多晶硅层17的空间；所述第一介质层16可以填满所述第二沟槽15，当然，所述第一介质层16也可以未填满所述第二沟槽15；具体的，可以采用物理气相沉积工艺、化学气相沉积工艺或热氧化工艺形成所述第一介质层16；所述第一介质层16可以包括但不仅限于氧化硅层。
作为示例，步骤3-2)中，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述第一源极多晶硅层17；所述第一源极多晶硅层17填满所述第一沟槽14；需要说明的是，所述第一源极多晶硅层17优选为掺杂多晶硅层，以确保所述第一源极多晶硅层17的导电性。
作为示例，步骤3-3)中，可以采用刻蚀工艺或化学机械研磨工艺去除位于所述第一导电类型的外延层11的上表面的所述第一介质层16及位于所述第一导电类型的外延层11上的所述第一源极多晶硅层17。
作为示例，步骤3-3)之后还包括如下步骤：
3-4)于所述第一导电类型的外延层11的上表面形成掩膜层29，所述掩膜层29内形成有开口图形291，所述开口图形291至少暴露出所述第二沟槽15，如图8所示；
3-5)去除位于所述第二沟槽15内的所述第一介质层16，如图9所示。
作为示例，步骤3-4)中形成的所述掩膜层29可以包括硬掩膜层，譬如氮化硅掩膜层等等。
作为示例，步骤3-5)中，可以采用干法刻蚀工艺或湿法刻蚀工艺去除位于所述第二沟槽15内的所述第一介质层16。
在步骤4)中，请参阅图1中的S4步骤及图10至图14，于所述第二沟槽15的侧壁及底部形成第二介质层18，并于所述第二介质层18的表面形成第二源极多晶硅层19；其中，所述第二介质层18的厚度小于所述第一介质层16的厚度。
作为示例，步骤4)可以包括如下步骤：
4-1)于所述掩膜层29的上表面、裸露的所述第一导电类型的外延层11的上表面、所述第二沟槽15的底部及侧壁形成第二介质层18，如图10所示；
4-2)去除位于所述掩膜层29的上表面及裸露的所述第一导电类型的外延层11的上表面的所述第二介质层18，如图11所示；
4-3)于所述掩膜层29的上表面、裸露的所述第一导电类型的外延层11的上表面、所述第二沟槽15的底部及侧壁形成第二源极多晶硅层19，如图12所示；
4-4)去除位于所述掩膜层29的上表面及裸露的所述第一导电类型的外延层11的上表面的所述第二源极多晶硅层19，并刻蚀去除位于所述第二沟槽15内的部分所述第二源极多晶硅层19，使得保留于所述第二沟槽15内的所述第二源极多晶硅层19的上表面低于所述第二沟槽15的顶面，如图13所示；
4-5)刻蚀去除位于所述第二沟槽15内的部分所述第二介质层18，使得保留于所述第二沟槽15内的所述第二介质层15的上表面低于所述第二沟槽15的顶面，如图14所示。
作为示例，步骤4-1)形成的所述第二介质层18的厚度小于所述第二沟槽15的宽度的一半，以确保所述第二介质层18形成后所述第二沟槽15内仍预留有所述第二源极多晶硅层19的空间；具体的，可以采用物理气相沉积工艺、化学气相沉积工艺或热氧化工艺形成所述第二介质层18；所述第二介质层18可以包括但不仅限于氧化硅层。
作为示例，步骤4-2)中，可以采用刻蚀工艺去除位于所述掩膜层29的上表面及裸露的所述第一导电类型的外延层11的上表面的所述第二介质层18。
作为示例，步骤4-3)中，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述第二源极多晶硅层19；所述第二源极多晶硅层19填满所述第二沟槽15；需要说明的是，所述第二源极多晶硅层19优选为掺杂多晶硅层，以确保所述第二源极多晶硅层19的导电性。
作为示例，步骤4-4)中，可以先采用化学机械研磨工艺去除位于所述掩膜层29的上表面及裸露的所述第一导电类型的外延层11的上表面的所述第二源极多晶硅层19，再采用干法刻蚀工艺或湿法刻蚀工艺回刻去除位于所述第二沟槽15内的部分所述第二源极多晶硅层19。
作为示例步骤4-5)中，可以采用干法刻蚀工艺或湿法刻蚀工艺刻蚀去除位于所述第二沟槽15内的部分所述第二介质层18。
在步骤5)中，请参阅图1中的S5步骤及图15，于所述第二源极多晶硅层19的上表面及所述第二介质层18的上表面形成绝缘隔离层20。
作为示例，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述绝缘隔离层20；所述绝缘隔离层20至少完全覆盖所述第二源极多晶硅层19。
作为示例，所述绝缘隔离层20的材料可以与所述第二介质层18的材料相同，优选地，本实施例中，所述绝缘隔离层20的材料可以包括但不仅限于氧化硅层。
作为示例，步骤5)之后，还包括去除所述掩膜层29的步骤。
在步骤6)中，请参阅图1中的S6步骤及图16至图18，于所述第二沟槽15的上部侧壁形成栅氧化层21，并于所述第二沟槽15内形成栅极多晶硅层22，所述栅极多晶硅层22位于所述绝缘隔离层20上。
作为示例，步骤6)可以包括如下步骤：
6-1)于所述第二沟槽15的上部侧壁、所述绝缘隔离层20的上表面及所述第一导电类型的外延层11的上表面形成所述栅氧化层21，如图16所示；
6-2)于所述栅氧化层21的上表面形成所述栅极多晶硅层22，所述栅极多晶硅层22填满所述第二沟槽15且部分位于所述第一导电类型的外延层11上，如图17所示；
6-3)去除位于所述第一导电类型的外延层11上的所述栅极多晶硅层22及位于所述第一导电类型的外延层11上的所述栅氧化层21，如图18所示。
作为示例，步骤6-1)中，可以采用物理气相沉积工艺、化学气相沉积工艺或热氧化工艺形成所述栅氧化层21，所述栅氧化层21的厚度小于所述第二沟槽15的宽度的一半，以确保所述栅氧化层21形成之后，所述第二沟槽15内仍预留有所述栅极多晶硅层22的空间。所述栅氧化层21可以包括但不仅限于氧化硅层，所述栅氧化层21的厚度小于所述第一介质层16的厚度。
作为示例，步骤6-2)中，可以采用物理气相沉积工艺或化学气相沉积工艺形成所述第二栅极多晶硅层22；需要说明的是，所述栅极多晶硅层22优选为掺杂多晶硅层，以确保所述栅极多晶硅层22的导电性。
作为示例，步骤6-3)中，可以采用刻蚀工艺或化学机械研磨工艺去除位于所述第一导电类型的外延层11上的所述栅极多晶硅层22及位于所述第一导电类型的外延层11上的所述栅氧化层21。
在步骤7)中，请参阅图1中的S7步骤及图19至图20，于所述第一导电类型的外延层11的上部形成第二导电类型的第一体区24及第一导电类型的源区26；其中，所述第一导电类型的源区26位于所述第二导电类型的第一体区24上方，所述第一导电类型的源区26及所述第二导电类型的第一体区26均位于所述第二沟槽15的外围，且位于所述有源区12内及所述第二沟槽15与所述第一沟槽14之间。
作为示例，可以采用离子注入工艺从所述第一导电类型的外延层11的上方进行第二导电类型的离子注入，以形成所述第二导电类型的第一体区26。
作为示例，可以于已形成的所述第二导电类型的第一体区26内进行第一导电类型的离子的注入，以于所述第二导电类型的第一体区26的上表面形成所述第一导电类型的源区26。
需要说明的是，当所述第一沟槽14的数量为多个时，于所述第一导电类型的外延层11的上部形成所述第二导电类型的第一体区24的同时，于所述第一导电类型的外延层11的上部形成第二导电类型的第二体区25，所述第二导电类型的第二体区25位于相邻所述第一沟槽14之间。
需要说明的是，图5至图18中，对应步骤所得结构仅以所述终端区13内形成有一个所述第一沟槽14作为示例。
在一示例中，上述各步骤中的所述第一导电类型可以包括N型，此时，所述第二导电类型可以包括P型。
在另一示例中，上述各步骤中的所述第一导电类型可以包括P型，此时，所述第二导电类型可以包括N型。
作为示例，请参阅图21至图24，步骤7)之后还包括如下步骤：
8)于所述第一导电类型的外延层11上形成源极电极27及栅极电极(未示出)，并于所述第一导电类型的衬底10的下表面形成漏极电极28；其中，所述源极电极27与所述第二导电类型的第一体区24、所述第一源极多晶硅层17及所述第二源极多晶硅层19相连接，所述栅极电极与所述栅极多晶硅层22相连接。
在一示例中，可以先于所述第一导电类型的外延层11上形成所述源极电极27及所述栅极电极(未示出)，再于所述第一导电类型的衬底10的下表面形成所述漏极电极28。
在另一示例中，可以先于所述第一导电类型的衬底10的下表面形成所述漏极电极28，再于所述第一导电类型的外延层11上形成所述源极电极27及所述栅极电极。
作为示例，所述源极电极27、所述栅极电极及所述漏极电极28均可以包括金属电极，譬如，铜电极、铝电极、金电极、银电极或镍电极等等。
作为示例，所述MOSFET终端结构包括所述第二导电类型的第二体区25时，所述源极电极27还与所述第二导电类型的第二体区25相连接。
本发明的制备方法制备的所述MOSFET终端结构中，位于所述终端区13内所述第一沟槽14的侧壁及底部的所述第一介质层16的厚度大于位于所述有源区12内所述第二沟槽15的侧壁及底部的所述第二介质层18的厚度，可以使得所述终端区13的击穿电压高于所述有源区12的击穿电压，从而有效保护所述MOSFET终端结构，提高所述MOSFET终端结构的性能；本发明的制备方法制备的所述MOSFET终端结构中所述有源区12内所述第二沟槽15的侧壁及底部的所述第二介质层18的厚度可以比较薄，可以提高所述有源区12的漂移层(即所述第一导电类型的外延层11)的浓度，从而优化所述MOSFET终端结构的导通电阻。
实施例二
请结合图2至图22继续参阅图23及图24，本发明还提供一种MOSFET终端结构，所述MOSFET终端结构包括：第一导电类型的衬底10；第一导电类型的外延层11，所述第一导电类型的外延层11位于所述第一导电类型的衬底10的上表面；所述第一导电类型的外延层11及所述第一导电类型的衬底10均包括沿横向分布的有源区12及终端区13；第一源极多晶硅层17，所述第一源极多晶硅层17位于所述第一导电类型的外延层11内，且位于所述终端区13内；第一介质层16，所述第一介质层16位于所述第一源极多晶硅层17与所述第一导电类型的外延层11之间；第二源极多晶硅层19，所述第二源极多晶硅层19位于所述第一导电类型的外延层11内，且位于所述有源区12内；第二介质层18，所述第二介质层18位于所述第二源极多晶硅层19与所述第一导电类型的外延层11之间，所述第二介质层18的厚度小于所述第一介质层16的厚度；栅极多晶硅层22，所述栅极多晶硅层22位于所述第一导电类型的外延层11内，且位于所述第二源极多晶硅层19的上方；栅氧化层21，所述栅氧化层21位于所述第二源极多晶硅层19与所述第一导电类型的外延层11之间；绝缘隔离层20，所述绝缘隔离层20位于所述第一导电类型的外延层11内，且位于所述栅极多晶硅层22与所述第二源极多晶硅层19之间；第二导电类型的第一体区24，所述第二导电类型的第一体区24位于所述栅氧化层21的外围；第一导电类型的源区26，所述第一导电类型的源区26位于所述栅氧化层21的外围，且位于所述第二导电类型的第一体区24上方。
作为示例，所述第一导电类型的衬底10可以包括但不仅限于第一导电类型的硅衬底、第一导电类型的碳化硅衬底或第一导电类型的锗硅衬底。优选地，本实施例中，所述第一导电类型的衬底10为第一导电类型的硅衬底。具体的，所述第一导电类型的衬底10可以为通过对本征衬底进行第一导电类型的离子注入形成的衬底。
作为示例，所述第一导电类型的外延层11可以作为漂移区。
作为示例，所述第一介质层16可以包括但不仅限于氧化硅层；所述第一源极多晶硅层17优选为掺杂多晶硅层，以确保所述第一源极多晶硅层17的导电性。
作为示例，所述第二介质层18可以包括但不仅限于氧化硅层；所述第二源极多晶硅层19优选为掺杂多晶硅层，以确保所述第二源极多晶硅层19的导电性。
作为示例，所述栅氧化层21可以包括但不仅限于氧化硅层，所述栅氧化层21的厚度小于所述第一介质层16的厚度。
作为示例，所述栅极多晶硅层22优选为掺杂多晶硅层，以确保所述栅极多晶硅层22的导电性。
作为示例，所述绝缘隔离层20至少完全覆盖所述第二源极多晶硅层19。
作为示例，所述绝缘隔离层20的材料可以与所述第二介质层18的材料相同，优选地，本实施例中，所述绝缘隔离层20的材料可以包括但不仅限于氧化硅层。
作为示例，所述MOSFET终端结构还包括：栅极电极(未示出)，所述栅极电极与所述栅极多晶硅层22相连接；源极电极27，所述源极电极27与所述第二导电类型的第一体区24、所述第一源极多晶硅层17及所述第二源极多晶硅层19相连接；漏极电极28，所述漏极电极28位于所述第一导电类型的衬底10的下表面。
作为示例，所述源极电极27、所述栅极电极及所述漏极电极28均可以包括金属电极，譬如，铜电极、铝电极、金电极、银电极或镍电极等等。
作为示例，所述第一源极多晶硅层17及与包覆于所述第一源极多晶硅层17外壁的所述第一介质层16构成终端保护器件23，所述MOSFET终端结构包括至少一第二导电类型的第二体区25及多个所述终端保护器件23；多个所述终端保护器件23于所述终端区13内间隔排布，所述第二导电类型的第二体区25位于相邻所述终端保护器件13之间；所述源极电极27还与所述第二导电类型的第二体区25相连接。
所述终端保护器件23的数量可以为一个(如图23所示)，也可以为多个(如图24所示，其中，图24以所述终端保护器件23的数量为两个作为示例，在实际示例中所述终端保护器件23的具体数量还可以为三个、四个、五个甚至更多个)。
在一示例中，上述的所述第一导电类型可以包括N型，此时，所述第二导电类型可以包括P型。
在另一示例中，上述的所述第一导电类型可以包括P型，此时，所述第二导电类型可以包括N型。
本发明的所述MOSFET终端结构中，位于所述终端区13内所述第一沟槽14的侧壁及底部的所述第一介质层16的厚度大于位于所述有源区12内所述第二沟槽15的侧壁及底部的所述第二介质层18的厚度，可以使得所述终端区13的击穿电压高于所述有源区12的击穿电压，从而有效保护所述MOSFET终端结构，提高所述MOSFET终端结构的性能；本发明的所述MOSFET终端结构中所述有源区12内所述第二沟槽15的侧壁及底部的所述第二介质层18的厚度可以比较薄，可以提高所述有源区12的漂移层(即所述第一导电类型的外延层11)的浓度，从而优化所述MOSFET终端结构的导通电阻。
综上所述，本发明提供一种MOSFET终端结构及其制备方法，所述MOSFET终端结构包括：第一导电类型的衬底；第一导电类型的外延层，位于所述第一导电类型的衬底的上表面；所述第一导电类型的外延层及所述第一导电类型的衬底包括沿横向分布的有源区及终端区；第一源极多晶硅层，位于所述第一导电类型的外延层内，且位于所述终端区内；第一介质层，位于所述第一源极多晶硅层与所述第一导电类型的外延层之间；第二源极多晶硅层，位于所述第一导电类型的外延层内，且位于所述有源区内；第二介质层，位于所述第二源极多晶硅层与所述第一导电类型的外延层之间，所述第二介质层的厚度小于所述第一介质层的厚度；栅极多晶硅层，位于所述第一导电类型的外延层内，且位于所述第二源极多晶硅层的上方；栅氧化层，位于所述第二源极多晶硅层与所述第一导电类型的外延层之间；绝缘隔离层，位于所述第一导电类型的外延层内，且位于所述栅极多晶硅层与所述第二源极多晶硅层之间；第二导电类型的第一体区，位于所述栅氧化层的外围；第一导电类型的源区，位于所述栅氧化层的外围，且位于所述第二导电类型的第一体区上方。本发明的MOSFET终端结构中，位于终端区内第一沟槽的侧壁及底部的第一介质层的厚度大于位于有源区内第二沟槽的侧壁及底部的第二介质层的厚度，可以使得终端区的击穿电压高于有源区的击穿电压，从而有效保护MOSFET终端结构，提高MOSFET终端结构的性能；本发明的MOSFET终端结构中有源区内第二沟槽的侧壁及底部的第二介质层的厚度可以比较薄，可以提高有源区的漂移层的浓度，从而优化MOSFET终端结构的导通电阻。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种MOSFET终端结构，其特征在于，包括：
第一导电类型的衬底；
第一导电类型的外延层，位于所述第一导电类型的衬底的上表面；所述第一导电类型的外延层及所述第一导电类型的衬底包括沿横向分布的有源区及终端区；
第一源极多晶硅层，位于所述第一导电类型的外延层内，且位于所述终端区内；
第一介质层，位于所述第一源极多晶硅层与所述第一导电类型的外延层之间；
第二源极多晶硅层，位于所述第一导电类型的外延层内，且位于所述有源区内；
第二介质层，位于所述第二源极多晶硅层与所述第一导电类型的外延层之间，所述第二介质层的厚度小于所述第一介质层的厚度；
栅极多晶硅层，位于所述第一导电类型的外延层内，且位于所述第二源极多晶硅层的上方；
栅氧化层，位于所述第二源极多晶硅层与所述第一导电类型的外延层之间；
绝缘隔离层，位于所述第一导电类型的外延层内，且位于所述栅极多晶硅层与所述第二源极多晶硅层之间；
第二导电类型的第一体区，位于所述栅氧化层的外围；
第一导电类型的源区，位于所述栅氧化层的外围，且位于所述第二导电类型的第一体区上方。
2.根据权利要求1所述的MOSFET终端结构，其特征在于：所述栅氧化层的厚度小于所述第一介质层的厚度。
3.根据权利要求1所述的MOSFET终端结构，其特征在于：所述第一导电类型包括N型且所述第二导电类型包括P型或所述第一导电类型包括P型且所述第二导电类型包括N型。
4.根据权利要求1至3中任一项所述的MOSFET终端结构，其特征在于：所述MOSFET终端结构还包括：
栅极电极，与所述栅极多晶硅层相连接；
源极电极，与所述第二导电类型的第一体区、所述第一源极多晶硅层及所述第二源极多晶硅层相连接；
漏极电极，位于所述第一导电类型的衬底的下表面。
5.根据权利要求4所述的MOSFET终端结构，其特征在于：所述第一源极多晶硅层及与包覆于所述第一源极多晶硅层外壁的所述第一介质层构成终端保护器件，所述MOSFET终端结构包括至少一第二导电类型的第二体区及多个所述终端保护器件；多个所述终端保护器件于所述终端区内间隔排布，所述第二导电类型的第二体区位于相邻所述终端保护器件之间；所述源极电极还与所述第二导电类型的第二体区相连接。
6.一种MOSFET终端结构的制备方法，其特征在于，包括如下步骤：
提供第一导电类型的衬底，于所述第一导电类型的衬底的上表面形成第一导电类型的外延层；所述第一导电类型的外延层及所述第一导电类型的衬底包括沿横向分布的有源区及终端区；
于所述第一导电类型的外延层内形成第一沟槽及第二沟槽，其中，所述第一沟槽位于所述终端区内，所述第二沟槽位于所述有源区内；
于所述第一沟槽的侧壁及底部形成第一介质层，并于所述第一沟槽内形成第一源极多晶硅层；
于所述第二沟槽的侧壁及底部形成第二介质层，并于所述第二介质层的表面形成第二源极多晶硅层；其中，所述第二介质层的厚度小于所述第一介质层的厚度；
于所述第二源极多晶硅层的上表面及所述第二介质层的上表面形成绝缘隔离层；
于所述第二沟槽的上部侧壁形成栅氧化层，并于所述第二沟槽内形成栅极多晶硅层，所述栅极多晶硅层位于所述绝缘隔离层上；
于所述第一导电类型的外延层的上部形成第二导电类型的第一体区及第一导电类型的源区；其中，所述第一导电类型的源区位于所述第二导电类型的第一体区上方，所述第一导电类型的源区及所述第二导电类型的第一体区均位于所述第二沟槽的外围，且位于所述有源区内及所述第二沟槽与所述第一沟槽之间。
7.根据权利要求6所述的MOSFET终端结构的制备方法，其特征在于，于所述第一沟槽的侧壁及底部形成第一介质层，并于所述第一介质层的表面形成第一源极多晶硅层包括如下步骤：
于所述第二沟槽内、所述第一导电类型的外延层的上表面、所述第一沟槽的侧壁及底部形成所述第一介质层；
于所述第一沟槽内及所述第一介质层的上表面形成所述第一源极多晶硅层；
去除位于所述第一导电类型的外延层的上表面的所述第一介质层及位于所述第一导电类型的外延层上的所述第一源极多晶硅层。
8.根据权利要求7所述的MOSFET终端结构的制备方法，其特征在于，
去除位于所述第一导电类型的外延层的上表面的所述第一介质层及位于所述第一导电类型的外延层上的所述第一源极多晶硅层之后，还包括如下步骤：
于所述第一导电类型的外延层的上表面形成掩膜层，所述掩膜层内形成有开口图形，所述开口图形至少暴露出所述第二沟槽；
去除位于所述第二沟槽内的所述第一介质层；
于所述第二沟槽的侧壁及底部形成第二介质层，并于所述第二介质层的表面形成第二源极多晶硅层包括如下步骤：
于所述掩膜层的上表面、裸露的所述第一导电类型的外延层的上表面、所述第二沟槽的底部及侧壁形成第二介质层；
去除位于所述掩膜层的上表面及裸露的所述第一导电类型的外延层的上表面的所述第二介质层；
于所述掩膜层的上表面、裸露的所述第一导电类型的外延层的上表面、所述第二沟槽的底部及侧壁形成第二源极多晶硅层；
去除位于所述掩膜层的上表面及裸露的所述第一导电类型的外延层的上表面的所述第二源极多晶硅层，并刻蚀去除位于所述第二沟槽内的部分所述第二源极多晶硅层，使得保留于所述第二沟槽内的所述第二源极多晶硅层的上表面低于所述第二沟槽的顶面；刻蚀去除位于所述第二沟槽内的部分所述第二介质层，使得保留于所述第二沟槽内的所述第二介质层的上表面低于所述第二沟槽的顶面。
9.根据权利要求6至8中任一项所述的MOSFET终端结构的制备方法，其特征在于，形成所述第二导电类型的第一体区及所述第一导电类型的源区之后还包括如下步骤：
于所述第一导电类型的外延层上形成源极电极及栅极电极，并于所述第一导电类型的衬底的下表面形成漏极电极；其中，所述源极电极与所述第二导电类型的第一体区、所述第一源极多晶硅层及所述第二源极多晶硅层相连接，所述栅极电极与所述栅极多晶硅层相连接。
10.根据权利要求9所述的MOSFET终端结构的制备方法，其特征在于：于所述第一导电类型的外延层内形成多个所述第一沟槽，多个所述第一沟槽于所述终端区内间隔排布；于所述第一导电类型的外延层的上部形成所述第二导电类型的第一体区的同时，于所述第一导电类型的外延层的上部形成第二导电类型的第二体区，所述第二导电类型的第二体区位于相邻所述第一沟槽之间；所述源极电极还与所述第二导电类型的第二体区相连接。
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