TWI395323B - 半導體記憶體裝置及其製造方法 - Google Patents
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Description
根據本發明的一實施例是有關於一種記憶體裝置，且特別是有關於一種半導體記憶體裝置及其製造方法。
閘極耦合比率(GCR)係為例如可抹除可程式化唯讀記憶體(EPROM)、電可抹除之可程式化唯讀記憶體(EEPROM)及快閃記憶體之快閃記憶體裝置之其中一個重要特徵。具有較高GCR之快閃記憶體裝置可能顯現出較低操作電壓，並操作於較快的裝置速度。
為了獲得相當高的GCR，可能需要提供一種具有相當高的GCR之半導體記憶體裝置，以減少操作電壓並提高裝置速度。亦可能需要的提供一種具有相當高的GCR但不會增加記憶體裝置之尺寸之半導體記憶體裝置製造之方法。
根據本發明的一實施例是有關於一種半導體記憶體裝置及其製造方法，其可達成相當高的閘極耦合比率。
根據本發明的一實施例可提供一種半導體記憶體裝置，其包含：第一雜質類型之基板；於基板中之第二雜質類型之第一井區域，第二雜質類型不同於第一雜質類型；於基板中之第一雜質類型之第二井區域；於基板上延伸於第一與第二井區域上方之圖案化之第一介電層；於圖案化之第一介電層上之圖案化之第一閘極構造；於圖案化之第一閘極構造上之圖案化之第二介電層；以及於圖案化之第二介電層上之圖案化之第二閘極構造。圖案化之第一閘極構造可包含朝第一方向延伸之第一區段以及朝垂直於第一區段之第二方向延伸之第二區段。第一區段與第二區段可彼此相交成相交圖案。圖案化之第二閘極構造可包含朝第一方向延伸於圖案化之第一閘極構造之第一區段上方之第一區段以及朝第二方向延伸於圖案化之第一閘極構造之第二區段上方之第二區段。
根據本發明的一實施例亦可能提供一種半導體記憶體裝置，其包含：基板；於基板中之井區域，其具有與基板相同之雜質類型；圖案化之第一介電層，位於基板上並延伸於井區域之上方；圖案化之第一閘極構造，位於圖案化之第一介電層上；圖案化之第二介電層，位於圖案化之第一閘極構造上；以及圖案化之第二閘極構造，位於圖案化之第二介電層上。圖案化之第一閘極構造可包含朝第一方向延伸之第一區段以及朝垂直於第一區段之第二方向延伸之第二區段。第一區段與第二區段可彼此相交成一相交圖案。圖案化之第二閘極構造可包含朝第方向延伸於圖案化之第一閘極構造之第一區段之上方之第一區段以及朝第二方向延伸於圖案化之第一閘極構造之第二區段之上方之第二區段。
根據本發明的一實施例之額外特徵與優點將部分提出於以下說明書中，且部分將是從此說明書可以顯而易見的，或可能藉由根據本發明的一實施例之實現所習得。根據本發明的一實施例之特徵與優點將利用尤其在以下的申請專利範圍所特別點出之元件與組合而被實現與獲得。
為讓根據本發明的一實施例之上述內容能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下：
以下將參考根據本發明的一實施例之顯示於附圖中之數個例子來作詳細說明。可能的的話，相同的參考數字將被使用遍及所有圖式以表示相同的或類似的部分。
第2A圖係為依據根據本發明的一實施例之記憶胞30之平面視圖。記憶胞30可作為在半導體記憶體裝置中之儲存單元，半導體記憶體裝置包含一陣列之記憶胞30。為簡化之便，只有顯示一個記憶胞，而非半導體記憶體裝置之全部陣列之單元。請參見第2A圖，記憶胞30可包含一圖案化之第一閘極構造25a、一圖案化之第二閘極構造27a、定義於一N型井區域21之一第一電容器、定義於一P型井區域22中之一第二電容器、以及多個隔離區域23。隔離區域23可實質上包圍圖案化之第一與第二閘極構造25a與27a，並電氣地隔離記憶胞30與在一記憶體陣列中之其他記憶胞。
記憶胞30可更包含多個摻雜區域，例如第一摻雜區域213係作為在N型井區域21中之第一對之源極/汲極區域，第二摻雜區域223係作為在P型井區域22中之第二對之源極/汲極區域以及在P型井區域22中之一撿拾區域(pick-up region)29。此外，記憶胞30係可選擇地包含數個輕微摻雜汲極(LDD)區域220、數個口袋區域(pocket region)221及數個熱載子(HC)植入區域222。上述摻雜區域將參考第3A至3O圖而於以下段落進行討論。
圖案化之第一閘極構造25a可作為供記憶胞30用之一浮動閘，且可更包含一第一區段25-1及一第二區段25-2，其可彼此相交成一相交圖案。具體言之，第一區段25-1可沿著對應於線AA’之一線朝一第一方向縱向延伸，而第二區段25-2可朝實質上垂直於第一方向之一第二方向交叉地延伸。再者，圖案化之第二閘極構造27a可朝第二方向延伸於圖案化之第一閘極構造25a之第二區段25-2上方。可全部與第二區段25-2重疊之圖案化之第二閘極構造27a，係具有等於或小於第二區段25-2之面積。
第一電容器(未標示)可能由N型井區域21、圖案化之第一閘極構造25a以及特別是在N型井區域21上方之第一區段25-1，以及在N型井區域21與第一區段25-1之間之一第一介電層(顯示於第3O圖之圖案化之第一介電層24a)所定義。
此外，第二電容器(未標示)可能由P型井區域22、圖案化之第一閘極構造25a以及特別是在P型井區域22上方之第一區段25-1，以及在P型井區域22與第一區段25-1之間之第一介電層(顯示於第3O圖之圖案化之第一介電層24a)所定義。
再者，圖案化之第二閘極構造27a、第二區段25-2以及於其間之一第二介電層(顯示於第3O圖之圖案化之第二介電層26a)可一起定義一第三電容器，其可增加記憶胞30之閘極耦合比率(GCR)，這將於以下段落討論。
第2B圖顯示第2A圖之記憶胞30之相關的電容器之等效電路。參見第2B圖，以GCR’表示之記憶胞30之GCR可能被表示為記憶胞30之相關的電容之函數，如以下方程式所列。
其中C1N
、C1P
與C12
分別表示以前探討之第一、第二與第三電容器之電容。
在方程式(2)中之記憶胞30之GCR’係大於方程式(1)中之習知技術之記憶胞1之GCR。具體言之，具有在圖案化之第一閘極構造25a上方之圖案化之第二閘極構造27a之記憶胞30，係具有比比習知技術之缺乏圖案化之第二閘極構造27a之記憶胞1來得大的GCR。亦即，由於C12
，所以大於。
第3A至3O圖係為顯示依據根據本發明的一實施例之於第2A圖之記憶胞30之製造方法之剖面圖。參見第3A圖，提供由矽所組成且已經被摻入第一雜質類型之一基板20。於一例子中，第一雜質類型可包含例如硼或銦之P型材料。然而，於另一例子中，第一雜質類型可包含例如磷光質或銻之N型材料。為簡化之便，在所有例子中，可假設第一雜質類型是P型，而第二雜質類型是N型。
參見圖3B，第二雜質類型之第一井區域，亦即，N型井區域21，可能藉由譬如光刻製程伴隨著N型植入製程而形成於基板20中。
參見圖3C，第一雜質類型之第二井區域，亦即，P型井區域22，可能藉由光刻製程與P型植入製程而形成於基板20中。P型井區域22與N型井區域21可能彼此鄰接。雖然在本例子中，N型井區域21係在P型井區域22之前形成，但是熟習本項技藝者可理解到形成N型井區域與P型井區域之順序是可能可交換的，從而使P型井區域22在其餘例子中可能在N型井區域21之前形成。
參見圖3D，隔離區域23可能使用譬如熱氧化法製程而形成於基板20上之期望的位置。於一例子中，隔離區域23可包含但不限於例如二氧化矽(SiO2
)之氧化矽。此外，隔離區域23可包含數個場氧化層(FOX)構造，其可能藉由氧化製程而成長於基板20上。或者，隔離區域23可包含數個淺渠溝隔離(STI)構造，其可能藉由光刻製程及蝕刻製程伴隨著氧化製程而形成。隔離區域23之厚度範圍可以是從幾乎4000至6000埃，但亦可能是較薄或較厚。
參見圖3E，用以作為第一閘極氧化物之第一介電層24可能藉由譬如沈積製程而形成於隔離區域23與基板20上方。於一例子中，第一介電層24可包含但不限於SiO2
。再者，第一介電層24之厚度範圍可以是從幾乎100到130埃。
參見圖3F，一第一閘極構造25可能藉由譬如沈積製程而形成於第一介電層24上方。於一例子中，第一閘極構造25可包含一多晶矽(poly-Si)層，其範圍是從幾乎3000至5000埃。於另一例子中，第一閘極構造25可包含一鎢複矽金屬閘極，其可更包含一矽化鎢(例如WSi2
之WSix
)層，其範圍是從幾乎1000至3000埃，且堆疊於範圍是從幾乎1000至3000埃之多晶矽層上。
參見圖3G，可能藉由譬如光刻製程伴隨著蝕刻製程而形成一圖案化之第一閘極構造25a。具體言之，可將一光阻層(未顯示)塗佈於第一閘極構造25上，然後，可經由一光罩定義一圖案化之光阻層。然後，第一閘極構造25之數個部分可能藉由一種或多種蝕刻劑而移除，前述蝕刻劑對多晶矽與WSix
而言具有比對光阻而言來得較高的選擇性。然後，剝除圖案化之光阻層。圖案化之第一閘極構造25a包含第一區段25-1及第二區段25-2，兩者形成相交圖案，如第2A圖所示。
接著，可依序形成一第二介電層26與一第二閘極構造27於第一介電層24與圖案化之第一閘極構造25a上方，每個都是藉由譬如沈積製程而形成。於一例子中，第二介電層26可包含但不限於SiO2
，並具有從幾乎100至1000埃之厚度範圍。再者，第二閘極構造27可包含類似於參考第2F圖所說明並顯示之第一閘極構造25之構造。亦即，第二閘極構造27可包含單一層之多晶矽，其厚度範圍是從幾乎3000至5000埃，或者是一堆疊構造，其更包含範圍是從幾乎1000至3000埃之一多晶矽層，以及範圍是從幾乎1000至3000埃且堆疊於多晶矽層上之一矽化鎢(WSix
)層。
參見第3H圖，一圖案化之第二閘極構造27a可能藉由譬如光刻製程伴隨著蝕刻製程而形成。如前所討論的，圖案化之第二閘極構造27a可朝第二方向延伸於圖案化之第一閘極構造25a之第二區段25-2(見第4A圖)之上方。
然後，一圖案化之第二介電層26a與一圖案化之第一介電層24a可藉由蝕刻製程而形成，於此蝕刻製程中，係使用一種蝕刻劑，此蝕刻劑對於氧化矽而言，比對於多晶矽與WSix
具有較高選擇性。圖案化之第二介電層26a與圖案化之第一介電層24a可露出隔離區域23、P型井區域22與基板20之數個部分。再者，圖案化之第二介電層26a，類似圖案化之第二閘極構造27a，可朝第二方向延伸於圖案化之第一閘極構造25a之第二區段25-2之上方。此外，圖案化之第一介電層24a可形成於一圖案中，此圖案類似於圖案化之第一閘極構造25a之圖案。具體言之，圖案化之第一介電層24a可包含延伸於第一區段25-1下方之第一區段之一第一區段(未顯示)，以及朝第二方向延伸於圖案化之第二閘極構造25a之第二區段25-2之下之一第二區段(未顯示)。
第3A至3H圖之前述剖面圖係沿著對應於第2A圖之線AA’之一線所繪製。第3I與3J圖之下述剖面圖係沿著對應於第2A圖之線BB’之一線所繪製。參見第3I圖，在形成第3H圖之圖案化之第二閘極構造27a以後，於P型井區域22上方之第一區段25-1之兩側之數個LDD區域220係可選擇地形成於P型井區域22中，所採取的手段譬如是N型植入製程，並使用圖案化之第一閘極構造25a之第一區段25-1作為光罩。在植入製程之劑量與植入能量是可選擇的，俾能使LDD區域220可具有比後來的源極/汲極區域來得較低之濃度及較小之深度。LDD區域220可產生功用，以減輕熱載子效應。
參見第3J圖，數個口袋區域221與數個HC植入區域222是可選擇地形成於P型井區域22中，並位於P型井區域22上方之第一區段25-1兩側，每個都是譬如藉由植入製程而形成。這些口袋區域221可促進臨限電壓之調整。此外，可能使用硼或磷光質作無摻質之這些HC植入區域222可改善熱載子可靠度。
第3K與3L圖係為沿著第2A圖中之線AA’之剖面圖。參見第3K圖，在形成第3J圖之摻雜區域220至222以後，一第三介電層28可能藉由譬如沈積製程而形成於圖案化之第二閘極構造27a以及露出之隔離區域23與基板20。於一例子中，第三介電層28可包含四乙氧基矽烷(TEOS)或TEOS氧化矽，例如TEOS-SiOx
，並具有從1000至4000埃之厚度範圍。再者，第三電容器C12
可因被圖案化之第二閘極構造27a、圖案化之第一閘極構造25a以及於其間之圖案化之第二介電層26a所定義。
參見第3L圖，一圖案化之第三介電層28a可能藉由譬如光刻製程伴隨著蝕刻製程而形成。可作為一間隙壁之圖案化之第三介電層28a露出圖案化之第一與第二閘極構造25a與27a。
使用圖案化之第一閘極構造25a以及間隙壁28a作為光罩，在P型井區域22之源極/汲極區域223以及在N型井區域21之源極-汲極區域213可能藉由譬如N型植入製程而形成，如分別地顯示於沿著線BB’之第3M圖以及沿著對應於第2A圖之線CC’之一線之第3N圖。參見第3M圖，第二電容器C1P
可因此由在P型井區域22上方之圖案化之第一閘極構造25a、P型井區域22及於其間之圖案化之第一介電層24a所定義。
於另一例子中，顯示於第3I與3J圖之可選擇的區域220至222並未形成。在那種情況下，在P型井區域22中之源極/汲極區域223以及在N型井區域21中之源極-汲極區域213可能在第3H圖之圖案化之第二閘極構造27a形成後形成，所採取的手段是使用圖案化之第一閘極構造25a之第一區段25-1作為光罩。
參見第3N圖，第一電容器C1N
可因此由N型井區域21上方之圖案化之第一閘極構造25a、N型井區域21以及於其間之圖案化之第一介電層24a所定義。在操作中，可將一控制電壓施加至N型井區域21中之源極/汲極區域213之其中一個，以控制在浮動閘25a之熱載子之累積與消耗。
然後，參見沿著線AA’之第3O圖，用以在P型井區域22中作為一接點之一撿拾區域29可能藉由譬如N型植入製程而形成。
第4A圖係為依據根據本發明的一實施例之一記憶胞31之平面視圖。參見第4A圖，記憶胞31可能類似於參考第2A圖所說明並顯示之記憶胞30，其差異譬如是：一圖案化之第二閘極構造27b可朝第一方向延伸於圖案化之第一閘極構造25a之第一區段25a-1之上方。可全部與第一區段25a-1重疊之圖案化之第二閘極構造27b，係具有等於或小於第一區段25a-1之面積。
第4B圖係為依據根據本發明的一實施例之一記憶胞32之平面視圖。參見第4B圖，記憶胞32可能類似於參考第2A圖所說明並顯示之記憶胞30，其差異譬如是：一圖案化之第二閘極構造可包含第一區段27b及第二區段27a，第一區段27b朝第一方向延伸於圖案化之第一閘極構造25a之第一區段25a-1之上方，而第二區段27a朝第二方向延伸於圖案化之第一閘極構造25a之第二區段25a-2之上方。
第5A圖係為依據根據本發明的一實施例之一記憶胞50之平面視圖。參見第5A圖，記憶胞50可能類似於參考第2A圖所說明並顯示之記憶胞30，其差異為譬如以一P型井區域52來置換第2A圖之N型井區域21與P型井區域22。P型井區域52可佔據顯示於第2A圖之N型井區域21與P型井區域22之地區，從而可具有實質上等於N型井區域21加上P型井區域22之面積。
第5B圖顯示第5A圖之記憶胞50之相關的電容器之等效電路。參見第5B圖，表示為GCR”之記憶胞50之GCR可能被表示為記憶胞50之相關的電容之函數，如以下方程式(3)所列。
其中C1P-1
表示在第二區段25-2之一側之P型井區域52之第一電容器之電容，而C1P-2
表示在第二區段25-2之另一側之P型井區域52之第二電容器之電容。
第6A圖係為顯示於第5A圖之沿著對應於線AA’之一線之記憶胞50之剖面圖。參見第6A圖，記憶胞50可能在構造上類似於顯示於第3O圖之記憶胞30，其差異譬如是以P型井區域52置換N型井區域21與P型井區域22。
第6B圖係為顯示於第5A圖之沿著對應於線BB’之一線之記憶胞50之剖面圖。參見第6B圖，記憶胞50可能在構造上類似於顯示於第3M圖之記憶胞30，其差異譬如是P型井區域52。
第6C圖係為顯示於第5A圖之沿著對應於線CC’之一線之記憶胞50之剖面圖。參見第6C圖，記憶胞50可能在構造上類似於顯示於第3N圖之記憶胞30，其差異譬如是P型井區域52。
綜上所述，雖然根據本發明的一實施例已以一較佳實施例揭露如上，然其並非用以限定根據本發明的一實施例。根據本發明的一實施例所屬技術領域中具有通常知識者，在不脫離根據本發明的一實施例之精神和範圍內，當可作各種之更動與潤飾。因此，根據本發明的一實施例之保護範圍當視後附之申請專利範圍所界定者為準。
又，在說明根據本發明的一實施例時，說明書可能將根據本發明的一實施例之方法及/或製程呈現成特定的順序之步驟。然而，在某種程度上，那方法或製程並不依靠於此提出之特定的順序之步驟，方法或製程不應受限於所說明之特定順序之步驟。因為熟習本項技藝者將明白到，其他順序之步驟亦可能的。因此，於說明書所提出之特定順序之步驟不應被解釋成限制以下申請專利範圍。此外，針對根據本發明的一實施例之方法及/或製程之申請專利範圍不應受限於所書寫之順序之它們的步驟之性能，且熟習本項技藝者可輕易地明白到這些順序之可能改變仍然維持落在在根據本發明的一實施例之精神與範疇之內。
1．．．記憶胞
10．．．基板
11．．．N型井區域
12．．．隔離器
14．．．電晶體
15．．．介電層
16．．．介電層
17．．．閘極層/閘極導體
18．．．閘極層/導體
19．．．控制端子
20．．．基板
21．．．N型井區域
22．．．P型井區域
23．．．隔離區域
24．．．第一介電層
24a．．．圖案化之第一介電層
25．．．第一閘極構造
25a．．．圖案化之第一閘極構造
25-1．．．第一區段
25a-1．．．第一區段
25-2．．．第二區段
25a-2．．．第二區段
26．．．第二介電層
26a．．．圖案化之第二介電層
27．．．第二閘極構造
27a．．．圖案化之第二閘極構造
27b．．．圖案化之第二閘極構造
28．．．第三介電層
28a．．．第三介電層/間隙壁
29．．．撿拾區域
30．．．記憶胞
31．．．記憶胞
32．．．記憶胞
50．．．記憶胞
52．．．P型井區域
213．．．第一摻雜區域/源極-汲極區域
220．．．輕微摻雜汲極(LDD)區域
221．．．口袋區域
222．．．熱載子(HC)植入區域
223．．．源極/汲極區域
根據本發明的一實施例之上述概要與下述的詳細說明將配合附圖而得以清楚地被理解。為了說明根據本發明的一實施例，數個例子係顯示在附圖中。然而，吾人應注意到根據本發明的一實施例並未受限於顯示於例子中之精確配置及手段。
在附圖中：
第1A圖係為顯示習知技術之具有單一的多晶矽閘極構造之記憶胞之剖面圖；
第1B圖顯示顯示於第1A圖之記憶胞之相關電容器之等效電路；
第2A圖係為依據根據本發明的一實施例之記憶胞之平面視圖；
第2B圖顯示於第2A圖之記憶胞之相關的電容器之等效電路；
第3A至3O圖係為顯示依據根據本發明的一實施例之顯示於第2A圖之記憶胞之製造方法之剖面圖；
第4A圖係為依據根據本發明的一實施例之記憶胞之平面視圖；
第4B圖係為依據根據本發明的一實施例之記憶胞之平面視圖；
第5A圖係為依據根據本發明的一實施例之記憶胞之平面視圖；
第5B圖顯示於第5A圖中之記憶胞之相關的電容器之等效電路；
第6A圖係為顯示於第5A圖之沿著對應於線AA’之一條線之記憶胞之剖面圖；
第6B圖係為顯示於第5A圖之沿著對應於線BB’之一條線之記憶胞之剖面圖；以及
第6C圖係為顯示於第5A圖之沿著對應於線CC’之一條線之記憶胞之剖面圖。
21．．．N型井區域
213．．．第一摻雜區域
22．．．P型井區域
220．．．輕微摻雜汲極
221．．．口袋區域
222．．．熱載子(HC)植入區域
223．．．源極/汲極區域
23．．．隔離區域
25a．．．圖案化之第一閘極構造
25-1．．．第一區段
25-2．．．第二區段
27a．．．圖案化之第二閘極構造
29．．．撿拾區域
30．．．記憶胞
Claims (15)
- 一種半導體記憶體裝置，包含：一第一雜質類型之一基板；一第二雜質類型之一第一井區域，位於該基板中，該第二雜質類型不同於該第一雜質類型；該第一雜質類型之一第二井區域，位於該基板中；一圖案化之第一介電層，位於該基板中且延伸於該第一與該第二井區域之上方；一圖案化之第一閘極構造，位於該圖案化之第一介電層上，該圖案化之第一閘極構造包含朝一第一方向延伸之一第一區段，以及朝垂直於該第一區段之一第二方向延伸之一第二區段，該第一區段與該第二區段彼此相交成一相交圖案；一圖案化之第二介電層，位於該圖案化之第一閘極構造上；一圖案化之第二閘極構造，位於該圖案化之第二介電層上，該圖案化之第二閘極構造包含朝該第一方向延伸於該圖案化之第一閘極構造之該第一區段之上方該第一區段以及朝該第二方向延伸於該圖案化之第一閘極構造之該第二區段之上方之該第二區段，該圖案化之第一閘極構造、該圖案化之第二介電層及該圖案化之第二閘極構造依序堆疊；以及一第三介電層，位於該圖案化之第二閘極構造上。
- 如申請專利範圍第1項所述之半導體記憶體裝 置，其閘極耦合比率(GCR)係以下述方程式表示為電容C1N 、C1P 與C12 之函數：
- 如申請專利範圍第1項所述之半導體記憶體裝置，更包含一第一對之源極/汲極區域，位於該第一井區域中以及該圖案化之第一閘極構造兩側，其中該第一對源極/汲極區域之其中一個係連接至一控制電壓。
- 如申請專利範圍第1項所述之半導體記憶體裝置，更包含一第二對之源極/汲極區域，位於該第二井區域中，並位於該圖案化之第一閘極構造之兩側。
- 如申請專利範圍第1項所述之半導體記憶體裝置，更包含複數個輕微摻雜汲極(LDD)區域，位於該第二井區域中，並位於該圖案化之第一閘極構造之兩側。
- 如申請專利範圍第1項所述之半導體記憶體裝置，更包含複數個口袋區域，位於該第二井區域中，並位於該圖案化之第一閘極構造之兩側。
- 如申請專利範圍第1項所述之半導體記憶體裝 置，更包含複數個熱載子植入區域，位於該第二井區域中，並位於該圖案化之第一閘極構造之兩側。
- 如申請專利範圍第1項所述之半導體記憶體裝置，其中該圖案化之第一介電層的該第一區段，朝該第一方向延伸於該圖案化之第一閘極構造之該第一區段之下方；以及該第二區段，朝該第二方向延伸於該圖案化之第一閘極構造之該第二區段之下方。
- 如申請專利範圍第1項所述之半導體記憶體裝置，其中該圖案化之第二介電層包含朝該第一方向延伸於該圖案化之第二閘極構造之該第一區段之下方之該第一區段以及朝該第二方向延伸在該圖案化之第二閘極構造之該第二區段之下方之該第二區段。
- 一種半導體記憶體裝置，包含：一基板；一井區域，位於該基板中，並具有與該基板相同之雜質類型；一圖案化之第一介電層，為於該基板上並延伸於該井區域之上方；一圖案化之第一閘極構造，位於該圖案化之第一介電層上，該圖案化之第一閘極構造包含朝一第一方向延伸之一第一區段以及朝垂直於該第一區段之一第二方向延伸 之一第二區段，該第一區段與該第二區段彼此相交成一相交圖案；一圖案化之第二介電層，位於該圖案化之第一閘極構造上；一圖案化之第二閘極構造，位於該圖案化之第二介電層上，該圖案化之第二閘極構造包含朝該第一方向延伸於該圖案化之第一閘極構造之該第一區段之上方之該第一區段以及朝該第二方向延伸於該圖案化之第一閘極構造之該第二區段之上方之該第二區段，該圖案化之第一閘極構造、該圖案化之第二介電層及該圖案化之第二閘極構造依序堆疊；以及一第三介電層，位於該圖案化之第二閘極構造上。
- 如申請專利範圍第10項所述之半導體記憶體裝置，其閘極耦合比率(GCR)係以下述方程式表示為電容C1P-1 、C1P-2 與C12 之函數
- 如申請專利範圍第10項所述之半導體記憶體裝置，更包含一第一對之源極/汲極區域，其在該圖案化之第一閘極構造之兩側之該井區域中。
- 如申請專利範圍第10項所述之半導體記憶體裝置，更包含複數個輕微摻雜汲極(LDD)區域，其在該圖案化之第一閘極構造之兩側之該井區域中。
- 如申請專利範圍第10項所述之半導體記憶體裝置，更包含複數個口袋區域，其在該圖案化之第一閘極構造之兩側之該井區域中。
- 如申請專利範圍第10項所述之半導體記憶體裝置，更包含複數個熱載子植入區域，其在該圖案化之第一閘極構造之兩側之該井區域中。
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