CN102881693A - 存储器件及其制作方法 - Google Patents

存储器件及其制作方法 Download PDF

Info

Publication number
CN102881693A
CN102881693A CN 201210413670 CN201210413670A CN102881693A CN 102881693 A CN102881693 A CN 102881693A CN 201210413670 CN201210413670 CN 201210413670 CN 201210413670 A CN201210413670 A CN 201210413670A CN 102881693 A CN102881693 A CN 102881693A
Authority
CN
China
Prior art keywords
floating boom
memory device
grid
silicon nitride
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN 201210413670
Other languages
English (en)
Other versions
CN102881693B (zh
Inventor
张�雄
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Original Assignee
Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Shanghai Huahong Grace Semiconductor Manufacturing Corp filed Critical Shanghai Huahong Grace Semiconductor Manufacturing Corp
Priority to CN201210413670.7A priority Critical patent/CN102881693B/zh
Publication of CN102881693A publication Critical patent/CN102881693A/zh
Application granted granted Critical
Publication of CN102881693B publication Critical patent/CN102881693B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Landscapes

  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

一种存储器件及其制作方法，所述存储器件包括：有源区、漏区和栅极，其中，所述栅极至少包括表面具有多个凸起的浮栅。本发明存储器件具有表面有凸起的浮栅，通过增大浮栅的表面积，增加浮栅与控制栅之间的电容值，从而提高了耦合系数，有效的改善了器件性能。此外，本发明存储器件制作方法，通过多次刻蚀工艺，避免了化学机械抛光，提高了产品的均匀性，从而提高了产品良率。

Description

存储器件及其制作方法
技术领域
本发明涉及半导体器件及工艺，且特别涉及包含浮栅结构的存储器件及其制作方法。
背景技术
完全被绝缘层包围、无导线外引、呈悬浮状态的栅极结构通常被称之为浮栅。目前，浮栅结构正在越来越多地被应用于各种存储器件，尤其是闪存器件中。
参考图1，现有技术中的一种包含浮栅的存储器件可包括：半导体衬底100；源极和漏极(未显示)以及栅极结构；其中，该栅极结构至少包括：位于衬底100表面的第一绝缘层101，位于所述第一绝缘层101表面的浮栅103，位于所述浮栅103表面的第二绝缘层105以及位于所述第二绝缘层105表面的控制栅107。当控制栅107通电时，控制栅107上的电压通过浮栅103以固有的耦合系数来控制沟道电流，其中，若该耦合系数越大，则控制栅107对沟道的控制能力越强，控制栅107上所施加的工作电压的利用率也就越高，也就是说，耦合系数越大，则能够通过较小的工作电压对存储器件实施编程或擦除等操作，从而使器件具有更高的可靠性。然而，随着存储器件尺寸的减小，耦合系数也随之减小，进而带来工作电压偏高、抗干扰性差等问题。
此外，在常规的浮栅器件制作方法中，通常在沉积形成浮栅多晶硅层后，采用化学机械抛光以获得具有期望栅极厚度的浮栅层。然而，由于工艺条件限制，在进行化学机械抛光时，同一晶圆上各个器件的浮栅层可能存在厚度差异，从而影响产品良率。
发明内容
本发明提供了一种存储器件及其制作方法，通过调整浮栅表面积，增大耦合系数，以提高器件性能。
为了实现上述技术目的，本发明提供了一种存储器件，包括：有源区、漏区和栅极，其中，所述栅极至少包括表面具有多个凸起的浮栅。
可选的，所述浮栅表面呈“山”字形。
可选的，所述栅极还包括位于所述浮栅表面的介质层以及位于所述介质层表面的控制栅。
此外，本发明还提供了一种存储器件制作方法，至少包括：提供衬底，并分别在所述衬底上形成有源区、漏极以及在栅极区域沉积第一绝缘层；形成浮栅；形成栅极的其它结构；其中，所述形成浮栅至少包括：在所述第一绝缘层表面沉积多晶硅层；在所述多晶硅层表面沉积氮化硅层；刻蚀以形成氮化硅侧墙；再次沉积多晶硅；刻蚀去除多余的多晶硅及氮化硅，直至与所述第一绝缘层齐平；去除剩余的氮化硅，从而在栅极形成“山”字形的浮栅。
可选的，采用干法刻蚀形成氮化硅侧墙。
可选的，采用干法刻蚀去除多余的多晶硅及氮化硅。
可选的，采用湿法刻蚀去除剩余的氮化硅。
相较于现有技术，本发明存储器件具有表面有凸起的浮栅，通过增大浮栅的表面积，增加浮栅与控制栅之间的电容值，从而提高了耦合系数，有效的改善了器件性能。此外，本发明存储器件制作方法，通过多次刻蚀工艺，避免了化学机械抛光，提高了产品的均匀性，从而提高了产品良率。
附图说明
图1为现有技术一种包含浮栅的存储器件的结构示意图；
图2为本发明存储器件一种实施方式的结构示意图；
图3为本发明存储器件制作方法一种实施方式的流程示意图；
图4至图9为采用本发明存储器件制作方法各步骤的器件结构示意图。
具体实施方式
耦合系数的大小反映出控制栅对沟道控制能力的强弱，因此可通过调整耦合系数来提高器件性能。具体来说，参考图1，耦合系数的值与浮栅103和控制栅107所构成的电容成正比，并且与浮栅103和有源区电极所构成的电容成反比，因此可在结构设计上增大浮栅与控制栅之间的接触面积，以获得较大的浮栅103和控制栅107之间的电容值，从而增大耦合系数，降低器件工作电压，提高器件性能。
下面将结合具体实施例和附图，对本发明进行详细阐述。
本发明提供了一种存储器件，可包括：有源区、漏区和栅极，所述栅极至少包括表面具有若干凸起的浮栅。在一种具体实施方式中，参考图2，本发明存储器件的浮栅210呈“山”字形，其表面具有三个凸起，分别为凸起211、凸起212和凸起213。具体来说，在0.13微米的工艺结点时，浮栅210底部宽度可为1300埃，凸起211、凸起212以及凸起213的高度可为500埃，凸起211以及凸起213与两侧氧化硅层的垂直间距可为400埃，凸起212的宽度可为400埃。其中，当工艺条件或工艺结点改变时，浮栅宽度、以及凸起高度、宽度和与两侧氧化硅层的高度差可随之改变，上述数据仅为示例，不应对本发明的发明思路造成限制。
另外，在其它实施方式中，本发明存储器件的浮栅表面所具有的凸起也可为其它数目，例如所述浮栅表面可包括两个凸起，或者包括四个甚至更多凸起。浮栅表面的凸起数目不应对本发明的发明思路造成限制。
在其它实施方式中，本发明存储器件还可包括位于所述浮栅表面的介质层，例如氧化硅，以及位于所述介质层表面的控制栅。
由于表面具有多个凸起的浮栅，相较于相同宽度的平面浮栅而言，具有更大的表面积，因此，当在浮栅表面完成绝缘层的沉积以及控制栅的进一步沉积制作之后，浮栅与控制栅之间的电容值变大，从而有效地提高了耦合系数。发明人在多次生产实践中发现，在0.13微米的工艺结点时，采用山字形浮栅结构可将耦合系数从原有的43%提升至70%，从而降低27%的控制栅工作电压，大大提高器件性能。
此外，参考图3，本发明还提供了一种存储器件制作方法，至少包括：提供衬底，并分别在所述衬底上形成有源区、漏极以及在栅极区域沉积第一绝缘层；形成浮栅；形成栅极的其它结构；其中，所述形成浮栅至少可包括：
步骤S1，在所述第一绝缘层表面沉积多晶硅层；
步骤S2，在所述多晶硅层表面沉积氮化硅层；
步骤S3，刻蚀以形成氮化硅侧墙；
步骤S4，再次沉积多晶硅；
步骤S5，刻蚀去除多余的多晶硅及氮化硅，直至与所述第一绝缘层齐平；
步骤S6，去除剩余的氮化硅，从而在栅极形成山字形的浮栅。
具体来说，参考图4和图5，在第一绝缘层301表面沉积多晶硅层302，接着，在多晶硅302表面沉积氮化硅层303。在0.13微米工艺节点中，所沉积多晶硅层302的厚度可为250埃，所述氮化硅层303的厚度可为200埃。
参考图6，采用自对准工艺队氮化硅层303进行干法刻蚀，形成氮化硅侧墙。
参考图7，通过步骤S4，在氮化硅侧墙303和多晶硅层302表面覆盖多晶硅304。
参考图8，通过干法刻蚀对多晶硅及氮化硅进行刻蚀，使得多晶硅以及氮化硅的表面与第一绝缘层301齐平。
参考图9，通过湿法刻蚀，有选择性的去除残留的氮化硅，剩余多晶硅，从而形成具有山字形的浮栅310。
上述存储器件制作方法通过采用多次刻蚀工艺，减少了由于采用化学机械抛光而带来的整片晶片的不均匀性，从而提高了产品良率。
相较于现有技术，本发明提供了包括表面有凸起的浮栅的存储器件，通过增大浮栅的表面积，增加浮栅与控制栅之间的电容值，从而提高了耦合系数，有效的改善了器件性能。此外，本发明存储器件制作方法，通过多次刻蚀工艺，避免了化学机械抛光，提高了产品的均匀性，从而提高了产品良率。
本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。

Claims (7)

1.一种存储器件，包括：有源区、漏区和栅极，其特征在于，所述栅极至少包括表面具有多个凸起的浮栅。
2.如权利要求1所述的存储器件，其特征在于，所述浮栅表面呈“山”字形。
3.如权利要求1所述的存储器件，其特征在于，所述栅极还包括位于所述浮栅表面的介质层以及位于所述介质层表面的控制栅。
4.一种存储器件制作方法，至少包括：提供衬底，并分别在所述衬底上形成有源区、漏极以及在栅极区域沉积第一绝缘层；形成浮栅；形成栅极的其它结构；其特征在于，所述形成浮栅至少包括：
在所述第一绝缘层表面沉积多晶硅层；
在所述多晶硅层表面沉积氮化硅层；
刻蚀以形成氮化硅侧墙；
再次沉积多晶硅；
刻蚀去除多余的多晶硅及氮化硅，直至与所述第一绝缘层齐平；
去除剩余的氮化硅，从而在栅极形成“山”字形的浮栅。
5.如权利要求4所述的存储器件制作方法，其特征在于，采用干法刻蚀形成氮化硅侧墙。
6.如权利要求4所述的存储器件制作方法，其特征在于，采用干法刻蚀去除多余的多晶硅及氮化硅。
7.如权利要求4所述的存储器件制作方法，其特征在于，采用湿法刻蚀去除剩余的氮化硅。
CN201210413670.7A 2012-10-25 2012-10-25 存储器件及其制作方法 Active CN102881693B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210413670.7A CN102881693B (zh) 2012-10-25 2012-10-25 存储器件及其制作方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210413670.7A CN102881693B (zh) 2012-10-25 2012-10-25 存储器件及其制作方法

Publications (2)

Publication Number Publication Date
CN102881693A true CN102881693A (zh) 2013-01-16
CN102881693B CN102881693B (zh) 2017-05-24

Family

ID=47482966

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210413670.7A Active CN102881693B (zh) 2012-10-25 2012-10-25 存储器件及其制作方法

Country Status (1)

Country Link
CN (1) CN102881693B (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097475A (zh) * 2014-05-13 2015-11-25 中芯国际集成电路制造(上海)有限公司 栅极结构及其形成方法
CN105206614A (zh) * 2015-08-19 2015-12-30 武汉新芯集成电路制造有限公司 浮栅型闪存结构及其制备方法
CN105576016A (zh) * 2014-10-09 2016-05-11 中芯国际集成电路制造(上海)有限公司 栅极结构、其制作方法及闪存器件
CN108336086A (zh) * 2017-01-17 2018-07-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7105406B2 (en) * 2003-06-20 2006-09-12 Sandisk Corporation Self aligned non-volatile memory cell and process for fabrication
KR100642901B1 (ko) * 2003-10-22 2006-11-03 매그나칩 반도체 유한회사 비휘발성 메모리 소자의 제조 방법
KR100674971B1 (ko) * 2005-04-27 2007-01-26 삼성전자주식회사 Ｕ자형 부유 게이트를 가지는 플래시 메모리 제조방법
CN101064284A (zh) * 2006-04-26 2007-10-31 力晶半导体股份有限公司 非易失性存储器的制造方法
KR100847833B1 (ko) * 2006-12-29 2008-07-23 동부일렉트로닉스 주식회사 플래시 기억 장치의 제조 방법
CN101320735A (zh) * 2007-06-08 2008-12-10 中芯国际集成电路制造(上海)有限公司 一种闪速存储器及其制作方法

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105097475A (zh) * 2014-05-13 2015-11-25 中芯国际集成电路制造(上海)有限公司 栅极结构及其形成方法
CN105576016A (zh) * 2014-10-09 2016-05-11 中芯国际集成电路制造(上海)有限公司 栅极结构、其制作方法及闪存器件
CN105576016B (zh) * 2014-10-09 2019-02-12 中芯国际集成电路制造(上海)有限公司 栅极结构、其制作方法及闪存器件
CN105206614A (zh) * 2015-08-19 2015-12-30 武汉新芯集成电路制造有限公司 浮栅型闪存结构及其制备方法
CN108336086A (zh) * 2017-01-17 2018-07-27 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置
CN108336086B (zh) * 2017-01-17 2021-03-19 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制作方法、电子装置

Also Published As

Publication number Publication date
CN102881693B (zh) 2017-05-24

Similar Documents

Publication Publication Date Title
CN103545216B (zh) 沟槽式栅极金氧半场效晶体管的制造方法
CN104752361A (zh) 半导体结构的形成方法
CN102881693A (zh) 存储器件及其制作方法
CN104752218A (zh) 半导体器件的形成方法
CN111755333A (zh) 一种纳米片场效应晶体管及其制备方法
CN103258741A (zh) 纳米线场效应晶体管及其形成方法
JP5984942B2 (ja) メモリ装置を製造する方法および装置
CN111341729A (zh) 半导体装置及其制造方法
JP2018182288A (ja) メモリ構造及びメモリ構造の製造方法
CN102945832A (zh) 闪存器件的形成方法
CN103456787B (zh) 晶体管元件及其制造方法
US11678477B2 (en) Semiconductor constructions, and semiconductor processing methods
CN104952706A (zh) 一种半导体器件的制备方法
WO2023130655A1 (zh) 半导体结构及半导体结构的形成方法
CN105097516A (zh) 一种FinFET器件及其制造方法、电子装置
CN103187449A (zh) 半导体结构及其形成方法
CN103367261A (zh) 半导体结构的形成方法
CN103928292B (zh) 条形结构的形成方法
CN102709287A (zh) 非挥发性记忆胞及其制造方法
KR20130023994A (ko) 반도체 소자 및 이의 제조방법
CN102024820B (zh) 记忆胞及其制造方法以及记忆体结构
CN105575904A (zh) 一种半导体器件的制造方法和电子装置
CN105097814A (zh) 半导体存储器、半导体存储阵列及其操作方法
CN105280590A (zh) 半导体结构及其制造方法
CN103378009B (zh) 制造金属氧化物半导体存储器的方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
ASS Succession or assignment of patent right

Owner name: SHANGHAI HUAHONG GRACE SEMICONDUCTOR MANUFACTURING

Free format text: FORMER OWNER: HONGLI SEMICONDUCTOR MANUFACTURE CO LTD, SHANGHAI

Effective date: 20140423

C41 Transfer of patent application or patent right or utility model
TA01 Transfer of patent application right

Effective date of registration: 20140423

Address after: 201203 Shanghai Zhangjiang hi tech park Zuchongzhi Road No. 1399

Applicant after: Shanghai Huahong Grace Semiconductor Manufacturing Corporation

Address before: 201203 Shanghai Guo Shou Jing Road, Pudong New Area Zhangjiang hi tech Park No. 818

Applicant before: Hongli Semiconductor Manufacture Co., Ltd., Shanghai

C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant