CN102024820B - 记忆胞及其制造方法以及记忆体结构 - Google Patents

Abstract

本发明是有关于一种记忆胞及其制造方法以及记忆体结构。该记忆胞，其包括基底、绝缘层、栅极、电荷储存结构、第一源极/漏极区、第二源极/漏极区与沟道层。绝缘层配置于基底上。栅极配置于绝缘层上。电荷储存结构配置于绝缘层与栅极上。第一源极/漏极区配置于位于栅极的二侧的电荷储存结构上。第二源极/漏极区配置于位于栅极的顶部的电荷储存结构上。沟道层配置于位于栅极的侧壁上的电荷储存结构上，且与第一源极/漏极区以及第二源极/漏极区电性连接。藉由本发明的记忆胞，可以减少击穿现象的发生。

Description

记忆胞及其制造方法以及记忆体结构

技术领域

本发明涉及一种记忆胞及其制造方法以及记忆体结构，特别是涉及一种可以减少击穿(punch-through)现象的发生以及具有较佳的沟道升压能力(channel boosting capability)的记忆胞及其制造方法以及记忆体结构。

背景技术

记忆体，顾名思义便是用以储存资料或数据的半导体元件。当电脑微处理器的功能越来越强，软件所进行的程序与运算越来越庞大时，记忆体的需求也就越来越高，为了制造容量大且便宜的记忆体以满足这种需求的趋势，制作记忆体元件的技术与制造工艺，已成为半导体科技持续往高集成度挑战的驱动力。

在各种记忆体产品中，具有可进行多次资料的存入、读取或擦除等动作且存入的资料在断电后也不会消失的优点的非挥发性记忆体，已成为个人电脑和电子设备所广泛采用的一种记忆体元件。快闪记忆体(flashmemory)即为一种被广泛使用的非挥发性记忆体。

随着元件尺寸的缩小，快闪记忆体中的位线击穿现象也变得越来越严重。此外，在快闪记忆体的操作过程中，写入抑制(program inhibit)的自升压(self-boosting)也会遭遇到漏电流(leakage current)的问题，例如结(junction)漏电流以及栅极诱发漏极漏电流(gate induce drainleakage，GIDL)，且因此导致升压失败。

由此可见，上述现有的记忆胞及其制造方法以及记忆体结构在产品结构、制造方法与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，如何减少位线击穿现象的发生以及具有较佳的升压能力已成为目前快闪记忆体发展中的一个重要课题，但长久以来一直未见适用的设计被发展完成，而一般产品及方法又没有适切的结构及方法能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新的记忆胞及其制造方法以及记忆体结构，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。

发明内容

本发明的目的在于，克服现有的记忆胞存在的缺陷，而提供一种新的记忆胞，所要解决的技术问题是使其可以减少击穿现象的发生，非常适于实用。

本发明的另一目的在于，克服现有的记忆胞的制造方法存在的缺陷，而提供一种新的记忆胞的制造方法，所要解决的技术问题是使其可以增加记忆胞的有效沟道长度，从而更加适于实用。

本发明的再一目的在于，克服现有的记忆体结构存在的缺陷，而提供一种新的记忆体结构，所要解决的技术问题是使其具有较佳的沟道升压能力，从而更加适于实用。

本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明提出的一种记忆胞，其包括基底、绝缘层、栅极、电荷储存结构、第一源极/漏极区、第二源极/漏极区与沟道层。绝缘层配置于基底上。栅极配置于绝缘层上。电荷储存结构配置于绝缘层与栅极上。第一源极/漏极区配置于位于栅极的二侧的电荷储存结构上。第二源极/漏极区配置于位于栅极的顶部的电荷储存结构上。沟道层配置于位于栅极的侧壁上的电荷储存结构上，且与第一源极/漏极区以及第二源极/漏极区电性连接。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

依照本发明实施例所述的记忆胞，上述的绝缘层的材料例如为氧化物或氮化物。

依照本发明实施例所述的记忆体结构，上述的绝缘层例如为复合绝缘层。

依照本发明实施例所述的记忆胞，上述的电荷储存结构包括第一介电层、电荷捕捉层与第二介电层。第一介电层配置于绝缘层与栅极上。电荷捕捉层配置于第一介电层上。第二介电层配置于电荷捕捉层上。

依照本发明实施例所述的记忆胞，上述的电荷捕捉层的材料例如为氮化物或高介电常数材料。

依照本发明实施例所述的记忆胞，上述的电荷储存结构包括第一介电层、纳米晶粒(nano-crystal)层与第二介电层。第一介电层配置于绝缘层与栅极上。纳米晶粒层配置于第一介电层上。第二介电层配置于纳米晶粒层上。

依照本发明实施例所述的记忆胞，上述的电荷储存结构包括第一介电层、多晶硅层与第二介电层。第一介电层配置于绝缘层与栅极上。多晶硅层配置于第一介电层上。第二介电层配置于多晶硅层上。其中，所述的第一源极/漏极区与第二源极/漏极区的材料例如为具有第一导电型的多晶硅或具有第一导电型的单晶硅。

依照本发明实施例所述的记忆胞，上述的沟道层的材料例如为具有第二导电型的多晶硅、具有第二导电型的单晶硅、未经掺杂的多晶硅或未经掺杂的单晶硅。

本发明的目的及解决其技术问题还采用以下技术方案来实现。依据本发明提出的一种记忆胞的制造方法。其包括提供基底，在基底上形成绝缘层。在绝缘层上形成栅极。在栅极与绝缘层上形成电荷储存结构。在电荷储存结构上形成沟道材料层。在位于栅极的二侧的沟道材料层中形成第一源极/漏极区，以及在位于栅极的顶部的沟道材料层中形成第二源极/漏极区。其中，所述的沟道材料层的形成方法例如是将未经掺杂的多晶硅层沉积于电荷储存结构上。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

依照本发明实施例所述的记忆胞的制造方法，上述的沟道材料层的形成方法例如是先在电荷储存结构上形成非晶硅层。进行金属诱发侧向结晶制造工艺，以将非晶硅层转变为单晶硅层。

依照本发明实施例所述的记忆胞的制造方法，上述在形成沟道材料层之后以及在形成第一源极/漏极区与第二源极/漏极区之前，还可以对沟道材料层进行离子植入制造工艺。

依照本发明实施例所述的记忆胞的制造方法，上述的第一源极/漏极区与第二源极/漏极区的形成方法例如是先在位于栅极的二侧的沟道材料层上形成间隙壁。以间隙壁为掩模，进行离子植入制造工艺。

依照本发明实施例所述的记忆胞的制造方法，上述在进行离子植入制造工艺之后，进行热制造工艺。

本发明的目的及解决其技术问题另外再采用以下技术方案来实现。依据本发明提出的一种记忆体结构，其包括基底与至少一个记忆体阵列。记忆体阵列配置于基底上。记忆体阵列包括绝缘层、二条选择线、多条字线、电荷储存结构、多条第一位线、多条第二位线与多个沟道层。绝缘层配置于基底上。选择线配置于绝缘层上。字线配置于绝缘层上，且位于选择线之间。电荷储存结构配置于绝缘层、选择线与字线上。第一位线分别配置于位于选择线的二侧与字线之间的电荷储存结构上。第二位线分别配置于位于选择线与字线的顶部的电荷储存结构上。沟道层分别配置于位于选择线与字线的侧壁上的电荷储存结构上，且每一个沟道层与对应的第一位线以及对应的第二位线电性连接。

本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。

依照本发明实施例所述的记忆体结构，上述的至少一个记忆体阵列例如为多个记忆体阵列，且这些记忆体阵列彼此堆叠。

依照本发明实施例所述的记忆体结构，还可以具有介电层、第一位线接触窗与第二位线接触窗。介电层分别覆盖这些记忆体阵列，并用以隔离这些记忆体阵列。第一位线接触窗配置于介电层中，用以将这些记忆体阵列中最右边的第一位线电性连接。第二位线接触窗配置于介电层中，用以将这些记忆体阵列中最左边的第一位线电性连接。

依照本发明实施例所述的记忆体结构，上述的介电层的材料例如为氧化物或氮化物。

依照本发明实施例所述的记忆体结构，上述的介电层例如为复合介电层。

借由上述技术方案，本发明记忆胞及其制造方法以及记忆体结构至少具有下列优点及有益效果：在本发明中，由于沟道层位于绝缘材料上而未与基底接触，因此在操作过程中沟道层可以达到全面空乏(fully-depletion)，并可以避免漏电流的产生，且因而具有较佳的沟道升压能力。此外，本发明还可以藉由调整栅极的高度来控制沟道区的长度，因此可以在不增加栅极的宽度的前提下增加有效沟道长度，进而可以减少击穿现象的发生。

综上所述，本发明在技术上有显著的进步，并具有明显的积极效果，诚为一新颖、进步、实用的新设计。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1A至图1D为依照本发明实施例所绘示的记忆胞的制造流程剖面图。

图2为依照本发明一实施例所绘示的记忆体结构的剖面示意图。

图3为依照本发明另一实施例所绘示的记忆体结构的剖面示意图。

10：记忆胞                100、202：基底

102、206：绝缘层          104：栅极

106、212：电荷储存结构    106a、106c：介电层

106b：电荷捕捉层          108：沟道材料层

110、217：间隙壁          112：离子植入制造工艺

114：掺杂区               116、118：源极/漏极区

120、218：沟道层          200、300：记忆体结构

204：记忆体阵列           208-1、208-2：选择线

210-1至210-N：字线        214、216：位线

304：介电层               306、308：位线接触窗

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的记忆胞及其制造方法以及记忆体结构的具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

图1A至图1D为依照本发明实施例所绘示的记忆胞的制造流程剖面图。首先，请参照图1A所示，提供基底100。基底100例如为硅基底。然后，在基底100上形成绝缘层102。绝缘层102的形成方法例如是化学气相沉积法。绝缘层102的材料例如为氧化物或氮化物。在另一实施例中，绝缘层102也可以是复合绝缘层。接着，在绝缘层102上形成栅极104。栅极104的形成方法例如是先在绝缘层102上沉积一层未经掺杂的多晶硅层，然后再进行图案化制造工艺(即制程，以下均称为制造工艺)。此外，在沉积未经掺杂的多晶硅层之后以及在进行图案化制造工艺之前，还可以进行离子植入制造工艺，以将P型掺质植入多晶硅层中。

然后，请参照图1B所示，在绝缘层102与栅极104上形成电荷储存结构106。在本实施例中，电荷储存结构106的形成方法例如是依序在绝缘层102与栅极104上形成介电层106a、电荷捕捉层106b与介电层106c。介电层106a的材料例如是氧化物。电荷捕捉层106b的材料例如是氮化物或高介电常数材料。介电层106c的材料例如是氧化物。在另一实施例中，电荷储存结构的形成方法也可以是依序在绝缘层102与栅极104上形成第一介电层、纳米晶粒层与第二介电层。纳米晶粒层的材料例如为硅、锗或金属。在另一实施例中，电荷储存结构的形成方法还可以是依序在绝缘层102与栅极104上形成第一介电层、多晶硅层与第二介电层。多晶硅层则是用来作为记忆胞的浮置栅极(floating gate)。接着，在电荷储存结构106上形成沟道材料层108。沟道材料层108的材料例如为未经掺杂的多晶硅，其形成方法例如为化学气相沉积法。此外，沟道材料层108的材料也可以是未经掺杂的单晶硅，其形成方法例如是先在电荷储存结构106上形成非晶硅层，然后再进行金属诱发侧向结晶制造工艺，以将非晶硅层转变为单晶硅层。另外，为了控制记忆胞的临界电压(threshold voltage，Vt)，还可以在形成沟道材料层108之后选择性地对沟道材料层108进行离子植入制造工艺，以将掺质植入沟道材料层108中。在本实施例中，上述的离子植入制造工艺例如是将P型掺质植入沟道材料层108中。

接着，请参照图1C所示，在位于栅极104的二侧的沟道材料层108上形成间隙壁110。间隙壁110的材料例如为氧化物。间隙壁110的形成方法例如是先在沟道材料层108上共型地(conformally)形成一层间隙壁材料层，然后再进行非等向性蚀刻制造工艺。然后，以间隙壁110为掩模，进行离子植入制造工艺112，将掺质植入沟道材料层108中，以形成掺杂区114。特别一提的是，在此步骤中所植入的掺质与在图1B所述的步骤中所植入的掺质具有不同的导电类型。也就是说，在此步骤中所植入的掺质为N型掺质。

之后，请参照图1D示意事故，进行热制造工艺，以在位于栅极104的二侧的沟道材料层108中形成源极/漏极区116，以及在位于栅极104的顶部的沟道材料层108中形成源极/漏极区118，以完成记忆胞10的制造。此时，剩余的沟道材料层108则作为记忆胞10的沟道层120。进行上述的热制造工艺的目的是用以使位于栅极104的二侧的掺杂区114中的掺质进一步扩散至间隙壁110下方。特别一提的是，上述的热制造工艺可以是后续制造工艺中所进行的热制造工艺，也可以是额外单独进行的热制造工艺。

以下将以图1D为例，对本发明的记忆胞做说明。

请参照图1D所示，记忆胞10包括基底100、绝缘层102、栅极104、电荷储存结构106、源极/漏极区116、源极/漏极区118与沟道层120。绝缘层102配置于基底100上。栅极104配置于绝缘层102上。电荷储存结构106配置于绝缘层102与栅极104上。源极/漏极区116配置于位于栅极104的二侧的电荷储存结构106上。源极/漏极区118配置于位于栅极104的顶部的电荷储存结构106上。沟道层120配置于位于栅极104的侧壁上的电荷储存结构106上，且与源极/漏极区116以及源极/漏极区118电性连接。

在记忆胞10中，由于沟道层120位于绝缘材料(电荷储存结构106的介电层106c)上，而并非如在一般的快闪记忆体中位于基底中，因此在操作记忆胞10的过程中可以避免在产生漏电流(沟道层120并未与基底100接触)，因而可以具有较佳的沟道升压能力。另外，在记忆胞10中，还可以藉由调整栅极104的高度来控制沟道区的长度(即沟道层120的高度)，以在不增加栅极104的宽度的前提下增加有效沟道长度，进而可以达到减少击穿现象发生的目的。

以下将以图2来说明以多个记忆胞10所形成的记忆体结构。

图2为依照本发明一实施例所绘示的记忆体结构的剖面示意图。请参照图2所示，记忆体结构200包括基底202与记忆体阵列204。记忆体阵列204配置于基底202上。记忆体阵列204包括绝缘层206、选择线208-1和208-2、字线210-1至210-n、电荷储存结构212、位线214、位线216、间隙壁217与沟道层218。基底202、绝缘层206、电荷储存结构212、间隙壁217、沟道层218与图1D中的基底100、绝缘层102、电荷储存结构106、间隙壁110、沟道层120相同，在此不另行说明。绝缘层206配置于基底200上。选择线208-1和208-2配置于绝缘层206上。字线210-1至210-n配置于绝缘层206上，且位于选择线208-1和208-2之间。电荷储存结构212配置于绝缘层206、选择线208-1和208-2与字线210-1至210-N上。位线214配置于位于选择线208-1和208-2的二侧与字线210-1至210-n之间的电荷储存结构212上。位线216配置于位于选择线208-1和208-2与字线210-1至210-n的顶部的电荷储存结构212上。沟道层218配置于位于选择线208-1和208-2与字线210-1至210-n的侧壁上的电荷储存结构212上，且沟道层218与对应的位线214以及对应的位线216电性连接。

在记忆体结构200中，由于沟道层218并未与基底202接触，因此在操作过程中，沟道层218可以达到全面空乏，且可以避免漏电流的产生，因而具有较佳的沟道升压能力。此外，在记忆体结构200中，还可以具有较长的有效沟道长度，因此可以减少击穿现象的发生。

特别一提的是，本发明的记忆体结构除了可以是如记忆体结构200的结构之外，还可以是由多层记忆体阵彼此堆叠而形成的立体结构。

图3为依照本发明另一实施例所绘示的记忆体结构的剖面示意图。请参照图3，记忆体结构300由多个记忆体阵列204在基底202上堆叠而成。记忆体阵列204如图2所示，在此不另行说明。在记忆体结构300中，介电层304覆盖记忆体阵列204，并用以隔离这些记忆体阵列204。介电层304的材料例如为氧化物或氮化物。在另一实施例中，每一个介电层304也可以是由多个介电层所形成的复合介电层。此外，位线接触窗306配置于介电层304中，用以将这些记忆体阵列204中最右边的位线214电性连接。位线接触窗308配置于介电层304中，用以将这些记忆体阵列204中最左边的位线214电性连接。因此，在操作的过程中，仅需对位线接触窗306、308施加电压，即可同时对各层的记忆体阵列204进行操作。

在本实施例中，记忆体结构300是由二个记忆体阵列204堆叠而成。当然，在其他实施例中，记忆体结构也可以视实际需求而由更多个记忆体阵列204堆叠而成。

由于本发明的记忆体结构可以由多个如记忆体阵列204的记忆体阵列堆叠而成，因此除了可以具有较佳的沟道升压能力、避免漏电流的产生以及减少击穿现象的发生之外，还可以有效地提高单位面积上的记忆体阵列密度。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (19)

1.一种记忆胞，其特征在于其包括：

一基底；

一绝缘层，配置于该基底上；

一栅极，配置于该绝缘层上；

一电荷储存结构，配置于该绝缘层与该栅极上，覆盖该栅极的顶部及侧壁与该栅极两侧的该绝缘层的表面；

一第一源极/漏极区，配置于位于该栅极的二侧的该电荷储存结构上；

一第二源极/漏极区，配置于位于该栅极的顶部的该电荷储存结构上；以及

一沟道层，配置于位于该栅极的侧壁上的该电荷储存结构上，且与该第一源极/漏极区以及该第二源极/漏极区电性连接。

2.根据权利要求1所述的记忆胞，其特征在于其中所述的绝缘层的材料为氧化物或氮化物。

3.根据权利要求1所述的记忆胞，其特征在于其中所述的绝缘层为一复合绝缘层。

4.根据权利要求1所述的记忆胞，其特征在于其中所述的电荷储存结构包括：

一第一介电层，配置于该绝缘层与该栅极上；

一电荷捕捉层，配置于该第一介电层上；以及

一第二介电层，配置于该电荷捕捉层上。

5.根据权利要求4所述的记忆胞，其特征在于其中所述的电荷捕捉层的材料为高介电常数材料。

6.根据权利要求5所述的记忆胞，其特征在于其中所述的高介电常数材料为氮化物。

7.根据权利要求1所述的记忆胞，其特征在于其中所述的电荷储存结构包括：

一第一介电层，配置于该绝缘层与该栅极上；

一纳米晶粒层，配置于该第一介电层上；以及

一第二介电层，配置于该纳米晶粒层上。

8.根据权利要求1所述的记忆胞，其特征在于其中所述的电荷储存结构包括：

一第一介电层，配置于该绝缘层与该栅极上；

一多晶硅层，配置于该第一介电层上；以及

一第二介电层，配置于该多晶硅层上；

其中，所述的第一源极/漏极区与该第二源极/漏极区的材料包括具有第一导电型的多晶硅或具有第一导电型的单晶硅。

9.根据权利要求8所述的记忆胞，其特征在于其中所述的沟道层的材料包括具有第二导电型的多晶硅、具有第二导电型的单晶硅、未经掺杂的多晶硅或未经掺杂的单晶硅。

10.一种记忆胞的制造方法，其特征在于其包括：

提供一基底；

在该基底上形成一绝缘层；

在该绝缘层上形成一栅极；

在该栅极与该绝缘层上形成一电荷储存结构，该电荷储存结构覆盖该栅极的顶部及侧壁与该栅极两侧的该绝缘层的表面；

在该电荷储存结构上形成一沟道材料层；以及

在位于该栅极的二侧的该沟道材料层中形成一第一源极/漏极区，以及于位于该栅极的顶部的该沟道材料层中形成一第二源极/漏极区；

其中，所述的沟道材料层的形成方法包括将未经掺杂的多晶硅层沉积于该电荷储存结构上。

11.根据权利要求10所述的记忆胞的制造方法，其特征在于其中所述的沟道材料层的形成方法包括：

在该电荷储存结构上形成一非晶硅层；以及

进行一金属诱发侧向结晶制造工艺，以将该非晶硅层转变为单晶硅层。

12.根据权利要求10所述的记忆胞的制造方法，其特征在于其中所述的在形成该沟道材料层之后以及在形成该第一源极/漏极区与该第二源极/漏极区之前，还包括对该沟道材料层进行一离子植入制造工艺。

13.根据权利要求10所述的记忆胞的制造方法，其特征在于其中所述的第一源极/漏极区与该第二源极/漏极区的形成方法包括：

在位于该栅极的二侧的该沟道材料层上形成一间隙壁；以及

以该间隙壁为掩模，进行一离子植入制造工艺。

14.根据权利要求13所述的记忆胞的制造方法，其特征在于其中所述的在进行该离子植入制造工艺之后，还包括进行一热制造工艺。

15.一种记忆体结构，其特征在于其包括：

一基底；以及

至少一记忆体阵列，配置于该基底上，其中该记忆体阵列包括：

一绝缘层，配置于该基底上；

二选择线，配置于该绝缘层上；

多个字线，配置于该绝缘层上，且位于该些选择线之间；

一电荷储存结构，配置于该绝缘层、该些选择线与该些字线上，覆盖该些选择线与该些字线的顶部及侧壁以及该些选择线与该些字线两侧的该绝缘层的表面；

多个第一位线，分别配置于位于该些选择线的二侧与该些字线之间的该电荷储存结构上；

多个第二位线，分别配置于位于该些选择线与该些字线的顶部的该电荷储存结构上；以及

多个沟道层，分别配置于位于该些选择线与该些字线的侧壁上的该电荷储存结构上，且每一该些沟道层与对应的该第一位线以及对应的该第二位线电性连接。

16.根据权利要求15所述的记忆体结构，其特征在于其中所述的至少一记忆体阵列为多个该记忆体阵列，且该些记忆体阵列彼此堆叠。

17.根据权利要求16所述的记忆体结构，其特征在于其还包括：

一介电层，分别覆盖该些记忆体阵列，并用以隔离该些记忆体阵列；

一第一位线接触窗，配置于该介电层中，用以将该些记忆体阵列中最右边的该些第一位线电性连接；以及

一第二位线接触窗，配置于该介电层中，用以将该些记忆体阵列中最左边的该些第一位线电性连接。

18.根据权利要求17所述的记忆体结构，其特征在于其中所述的介电层的材料包括氧化物或氮化物。

19.根据权利要求17所述的记忆体结构，其特征在于其中所述的介电层为一复合介电层。

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