CN101145575A - 非易失性存储单元及阵列 - Google Patents
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Abstract
本发明涉及存储单元及阵列。该存储单元包括：一栅极、一介电层位于该栅极下方及一有源区。该有源区包括一第一源/漏极区、一第二源/漏极区、一正交场沟道区位于栅极下方、一边际场沟道区介于该第一源漏极区与该正交场沟道区之间、一延伸掺杂区介于该第二源漏极区与该正交场沟道区之间及一金属硅化合物层。该金属硅化合物形成于该栅极、该第一源漏极区及第二源漏极区之上。
Description
技术领域
本发明有关一种存储单元，特别有关该存储单元及其阵列，以有效增加可处理数据量的存储单元密度。
背景技术
ROM所储存的资讯属于非易失性，即使切断电源数据也可保持不受损失。按照所储存数据的可否擦除又可分为掩模式只读存储器(Mask ROM)、电可编程只读存储器(EPROM)、电可擦除编程只读存储器(EEPROM)、快闪存储器(Flash Memory)。其中，Mask ROM的数据一旦编程后即无法更改，适合大量制造，为低成本、高可靠度及大容量的存储器。另外，快闪存储器利用将电子注入或移出浮置栅(floating gate)以进行数据储存，兼具非易失性及可存取的双重特性，即使不提供电源亦能保存数据，且又能用一般设备存取数据。
请参考图1a，图1a是显示现有的电可擦除编程只读存储器存储单元的编程示意图。
当现有的电可擦除编程只读存储器欲进行编程动作时，是于控制栅极105与漏极101a上施加高电压，电子即从硅衬底101的漏极101a穿过栅极氧化层102进入浮置栅极103。
请参考图1b，图1b是显示现有的电可擦除编程只读存储器存储单元的擦除示意图。
当现有的电可擦除编程只读存储器欲进行擦除动作时，是于控制栅极105上施加负电压或零电压，在硅衬底101的漏极101a施加高电压，电子即从浮置栅极103穿过栅极氧化层102回到漏极101a。
由此可知，现有的电可擦除编程只读存储器一次可进行一存储单元的编程或擦除；因此，整个电可擦除编程只读存储器具有的存储单元数量，即为每次最多可同时进行数据编程或擦除的处理数据组数。
图1c是显示现有的掩模式只读存储器存储单元的编程后的示意图。
首先，提供一形成有例如是MOS晶体管的存储器单元的硅衬底120，硅衬底120上形成有一氧化层122，且存储器单元具有栅极123及源漏极121a、121b。其中，栅极123例如是多晶硅层；源漏极121a、121b可以是p+扩散区或n+扩散区，图1c中所示为n+扩散区。
接着使用编码掩模(code mask)进行光刻工艺，以在部分的栅极123及源漏极121a、121b上形成图案化光致抗蚀剂层，然后对形成有存储单元的硅衬底120进行沟道区注入(channelimplantation)，以便将存储器单元完成编码。
当存储单元的栅极123未被图案化光致抗蚀剂层覆盖时，沟道区124会被注入而将存储单元定义成编码为“1”；反之，当存储单元的栅极123被图案化光致抗蚀剂层覆盖住时，沟道区124不会被注入而将存储单元定义成编码为“0”。
存储单元的注入编程(Implantation Programming)是于工艺中期进行，以将离子打入沟道区域(Channel Region)来调整启始电压Vth(ThresholdVoltage)，其编程步骤是于MOS晶体管完成后且在接点(Contact)或层间介电材料(Inter Layer Dielectrics)形成前执行。
生产掩模式只读存储器(Mask ROM)的芯片结构时，除了要在短时间内根据程序码(program code)制作完成芯片外，亦需将存储单元的面积缩至最小以提高产量，根据上述描述，显见传统技术仍有改进空间。
图1d是显示现有的一次写入式只读存储器(One-Time ProgrammableROM)或反熔丝存储单元编程后的示意图。
首先，提供一形成有例如是MOS晶体管的存储器单元的硅衬底130，硅衬底130上形成有一氧化层132，且存储器单元具有栅极133及源漏极延伸区域131位于栅极133的左右两边，接着，在栅极133的侧壁形成一间隙壁134，并且，栅极133与源/漏极区S/D上形成有一金属硅化物层135。其中，源漏极延伸区域131是以栅极133为掩模然后对硅衬底130进行离子注入；源/漏极区S/D是以栅极133及间隙壁134为掩模然后对硅衬底130进行离子注入。
经过热工艺的扩散作用，源漏极延伸区域131延伸至部分栅极133下方中间以氧化层132a做为隔离，栅极氧化层132a可藉由选择性的施加高电压于栅极133及源/漏极区S/D而击穿破坏，然后形成有存储单元的反熔丝，以将存储器单元完成编程编码。
发明内容
有鉴于此，本发明的目的在于提供一存储单元及其阵列，藉由不同方式的阵列形式来提高存储单元的密度，增加处理单位面积数据的位元数，提高快闪存储器、掩模式只读存储器或反熔丝存储单元的可处理数据量。
根据上述目的，本发明提供一种存储单元及其阵列，包括：一栅极电极，一有源区及一栅极介电层位于该栅极电极下方。此一有源区包括一第一源/漏极区，一第二源/漏极区，一正交场效沟道形成于栅极电极之下，一边际场效沟道形成于第一源/漏极区与正交场效沟道之间。一延伸掺杂区形成于第二源/漏极区与正交场效沟道之间。一金属半导体化合物形成于该栅极电极、第一源/漏极区与第二源/漏极区之上。
根据上述目的，本发明再提供一种存储单元，包括：一栅极电极，一有源区及一栅极介电层位于该栅极电极下方。此一有源区包括一第一源/漏极区，一第二源/漏极区，一正交场效沟道形成于栅极电极之下，一延伸掺杂区形成于第二源/漏极区与正交场效沟道之间及一预先决定的编码注入区或一边际场效沟道区形成于第一源/漏极区与正交场效沟道之间。一金属半导体化合物形成于该栅极电极、第一源/漏极区与第二源/漏极区之上。
根据上述目的，本发明更提供一种存储单元，包括：一栅极电极，一有源区及一栅极介电层位于该栅极电极下方。此一有源区包括一第一源/漏极区，一第二源/漏极区，一正交场效沟道形成于栅极电极之下，一延伸掺杂区形成于第二源/漏极区与正交场效沟道之间，一边际场效沟道形成于第一源/漏极区与正交场效沟道之间，一金属半导体化合物形成于该栅极电极，第一源/漏极区，第二源/漏极区之上及一多层介电侧壁层形成于边际场效沟道区之上做为电荷储存用。该沟道内的载流子能够被边际场效发射且被捕获于介电侧壁层做为电荷捕获的存储器。
本发明更提供一种存储单元的阵列，包括：多个前述存储器单元，多个字元线耦接至栅极电极，多个第一源/漏极线或第一位元线耦接至第一源/漏极，及多个第二源/漏极线或第二位元线耦接至第二源/漏极区。
为使本发明的上述和其他目的、特征、和优点能更明显易懂，下文特举一优选实施方式，并配合附图，作详细说明如下。
附图说明
图1a是显示现有的电可擦除编程只读存储器存储单元的编程示意图。
图1b是显示现有的电可擦除编程只读存储器存储单元的擦除示意图。
图1c是显示现有的掩模式只读存储器存储单元的编程后的示意图。
图1d是显示现有的一次写入式(One Time Programmable，OTP)反熔丝(Anti-fuse)只读存储单元的编程后的示意图。
图2a是显示本发明的可读写擦除存储单元的剖面示意图。
图2b是显示本发明的存储单元的布局的示意图。
图2c是显示本发明的存储单元的等效电路图。
图2d是显示本发明的可电擦除编程存储单元的剖面示意图。
图2e是显示本发明的掩模式只读存储单元的剖面示意图。
图2f是显示本发明的一次写入式(One Time Programmable，OTP)或反熔丝(Anti-fuse)只读存储单元的剖面示意图。
图3a是显示本发明的一单一存储单元的第一实施方式示意图。
图3b是显示图3a的存储单元示意图。
图3c是显示图3b的存储单元的等效电路图。
图4a-4b是显示本发明的一单一存储单元的第二实施方式示意图。
图4c是显示图4a与图4b的存储单元阵列示意图。
图4d是显示图4c的等效电路图。
图5a-5b是显示本发明的一单一存储单元第三实施方式示意图。
图5c是显示图5a与图5b的存储单元阵列示意图。
图5d是显示图5c的等效电路图。
图6a-6b是显示本发明的一单一存储单元第四实施方式示意图。
图6c是显示图6a与图6b的存储单元阵列示意图。
图6d是显示图6c的等效电路图。
图7a-7b是显示本发明的一单一多位元存储单元第五实施方式示意图。
图7c是显示图7a与图7b的存储单元阵列示意图。
图7d是显示图7c的等效电路图。
图8是显示本发明的存储单元阵列第六实施方式的电路功能示意图。
附图标记说明
B～存储单元；S/D～源/漏极区；金属线M11或M12；
WL1、WL2、WL3、WL4～字元线；
BL1、BL2、BL3、BL4、BL5、BL6、BL7～位元线；
SL1、SL2～源极线；
C1、C2、C3、C111、C112～接点；101～硅衬底；
101a～源极；101b～漏极；
102～栅极氧化层；103～浮置栅极；
104～偶合介电层；105～控制栅极；120～硅衬底；
121a、121b～源漏极；122～氧化层；
123～栅极；124～沟道区；130～硅衬底；
131～源漏极延伸区；132a、132c～栅极介电层；
132b～绝缘层；133～栅极；
134间隙壁；135金属硅化物层；
200～半导体衬底；
200a～正交场沟道；
200b～边际场沟道；
201～源极；202～漏极；
203a～源极延伸掺杂区；
204～栅极介电层；205～栅极；
206～金属硅化物；208～间隙壁；
210～半导体衬底；
211～源极；212～漏极；
213～源漏极延伸区；214～栅极介电层；
215～栅极；218～间隙壁；
220～半导体衬底；
221～源极；222～漏极；
223～源漏极延伸区；224～栅极介电层；
225～栅极；228～间隙壁；
229～编码掺杂区；
230～半导体衬底；
231～源极；232～漏极；
233～源漏极延伸区；234～栅极介电层；
235～栅极；238～间隙壁15、16、25、26、35、36、45、46、47、55、56～延伸掺杂掩模；
10、20、30、40、50a、50b～有源区；
301、401、501、601、701、83～存储单元；
80～控制器；
81～感测电路；
82～选择/驱动电路。
具体实施方式
请参考图2a，图2a是显示本发明的可电擦除编程存储单元的剖面示意图。
本发明的存储单元包括一形成有源漏极区的半导体衬底200包含一正交场沟道200a，一边际场沟道200b、一源极区201、一漏极区202、及一延伸掺杂区203在其中。半导体衬底200上形成一栅极205，栅极205与半导体衬底200之间具有一栅极介电层204，在正交场沟道200a之上；栅极205的侧壁上形成有一复合层间隙壁208，间隙壁208用以储存电子或电荷；并且在栅极205、源漏极区201与202上形成有一金属硅化合物层206。其中，半导体衬底200可以为例如是硅衬底；栅极205可以为多晶硅层；栅极介电层204d可以为栅极氧化层；间隙壁208可以为复合氧化硅或氮化硅层；金属硅化合物层206可以为二硅化钛(TiSi2)或二硅化钻(CoSi2)或硅化镍(NiSi)。
接着，于半导体衬底200及该元件上形成一可以为氧化硅的介电层，并于介电层上定义一沟槽以露出栅极205间的源漏极区的表面；然后，于沟槽内填入一导电层来做为接触插塞，以与后续形成的位元线导通。
请参考图2b，图2b是显示本发明存储单元的布局示意图。本发明的半导体衬底具有一源极201，一漏极202，一延伸掺杂掩模203a及栅极205。
请参考图2c，图2c是显示本发明存储单元的等效电路示意图。该电路包括一源极201，一漏极202，一延伸掺杂区203及栅极205。
请参考图2d，图2d是显示本发明的可电擦除编程存储单元的剖面示意图。
本发明的半导体衬底210上形成包括一源极211，一漏极212，栅极介电层214，栅极215，以及在栅极215侧边的半导体衬底中210形成一延伸掺杂区213；接着，在栅极215的侧壁形成一间隙壁218。及在栅极215及源漏极区211及212上形成一可选择有无的有金属硅化合物层。
接着，于半导体衬底210及上述的元件上形成一可以为氧化硅的介电层，并于介电层上定义一沟槽以露出栅极215间的源漏极区表面；然后，于沟槽内填入一导电层来作为接触插塞，以与后续形成的位元线导通。
请参考图2e，图2e是显示本发明的掩模式只读存储单元的剖面示意图。
本发明的半导体衬底220上形成有一源极222，一漏极221，栅极介电层224，栅极225，接着在栅极225的侧壁形成一间隙壁228。及在栅极225及源漏极区上形成一可选择有无的有金属硅化合物层。
其中利用编码掩模形成的光致抗蚀剂层及栅极225为掩模，对半导体衬底220进行掺杂步骤，以形成编码(Code)掺杂区229，并且再以栅极225及侧边之间隙壁228对半导体衬底220进行源漏极区的离子注入。编码掺杂区229与延伸掺杂区223可以相同掩模及掺杂工艺同时形成。
在读取数据时，若源极区222与栅极225间无编码掺杂区229，则其存储单元的启始电压会较大，因此，在栅极225上施加一般值的读取电压时，源漏极区无法被导通，仅有极少的漏电流或者是次启始电流通过，因此会读出“0”。而若源极区222与栅极225间存在有编码掺杂区229，则其启始电压较小，因此当在栅极225上施加一般值的读取电压时，源漏极区可以导通电流，因此即可读出“1”。因此，当有编码掺杂区229时，则编码会被定义为“1”；反之，若无编码掺杂区229时，则编码会被定义为“0”。
请参考图2f，图2f是显示本发明的一次写入式(One Time Programmable，OTP)或反熔丝(Anti-fuse)只读存储单元的剖面示意图。
本发明的半导体衬底230上形成一源极231，一漏极232，一栅极介电层234及一栅极235，以及在栅极235一侧的半导体衬底230形成一延伸掺杂区233；接着，在栅极235的侧壁形成一间隙壁238。其中利用延伸掺杂掩模形成的光致抗蚀剂层及栅极235为掩模，对半导体衬底230进行掺杂步骤，以在栅极235的一侧边的半导体衬底230形成一延伸区掺杂233；并且以栅极235及侧边的间隙壁238对半导体衬底230进行离子注入形成源漏极区。介于源漏极区之间的导电性可藉由施加一高电压于源极231及漏极232之间而增加，以做为一次写入式或反熔丝存储器的用途。
在读取存储时，若施加一相对高电压于源极231及漏极232之间以增加源漏极区的导电性，则其存储单元的击穿漏电较大，因此，在栅极235上施加一般值的读取电压时，源漏极区具有大量漏电流，因此会读出“1”。而若源极231及漏极232之间的反熔丝维持在初始状态，则其存储单元的电流较小，因此会读出“0”。当反熔丝的电阻降低时，即定义编码为“1”；反之，当反熔丝的电阻没有降低时，则定义编码为“0”。
第一实施方式
请参考图3a-3c，图3a是显示本发明的一单一存储单元的第一实施方式的示意图，图3b是显示图3a的存储单元示意图，图3c是显示图3b的存储单元等效电路图。
请参考图3a，首先提供一半导体衬底(未显示)，半导体衬底上形成有如图2d、2e或2f所示的存储单元，一有源区10被定义于该半导体衬底中。
其中，单一存储单元包括一有源区10，一字元线WL，一第一位元线BL与一第二位元线BL或源极线SL，及一第一接点C1与一第二接点C2；其中，字元线即为栅极的导线，接点即为接触插塞。
字元线WL与位元线BL垂直相交且与源极线SL互相平行。因此位元线BL与源极线SL互相垂直相交，且位元线BL与源极线SL以字元线WL分隔为两边。第一接点C1与位元线BL电连接，第二接点C2与源极线SL电连接，而且，第一接点C1与第二接点C2位于以字元线WL分隔的不同侧，且有源区10为一方型，而第一接点C1与第二接点C2分别位于有源区10之上。
请参考图3b-3c，图3b显示本发明的存储单元阵列示意图，显示一共用源极线SL，字元线WL1、WL2，位元线BL1、BL2、BL3、BL4、BL5、BL6、BL7、及BL8，接点C1、C2、C3、C4、C5、C6、C7、C8、C9、C10、C11、及C12，存储单元301及有源区10。源极接点C9、C10、C11、C12连接于共用源极线SL。其中存储单元301即为图3a所示的单一存储单元，图3b显示多个存储单元301，每一接点可与邻近的一存储单元互相共用，于图3c的等效电路图中清楚显示存储单元301的第二接点C11与邻近存储单元共用而电连接。
第二实施方式
请参考图4a-4d，图4a与图4b是显示本发明的一单一存储单元的第二实施方式的示意图，图4c是显示本发明的存储单元阵列示意图，图4d是显示图4c的存储单元阵列的等效电路图。
请参考图4a，此实施方式中，首先提供一半导体衬底(未显示)，半导体衬底上形成有如图2d、2e或2f所示的存储单元，一有源区20被定义于该半导体衬底中。
其中，单一存储单元包括一有源区20，一字元线WL，一第一位元线BL与一延伸掺杂区25，一接点C与一源极线SL；其中，字元线即为栅极的导线，接点即为接触插塞。
字元线WL与位元线BL正交，且与源极线SL互相平行。接点C与位元线BL电连接，而且，接点C与源极线SL位于以字元线WL分隔的不同侧。有源区20如图4a显示为一“J”型，由一主体区及两个延伸区构成，长延伸区与短延伸区个别与主体区垂直相交于主体区的两端，且该主体区的其中一端连接于长延伸区的中间，而另一端则与短延伸区的尾端垂直相接。接点C位于有源区20的短延伸区。图4b显示图4a的一镜像对称的存储单元。
请参考图4c，图4c是显示本发明的存储单元阵列示意图，其中显示有字元线WL1、WL2、WL3、WL4，位元线BL1、BL2、BL3、BL4、BL5、BL6，延伸掺杂区26及27，接点C1、C2、C3、C4、C5、C6、C7、C8、C9，存储单元401及有源区20。其中，存储单元401即为图4a所示的单一存储单元，图4c的图式显示多个存储单元401，每一接点可与邻近的一存储单元互相共用，于图4d的等效电路图中清楚显示存储单元401的第二接点C5与邻近存储单元共用而电连接。
第三实施方式
请参考图5a-5d，图5a与图5b是显示本发明的一单一存储单元第三实施方式的示意图，图5c是显示本发明的存储单元示意图，图5d是显示图5c的存储单元等效电路图。
请参考图5a，此实施方式中，首先提供一半导体衬底(未显示)，半导体衬底上形成有如图2d，2e或2f所示的存储单元，一有源区30被定义于该半导体衬底中。
其中，单一存储单元包括一有源区30，一字元线WL，一第一位元线BL，一第二位元线BL或源极线SL，与一延伸掺杂区35，一第一接点C1与第二接点C2；其中，字元线即为栅极的导线，接点即为接触插塞。
字元线WL垂直相交于源极线SL与位元线BL，且位元线BL与源极线SL互相平行。第一接点C1与位元线BL电连接，而且，第二接点C2与源极线SL电连接，其中第一接点C1与第二接点C2位于以字元线WL分隔的不同侧。如图5a显示有源区30为一“L”型有源区，具有一主体区及一延伸区，主体区的其中一端与延伸区的其中一端垂直相接，而主体区与字元线WL相互垂直，延伸区与字元线WL相互平行。第一接点C1与第二接点C2分别落于有源区30的主体区及延伸区之上。图5b是显示图5a的一镜像对称的存储单元。
请参考图5c，图5c是显示本发明的存储单元阵列示意图，其中显示字元线WL1、WL2，源极线SL1、SL2，位元线BL1、BL2、BL3、BL4、BL5、BL6 BL7、BL8，接点C1、C2、C3、C4、C5、C6、C7、C8、C9、C10，一延伸掺杂区36，及有源区31、32。其中，存储单元501即为图5a或图5b所示的单一存储单元，图5c的图式显示多个存储单元501，每一接点可与邻近的一存储单元互相共用，于图5d的等效电路图中清楚显示存储单元501的第二接点C10与邻近存储单元共用而电连接。
第四实施方式
请参考图6a-6d，图6a与图6b是显示本发明的一单一存储单元第四实施方式的示意图，图6c是显示本发明的存储单元阵列的示意图，图6d是显示图6c的存储单元阵列的等效电路图。
请参考图6a与图6b，此实施方式中，首先提供一半导体衬底(未显示)，半导体衬底上形成有如图2d，2e或2f所示的存储单元，一有源区40被定义于该半导体衬底中。
其中，单一存储单元包括一有源区40，一字元线WL，一位元线BL，一延伸掺杂区45与一接点C；其中，字元线即为栅极的导线，接点即为接触插塞。
字元线WL垂直于位元线BL，接点C与位元线BL电连接。有源区40被定义的范围包括上述的各元件，且如图6a显示有源区40为一“T”型有源区，具有一主体区及一延伸区，主体区的其中一端连接于延伸区的中间，而主体区平行于位元线BL，延伸区则是共用源极线SL且平行于字元线WL。图6b是显示图6a的一镜像对称的存储单元。
请参考图6c，图6c是显示本发明的存储单元阵列示意图，显示有字元线WL1、WL2，位元线BL1、BL2、BL3、BL4、BL5、BL6，接点C1、C2、C3、C4、C5、C6、C111、C112，延伸掺杂区46、47及有源区41。其中，存储单元601即为图6a与图6b所示的单一存储单元，图6c的图式显示多个存储单元601，每一接点相相对于漏极可与邻近同一纵列的一存储单元互相共用，而源极可与邻近同一横排的一存储单元互相共用。再者，共同SL1与SL2由接点C111、C112连接于另外的金属线M11、M12。图6d的等效电路图中清楚显示存储单元601的接点与邻近同一纵列的存储单元共用而电连接，而源极区例如源极线置于同一横排的存储单元共用而电连接。再者，存储单元由接点C111、C112连接于另外的金属线M11、M12。
第五实施方式
请参考图7a-7d，图7a与图7b是显示本发明的一单一多位元存储单元第五实施方式的示意图，图7c是显示图7a与图7b的多位元存储单元阵列示意图，图7d是显示图7c的多位元存储单元阵列的等效电路图。
请参考图7a与图7b，此实施方式中，首先提供一半导体衬底(未显示)，半导体衬底上形成有如图2d，2e或2f所示的二位元存储单元，有源区50a与50b被定义于该半导体衬底中。
其中，单一双位元存储单元包括一“T”形有源区50a，一方形有源区50b，第一字元线WL1、第二字元线WL2，一源极线SL，一延伸掺杂区55，第一位元线BL1、第二位元线BL2与接点C1、C2；其中，字元线即为栅极的导线，接点即为接触插塞。
源极线SL垂直相交于位元线BL1及部分的BL2，其中，第一位元线BL1是由部分的“T”形有源区50a所形成。且第一字元线WL1与第一位元线BL1互相平行。而第二字元线WL2垂直于方形有源区50b，第一接点C1与源极线SL电连接，第二接点C2与第二位元线BL2电连接且位于“I”形有源区50b之上。如图7a显示有源区50a为一“T”型有源区，具有一主体区及一个延伸区，该延伸区的一端垂直相交于与主体区的中间，且该延伸区的另一端连接于方形有源区50b靠近中间的部分。图7b是显示图7a的一镜像对称的存储单元。
请参考图7c，图7c是显示本发明的存储单元阵列示意图，显示有字元线WL，位元线BL1、BL2、BL3、BL4，延伸掺杂区56及57，接点C1、C2，存储单元701及有源区51。其中，存储单元701即为图7a所示的单一存储单元，图7c的图式显示多个存储单元701，每一接点可与邻近的一存储单元互相共用，于图7d的等效电路图中清楚显示存储单元701的一接点与邻近存储单元共用而电连接。
第六实施方式
图8是显示本发明的存储单元阵列第六实施方式的电路功能示意图。
请参考图8，如前述第一至第五实施方式的存储单元及其阵列，更包含有：一选择/驱动电路82耦接至字元线及位元线，可以根据预定的位址来选定对应的存储单元83；一感测电路81耦接至该选择/驱动电路用以放大该选定存储单元的储存信号；及一控制器80耦接至该选择/驱动电路82及该感测电路81用以在该存储单元及其阵列中执行存储器的操作功能。
如上述实施方式的存储单元阵列，更包含有一强制写入电路耦接至字元线，第一位元线及第二位元线，其中该强制写入电路提供强制写入电路信号用以选择存储单元并永久改变该选定的存储单元介于第一位元线与第二位元线的导电性，该存储单元阵列包含该电路构成一“一次性强制可编程存储器”。
如上述实施方式的存储单元阵列，其中该控制器可执行下列至少一项的操作功能：启始操作、读取操作、写入操作、写入验证操作、擦除操作、擦除验证操作、自我测试操作及修复操作；
其中该启始操作包含：选择至少一个存储单元；施加第一启始信号至该存储单元的字元线；施加第二启始信号至该存储单元的第一位元线；施加第三启始信号该存储单元的第二位元线直到该存储单元的输出信号低于预选的信号电位。
其中该读取操作包含：选择至少一个存储单元；施加第一读取信号至该存储单元的字元线；施加第二读取信号至该存储单元的第一位元线或第二位元线的其中的一位元线；施加第三读取信号或接地电位至该存储单元的第一位元线或第二位元的另一位元线；且感测该存储单元第一位元线与第二位元线的信号。
其中该写入操作包含：选择至少一个存储单元；施加第一写入信号至该存储单元的字元线；施加第二写入信号至该存储单元的第一位元线或第二位元线的其中的一位元线；施加第三写入信号或接地电位至该存储单元的第一位元线或第二位元的另一位元线。
其中该写入验证操作包含：选择至少一个存储单元；对该记亿单元执行读取操作；若读取的输出信号高于预设的电位，则对该存储单元持续执行写入操作。
其中该擦除操作包含：选择至少一个存储单元；施加第一擦除信号至该存储单元的字元线；且施加第二擦除信号至该存储单元的第一位元线和第二位元线；
其中擦除验证操作包含：选择至少一个存储单元；对该存储单元执行读取操作；若读取的输出信号低于预设的电位，则对该存储单元持续执行擦除操作。
其中该自我测试操作包含：选择至少一个存储单元；施加第一自我测试信号至该存储单元的字元线；施加第二自我测试信号至该存储单元的第一位元线；施加第三自我测试信号至该存储单元的第二位元线；对该存储单元执行读取操作；且若该存储单元读取信号超过一预设的信号范围，则控制器输出错误或损坏信号。
其中该修复操作包含：关闭已损害存储单元对应的字元线或位元线；切换该损害存储单元对应的字元线或位元线至一备用的字元线或位元线，以备用的存储单元取代该损害存储单元。
根据本发明所提供的单元及其阵列，该存储单元及其阵列具有多重存储功能来储存数据，亦即一个存储单元可选择所需要的存储功能，也就是说，快闪存储器、一次性强制可编程存储器或掩模式只读存储的功能可在掩模设计及芯片完成制作后再进行所需要存储功能的选择，增加整个存储器改变存储功能的灵活性。
虽然本发明已以优选实施方式公开如上，但是其并非用以限定本发明，本领域技术人员在不脱离本发明的精神和范围的情况下，可作更动与润饰，因此本发明的保护范围应以所附权利要求界定的为准。
Claims (32)
1.一种存储单元，包括：
一栅极电极；
一栅极介电层位于该栅极电极下方；
一有源区，包括：
一第一源/漏极区；
一第二源/漏极区；
一正交场沟道形成于该栅极电极之下；
一边际场沟道形成介于该第一源/漏极区与该正交场沟道之间；
一延伸掺杂区形成于该第二源/漏极区与该正交场效沟道之间；
一金属半导体化合物形成于该栅极电极、第一源/漏极区与第二源/漏极区之上。
2.如权利要求1所述的存储单元，其中该有源区为方型且与该栅极垂直。
3.如权利要求1所述的存储单元，其中该有源区为L型，该L型有源区由一主体区及一延伸区构成，该主体区的一端与该延伸区的一端垂直连结，且其中该主体区与对应的该栅极垂直，该第一源/漏极区在部分的该主体区内，该第二源/漏极区在该有源区的延伸区与部分的主体区内。
4.如权利要求1所述的存储单元，其中有源区为J型，该J型有源区由一主体区、一第一延伸区与一第二延伸区构成，该二延伸区分别位于该主体区的两端且与该有源区垂直连结，其中第二延伸区与该主体区以端点连结；且其中该主体区与对应的该栅极垂直，该第一源/漏极区在该有源区的其中一延伸区与部分的主体区内，该第二源/漏极区在该主体区的另一延伸区与部分的主体区内。
5.如权利要求1所述的存储单元，该有源区为T型，该T型有源区域由一主体区及一延伸区构成，该主体区的一端与该延伸区的中间部分互相连结，且其中该延伸区与对应的该栅极平行，该第一源/漏极区在部分的该主体区内，该第二源/漏极区在该有源区的延伸区与部分的主体区内。
6.如权利要求1所述的存储单元，其中的有源区域为I型或J型或L型或T型或前列两型以上的组合。
7.一种存储单元的阵列，包括：
多个字元线；
多个第一位元线或第一源/漏极线；
多个第二位元线或第二源/漏极线；及
多个存储单元，每一存储单元具有：
一栅极电极，耦接至所述字元线其中之一；
一栅极介电层位于该栅极电极下方；
一有源区，包括：
一第一源/漏极区，耦接至一第一位元线或一第一源/漏极线；
一第二源/漏极区，耦接至一第二位元线或一第二源/漏极线；
一正交场沟道形成于该上述栅极电极之下；
一边际场沟道形成介于该第一源/漏极区与该正交场沟道之间；
一延伸掺杂区形成介于该第二源/漏极区与该正交场沟道之间；
一金属半导体化合物形成于该栅极电极、第一源/漏极区与第二源/漏极区之上。
8.如权利要求7所述的存储单元的阵列，更包含有一电路耦接至少一第一位元线及至少一第二位元线，其中该电路提供电信号用以改变及感测介于第一位元线与第二位元线之间的导电性，该存储单元阵列包含该电路构成一次性可编程存储器。
9.如权利要求7所述的存储单元的阵列，更包含有：
一选择/驱动电路耦接至字元线及位元线，可根据预定的位址来选定对应的存储单元；
一感测电路耦接至该选择/驱动电路用以放大该选定存储单元的储存信号；及
一控制器耦接至该选择/驱动电路及该感测电路用以在该存储单元阵列执行存储器的操作功能。
10.如权利要求9所述的存储单元的阵列，其中该控制器可执行下列至少一项的操作功能：读取操作、写入操作、写入验证操作、自我测试操作及修复操作，
其中该读取操作包含：
选择至少一个存储单元；
施加第一读取信号至该存储单元的字元线；
施加第二读取信号至该存储单元的第一位元线或第二位元线的其中之一；
施加第三读取信号或接地电位至该存储单元的第一位元线或第二位元的另一个；且
感测该存储单元第一位元线与第二位元线的信号；
其中该写入操作包含：
选择至少一个存储单元；
施加第一写入信号至该存储单元的字元线；
施加第二写入信号至该存储单元的第一位元线或第二位元线的其中之一；
施加第三写入信号或接地电位至该存储单元的第一位元线或第二位元的另一个；
其中该写入验证操作包含：
选择至少一个存储单元；
对该存储单元执行读取操作；
若读取的输出信号高于预设的电位，则对该存储单元执行写入操作；
其中该自我测试操作包含：
选择至少一个存储单元；
施加第一自我测试信号至该存储单元的字元线；
施加第二自我测试信号至该存储单元的第一位元线；
施加第三自我测试信号至该存储单元的第二位元线；
对该存储单元执行读取操作；且
若该存储单元读取信号超过一预设的信号范围，则控制器输出错误或损坏信号；
其中该修复操作包含：
关闭已损害存储单元对应的字元线或位元线；
切换该损害存储单元对应的字元线或位元线至一备用的字元线或位元线，以备用的存储单元取代该损害存储单元。
11.一种存储单元，包括：
一栅极电极；
一栅极介电层位于该栅极电极下方；
一有源区，包括：
一第一源/漏极区；
一第二源/漏极区；
一正交场沟道形成于该上述栅极电极之下；且
一延伸掺杂区形成介于该第二源/漏极区与该正交场沟道之间；
一预选的编码注入区或一边际场沟道形成介于该第一源/漏极区与该正交场沟道之间；
一金属半导体化合物形成于该栅极电极，第一源/漏极区与第二源/漏极区之上。
12.如权利要求11所述的存储单元，其中该有源区为方型且与该栅极垂直。
13.如权利要求11所述的存储单元，其中该有源区为L型，该L型有源区域由一主体区及一延伸区构成，该主体区的一端与该延伸区的一端垂直连结，且其中该主体区与对应的该栅极垂直，该第一源/漏极区在部分的该主体区内，该第二源/漏极区在该有源区的延伸区与部分的主体区内。
14.如权利要求11所述的存储单元，其中该有源区为J型，该J型有源区域由一主体区、一第一延伸区与一第二延伸区构成，该二延伸区分别位于该主体区的两端且与该有源区垂直连结，其中第二延伸区与该主体区以端点连结；且其中该主体区与对应的该栅极垂直，该第一源/漏极区在该有源区的其中一延伸区与部分的主体区内，该第二源/漏极区在该主体区的另一延伸区与部分的主体区内。
15.如权利要求11所述的存储单元，该有源区为T型，该T型有源区域由一主体区及一延伸区构成，该主体区的一端与该延伸区的中间部分互相连结，且其中该延伸区与对应的该栅极平行，该第一源/漏极区在部分的该主体区内，该第二源/漏极区在该有源区的延伸区与部分的主体区内。
16.如权利要求11所述的存储单元，其中的有源区为方型或J型或L型或T型或前列两型以上的组合。
17.一种存储单元的阵列，包括：
多个字元线；
多个第一位元线或第一源/漏极线；
多个第二位元线或第二源/漏极线；及
多个存储单元，每一存储单元具有：
一栅极电极，耦接至所述字元线其中之一；
一栅极介电层位于该栅极电极下方；
一有源区，包括：
一第一源/漏极区，耦接至一第一位元线或一第一源/漏极线；
一第二源/漏极区，耦接至一第二位元线或一第二源/漏极线；
一正交场沟道形成于该上述栅极电极之下；
一延伸掺杂区形成介于该第二源/漏极区与该正交场沟道之间；
一预选的编码注入区或一边际场沟道形成介于该第一源/漏极区与该正交场沟道之间；
一金属半导体化合物形成于该栅极电极、第一源/漏极区与第二源/漏极区之上。
18.如权利要求17所述的存储单元的阵列，更包含有一电路耦接至少一第一位元线及至少一第二位元线，其中该电路提供电信号用以感测介于第一位元线与第二位元线之间的导电性用以决定编码注入的存在与否，该存储单元阵列包含该电路构成掩模式存储器。
19.如权利要求17所述的存储单元的阵列，更包含有：
一选择/驱动电路耦接至字元线及位元线，可根据预定的位址来选定对应的存储单元；
一感测电路耦接至该选择/驱动电路用以放大该选定存储单元的储存信号；及
一控制器耦接至该选择/驱动电路及该感测电路用以在该存储单元阵列执行存储器的操作功能。
20.如权利要求19所述的存储单元的阵列，其中该控制器可执行下列至少一项的操作功能：启始操作、读取操作、自我测试操作及修复操作，
其中该启始操作包含：
选择至少一个存储单元；
施加第一启始信号至该存储单元的字元线；
施加第二启始信号至该存储单元的第一位元线；
施加第三启始信号至该存储单元的第二位元线直到该存储单元的输出信号低于预选的信号电位；
其中该读取操作包含：
选择至少一个存储单元；
施加第一读取信号至该存储单元的字元线；
施加第二读取信号至该存储单元的第一位元线或第二位元线的其中之一；
施加第三读取信号或接地电位至该存储单元的第一位元线或第二位元的另一个；且
感测该存储单元第一位元线与第二位元线的信号；
其中该自我测试操作包含：
选择至少一个存储单元；
施加第一自我测试信号至该存储单元的字元线；
施加第二自我测试信号至该存储单元的第一位元线；
施加第三自我测试信号至该存储单元的第二位元线；
对该存储单元执行读取操作；且
若该存储单元读取信号超过一预设的信号范围，则控制器输出错误或损坏信号；
其中该修复操作包含：
关闭已损害存储单元对应的字元线或位元线；
切换该损害存储单元对应的字元线或位元线至一备用的字元线或位元线，以备用的存储单元取代该损害存储单元。
21.如权利要求17所述的存储单元的阵列，更包含有一强制写入电路耦接至字元线，第一位元线及第二位元线，其中该强制写入电路提供强制写入信号用以选择存储单元并永久改变该选定的存储单元介于第一位元线与第二位元线的导电性，该存储单元阵列包含该电路构成一次性强制编程存储器。
22.一种存储单元，包括：
一栅极电极；
一栅极介电层位于该栅极电极下方；
一有源区，包括：
一第一源/漏极区；
一第二源/漏极区；
一正交场沟道形成于该上述栅极电极之下；
一边际场沟道形成介于该第一源/漏极区与该正交场沟道之间；
一延伸掺杂区形成介于该第二源/漏极区与该正交场沟道之间；
一金属半导体化合物形成于该栅极电极、第一源/漏极区与第二源/漏极区之上；
一复合介电层侧壁形成于该栅极侧边，且位于该边际场沟道区域上方用以储存电荷，其中该电荷可由边际场沟道注入，并可被该复合介电层侧壁所捕获而形成一电荷捕获型存储器。
23.如权利要求22所述的存储单元，其中该有源区为方型且与该栅极垂直。
24.如权利要求22所述的存储单元，其中该有源区为L型，该L型有源区域由一主体区及一延伸区构成，该主体区的一端与该延伸区的一端垂直连结，且其中该主体区与对应的该栅极垂直，该第一源/漏极区在部分的该主体区内，该第二源/漏极区在该有源区的延伸区与部分的主体区内。
25.如权利要求22所述的存储单元，其中有源区为J型，该J型有源区由一主体区、一第一延伸区与一第二延伸区构成，该二延伸区分别位于该主体区的两端且与该有源区垂直连结，其中第二延伸区与该主体区以端点连结；且其中该主体区与对应的该栅极垂直，该第一源/漏极区在该有源区的其中一延伸区与部分的主体区内，该第二源/漏极区在该主体区的另一延伸区与部分的主体区内。
26.如权利要求22所述的存储单元，该有源区为T型，该T型有源区域由一主体区及一延伸区构成，该主体区的一端与该延伸区的中间部分互相连结，且其中该延伸区与对应的该栅极平行，该第一源/漏极区在部分的该主体区内，该第二源/漏极区在该有源区的延伸区与部分的主体区内。
27.如权利要求22所述的存储单元，其中的有源区域形状为方型或J型或L型或T型或前列两型以上的组合。
28.一种存储单元的阵列，包括：
多个字元线；
多个第一位元线或第一源/漏极线；
多个第二位元线或第二源/漏极线；及
多个存储单元，每一存储单元具有：
一栅极电极，耦接至所述字元线其中之一；
一栅极介电层位于该栅极电极下方；
一有源区，包括：
一第一源/漏极区，耦接至一第一位元线或一第一源/漏极线；
一第二源/漏极区，耦接至一第二位元线或一第二源/漏极线；
一正交场沟道形成于该上述栅极电极之下；
一边际场沟道形成介于该第一源/漏极区与该正交场沟道之间；
一延伸掺杂区形成介于该第二源/漏极区与该正交场沟道之间；
一金属半导体化合物形成于该栅极电极，第一源/漏极区与第二源/漏极区之上；
一复合介电层侧壁形成于该栅极侧边，且位于该边际场沟道区域上方用以储存电荷，其中该电荷可由边际场沟道注入，并可被该复合介电层侧壁所捕获而形成一电荷捕获型存储器。
29.如权利要求28所述的存储单元的阵列，更包含有一电路耦接至少一第一位元线及至少一第二位元线，其中该电路提供电信号用以改变及感测介于第一位元线与第二位元线之间的导电性用以判定复合介电层是否捕获电荷，该存储单元阵列包含该电路构成可电擦除、编程存储器。
30.如权利要求28所述的存储单元的阵列，更包含有：
一选择/驱动电路耦接至字元线及位元线，根据预定的位址来选定对应的存储单元；
一感测电路耦接至该选择/驱动电路用以放大该选定存储单元的储存信号；及
一控制器耦接至该选择/驱动电路及该感测电路用以在该存储单元阵列执行存储器的操作功能。
31.如权利要求28所述的存储单元的阵列，其中该控制器可执行下列至少一项的操作功能：启始操作、读取操作、写入操作、写入验证操作、擦除操作、擦除验证操作、自我测试操作及修复操作，
其中该启始操作包含：
选择至少一个存储单元；
施加第一启始信号至该存储单元的字元线；
施加第二启始信号至该存储单元的第一位元线；
施加第三启始信号至该存储单元的第二位元线直到该存储单元的输出信号低于预选的信号电位；
其中该读取操作包含：
选择至少一个存储单元；
施加第一读取信号至该存储单元的字元线；
施加第二读取信号至该存储单元的第一位元线或第二位元线的其中之一；
施加第三读取信号或接地电位至该存储单元的第一位元线或第二位元的另一个；且
感测该存储单元第一位元线与第二位元线的信号；
其中该写入操作包含：
选择至少一个存储单元；
施加第一写入信号至该存储单元的字元线；
施加第二写入信号至该存储单元的第一位元线或第二位元线的其中之一；
施加第三写入信号或接地电位至该存储单元的第一位元线或第二位元的另一个；
其中该写入验证操作包含：
选择至少一个存储单元；
对该存储单元执行读取操作；
若读取的输出信号高于预设的电位，则对该存储单元执行写入操作；
其中该擦除操作包含：
选择至少一个存储单元；
施加第一擦除信号至该存储单元的字元线；且
施加第二擦除信号至该存储单元的第一位元线和第二位元线；
其中擦除验证操作包含：
选择至少一个存储单元；
对该存储单元执行读取操作；
若读取的输出信号低于预设的电位，则对该存储单元执行擦除操作；
其中该自我测试操作包含：
选择至少一个存储单元；
施加第一自我测试信号至该存储单元的字元线；
施加第二自我测试信号至该存储单元第一位元线；
施加第三自我测试信号至该存储单元第二位元线；
对该存储单元执行读取操作；且
若该存储单元读取信号超过一预设的信号范围，则控制器输出错误或损坏信号；
其中该修复操作包含：
关闭已损害存储单元对应的字元线或位元线；
切换该损害存储单元对应的字元线或位元线至一备用的字元线或位元线，以备用的存储单元取代该损害存储单元。
32.如权利要求28所述的存储单元的阵列，更包含有一强制写入电路耦接至字元线，第一位元线及第二位元线，其中该强制写入电路提供强制写入电路信号用以选择存储单元并永久改变该选定的存储单元介于第一位元线与第二位元线的导电性，该存储单元阵列包含该电路构成一次性强制可编程存储器。
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