JP2005197706A - モノゲートメモリデバイス及びその製造方法 - Google Patents

モノゲートメモリデバイス及びその製造方法 Download PDF

Info

Publication number
JP2005197706A
JP2005197706A JP2004376937A JP2004376937A JP2005197706A JP 2005197706 A JP2005197706 A JP 2005197706A JP 2004376937 A JP2004376937 A JP 2004376937A JP 2004376937 A JP2004376937 A JP 2004376937A JP 2005197706 A JP2005197706 A JP 2005197706A
Authority
JP
Japan
Prior art keywords
layer
gate
ono
oxide layer
active region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2004376937A
Other languages
English (en)
Inventor
Sang Bum Lee
サン バム リー
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
DongbuAnam Semiconductor Inc
Original Assignee
Anam Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Anam Semiconductor Inc filed Critical Anam Semiconductor Inc
Publication of JP2005197706A publication Critical patent/JP2005197706A/ja
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H01L29/7923—Programmable transistors with more than two possible different levels of programmation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】 ＳＯＮＯＳセルを使用しながら過剰消去の問題点を解決し、ＯＮＯ構造を形成してから論理回路プロセスを遂行して論理回路特性に影響を及ぼさなくしたモノゲートメモリデバイスと、その製造方法を提供する。
【解決手段】 本モノゲートメモリデバイスは、活動領域を有する基体と、上記基体の活動領域上に、トンネル酸化物層、トラップ窒化物層、及びブロック酸化物層をこの順番にスタックしてなるＯＮＯ層と、上記基体の活動領域上にあって上記ＯＮＯ層に接しているゲート酸化物層と、上記ゲート酸化物層上にあって上記ＯＮＯ層の一部分の上に伸びているゲートと、上記活動領域内にあって上記ＯＮＯ層と部分的に重なっているドレインと、上記活動領域内にあって上記ＯＮＯ層と部分的に重なっているソースとを含む。
【選択図】 図２

Description

本発明はメモリデバイス及びその製造方法に関し、詳述すれば、論理回路プロセスに先立ってＯＮＯ（酸化物−窒化物−酸化物）層を形成し、このＯＮＯ層等の上にポリシリコンを形成させることによって、モノスプリットゲートを設けるようにしたモノゲートメモリデバイス及びその製造方法に関する。
一般的に、半導体デバイスは、揮発性メモリと、不揮発性メモリとに分類される。ＤＲＡＭ（ダイナミックランダムアクセスメモリ）、ＳＲＡＭ（スタチックランダムアクセスメモリ）等のようなＲＡＭは揮発性メモリ分類に属しており、電源が印加されている時だけデータの入力及び記憶が可能であるが、電源が除かれると記憶したデータが蒸発するために記憶したデータを保持することはできない。
製造プロセス面からは、不揮発性メモリデバイスはフローティングゲート型と、少なくとも２種類の誘電層の多重層（二重層または三重層）を有するＭＩＳ（金属絶縁体半導体）型とに分類される。
フローティングゲート型のメモリデバイスは、電位ウェルを使用して記憶特性を実現しており、主としてフラッシュＥＥＰＲＯＭ（電気的に消去可能なプログラマブル読出し専用メモリ）に適用可能なＥＴＯＸ（ＥＰＲＯＭトンネル酸化物）構造を使用している。
一方、ＭＩＳ型メモリデバイスは、誘電体バルク、誘電体・誘電体界面、及び誘電体・半導体界面に存在するトラップを用いて記憶機能を遂行し、主としてフラッシュＥＥＰＲＯＭに適用可能なＭＯＮＯＳ/ＳＯＮＯＳ（金属／シリコンＯＮＯ半導体）構造を使用している。
図１は従来技術によるＳＯＮＯＳ型メモリデバイスの断面図である。
図１を参照する。従来技術によるＳＯＮＯＳ型メモリデバイスにおいては、ソース１０５及びドレイン１０６が形成されているｐ型シリコン基体１００上に、トンネル酸化物層１０１、トラップ窒化物層１０２、ブロック酸化物層１０３、及びゲート１０４がこの順番にスタックされている。
ＳＯＮＯＳ型メモリデバイスは、ゲート電圧によって電荷がシリコン上の薄い酸化膜をトンネルしてシリコン窒化物層内のトラップに注入されたり、またはトラップから解放されたりするメカニズムを用いる電荷トラップ型デバイスである。この場合、ポリシリコンの代わりに薄いＯＮＯ膜を使用してその厚みを減少させる。更に、数ナノメートル以下のトンネル酸化物を使用することによって、メモリセルのサイズを大幅に減少させることができる。従って、集積度を容易に高めることが可能であり、作動電圧も大幅に低下させることができる。
しかしながら、ＳＯＮＯＳセルを用いた従来技術のメモリデバイスの場合には、あたかも選択されたメモリセルから流れるように、選択されていないメモリセルで発生した漏洩電流が流れる。例えば過消去現象が現れて、プログラム時に消去された選択されたメモリセルが誤読出しされる。従って、ＳＯＮＯＳセルは、メモリデバイスの論理回路特性に影響を与えるという問題点があった。
本発明は、従来技術の制限及び欠陥による１またはそれ以上の問題を実質的に解消するモノゲートメモリデバイス、及びその製造方法を提供する。
本発明の目的は、ＳＯＮＯＳセルを使用してモノスプリットゲート型の不揮発性メモリを実現することによって過消去の問題を解決し、またＯＮＯ構造を形成させた後に論理回路プロセスを遂行する手法で論理回路特性を損なうことなく維持できるモノゲートメモリデバイス及び製造方法を提供することにある。
これらの、及び他の目的を達成するために、本発明によるモノゲートメモリデバイスは、活動領域を有する基体と、上記基体の活動領域上に、トンネル酸化物層、トラップ窒化物層、及びブロック酸化物層をこの順番にスタックしてなるＯＮＯ層と、上記基体の活動領域上にあって上記ＯＮＯ層に接しているゲート酸化物層と、上記ゲート酸化物層上にあって上記ＯＮＯ層の一部分の上に伸びているゲートと、上記活動領域内にあって上記ＯＮＯ層と部分的に重なっているドレインと、上記活動領域内にあって上記ＯＮＯ層と部分的に重なっているソースとを含む。
本発明の別の面においては、モノゲートメモリデバイスの製造方法が提供され、本方法は、基体の活動領域上にＯＮＯ層を形成させるステップと、上記ＯＮＯ層によってカバーされていない上記基体の活動領域上にゲート層を形成させるステップと、上記ＯＮＯ層の一部分の上に伸びるゲートを上記ゲート酸化物層上に形成させるステップと、上記ＯＮＯ層及び上記ゲート酸化物層とそれぞれ部分的に重なっているドレイン及びソースを上記活動領域内に形成させるステップとを含む。
好ましくは、上記ＯＮＯ層を形成させるステップは、上記基体の活動領域上にトンネル酸化物層、トラップ窒化物層、及びブロック酸化物層をこの順番にスタックするステップと、上記トンネル酸化物層、上記トラップ窒化物層、及び上記ブロック酸化物層をパターン化して上記活動領域の一部分上に残すステップとを含む。
好ましくは、ゲートを形成させるステップは、上記基体上に導電性層を形成させるステップと、上記導電性層をパターン化して上記ＯＮＯ層の一部分及び上記ゲート酸化物層の両者上に残すステップとを含む。
より好ましくは、上記導電性層は、ポリシリコン層である。
以下に、添付の図面を参照して本発明によるモノスプリットゲート構造のメモリ素子及びその製造方法の好ましい実施の形態について、に基づいて詳細に説明する。
図２は本発明によるメモリデバイスの断面図である。
図２を参照する。本発明によるモノスプリットゲートメモリデバイスにおいては、第１導電型のシリコン基体２００の活動領域上に、トンネル酸化物層２０１、トラップ窒化物層２０２、及びブロック酸化物層２０３がこの順番にスタックされてＯＮＯ層を構成しており、一方ゲート酸化物層２０４は活動領域の残余の部分上に、即ち上記ＯＮＯ層が設けられている部分を除いて形成されている。
ポリシリコンゲート２０５は、ＯＮＯ層及びゲート酸化物層２０４の両者の上に位置している。
また、ドレイン領域２０５及びソース領域２０６は、基体２００の活動領域内の、それぞれＯＮＯ層及びゲート酸化物層２０４の下に位置している。
図３ａ乃至図３ｄは、本発明によるメモリデバイスの製造方法を説明する断面図である。
図３ａを参照する。限定された活動領域を有する例えばシリコンのような半導体基体２００上にトンネル酸化物層２０１が形成され、このトンネル酸化物層２０１上に、トラップ窒化物層２０２、及びブロック酸化物層２０３がこの順番にスタックされ、それによってＯＮＯ構造が形成されている。
図３ｂを参照する。ＯＮＯ構造２０３／２０２／２０１は、フォトリソグラフィによってパターン化され、基体２００上に部分的に限定される。
図３ｃを参照する。パターン化されたＯＮＯが存在しない基体２００の活動領域の残余の部分上に、ゲート酸化物層２０４が形成される。
また、ゲート酸化物層２０４及びパターン化されたＯＮＯ構造２０３／２０２／２０１の両者を含む基体２００上に、ポリシリコン層２０５が堆積される。
図３ｄを参照する。ポリシリコン層をフォトリソグラフィによってパターン化し、ゲートを形成する。ゲート２０５は、ゲート酸化物層２０４上に残され、パターン化されたＯＮＯ構造の一部分をカバーするように伸びている。
また、基体２００の活動領域内に、ゲート酸化物層２０５及びパターン化されたＯＮＯ構造２０３／２０２／２０１とそれぞれ部分的に重なってソース２０５及びドレイン２０６が形成される。
最後に、接点及びワイヤー（図示してない）が基体２００上に形成され、本発明による不揮発性メモリデバイスが完成する。
以上説明したように、本発明によるモノゲートメモリデバイス及びその製造方法においては、過消去されたセルによってもたらされるセルアレイの誤動作を防ぐために、ＳＯＮＯＳを使用してモノスプリットゲート構造が構成される。
メモリデバイスに適用されている従来技術のスプリットゲートの場合には、ポリ・ポリ酸化物層を挟んでいる少なくとも２つのゲート、即ちフローティングゲート及び制御ゲートが使用されている。それにも拘わらず、本発明は、単一のゲート（モノゲート）を使用してスプリットゲートを実現しており、それによってセルサイズを縮小させることができる。
更に、論理回路プロセスを実行する前にＯＮＯ構造が準備され、それによって論理回路特性に影響を与えることがないメモリデバイスを製造することができる。
当業者ならば、本発明の種々の変更及び変形を考案することができよう。従って、本発明は、これらの変更及び変形をカバーするものと理解されたい。
従来技術によるＳＯＮＯＳ型メモリデバイスの断面図である。 本発明によるメモリデバイスの断面図である。 本発明によるメモリデバイスの製造方法を説明するための断面図である。 本発明によるメモリデバイスの製造方法を説明するための断面図である。 本発明によるメモリデバイスの製造方法を説明するための断面図である。 本発明によるメモリデバイスの製造方法を説明するための断面図である。
符号の説明
２００ シリコン基体
２０１ トンネル酸化物層
２０２ トラップ窒化物層
２０３ ブロック酸化物層
２０４ ゲート酸化物層
２０５ ポリゲート

Claims (5)

  1. モノゲートメモリデバイスであって、
    活動領域を有する基体と、
    上記基体の活動領域上に、トンネル酸化物層、トラップ窒化物層、及びブロック酸化物層をこの順番にスタックしてなるＯＮＯ層と、
    上記基体の活動領域上にあって上記ＯＮＯ層に接しているゲート酸化物層と、
    上記ゲート酸化物層上にあって上記ＯＮＯ層の一部分の上に伸びているゲートと、
    上記活動領域内にあって上記ＯＮＯ層と部分的に重なっているドレインと、
    上記活動領域内にあって上記ＯＮＯ層と部分的に重なっているソースと、
    を含むことを特徴とするモノゲートメモリデバイス。
  2. モノゲートメモリデバイスの製造方法であって、
    基体の活動領域上にＯＮＯ層を形成させるステップと、
    上記ＯＮＯ層によってカバーされていない上記基体の活動領域上にゲート層を形成させるステップと、
    上記ＯＮＯ層の一部分の上に伸びるゲートを上記ゲート酸化物層上に形成させるステップと、
    上記ＯＮＯ層及び上記ゲート酸化物層とそれぞれ部分的に重なっているドレイン及びソースを上記活動領域内に形成させるステップと、
    を含むことを特徴とする方法。
  3. 上記ＯＮＯ層を形成させるステップは、
    上記基体の活動領域上にトンネル酸化物層、トラップ窒化物層、及びブロック酸化物層をこの順番にスタックするステップと、
    上記トンネル酸化物層、上記トラップ窒化物層、及び上記ブロック酸化物層をパターン化して上記活動領域の一部分上に残すステップと、
    を含むことを特徴とする請求項２に記載の方法。
  4. 上記ゲートを形成させるステップは、
    上記基体上に導電性層を形成させるステップと、
    上記導電性層をパターン化して上記ＯＮＯ層の一部分及び上記ゲート酸化物層の両者上に残すステップと、
    を含むことを特徴とする請求項２に記載の方法。
  5. 上記導電性層は、ポリシリコン層であることを特徴とする請求項４に記載の方法。
JP2004376937A 2003-12-30 2004-12-27 モノゲートメモリデバイス及びその製造方法 Pending JP2005197706A (ja)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020030101014A KR100604189B1 (ko) 2003-12-30 2003-12-30 단일 분리게이트 구조의 메모리 소자 및 그제조방법

Publications (1)

Publication Number Publication Date
JP2005197706A true JP2005197706A (ja) 2005-07-21

Family

ID=34698846

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2004376937A Pending JP2005197706A (ja) 2003-12-30 2004-12-27 モノゲートメモリデバイス及びその製造方法

Country Status (4)

Country Link
US (1) US7227216B2 (ja)
JP (1) JP2005197706A (ja)
KR (1) KR100604189B1 (ja)
DE (1) DE102004063476A1 (ja)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620218B1 (ko) * 2003-12-31 2006-09-11 동부일렉트로닉스 주식회사 반도체 소자
US7521317B2 (en) * 2006-03-15 2009-04-21 Freescale Semiconductor, Inc. Method of forming a semiconductor device and structure thereof
US8163615B1 (en) * 2011-03-21 2012-04-24 Freescale Semiconductor, Inc. Split-gate non-volatile memory cell having improved overlap tolerance and method therefor
US9012988B2 (en) * 2013-08-15 2015-04-21 Vanguard International Semiconductor Corporation Semiconductor device with a step gate dielectric structure
TWI739087B (zh) 2019-04-11 2021-09-11 台灣茂矽電子股份有限公司 分離閘結構之製造方法及分離閘結構

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5338954A (en) * 1991-10-31 1994-08-16 Rohm Co., Ltd. Semiconductor memory device having an insulating film and a trap film joined in a channel region
TW469650B (en) * 1998-03-20 2001-12-21 Seiko Epson Corp Nonvolatile semiconductor memory device and its manufacturing method
JP2001176990A (ja) * 1999-12-21 2001-06-29 Nec Corp 半導体装置とその製造方法
KR100395769B1 (ko) * 2001-06-21 2003-08-21 삼성전자주식회사 비휘발성 메모리 장치의 소거 방법
US7042045B2 (en) * 2002-06-04 2006-05-09 Samsung Electronics Co., Ltd. Non-volatile memory cell having a silicon-oxide nitride-oxide-silicon gate structure

Also Published As

Publication number Publication date
KR20050069114A (ko) 2005-07-05
KR100604189B1 (ko) 2006-07-25
DE102004063476A1 (de) 2005-09-08
US20050142827A1 (en) 2005-06-30
US7227216B2 (en) 2007-06-05

Similar Documents

Publication Publication Date Title
US10062706B2 (en) Semiconductor device
KR101418645B1 (ko) 비휘발성 메모리 셀들을 위한 방법 및 장치
US8354706B2 (en) Semiconductor memory device
US6818944B2 (en) Nonvolatile memory devices and methods of fabricating the same
JP2007299975A (ja) 半導体装置およびその製造方法
US8289782B2 (en) Semiconductor memory device
WO2000070675A1 (fr) Dispositif memoire a semi-conducteurs
US20070108503A1 (en) Non-volatile memory and manufacturing method and operating method thereof
US7563676B2 (en) NOR-type flash memory cell array and method for manufacturing the same
JP2005197624A (ja) 不揮発性記憶装置
US20080149995A1 (en) Nonvolatile memory device and methods of fabricating the same
US20090096010A1 (en) Nonvolatile memory device and fabrication method thereof
US9252150B1 (en) High endurance non-volatile memory cell
JP4670187B2 (ja) 不揮発性半導体メモリ装置
KR100742065B1 (ko) Ｎｒｏｍ 플래시 메모리 트랜지스터, 그 제조 방법, 및 그를 포함하는 메모리 어레이 및 전자 시스템
US7611946B2 (en) Method of fabricating a non-volatile memory device
JP2005197706A (ja) モノゲートメモリデバイス及びその製造方法
JP2022080348A (ja) 半導体装置
KR100577018B1 (ko) 비휘발성 메모리 소자의 제조 방법
KR100806776B1 (ko) 1-폴리 구조의 플래시 메모리 소자 및 그 제조 방법
US7893504B2 (en) Non-volatile semiconductor memory device with contact plug electrically conductive in response to light
KR100533110B1 (ko) 플래시 메모리 제조 방법
KR20050070785A (ko) 플래시 메모리 셀의 게이트 형성 방법
JP2006173480A (ja) 半導体記憶装置
KR20090070381A (ko) 플래시 메모리 소자의 제조 방법

Legal Events

Date Code Title Description
A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070223

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070305

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20070605

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20070608

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070905

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20071001