TWI442551B - 記憶體元件及其製造方法 - Google Patents

Description

記憶體元件及其製造方法

本發明是有關於一種記憶體元件及其製造方法，且特別是有關於一種具有垂直記憶胞之記憶體元件及其製造方法。

記憶體為設計來儲存資訊或資料之半導體元件。當電腦微處理器之功能變得越來越強，軟體所進行的程式與運算也隨之增加。因此，記憶體的容量需求也就越來越高。在各式的記憶體產品中，非揮發性記憶體允許多次的資料程式化、讀取及抹除操作，且其中儲存的資料即使在記憶體被斷電後仍可以保存。基於上述優點，非揮發性記憶體已成為個人電腦和電子設備所廣泛採用的一種記憶體。

非揮發性記憶體中的可電抹除可程式化唯讀記憶體(Electrically Erasable Programmable Read Only Memory，EEPROM)具有可進行多次資料之存入、讀取、抹除等動作，且存入之資料在斷電後也不會消失之優點，所以已成為個人電腦和電子設備所廣泛採用的一種記憶體元件。典型的可電抹除且可程式化唯讀記憶體係以摻雜的多晶矽製作浮置閘極(Floating Gate)與控制閘極(Control Gate)。當記憶體進行程式化(Program)時，注入浮置閘極的電子會均勻分布於整個多晶矽浮置閘極層之中。然而，當多晶矽浮置閘極層下方的穿隧氧化層有缺陷存在時，就容易造成元件 的漏電流，影響元件的可靠度。

因此，為了解決可電抹除可程式化唯讀記憶體元件漏電流之問題，目前習知的一種方法是採用含有非導體的電荷儲存層之堆疊式(Stacked)閘極結構來取代多晶矽浮置閘極。以電荷儲存層取代多晶矽浮置閘極的另一項優點是，在元件程式化時，電子僅會在接近源極或汲極上方的通道局部性地儲存。因此，在進行程式化時，可以分別對堆疊式閘極一端的源極區與控制閘極施加電壓，而在接近於堆疊式閘極另一端之汲極區的氮化矽層中產生高斯分布的電子，並且也可以分別對堆疊式閘極一端的汲極區與控制閘極施加電壓，而在接近於堆疊式閘極另一端之源極區的氮化矽層中產生高斯分布的電子。故而，藉由改變控制閘極與其兩側之源極/汲極區所施加電壓，可以在單一的氮化矽層之中存在兩群具有高斯分布的電子、單一群具有高斯分布的電子或是不存在電子。因此，此種以氮化矽材質取代浮置閘極的快閃記憶體，可以在單一的記憶胞之中寫入四種狀態，為一種單一記憶胞二位元(2bits/1cell)之快閃記憶體。

為了提升單一記憶胞的位元數，習知技術中有一種具有垂直記憶胞的記憶體結構，為一種單一記憶胞四位元(4bits/1cell)之快閃記憶體。然而，此具有垂直記憶胞的記憶體結構在垂直相鄰的兩位元之間容易發生電荷擊穿(punch through)的現象，而產生嚴重漏電流的問題。此外，垂直記憶胞的記憶體結構還具有不對稱啟始電壓與不對稱 稱程式化速度等問題，而使得具有垂直記憶胞的記憶體元件的效能降低。

因此，如何達到更高的記憶體密度，且能解決上述問題以使記憶體元件保有一定水準的元件效能，仍是目前極為重要的課題。

有鑑於此，本發明提供一種記憶體元件，具有較佳的元件效能。

本發明提供一種記憶體元件的製造方法，可有效地解決具有垂直記憶胞之記憶體元件的電性問題。

本發明的一實施例提出一種記憶體元件，包括基底、導體層、電荷儲存層、多個第一摻雜區、多個第二摻雜區、多個記憶胞摻雜區。基底中具有多個溝渠。導體層配置於基底上且填滿溝渠。電荷儲存層配置於基底與導體層之間。第一摻雜區分別配置於溝渠底部下方的基底中，且具有第一導電型。第二摻雜區分別配置於相鄰兩個溝渠之間的基底中，且具有第一導電型。記憶胞摻雜區分別配置於溝渠的側表面的之間的基底中，且具有第二導電型。其中，第一導電型與第二導電型為不同的摻雜型態。

依照本發明的一實施例所述，在上述之記憶體元件中，更包括井區，配置於第一摻雜區下方的基底中，且具有第二導電型。

依照本發明的一實施例所述，在上述之記憶體元件 中，各個第一摻雜區的寬度大於各個溝渠的寬度。

依照本發明的一實施例所述，在上述之記憶體元件中，記憶胞摻雜區包括多個第一記憶胞摻雜區及多個第二記憶胞摻雜區。第一記憶胞摻雜區分別配置於溝渠的側表面下部之間的基底中。第二記憶胞摻雜區分別配置於相較於第一記憶胞摻雜區更接近於第二摻雜區底部的基底中。

依照本發明的一實施例所述，在上述之記憶體元件中，更包括底介電層及頂介電層。底介電層配置於電荷儲存層與基底之間。頂介電層配置於電荷儲存層及導體層之間。

依照本發明的一實施例所述，在上述之記憶體元件中，更包括金屬矽化物層，配置於導體層上。

本發明的一實施例提出一種記憶體元件的製造方法，包括下列步驟。首先，於基底中形成多個記憶胞摻雜區。然後，於基底中形成多個側表面、多個上表面與多個下表面，而記憶胞摻雜區位於側表面之間的基底中。接下來，於基底中形成多個第一摻雜區與多個第二摻雜區。第一摻雜區分別配置於下表面下方的基底中。第二摻雜區分別配置於上表面下方的基底中。其中，摻雜區具有第一導電型，而第一記憶胞摻雜區與第二記憶胞摻雜區具有第二導電型，且第一導電型與第二導電型為不同的摻雜型態。之後，於基底上形成電荷儲存層。再者，於基底上形成導體層，導體層覆蓋電荷儲存層。

依照本發明的一實施例所述，在上述之記憶體元件的 製造方法中，記憶胞摻雜區包括多個第一記憶胞摻雜區及多個第二記憶胞摻雜區。第一記憶胞摻雜區分別配置於側表面下部之間的基底中。第二記憶胞摻雜區分別配置於相較於第一記憶胞摻雜區更接近於第二摻雜區底部的基底中。

依照本發明的一實施例所述，在上述之記憶體元件的製造方法中，更包括於形成記憶胞摻雜區之前，於基底中形成井區，而井區位於記憶胞摻雜區下方。

依照本發明的一實施例所述，在上述之記憶體元件的製造方法中，側表面、上表面與下表面的形成方法包括於基底中形成多個溝渠。

依照本發明的一實施例所述，在上述之記憶體元件的製造方法中，溝渠的形成方法包括對基底進行一個圖案化製程，以移除具有記憶胞摻雜區的部份基底。

依照本發明的一實施例所述，在上述之記憶體元件的製造方法中，各個第一摻雜區的寬度大於各個下表面的寬度。

依照本發明的一實施例所述，在上述之記憶體元件的製造方法中，第一摻雜區與第二摻雜區的形成方法包括下列步驟。首先，共形地於基底及溝渠的表面上形成犧牲氧化層。接著，對基底進行一個離子植入製程。然後，移除犧牲氧化層。

依照本發明的一實施例所述，在上述之記憶體元件的製造方法中，第一摻雜區與第二摻雜區的形成方法包括下 列步驟。首先，於基底中形成側表面，側表面底部各具有一個傾斜面。接著，共形地於基底表面上形成犧牲氧化層。然後，對基底進行離子植入製程。接下來，移除犧牲氧化層。

本發明的另一實施例提出一種記憶體元件，包括基底、導體層、電荷儲存層、多個第一摻雜區、多個第二摻雜區及多個記憶胞摻雜區。基底中具有多個側表面、多個上表面與多個下表面。導體層配置於基底上。電荷儲存層配置於基底與導體層之間。第一摻雜區分別配置於下表面下方的基底中，且具有第一導電型。第二摻雜區分別配置於上表面下方的基底中，且具有第一導電型。記憶胞摻雜區分別配置於側表面之間的基底中，且具有一第二導電型，其中第一導電型與第二導電型為不同的摻雜型態。

依照本發明的另一實施例所述，在上述之記憶體元件中，更包括井區，配置於第一摻雜區下方的基底中，且具有第二導電型。

依照本發明的另一實施例所述，在上述之記憶體元件中，各個第一摻雜區的寬度大於各個下表面的寬度。

依照本發明的另一實施例所述，在上述之記憶體元件中，記憶胞摻雜區包括多個第一記憶胞摻雜區及多個第二記憶胞摻雜區。第一記憶胞摻雜區分別配置於側表面下部之間的基底中。第二記憶胞摻雜區分別配置於相較於第一記憶胞摻雜區更接近於第二摻雜區底部的基底中。

依照本發明的另一實施例所述，在上述之記憶體元件 中，更包括底介電層及頂介電層。底介電層配置於電荷儲存層與基底之間。頂介電層配置於電荷儲存層及導體層之間。

依照本發明的另一實施例所述，在上述之記憶體元件中，更包括金屬矽化物層，配置於導體層上。

基於上述，由於本發明實施例之記憶體元件具有第一記憶胞摻雜區與第二記憶胞摻雜區，因此具有對稱的起始電壓、可產生熱電子以及防止在垂直相鄰的兩位元之間發生電荷擊穿等優點，而可有效地提升記憶體元件的效能。此外，當第一摻雜區的寬度大於溝渠(或下表面)的寬度時，可防止位於頂部的記憶胞的程式化速度下降，而使得記憶體元件具有對稱的程式化速度，進而提升記憶體元件的操作裕度。

再者，本發明實施例之記憶體元件的製造方法可有效地解決具有垂直記憶胞之記憶體元件的電性問題，因此利用本發明實施例之記憶體元件的製造方法可更進一步縮減記憶胞尺寸，以提高儲存密度。

為讓上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至圖1D所繪示為本發明之一實施例的記憶體元件的製造流程剖面圖。

請參照圖1A，首先可選擇性地於基底100上型成犧牲 氧化層102。犧牲氧化層102的材料例如是氧化矽。犧牲氧化層102的形成方法例如是熱氧化法。

接著，可選擇性地於基底100中形成井區104。井區104的形成方法例如是離子植入法，所植入的離子例如是P型掺質，而使得井區104具有P型導電型。形成井區104的離子植入能量例如是250KeV至350KeV，而植入離子濃度例如是1×10¹³ /cm² 至5×10¹³ /cm² 。

然後，於井區104上方的基底100中形成第一記憶胞摻雜區106，且第一記憶胞摻雜區106與井區104彼此分離。第一記憶胞摻雜區106的形成方法例如是離子植入法，所植入的離子例如是P型掺質，而使得第一記憶胞摻雜區106具有P型導電型。形成第一記憶胞摻雜區106的離子植入能量例如是60KeV至80KeV，而離子植入濃度例如是1×10¹³ /cm² 至1×10¹⁴ /cm² 。

接下來，於第一記憶胞摻雜區106上方的基底100中形成第二記憶胞摻雜區108，且第二記憶胞摻雜區108與第一記憶胞摻雜區106彼此分離。第二記憶胞摻雜區108的形成方法例如是離子植入法，所植入的離子例如是P型摻質，而使得第二記憶胞摻雜區108具有P型導電型。形成第二記憶胞摻雜區108的離子植入能量例如是10KeV至30KeV，而離子植入濃度例如是1×10¹³ /cm² 至1×10¹⁴ /cm² 。

之後，請參照圖1B，移除犧牲氧化層102。犧牲氧化層102的移除方法例如是濕式蝕刻法。

再者，於基底100中形成多個側表面110a、多個上表面110b與多個下表面110c。側表面110a、上表面110b與下表面110c的形成方法例如是於基底100中形成多個溝渠110，且溝渠110包括側表面110a與下表面110c。第一記憶胞摻雜區106與第二記憶胞摻雜區108位於側表面110a之間的基底100中。第一記憶胞摻雜區106位於溝渠110的側表面110a的下部之間。溝渠110的形成方法例如是對基底100進行一個圖案化製程，以移除具有第一記憶胞摻雜區106與第二記憶胞摻雜區108的部份基底100而形成之。

繼之，於共形地於基底100及溝渠110的表面上形成犧牲氧化層112。犧牲氧化層112的厚度例如是50埃至100埃。犧牲氧化層112的材料例如是氧化矽。犧牲氧化層112的形成方法例如是熱氧化法。

當犧牲氧化層112的厚度在50埃至100埃時，在後續利用離子植入法形成第一埋入式摻雜區(圖1C中的標號114)與第二埋入式摻雜區(圖1C中的標號116)時，可有效地避免第一埋入式摻雜區與第二埋入式摻雜區發生橋接，且可使得第一埋入式摻雜區具有較佳的延伸(extension)效果。

隨後，請參照圖1C，對基底100進行一個離子植入製程，以於基底100中形成位於下表面110c下方的第一埋入式摻雜區114與位於上表面110b下方的第二埋入式摻雜區116。其中，所植入的離子例如是N型掺質，而使得第一 埋入式摻雜區114與第二埋入式摻雜區116具有N型導電型。形成第一埋入式摻雜區114與第二埋入式摻雜區116的離子植入能量例如是_10KeV_至_25KeV_，而離子植入濃度例如是1×10¹⁵ /cm² 至5×10¹⁵ /cm² 。

值得注意的是，上述摻雜區的導電型態只要第一埋入式摻雜區114與第二埋入式摻雜區116具有相同的第一導電型、井區104第一記憶胞摻雜區106與第二記憶胞摻雜區108具有相同的第二導電型、且第一導電型與第二導電型為不同的摻雜型態即可，並不以本實施例所揭露者為限。

當所採用的離子植入法為傾斜角離子植入法時，可使得第一埋入式摻雜區114的寬度大於溝渠110(或下表面110c)的寬度，進而使得第一埋入式摻雜區114具有更大的延伸範圍。第一埋入式摻雜區114的延伸可防止位於頂部的記憶胞的程式化速度下降，而使得記憶體元件具有對稱的程式化速度，進而提升記憶體元件的操作裕度。

第一埋入式摻雜區114分別配置於溝渠110底部下方的基底100中。第二埋入式摻雜區116分別配置於相鄰兩個溝渠110之間的基底100上部中，且第二記憶胞摻雜區108相較於第一記憶胞摻雜區106更接近於第二埋入式摻雜區116底部。

藉由第一記憶胞摻雜區106與第二記憶胞摻雜區108的摻雜型態及配置方式，可使得記憶體元件具有對稱的起始電壓、較大電場強度進行促使熱電子的產生以及防止在垂直相鄰的兩位元之間發生電荷擊穿等優點，而可有效地 提升記憶體元件的效能

然後，移除犧牲氧化層112。犧牲氧化層112的移除方法例如是濕式蝕刻法。

接著，請參照圖1D，依序於基底100及溝渠110的表面上共形地形成底介電層118、電荷儲存層120及頂介電層122。其中，底介電層118與頂介電層122可選擇性地被形成。底介電層118的材料例如是低介電常數或高介電常數材料。在一實施例中，底介電層118可以是單層結構形式或是基於能隙工程(BE)之多層結構形式。單層結構的底介電層118的材料例如是氧化矽或氧化鋁鉿(HfAlO)。多層結構的底介電層118可以是低介電常數/高介電常數材料之堆疊結構或低介電常數/高介電常數/低介電常數材料之堆疊結構，其例如為氧化矽/氧化矽鉿(HfSiO)、氧化矽/氧化鉿(HfO₂ )、氧化矽/氮化矽、氧化矽/氮化矽/氧化矽或氧化矽/氧化鋁(Al₂ O₃ )/氧化矽。底介電層118的形成方法例如是熱氧化法。電荷儲存層120的材料包括電荷陷入材料，其例如是氮化矽。電荷儲存層120的形成方法例如是化學汽相沈積法。頂介電層122可以為單層結構形式的介電材料，其例如是氧化矽、氧化鋁鉿(HfAlO)或氧化鋁(Al₂ O₃ )。頂介電層122的形成方法例如是化學汽相沈積法。

之後，於基底100上形成導體層124。導體層124例如是覆蓋頂介電層122並填滿溝渠110。導體層124的材料例如是摻雜多晶矽。導體層124的形成方法例如是化學 汽相沈積法。

接下來，可選擇性地於導體層124上形成金屬矽化物層126，以降低阻值並增加導電性。金屬矽化物層126的材料例如是矽化鎢。金屬矽化物層126的形成方法例如是化學汽相沈積法。

由上述實施例可知，由上述製造方法所製作的記憶體元件具有第一記憶胞摻雜區106與第二記憶胞摻雜區108，因此記憶體元件具有對稱的起始電壓、可產生熱電子以及防止在垂直相鄰的兩位元之間發生電荷擊穿等優點，而可有效地提升記憶體元件的效能。

此外，當第一埋入式摻雜區114的寬度大於溝渠110(或下表面110c)的寬度時(意即具有較大的延伸範圍時)，可防止位於頂部的記憶胞的程式化速度下降，而使得記憶體元件具有對稱的程式化速度，進而提升記憶體元件的操作裕度。

再者，由於可有效地解決具有垂直記憶胞之記憶體元件的電性問題，因此可更進一步縮減記憶胞尺寸，以提高儲存密度。

值得一提的是，使得第一埋入式摻雜區114的寬度大於溝渠110(或下表面110c)的寬度的形成方法並不限於上述實施例。以下，藉由其他實施例，說明第一埋入式摻雜區114與第二埋入式摻雜區116的其他形成方式。

圖2A至圖2B所繪示為本發明之另一實施例的第一埋入式摻雜區與第二埋入式摻雜區的製造流程剖面圖。其 中，與圖1A相同的構件則使用相同的標號，同時省略其說明。

首先，請參照圖2A，在進行圖1A的步驟之後，移除犧牲氧化層102。犧牲氧化層102的移除方法例如是濕式蝕刻法。

接著，於基底100中形成側表面210a、上表面210b及下表面210c，而可形成包括側表面210a及下表面210c的溝渠210，溝渠210的側表面210a底部各具有一個傾斜面210d，而第一記憶胞摻雜區106位於溝渠210的側表面210a的下部之間。溝渠210的形成方法例如是對基底100進行一個圖案化製程，以移除具有第一記憶胞摻雜區106與第二記憶胞摻雜區108的部份基底100而形成之。其中，溝渠210底部的傾斜面210d可藉由在蝕刻製程中調整蝕刻參數而形成之。

然後，於共形地於基底100及溝渠210的表面上形成犧牲氧化層212。犧牲氧化層212的厚度例如是50埃至100埃。犧牲氧化層212的材料例如是氧化矽。犧牲氧化層212的形成方法例如是再氧化法。

隨後，請參照圖2B，對基底100進行一個離子植入製程，以於基底100中形成位於下表面210c下方的第一埋入式摻雜區214與位於上表面210b下方的第二埋入式摻雜區216，且第一埋入式摻雜區214的寬度大於溝渠210的寬度。第一埋入式摻雜區214分別配置於溝渠210底部下方的基底100中。第二埋入式摻雜區216分別配置於相鄰兩 個溝渠210之間的基底100上部中，且第二記憶胞摻雜區108相較於第一記憶胞摻雜區106更接近於第二埋入式摻雜區216底部。其中，所植入的離子例如是N型掺質，而使得第一埋入式摻雜區214與第二埋入式摻雜區216具有N型導電型。上述所採用的離子植入法例如是傾斜角離子植入法。形成第一埋入式摻雜區214與第二埋入式摻雜區216的離子植入能量例如是10KeV至25KeV，而離子植入濃度例如是1×10¹⁵ /cm² 至5×10¹⁵ /cm² 。

然後，移除犧牲氧化層212。犧牲氧化層212的移除方法例如是濕式蝕刻法。

由上述實施例可知，由於溝渠210的底部具有傾斜面210d，有助於在利用離子植入法形成第一埋入式摻雜區214時，可使得第一埋入式摻雜區214具有較大的延伸範圍。

圖3A至圖3C所繪示為本發明之又一實施例的第一埋入式摻雜區與第二埋入式摻雜區的製造流程剖面圖。其中，與圖1A相同的構件則使用相同的標號，同時省略其說明。

首先，請參照圖3A，在進行圖1A的步驟之後，移除犧牲氧化層102。犧牲氧化層102的移除方法例如是濕式蝕刻法。

接著，於基底100中形成側表面310a、上表面310b及下表面310c，而可形成包括側表面310a及下表面310c的多個溝渠310，而第一記憶胞摻雜區106位於溝渠310 的側表面310a的下部之間。溝渠310的形成方法例如是對基底100進行一個圖案化製程，以移除具有第一記憶胞摻雜區106與第二記憶胞摻雜區108的部份基底100而形成之。

然後，共形地於基底100及溝渠310的表面上形成修飾氧化層302。在形成修飾氧化層302的過程中，會使溝渠310底部的角落圓化。修飾氧化層302的材料例如是氧化矽。修飾氧化層302的形成方法例如是再氧化法。

接下來，請參照圖3B，移除修飾氧化層302。修飾氧化層302的移除方法例如是濕式蝕刻法。

之後，於共形地於基底100及溝渠310的表面上形成犧牲氧化層312。犧牲氧化層312的厚度例如是50埃至100埃。犧牲氧化層312的材料例如是氧化矽。犧牲氧化層312的形成方法例如是再氧化法。

隨後，請參照圖3C，對基底100進行一個離子植入製程，以於基底100中形成位於下表面310c下方的第一埋入式摻雜區314與位於上表面310b下方的第二埋入式摻雜區316，且第一埋入式摻雜區314的寬度大於溝渠310的寬度。第一埋入式摻雜區314分別配置於溝渠310底部下方的基底100中。第二埋入式摻雜區316分別配置於相鄰兩個溝渠310之間的基底100上部中，且第二記憶胞摻雜區108相較於第一記憶胞摻雜區106更接近於第二埋入式摻雜區316底部。其中，所植入的離子例如是N型掺質，而使得第一埋入式摻雜區314與第二埋入式摻雜區316具有 N型導電型。上述所採用的離子植入法例如是傾斜角離子植入法。形成第一埋入式摻雜區314與第二埋入式摻雜區316的離子植入能量例如是10KeV至25KeV，而離子植入濃度例如是1×10¹⁵ /cm² 至5×10¹⁵ /cm² 。

然後，移除犧牲氧化層312。犧牲氧化層312的移除方法例如是濕式蝕刻法。

由上述實施例可知，由於溝渠310的底部圓化，在後續利用離子植入法形成第一埋入式摻雜區314時，可使得第一埋入式摻雜區314具有較大的延伸範圍。

以下，利用圖1D來介紹本發明之一實施例的記憶體元件。

請參照圖1D，記憶體元件包括基底100、多個第一記憶胞摻雜區106、多個第二記憶胞摻雜區108、多個第一埋入式摻雜區114、多個第二埋入式摻雜區116、電荷儲存層120及導體層124。基底100中具有包括多個側表面110a、多個上表面110b與多個下表面110c，而可形成具有側表面110a1與下表面110c的多個溝渠110。導體層124配置於基底100上且填滿溝渠110。電荷儲存層120配置於基底100與導體層124之間。第一埋入式摻雜區114分別配置於溝渠110底部下方的基底100中(即，下表面110c下方的基底100中)，且具有第一導電型。第一埋入式摻雜區114的寬度例如是大於溝渠110的寬度。第二埋入式摻雜區116分別配置於相鄰兩個溝渠110之間的基底100上部中(即，上表面110b下方的基底100中)，且具有第一導電 型。第一記憶胞摻雜區106與第二記憶胞摻雜區108位於側表面110a之間的基底100中。第一記憶胞摻雜區106分別配置於溝渠110的側表面110a的下部之間的基底100中，且具有第二導電型。第二記憶胞摻雜區108分別配置於相較於第一記憶胞摻雜區106更接近於第二埋入式摻雜區116底部的基底100中，且具有第二導電型。其中，第一導電型與第二導電型為不同的摻雜型態。記憶體元件可選擇性包括井區104、底介電層118、頂介電層122及金屬矽化物層126。井區104配置於第一埋入式摻雜區114下方的基底100中，且具有第二導電型。底介電層118配置於電荷儲存層120與基底100之間。頂介電層122配置於電荷儲存層120及導體層124之間。金屬矽化物層126配置於導體層124上。記憶體元件中各構件的材料、形成方式及其作用已於前文的實施例中進行詳細的描述，故於此不再贅述。

由上述實施例可知，由於記憶體元件的第一記憶胞摻雜區106與第二記憶胞摻雜區108可控制垂直記憶胞中之上、下位元的特性，因此可有效地提升記憶體元件的效能。

此外，當第一埋入式摻雜區114的寬度大於溝渠110的寬度時，能使得記憶體元件具有對稱的程式化速度，進而提升記憶體元件的操作裕度。

綜上所述，上述實施例之記憶體元件及其製造方法至少具有下列優點：

1.由於記憶體元件具有第一記憶胞摻雜區與第二記憶 胞摻雜區，因此可有效地提升記憶體元件的效能。

2.當記憶體元件中的第一埋入式摻雜區的寬度大於溝渠(或下表面)的寬度時，能提升記憶體元件的操作裕度。

3.由於記憶體元件可有效地解決具有垂直記憶胞之記憶體元件的電性問題，因此可更進一步縮減記憶胞尺寸，以提高儲存密度。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。

100‧‧‧基底

102、112、212、312‧‧‧犧牲氧化層

104‧‧‧井區

106‧‧‧第一記憶胞摻雜區

108‧‧‧第二記憶胞摻雜區

110、210、310‧‧‧溝渠

110a、210a、310a‧‧‧側表面

110b、210b、310b‧‧‧上表面

110c、210c、310c‧‧‧下表面

114、214、314‧‧‧第一埋入式摻雜區

116、216、316‧‧‧第二埋入式摻雜區

118‧‧‧底介電層

120‧‧‧電荷儲存層

122‧‧‧頂介電層

124‧‧‧導體層

126‧‧‧金屬矽化物層

210d‧‧‧傾斜面

302‧‧‧修飾氧化層

圖1A至圖1D所繪示為本發明之一實施例的記憶體元件的製造流程剖面圖。

圖2A至圖2B所繪示為本發明之另一實施例的第一埋入式摻雜區與第二埋入式摻雜區的製造流程剖面圖。

圖3A至圖3C所繪示為本發明之又一實施例的第一埋入式摻雜區與第二埋入式摻雜區的製造流程剖面圖。

100‧‧‧基底

104‧‧‧井區

106‧‧‧第一記憶胞摻雜區

108‧‧‧第二記憶胞摻雜區

110‧‧‧溝渠

110a‧‧‧側表面

110b‧‧‧上表面

110c‧‧‧下表面

114‧‧‧第一埋入式摻雜區

116‧‧‧第二埋入式摻雜區

118‧‧‧底介電層

120‧‧‧電荷儲存層

122‧‧‧頂介電層

124‧‧‧導體層

126‧‧‧金屬矽化物層

Claims (14)

1. 一種記憶體元件，包括：一基底，該基底中具有多個溝渠；一導體層，配置於該基底上且填滿該些溝渠；一電荷儲存層，配置於該基底與該導體層之間；多個第一摻雜區，分別配置於該些溝渠底部下方的該基底中，且具有一第一導電型；多個第二摻雜區，分別配置於相鄰兩個溝渠之間的該基底中，且具有該第一導電型；以及多個記憶胞摻雜區，分別配置於該些溝渠的側表面之間的該基底中，且具有一第二導電型，其中該第一導電型與該第二導電型為不同的摻雜型態。
2. 如申請專利範圍第1項所述之記憶體元件，更包括一井區，配置於該些第一摻雜區下方的該基底中，且具有該第二導電型。
3. 如申請專利範圍第1項所述之記憶體元件，其中各該第一摻雜區的寬度大於各該溝渠的寬度。
4. 如申請專利範圍第1項所述之記憶體元件，其中該些記憶胞摻雜區包括：多個第一記憶胞摻雜區，分別配置於該些溝渠的側表面下部之間的該基底中；以及多個第二記憶胞摻雜區，分別配置於相較於該些第一記憶胞摻雜區更接近於該些第二摻雜區底部的該基底中。
5. 一種記憶體元件的製造方法，該方法包括： 於一基底中形成多個記憶胞摻雜區；於該基底中形成多個側表面、多個上表面與多個下表面，而該些記憶胞摻雜區位於該些側表面之間的該基底中；於該基底中形成多個第一摻雜區與多個第二摻雜區，該些第一摻雜區分別配置於該些下表面下方的該基底中，而該些第二摻雜區分別配置於該些上表面下方的該基底中，其中該些摻雜區具有一第一導電型，而該第一記憶胞摻雜區與該第二記憶胞摻雜區具有一第二導電型，且該第一導電型與該第二導電型為不同的摻雜型態；於該基底上形成一電荷儲存層；以及於該基底上形成一導體層，該導體層覆蓋該電荷儲存層。
6. 如申請專利範圍第5項所述之記憶體元件的製造方法，其中該些記憶胞摻雜區包括：多個第一記憶胞摻雜區，分別配置於該些側表面下部之間的該基底中；以及多個第二記憶胞摻雜區，分別配置於相較於該些第一記憶胞摻雜區更接近於該些第二摻雜區底部的該基底中。
7. 如申請專利範圍第5項所述之記憶體元件的製造方法，更包括於形成該該些記憶胞摻雜區之前，於該基底中形成一井區，而該井區位於該些記憶胞摻雜區下方。
8. 如申請專利範圍第5項所述之記憶體元件的製造方法，其中該些側表面、該些上表面與該些下表面的形成方法包括於該基底中形成多個溝渠。
9. 如申請專利範圍第5項所述之記憶體元件的製造方法，其中各該第一摻雜區的寬度大於各該下表面的寬度。
10. 一種記憶體元件，包括：一基底，該基底中具有多個側表面、多個上表面與多個下表面；一導體層，配置於該基底上；一電荷儲存層，配置於該基底與該導體層之間；多個第一摻雜區，分別配置於該些下表面下方的該基底中，且具有一第一導電型；多個第二摻雜區，分別配置於該些上表面下方的該基底中，且具有該第一導電型；以及多個記憶胞摻雜區，分別配置於該些側表面之間的該基底中，且具有一第二導電型，其中該第一導電型與該第二導電型為不同的摻雜型態。
11. 如申請專利範圍第10項所述之記憶體元件，更包括一井區，配置於該些第一摻雜區下方的該基底中，且具有該第二導電型。
12. 如申請專利範圍第10項所述之記憶體元件，其中各該第一摻雜區的寬度大於各該下表面的寬度。
13. 如申請專利範圍第10項所述之記憶體元件，其中該些記憶胞摻雜區包括：多個第一記憶胞摻雜區，分別配置於該些側表面下部之間的該基底中；以及多個第二記憶胞摻雜區，分別配置於相較於該些第一 記憶胞摻雜區更接近於該些第二摻雜區底部的該基底中。
14. 如申請專利範圍第10項所述之記憶體元件，更包括：一底介電層，配置於該電荷儲存層與該基底之間；以及一頂介電層，配置於該電荷儲存層及該導體層之間。