TWI485812B - 記憶元件及其製造方法 - Google Patents

Description

記憶元件及其製造方法

本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種記憶元件及其製造方法。

在各種記憶體產品中，非揮發性記憶體允許多次的資料程式化、讀取及抹除操作，甚至在記憶體的電源中斷後還能保存儲存於其中的資料。由於這些優點，非揮發性記憶體已成為個人電腦與電子設備中廣泛使用的記憶體。熟知的應用電荷儲存結構的可電程式化及抹除非揮發性記憶體技術，如電子可抹除可程式化唯讀記憶體（EEPROM）及快閃記憶體（flash memory），已使用於各種現代化應用。

快閃記憶體設計成具有記憶胞陣列，其可以獨立地程式化與讀取。一般的快閃記憶體記憶胞將電荷儲存於浮置閘。另一種快閃記憶體使用非導體材料（例如氮化矽）所組成的電荷捕捉結構，以取代浮置閘的導體材料。當電荷捕捉記憶胞被程式化時，電荷被捕捉且不會移動穿過非導體的電荷捕捉結構。在不持續供應電源時，電荷會一直保持在電荷捕捉層中，維持其資料狀態，直到記憶胞被抹除。電荷捕捉記憶胞可以被操作成為二端記憶胞（two-sided cell）。也就是說，由於電荷不會移動穿過非導體電荷捕捉層，因此電荷可位於不同的電荷捕捉處。換言之，電荷捕捉結構型的快閃記憶元件中，在每一個記憶胞中可以儲存一個位元以上的資訊。通常，具電荷捕捉結構的記憶胞可儲存四種不同的位元組合（00、01、10與11），每一種有對應的啟始電壓。在讀取操作期間，流過記憶胞的電流因記憶胞的啟始電壓而不同。通常，此電流可具有四個不同的值，其中每一者對應於不同的啟始電壓。因此，藉由檢測此電流，可以判定儲存於記憶胞中的位元組合。

全部有效的電荷範圍或啟始電壓範圍可以歸類為記憶體操作裕度（memory operation window）。換言之，記憶體操作裕度藉由程式化位準（level）與抹除位準之間的差異來定義。由於記憶胞操作需要各種狀態之間的良好位準分離，因此需要大的記憶體操作裕度。然而，二位元記憶胞的效能通常隨著所謂「第二位元效應」而降低。在第二位元效應下，在電荷捕捉結構中定域化的電荷彼此互相影響。例如，在反向讀取期間，施加讀取偏壓至汲極端且檢測到儲存在靠近源極區的電荷（即第一位元）。然而，之後靠近汲極區的位元（即第二位元）產生讀取靠近源極區的第一位元的電位障。此能障可藉由施加適當的偏壓來克服，使用汲極感應能障降低（DIBL）效應來抑制靠近汲極區的第二位元的效應，且允許檢測第一位元的儲存狀態。然而，當靠近汲極區的第二位元被程式化至高啟始電壓狀態且靠近源極區的第一位元在未程式化狀態時，第二位元實質上提高了能障。因此，隨著關於第二位元的啟始電壓增加，第一位元的讀取偏壓已不足夠克服第二位元產生的電位障。因此，由於第二位元的啟始電壓增加，第一位元的啟始電壓提高，因而降低了記憶體操作裕度。第二位元效應減少了二位元記憶體的操作裕度。因此，亟需一種可以抑制記憶元件中的第二位元效應的方法與元件。

本發明提供一種記憶元件及其製造方法，其可以提供定位的電荷儲存區域，以使電荷可以完全定位化儲存，減少第二位元效應，並降低程式化干擾的行為。

本發明提供一種記憶元件，其包括第一介電層、T型閘極、二電荷儲存層以及二第二介電層。第一介電層配置於基底上。T型閘極配置於第一介電層上且具有上部閘極及下部閘極，其中二空隙分別存在於下部閘極的兩側以及上部閘極與基底之間。電荷儲存層分別嵌入空隙中。第二介電層配置於電荷儲存層與上部閘極之間、電荷儲存層與下部閘極之間以及電荷儲存層與基底之間。

在本發明的一實施例中，上述第一介電層的厚度小於等於第二介電層的厚度。

在本發明的一實施例中，上述下部閘極的厚度與上部閘極的厚度的比值為約2~1/25。

在本發明的一實施例中，上述記憶元件更包括二摻雜區及字元線。摻雜區配置於T型閘極兩側的基底中。字元線配置於T型閘極上且與T型閘極電性連接。

在本發明的一實施例中，上述電荷儲存層的材料包括氮化矽或摻雜多晶矽。

在本發明的一實施例中，上述各電荷儲存層的邊界突出於上部閘極的邊界。

本發明另提供一種記憶元件的製造方法。於基底上形成多個堆疊結構，各堆疊結構包括由下向上配置的第一介電層、下部閘極以及犧牲圖案，其中二空隙分別存在於各下部閘極的兩側以及對應的犧牲圖案與基底之間。於各犧牲圖案下方的空隙中形成二電荷儲存層以及二第二介電層，其中第二介電層配置於電荷儲存層與犧牲圖案之間、電荷儲存層與下部閘極之間以及電荷儲存層與基底之間。形成第三介電層以填滿堆疊結構之間的多個間隙。移除犧牲圖案，以於第三介電層中形成多個開口。於開口中分別形成多個上部閘極，其中各上部閘極以及對應的下部閘極構成一T型閘極。

在本發明的一實施例中，形成上述堆疊結構的方法包括以下步驟。於基底上形成第一介電材料層、下部閘極材料層及犧牲層。於犧牲層上形成圖案化罩幕層。以圖案化罩幕層為罩幕，移除部分犧牲層及部分下部閘極材料層，以形成下部閘極以及位於下部閘極上的犧牲圖案。削減下部閘極的寬度，以於各犧牲圖案的下方形成二底切。移除未被經削減的下部閘極覆蓋的第一介電材料層，以分別於下部閘極的下方形成第一介電層。

在本發明的一實施例中，上述圖案化罩幕層的材料包括光阻、先進圖案化薄膜或其組合。

在本發明的一實施例中，形成上述第一介電材料層的方法包括進行爐管製程、化學氣相沉積製程或原子層沉積製程。

在本發明的一實施例中，削減上述下部閘極的寬度的方法包括進行濕蝕刻製程。

在本發明的一實施例中，移除未被經削減的上述下部閘極覆蓋的第一介電材料層的方法包括進行濕蝕刻製程。

在本發明的一實施例中，上述犧牲層的材料包括氮化矽。

在本發明的一實施例中，形成上述電荷儲存層及第二介電層的方法包括以下步驟。於基底上形成第二介電材料層，其中第二介電材料層覆蓋堆疊結構以及堆疊結構之間的基底。形成電荷儲存材料層，其中電荷儲存材料層覆蓋第二介電材料層並填滿空隙。移除部分電荷儲存材料層及部分第二介電材料層。

在本發明的一實施例中，形成上述第二介電材料層的方法包括進行化學氣相沉積製程或原子層沉積製程。

在本發明的一實施例中，形成上述電荷儲存材料層的方法包括進行爐管製程、化學氣相沉積製程或原子層沉積製程。

在本發明的一實施例中，移除部分電荷儲存材料層及部分第二介電材料層的方法包括進行乾蝕刻製程。

在本發明的一實施例中，於形成上述電荷儲存層以及第二介電層的步驟之後以及於形成第三介電層的步驟之前，上述方法更包括於堆疊結構兩側的基底中形成多個摻雜區。於形成上述上部閘極的步驟之後，上述方法更包括於T型閘極上形成字元線，且字元線與T型閘極電性連接。

在本發明的一實施例中，上述第一介電層的厚度小於等於第二介電層的厚度。

在本發明的一實施例中，上述下部閘極的厚度與上部閘極的厚度的比值為約2~1/25。

基於上述，在本發明所製造的記憶元件中，透過T型閘極的下部閘極將兩個電荷儲存區域隔開，可以提供定位的電荷儲存區域，以使電荷可以完全定位化儲存，得到較佳的第二位元，並大幅減少程式化干擾的行為。

為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。

圖1A至1H是依照本發明一實施例所繪示之記憶元件的製造方法的剖面示意圖。

請參照圖1A，於基底10上依序形成第一介電材料層12、下部閘極材料層14及犧牲層16。基底10的材料包括半導體，例如矽或絕緣層上有矽（SOI）。基底10的材料也可以是其他的半導體化合物。第一介電材料層12的材料例如是氧化矽或其他合適的材料。第一介電材料層12的形成方法包括進行爐管氧化法、化學氣相沉積製程、原子層沉積製程或其他合適的製程。下部閘極材料層14的材料包括摻雜多晶矽。下部閘極材料層14的形成方法例如是利用化學氣相沉積製程形成未摻雜多晶矽層後，進行離子植入步驟以形成之。或者，下部閘極材料層14的形成方法也可以是利用化學氣相沉積製程形成多晶矽層並在臨場進行摻雜。犧牲層16的材料包括氮化矽，且其形成方法包括進行化學氣相沉積製程、原子層沉積製程或其他合適的製程。此外，第一介電材料層12的厚度例如是約30~80埃，下部閘極材料層14的厚度例如是約80~200埃，且犧牲層16的厚度例如是約100~2,000埃。

接著，在犧牲層16上形成圖案化罩幕層17。圖案化罩幕層17的材料包括光阻、應用材料公司（Applied Materials, Inc. of Santa Clara, California）之先進圖案化薄膜（Advanced Patterning Film^TM ,APF）、或其組合。在一實施例中，圖案化罩幕層17為包括下層之先進圖案化薄膜18以及上層之光阻層19的堆疊結構，如圖1A所示。光阻層19的圖案可以經由曝光與顯影的方式形成。先進圖案化薄膜18的圖案則可以透過蝕刻製程將光阻層19的圖案向下轉移而成。在另一實施例中（未繪示），圖案化罩幕層17也可以是單一膜層。

請參照圖1B，以圖案化罩幕層17為罩幕，移除部分犧牲層16及部分下部閘極材料層14，以形成至少二下部閘極14a以及位於下部閘極14a上的多個犧牲圖案16a。移除部分犧牲層16及部分下部閘極材料層14的方法包括進行乾蝕刻製程或其他合適的製程。然後，移除圖案化罩幕層17。移除圖案化罩幕層17的方法包括進行乾蝕刻製程或其他合適的製程。

請參照圖1C，削減下部閘極14a的寬度，以於各犧牲圖案16a的下方產生底切15。具體言之，經削減的下部閘極14b使得犧牲圖案16a的部分底部裸露出來。削減下部閘極14a的寬度的方法包括進行濕蝕刻製程或其他合適的製程。

請參照圖1D，移除未被經削減的下部閘極14b覆蓋的第一介電材料層12，以分別於下部閘極14b的下方形成多個第一介電層12a。移除未被經削減的下部閘極14b覆蓋的第一介電材料層12的方法包括進行濕蝕刻製程或其他合適的製程。此時，二空隙20分別存在於各下部閘極14b的兩側以及對應的犧牲圖案16a與基底10之間。此空隙20作為定位儲存空間（local storage space）。各第一介電層12a、對應的下部閘極14b以及對應的犧牲圖案16a構成堆疊結構21。

基於上述，可於基底10上形成多個堆疊結構21，各堆疊結構21包括由下向上配置的第一介電層12a、下部閘極14b以及犧牲圖案16a，其中二空隙20分別存在於各下部閘極14b的兩側以及對應的犧牲圖案16a與基底10之間。可參照圖1A至1D的步驟或其他合適的步驟形成上述的堆疊結構21。

請參照圖1E，於基底10上形成第二介電材料層22，其中第二介電材料層22覆蓋堆疊結構21以及堆疊結構21之間的基底10。具體言之，第二介電材料層22共形地完全覆蓋堆疊結構14a的上表面、側壁與底部以及基底10的表面。第二介電材料層22填入於圖1D所示的空隙20之中，但未填滿空隙20。第二介電材料層22的厚度大於等於第一介電層12a的厚度。第二介電材料層22的厚度例如是約30~80埃。第二介電材料層22的材料例如是氧化矽，且其形成方法包括進行臨場蒸氣產生（ISSG）氧化法、化學氣相沉積製程或原子層沉積製程。特別要說明的是，第二介電材料層22可以採用沉積製程，以避免將下部閘極14b氧化。或者，可採用任何適合的製程來製作第二介電材料層22，只要不將下部閘極14b全部氧化即可。然後，形成電荷儲存材料層24，其中電荷儲存材料層24覆蓋第二介電材料層22並填滿空隙20。電荷儲存材料層24的材料包括氮化矽或摻雜多晶矽。氮化矽的形成方法例如是爐管氮化法、化學氣相沉積製程或原子層沉積製程。摻雜多晶矽的形成方法例如是利用化學氣相沉積製程形成多晶矽層並在臨場進行摻雜。

請參照圖1F，移除部分電荷儲存材料層24及部分第二介電材料層22，以於各犧牲圖案16a下方的二空隙20中形成二電荷儲存層24a以及二第二介電層22b。第二介電層22b配置於電荷儲存層24a與犧牲圖案16a之間、電荷儲存層24a與下部閘極14b之間以及電荷儲存層24a與基底之間10。移除部分電荷儲存材料層24及部分第二介電材料層22的方法包括進行非等向蝕刻製程，例如乾蝕刻製程。此外，於形成電荷儲存層24a以及第二介電層22b的步驟中，也可以同時於各犧牲圖案16a的側壁形成間隙壁22a。

接著，於堆疊結構21兩側的基底10中形成多個摻雜區23，其中相鄰的堆疊結構21共用一個摻雜區23。形成摻雜區23的方法包括進行離子植入製程。摻雜區23的導電型與基底10的導電型不同。在一實施例中，當基底10有P型摻雜；摻雜區23有N型摻雜。另一實施例中，基底10有N型摻雜；摻雜區23有P型摻雜。N型摻雜例如是磷或砷；P型摻雜例如是硼或二氟化硼。摻雜區23做為記憶元件的源極區或汲極區。

之後，形成第三介電層26以填滿堆疊結構21之間的多個間隙25。具體言之，第三介電層26填入相鄰兩個堆疊結構21之間的間隙25且具有平坦的表面，並裸露出堆疊結構21之犧牲圖案16a的表面。第三介電層26的材料包括氧化矽，且其形成方法包括藉由化學氣相沉積製程形成介電材料層，之後再進行平坦化製程。平坦化製程例如是回蝕刻製程或是化學機械研磨製程（CMP）。

請參照圖1G，移除犧牲圖案16a，以於第三介電層26中形成多個開口27。具體言之，開口27裸露出第二介電層22b的表面及下部閘極14b的表面。移除犧牲圖案16a的方法包括進行等向性蝕刻製程，例如乾蝕刻製程、濕蝕刻製程或其他合適的製程。

請參照圖1H，於開口27中分別形成多個上部閘極28，其中各上部閘極28以及對應的下部閘極14b構成一T型閘極29。上部閘極28的材料包括摻雜多晶矽。上部閘極28的形成方法包括藉由化學氣相沉積製程形成上部閘極材料層，其中上部閘極材料層覆蓋第三介電層26並填入開口27。上部閘極材料層例如是利用化學氣相沉積製程形成未摻雜多晶矽層後，進行離子植入步驟。或者，上部閘極材料層的形成方法也可以是利用化學氣相沉積製程形成多晶矽層並在臨場進行摻雜。之後，利用化學機械研磨製程移除開口27外的上部閘極材料層以形成之。

接著，於T型閘極29上形成字元線30，且字元線30與T型閘極29電性連接。在一實施例中，字元線30延伸的方向與摻雜區23延伸的方向不同，例如是兩者大致呈垂直。字元線30的形成的方法包括先形成毯覆式的字元線材料層，然後將字元線材料層圖案化以形成之。字元線材料層的材料包括導體材料，例如摻雜多晶矽、金屬、金屬合金或其組合。摻雜多晶矽的形成方法例如是利用化學氣相沉積製程形成未摻雜多晶矽層後，進行離子植入步驟以形成之。摻雜多晶矽的形成方法也可以是利用化學氣相沉積製程形成多晶矽層並在臨場進行摻雜。金屬或金屬合金的形成方法例如是濺鍍法或是化學氣相沉積製程，或其他合適的製程。至此，完成本發明的記憶元件1。

以下，將參照圖1H說明本發明的記憶元件。本發明的記憶元件1包括多個記憶胞（例如圖1H以兩個記憶胞為例），每一個記憶胞包括第一介電層12a、T型閘極29、二電荷儲存層24a、二第二介電層22b、二摻雜區23與字元線30。第一介電層12a配置於基底10上。第一介電層12a的厚度為約30~80埃。T型閘極29配置於第一介電層12a上且具有上部閘極28及下部閘極14b。下部閘極14b的厚度為約80~200埃，上部閘極28的厚度為約100~2,000埃。此外，下部閘極14b的厚度與上部閘極28的厚度的比值為約2~1/25。於此，二空隙20分別存在於下部閘極14b的兩側以及上部閘極28與基底10之間。在一實施例中，下部閘極14b的側壁與第一介電層12a的側壁切齊。摻雜區23配置於T型閘極29兩側的基底10中。字元線30配置於T型閘極29上且與T型閘極29電性連接。

電荷儲存層24a分別嵌入空隙20中。電荷儲存層24a的材料包括氮化矽或摻雜多晶矽。在一實施例中，各電荷儲存層24a的邊界突出於上部閘極28的邊界，如圖1H所示。在另一實施例中（未繪示），各電荷儲存層24a的邊界也可以與上部閘極28的邊界切齊。第二介電層22b配置於電荷儲存層24a與上部閘極28之間、電荷儲存層24a與下部閘極14b之間以及電荷儲存層24a與基底10之間。第二介電層22b的厚度為約30~80埃。此外，第一介電層12a的厚度t1小於等於第二介電層22b的厚度t2。在圖1H的實施例中，是以第一介電層12a的厚度t1等於第二介電層22b的厚度t2為例來說明之，但本發明並不以此為限。在另一實施例中，第一介電層12a的厚度t1也可以小於第二介電層22b的厚度t2，如圖1H-1的記憶元件1a所示。

在本發明的記憶元件1與1a的各個記憶胞中，第一介電層12a作為閘介電層。位於電荷儲存層24a下方的第二介電層22b作為穿隧介電層，且位於電荷儲存層24a與下部閘極14b之間以及位於電荷儲存層24a與上部閘極28之間的第二介電層22b作為襯層或閘間介電層。在此實施例中，襯層/或閘間介電層及穿隧介電層的厚度相同，但本發明並不以此為限。本領域具有通常知識者應了解，也可以製作具有不同厚度的襯層/閘間介電層及穿隧介電層。摻雜區23作為源極/汲極。

綜上所述，本發明之記憶元件藉由T型閘極的下部閘極（其為導體材料例如為摻雜多晶矽）將兩個電荷儲存層隔開，可以提供定位的電荷儲存區域，以使電荷可以完全定位化儲存，減少第二位元效應，並降低程式化干擾的行為。此外，在本發明之記憶元件的製造方法中，透過T型閘極的設計以及使穿隧介電層（即電荷儲存層下方的第二介電層）的厚度大於等於閘介電層（即第一介電層）的厚度的方式，可將兩個電荷儲存區域有效地隔開，以大幅減少第二位元效應，進而提升元件效能。

雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。

1、1a．．．記憶元件

10．．．基底

12．．．第一介電材料層

12a．．．第一介電層

14．．．下部閘極材料層

14a、14b．．．下部閘極

15．．．底切

16．．．犧牲層

16a．．．犧牲圖案

17．．．圖案化罩幕層

18．．．先進圖案化薄膜

19．．．光阻層

20．．．空隙

21．．．堆疊結構

22．．．第二介電材料層

22a．．．間隙壁

22b．．．第二介電層

23．．．摻雜區

24a．．．電荷儲存材料層

24a．．．電荷儲存層

25．．．間隙

26．．．第三介電層

27．．．開口

28．．．上部閘極

29．．．T型閘極

30．．．字元線

t1、t2．．．厚度

圖1A至1H是依照本發明一實施例所繪示之記憶元件的製造方法的剖面示意圖。

圖1H-1是依照本發明另一實施例所繪示之記憶元件的剖面示意圖。

1．．．記憶元件

10．．．基底

12a．．．第一介電層

14b．．．下部閘極

20．．．空隙

22a．．．間隙壁

22b．．．第二介電層

23．．．摻雜區

24a．．．電荷儲存層

26．．．第三介電層

27．．．開口

28．．．上部閘極

29．．．T型閘極

30．．．字元線

t1、t2．．．厚度

Claims (20)

1. 一種記憶元件，包括：一第一介電層，配置於一基底上；一T型閘極，配置於該第一介電層上且具有一上部閘極及一下部閘極，其中二空隙分別存在於該下部閘極的兩側以及該上部閘極與該基底之間，且各上部閘極與該對應的下部閘極接觸；二電荷儲存層，分別嵌入該些空隙中；以及二第二介電層，配置於該些電荷儲存層與該上部閘極之間、該些電荷儲存層與該下部閘極之間以及該些電荷儲存層與該基底之間。
2. 如申請專利範圍第1項所述的記憶元件，其中該第一介電層的厚度小於等於該些第二介電層的厚度。
3. 如申請專利範圍第1項所述的記憶元件，其中該下部閘極的厚度與該上部閘極的厚度的比值為2~1/25。
4. 如申請專利範圍第1項所述的記憶元件，更包括：二摻雜區，配置於該T型閘極兩側的該基底中；以及一字元線，配置於該T型閘極上且與該T型閘極電性連接。
5. 如申請專利範圍第1項所述的記憶元件，其中該些電荷儲存層的材料包括氮化矽或摻雜多晶矽。
6. 如申請專利範圍第1項所述的記憶元件，其中各電荷儲存層的邊界突出於該上部閘極的邊界。
7. 一種記憶元件的製造方法，包括： 於一基底上形成多個堆疊結構，各堆疊結構包括由下向上配置的一第一介電層、一下部閘極以及一犧牲圖案，其中二空隙分別存在於各下部閘極的兩側以及對應的該犧牲圖案與該基底之間；於各犧牲圖案下方的該些空隙中形成二電荷儲存層以及二第二介電層，其中該些第二介電層配置於該些電荷儲存層與該犧牲圖案之間、該些電荷儲存層與該下部閘極之間以及該些電荷儲存層與該基底之間；形成一第三介電層以填滿該些堆疊結構之間的多個間隙；移除該些犧牲圖案，以於該第三介電層中形成多個開口；以及於該些開口中分別形成多個上部閘極，其中各上部閘極以及對應的該下部閘極構成一T型閘極，且各上部閘極與該對應的下部閘極接觸。
8. 如申請專利範圍第7項所述的記憶元件的製造方法，其中於形成該些堆疊結構的方法包括：於該基底上依序形成一第一介電材料層、一下部閘極材料層及一犧牲層；於該犧牲層上形成一圖案化罩幕層；以該圖案化罩幕層為罩幕，移除部分該犧牲層及部分該下部閘極材料層，以形成該些下部閘極以及位於該些下部閘極上的該些犧牲圖案； 削減該些下部閘極的寬度，以於各犧牲圖案的下方形成二底切；以及移除未被經削減的該些下部閘極覆蓋的該第一介電材料層，以分別於該些下部閘極的下方形成該些第一介電層。
9. 如申請專利範圍第8項所述的記憶元件的製造方法，其中於該圖案化罩幕層的材料包括光阻、先進圖案化薄膜或其組合。
10. 如申請專利範圍第8項所述的記憶元件的製造方法，其中形成該第一介電材料層的方法包括進行爐管製程、化學氣相沉積製程或原子層沉積製程。
11. 如申請專利範圍第8項所述的記憶元件的製造方法，其中削減該些下部閘極的寬度的方法包括進行濕蝕刻製程。
12. 如申請專利範圍第8項所述的記憶元件的製造方法，其中移除未被經削減的該些下部閘極覆蓋的該第一介電材料層的方法包括進行濕蝕刻製程。
13. 如申請專利範圍第8項所述的記憶元件的製造方法，其中該犧牲層的材料包括氮化矽。
14. 如申請專利範圍第7項所述的記憶元件的製造方法，其中形成該些電荷儲存層及該些第二介電層的方法包括：於該基底上形成一第二介電材料層，其中該第二介電材料層覆蓋該些堆疊結構以及該些堆疊結構之間的該基底；形成一電荷儲存材料層，其中該電荷儲存材料層覆蓋該第二介電材料層並填滿該些空隙；以及 移除部分該電荷儲存材料層及部分該第二介電材料層。
15. 如申請專利範圍第14項所述的記憶元件的製造方法，其中形成該第二介電材料層的方法包括進行化學氣相沉積製程或原子層沉積製程。
16. 如申請專利範圍第14項所述的記憶元件的製造方法，其中形成該電荷儲存材料層的方法包括進行爐管製程、化學氣相沉積製程或原子層沉積製程。
17. 如申請專利範圍第14項所述的記憶元件的製造方法，其中移除部分該電荷儲存材料層及部分該第二介電材料層的方法包括進行乾蝕刻製程。
18. 如申請專利範圍第7項所述的記憶元件的製造方法，於形成該些電荷儲存層以及該些第二介電層的步驟之後以及於形成該第三介電層的步驟之前，更包括於該些堆疊結構兩側的該基底中形成多個摻雜區；以及於形成該些上部閘極的步驟之後，更包括於該些T型閘極上形成一字元線，且該字元線與該些T型閘極電性連接。
19. 如申請專利範圍第7項所述的記憶元件的製造方法，其中該些第一介電層的厚度小於等於該些第二介電層的厚度。
20. 如申請專利範圍第7項所述的記憶元件的製造方法，其中該些下部閘極的厚度與該些上部閘極的厚度的比值為2~1/25。