TWI543303B - 非揮發性記憶體以及其製作方法 - Google Patents

Description

非揮發性記憶體以及其製作方法

本發明係關於一種非揮發式記憶體與其製作方式，特別來說，是關於一種具有突出於閘極外之電荷捕捉結構的非揮發式記憶體與其製作方法。

通常用來儲存資料的半導體記憶體元件可分成揮發性元件以及非揮發性元件。當供應電源中斷時，揮發性記憶體元件中之儲存資料會遺失，但非揮發性記憶體元件即使供應電源已經中斷，也會保存儲存的資料。因此，當供應電源無法一直供應或是經常中斷時，或是當元件僅能需求低電壓時，例如是行動電話、儲存音樂及/或影像之記憶卡以及其他應用裝置，大多會使用非揮發性記憶體元件。

習知的非揮發性記憶體係以摻雜的多晶矽(poly silicon)作為浮動閘極(floating gate)與控制閘極(control gate)。當記憶體進行程式化(program)時，注入浮動閘極的電荷會均勻分佈於整個多晶矽浮動閘極中。然而，當多晶矽浮動閘極層下方的穿隧氧化層(tunneling oxide)有缺陷時，就會容易造成漏電流，影響元件的可靠度。近幾年來，廠商研發出一種電荷捕捉層(charge trapping layer)以取代習知非揮發性記憶體中的浮動閘極。此電荷捕捉層的材質通常是氮化矽(silicon nitride)。而在電荷捕捉層的上下通常各會設置有一層氧化矽(silicon oxide)，而形成一種具有氧化矽/氮化矽/氧化矽(oxide-nitride-oxide,ONO)的堆疊式結構(stacked structure)。具有這種堆疊式結構的非揮發式記憶體可稱為「矽/氧化矽/氮化矽/氧化矽/矽(silicon-oxide-nitride-oxide-silicon,SONOS)」記憶胞。

習知的矽/氧化矽/氮化矽/氧化矽/矽記憶胞可藉由正向讀取(forward read)與反向讀取(reverse read)，將電子儲存於電荷捕捉層的左側或右側。然而，隨著半導體元件的日益縮小，電荷捕捉層的體積也逐漸縮小，所能儲存的電荷也越來越少，而這將增加記憶體在運作時讀取或寫入時的失誤，而影響了產品的可靠度。

本發明於是提出一種非揮發性記憶體與其製作方式，以避免前述問題，並具有較佳的電性表現。

根據本發明之一實施例，係提供一種非揮發式記憶體。此非揮發性記憶體包含一基底、兩電荷捕捉結構、一閘極介電層、一閘極以及兩摻雜區。兩電荷捕捉結構分開地設置在基底上，閘極介電層設置於基底上，且位於兩電荷捕捉結構之間。閘極設置於閘極介電層以及電荷捕捉結構上，其中兩電荷捕捉結構水平地突出於閘極兩側。兩摻雜區則設置於閘極兩側之基底中。

根據本發明另一實施例，係提供一種非揮發式記憶體。此非揮發性記憶體包含一基底、兩電荷捕捉結構、一閘極介電層、一閘極以及兩摻雜區。兩電荷捕捉結構分開地設置在基底上。閘極介電層設置於基底上，且位於兩電荷捕捉結構之間。閘極設置於閘極介電層以及電荷荷捕捉結構上。側壁子設置於閘極側壁以及兩電荷捕捉結構上，且與兩電荷捕捉結構切齊。兩摻雜區設置於閘極兩側之基底中。

根據本發明另一實施例，係提供一種非揮發式記憶體的製作方法。首先提供一基底，接著於基底上依序形成一圖案化複合層以及一閘極層。然後圖案化閘極層，以形成一閘極。接著於圖案化複合層以及閘極上形成一物質層。最後圖案化物質層以及圖案化複合層，使得圖案化複合層形成兩電荷捕捉結構，物質層形成一側壁子。

由於本發明的電荷捕捉結構以及第一側壁子是在同一蝕刻步驟中形成，因此電荷捕捉結構會水平突出於閘極兩側，而得到較大體積之電荷捕捉結構。

為使熟習本發明所屬技術領域之一般技藝者能更進一步了解本發明，下文特列舉本發明之數個較佳實施例，並配合所附圖式，詳細說明本發明的構成內容及所欲達成之功效。

請參考第1圖至第7圖，所繪示為本發明第一實施例中非揮發性記憶體的製作方法示意圖。如第1圖所示，首先提供一基底300，例如是一矽基底(silicon substrate)、磊晶矽基底(epitaxial silicon substrate)、矽鍺半導體基底(silicon germanium substrate)、碳化矽(silicon carbide substrate)基底或矽覆絕緣(silicon-on-insulator,SOI)基底。接著，在基底300上依序形成一第一介電層302、一電荷捕捉層304以及一第二介電層306。於本發明之一實施例中，第一介電層302和第二介電層306例如是氧化矽，而電荷捕捉層304則包含氮化矽(silicon nitride)、鉭氧化層(tantalum oxide)、鈦酸鍶層(strontium titanate)或鉿氧化層(hafnium oxide)等，但並不以此為限，於一實施例中，電荷捕捉層304可以包含多晶矽或其他適合材料。此外，第一介電層302例如可以用熱氧化的方式形成於基底300上，或者亦可用化學氣相沈積(chemical vapor deposition,CVD)的方式形成。電荷捕捉層304可以對第一介電層302氮化的方式來形成，或者以化學氣相沈積形成。第二介電層306則例如是用化學氣相沈積的方式形成。

如第2圖所示，圖案化第二介電層306以及電荷捕捉層304，以使第二介電層306、電荷捕捉層304與第一介電層302形成一圖案化複合層，且此圖案化複合層中具有一溝渠308，並暴露出部份的第一介電層302。於一實施例中，可以先在第二介電層306上形成一圖案化光阻層(圖未示)，並以此圖案化光阻層為遮罩進行一蝕刻製程，此蝕刻製程會移除部份的第二介電層306以及電荷捕捉層304，並停止在第一介電層302上，而不蝕刻第一介電層302。而於另一實施例中，此蝕刻製程亦可去除未被圖案化光阻層(圖未示)覆蓋之的第一介電層302，以暴露出部份的基底300。

如第3圖所示，於基底300上依序形成一第三介電層310以及一閘極層312。第三介電層310會共形地形成於溝渠308中，但並不完全填滿溝渠308。第三介電層310例如是氧化矽層，並可以原位蒸汽處理法(in-situ steam generation,ISSG)形成，以形成薄且品質良好的第三介電層310。於本發明之較佳實施例中，第三介電層310以及第二介電層306係包含相同的材料，例如二氧化矽，因此形成了第三介電層310後，第三介電層310會和第二介電層306融合(fuse)而一起形成一第四介電層311。此第四介電層311具有非均勻的厚度，其中位於溝渠308底部的厚度會小於位於電荷捕捉層304上之厚度。閘極層312會位於第四介電層311上，並完全填滿溝渠308。閘極層312可以包含各種導電材質，例如是多晶矽或是金屬，並透過例如低壓化學沈積法(low pressure CVD,LPCVD)的方式形成。

如第4圖所示，圖案化閘極層312以形成一閘極313。閘極313的寬度W1會大於溝渠308之寬度W2，使得部份的閘極313會位於第四介電層311以及電荷捕捉層304上方。須注意的是，在此圖案化步驟中主要圖案化閘極層312，頂多因為蝕刻選擇比而造成第四介電層311有些許的損失但不會完全移除第四介電層311，且完全不會移除電荷捕捉層304以及第一介電層302。

如第5圖所示，接著於基底300上全面形成一物質層314，以覆蓋在閘極313以及第四介電層311上。物質層314例如是二氧化矽(SiO₂)、氮化矽(SiN)或是氮氧化矽(SiON)等，但不以上述為限。

如第6圖所示，進行至少一非等向性蝕刻製程，以形成第一側壁子315及電荷捕捉結構305。例如進行一乾蝕刻步驟以同時蝕刻位於閘極313兩側之物質層314、第四介電層311、電荷捕捉層304以及第一介電層302，使得殘留於第四介電層311上的物質層314形成一第一側壁子315，而蝕刻後的第四介電層311、電荷捕捉層304以及第一介電層302則形成兩個電荷捕捉結構305a,305b分別位於閘極313之兩側。

如第7圖所示，接著以閘極313、第一側壁子315以及電荷捕捉結構305為遮罩進行一離子佈植製程，以在基底300中形成一淺摻雜區(light doping region)316。然後，在第一側壁子315以及電荷捕捉結構305之側壁上形成一第二側壁子318，並以閘極313、第二側壁子318為遮罩，以在基底300中形成一源極/汲極區320，而完成了本發明非揮發性記憶體322的製作。

如第7圖所示，本發明的非揮發性記憶體322至少包含有一基底300、兩電荷捕捉結構305a,305b、一閘極介電層317、一閘極313、一第一側壁子315以及一源極/汲極區320。電荷捕捉結構305a,305b分開地設置在基底300上，並均具有一氧化矽/氮化矽/氧化矽(ONO)堆疊結構。舉例來說，電荷捕捉結構305a的ONO堆疊結構係由部份的第一介電層302、左側的電荷捕捉層304以及部份的第四介電層311組成。而電荷捕捉結構305b的ONO堆疊結構係由部份的第一介電層302、右側的電荷捕捉層304以及部份的第四介電層311組成。閘極介電層317設置在兩電荷捕捉結構305a,305b之間的基底300上，並位於閘極313以及基底300之間，並由部份的第四介電層311以及部份的第一介電層302所組成。閘極313設置於閘極介電層317以及部分電荷捕捉結構305a,305b上。第一側壁子315設置於閘極313之側壁並位於電荷捕捉結構305上。源極/汲極區320則是設置於閘極313相對兩側之基底300中。

由於本發明之電荷捕捉結構305並非和閘極313一起形成，而是在圖案化步驟中與第一側壁子315一起形成(請參考第6圖)，故電荷捕捉結構305會和第一側壁子315共平面(co-planar)地切齊，並水平突出於閘極313兩側。相較於習知電荷捕捉結構會切齊於閘極，本發明的電荷捕捉結構305具有較大的寬度與體積，故在進行程式編譯時可以攫取更多的電子，且可降低熱電子被第一側壁子315或第二側壁子318捕捉的機率，進而提升的產品的品質。於本發明之一實施例中，閘極313的寬度W1例如是220奈米(nm)，第一側壁子315的寬度W3例如是15奈米，而電荷捕捉結構305的寬度W4例如是30奈米。

值得注意的是，在前述製作過程中，若在第2圖中的蝕刻製程移除未被圖案化光阻層覆蓋的第一介電層302而暴露出基底300，可以得到另一實施例之非揮發性記憶體322。在此實施例中，閘極介電層317僅由較薄的第四介電層311所組成，和第7圖的實施例相比，其閘極介電層317較薄，亦即為第三介電層310的厚度，更可降低元件的驅動電壓。

請參考第8圖至第10圖，所繪示為本發明第二實施例中非揮發性記憶體的製作方法示意圖。如第8圖所示，首先提供一基底300，並於基底300上依序形成一第一介電層302以及一電荷捕捉層304。基底300、第一介電層302以及電荷捕捉層304的實施方式和第一實施例大致相同，在此不再贅述。接著如第9圖所示，圖案化電荷捕捉層304，以使第一介電層302與電荷捕捉層304形成一圖案化複合層，且此圖案化複合層中具有一溝渠308，並暴露出部份的第一介電層302。如第10圖所示，然後在基底300上全面形成一第五介電層309，此第五介電層309同樣會覆蓋在電荷捕捉層304以及溝渠308中，最後在第五介電層309上形成閘極層312，而形成了類似於第3圖的結構，最後再進行第4圖至第7圖的製程。而於另一實施例中，在第9圖所進行的蝕刻步驟，亦可以去除部份的第一介電層302以暴露出基底300，而可以得到較薄厚度的閘極介電層317，亦即為第五介電層309的厚度。

綜上所述，本發明提供了一種非揮發式記憶體的結構以及其製作方法。由於電荷捕捉結構以及第一側壁子是在同一蝕刻步驟中形成，因此電荷捕捉結構會水平突出於閘極兩側，而得到較大體積之電荷捕捉結構。此外，本發明所提供的非揮發式記憶體的製作方法，可相容於現有製作金氧半導體(MOS)的製程，例如從第3圖開始即可整合於現有製作金氧半導體的製程，故本發明的製作方法僅需要額外增加一道微影製程即可完成(第1圖至第2圖)，可節省許多成本，並能製造出優異表現的產品。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

300．．．基底

302．．．第一介電層

304．．．電荷捕捉層

305,305a,305b．．．電荷捕捉結構

306．．．第二介電層

308．．．溝渠

309．．．第五介電層

310．．．第三介電層

311．．．第四介電層

312．．．閘極層

313．．．閘極

314．．．物質層

315．．．第一側壁子

316．．．淺摻雜區

317．．．閘極介電層

318．．．第二側壁子

320．．．源極/汲極區

322．．．非揮發性記憶體

第1圖至第7圖繪示了本發明第一實施例中非揮發性記憶體的製作方法示意圖。

第8圖至第10圖繪示了本發明第二實施例中非揮發性記憶體的製作方法示意圖。

300．．．基底

302．．．第一介電層

304．．．電荷捕捉層

305,305a,305b．．．電荷捕捉結構

311．．．第四介電層

313．．．閘極

315．．．第一側壁子

316．．．淺摻雜區

317．．．閘極介電層

318．．．第二側壁子

320．．．源極/汲極區

322．．．非揮發性記憶體

Claims (19)

1. 一種非揮發式記憶體，包含：一基底；兩電荷捕捉結構分開地設置在該基底上；一閘極介電層設置於該基底上，且位於該兩電荷捕捉結構之間；一閘極設置於該閘極介電層以及該兩電荷捕捉結構上，其中該兩電荷捕捉結構突出於該閘極之兩側；至少一第一側壁子設置於該閘極之側壁以及該兩電荷捕捉結構上；以及兩摻雜區設置於該閘極兩側之該基底中。
2. 如申請專利範圍第1項所述之非揮發式記憶體，其中該兩電荷捕捉結構包含一氧化矽/氮化矽/氧化矽(ONO)結構。
3. 如申請專利範圍第1項所述之非揮發式記憶體，其中該第一側壁子與該兩電荷捕捉結構切齊。
4. 如申請專利範圍第1項所述之非揮發式記憶體，還包含一第二側壁子設置於該第一側壁子以及該電荷捕捉結構之側壁。
5. 一種非揮發式記憶體，包含：一基底；兩電荷捕捉結構分開地設置在該基底上； 一閘極介電層設置於該基底上，且位於該兩電荷捕捉結構之間；一閘極設置於該閘極介電層以及該電荷捕捉結構上；至少一第一側壁子設置於該閘極之側壁以及該兩電荷捕捉結構上，且與該兩電荷捕捉結構切齊；以及兩摻雜區設置於閘極兩側之基底中。
6. 如申請專利範圍第5項所述之非揮發式記憶體，其中該兩電荷捕捉結構包含一氧化矽/氮化矽/氧化矽(ONO)結構。
7. 如申請專利範圍第5項所述之非揮發式記憶體，其中該兩電荷捕捉結構突出於該閘極之兩側。
8. 如申請專利範圍第5項所述之非揮發式記憶體，還包含一第二側壁子設置於該第一側壁子以及該電荷捕捉結構之側壁。
9. 一種非揮發式記憶體的製作方法，包含：提供一基底；於該基底上依序形成一圖案化複合層以及一閘極層；圖案化該閘極層，以形成一閘極；於該圖案化複合層以及該閘極上形成一物質層；以及圖案化該物質層以及該圖案化複合層，使得該圖案化複合層形成兩電荷捕捉結構，該物質層形成一側壁子，其中該側壁子與該閘極同時位於該電荷捕捉結構上。
10. 如申請專利範圍第9項所述之非揮發式記憶體的製作方法，其中形成該圖案化複合層的方法包含：於該基底上依序形成一第一介電層、一電荷捕捉層以及一第二介電層；圖案化該第二介電層以及該電荷捕捉層，以形成一溝渠；以及於該溝渠中形成一第三介電層。
11. 如申請專利範圍第9項所述之非揮發式記憶體的製作方法，其中形成該圖案化複合層的方法包含：於該基底上依序形成一第一介電層、一電荷捕捉層以及一第二介電層；圖案化該第二介電層、該電荷捕捉層以及該第一介電層，以形成一溝渠；以及於該溝渠中形成一第三介電層。
12. 如申請專利範圍第9項所述之非揮發式記憶體的製作方法，其中形成該圖案化複合層的方法包含：於該基底上依序形成一第一介電層以及一電荷捕捉層；圖案化該電荷捕捉層，以形成一溝渠；以及於該溝渠中形成一第三介電層。
13. 如申請專利範圍第9項所述之非揮發式記憶體的製作方法，其中 形成該圖案化複合層的方法包含：於該基底上依序形成一第一介電層以及一電荷捕捉層；圖案化該電荷捕捉層以及該第一介電層，以形成一溝渠；以及於該溝渠中形成一第三介電層。
14. 如申請專利範圍第9項所述之非揮發式記憶體的製作方法，其中圖案化該閘極時，不圖案化該圖案化複合層。
15. 如申請專利範圍第9項所述之非揮發式記憶體的製作方法，其中圖案化該物質層以及該圖案化複合層之步驟，包含一非等向性蝕刻步驟。
16. 如申請專利範圍第9項所述之非揮發式記憶體的製作方法，還包含形成一第二側壁子於該側壁子以及該電荷捕捉結構之側壁。
17. 如申請專利範圍第9項所述之非揮發式記憶體的製作方法，還包含形成兩摻雜區位於該閘極兩側之該基底中。
18. 如申請專利範圍第9項所述之非揮發式記憶體的製作方法，其中各該電荷捕捉結構包含一氧化矽/氮化矽/氧化矽(ONO)結構。
19. 如申請專利範圍第9項所述之非揮發式記憶體的製作方法，其中該閘極包含多晶矽或金屬。