TWI536504B - 非揮發性記憶體單元、非揮發性記憶體單元製造方法及非揮發性記憶體矩陣 - Google Patents
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Description
本發明係關於一種積體電路元件之結構及其製造方法，特別是關於一種非揮發性記憶體單元之結構及其製造方法。
非揮發性記憶體(non-volatile memory)具有體積小、重量輕、省電、且資料不隨供應電源斷電而消失的優點，因此非常適合手持式電子裝置的應用。目前隨著手持式電子裝置的普及，非揮發性記憶體確已被大量地採用，舉凡作為多媒體的儲存媒介，或是維持電子系統的正常操作皆有其應用。非揮發性記憶體目前正處於一個需求量逐年增大，成本與售價卻逐年降低的正循環，已為半導體產業中相當重要的產品之一。
請參考美國專利號US4,698,787。該非揮發性記憶體單元為一傳統之堆疊閘式(stack-gate)非揮發性記憶體結構，具有一懸浮閘極區(floating gate)。在該記憶體進行寫入“1”的操作時，係利用熱電子注入(hot-electron injection)的機制，將足夠數量的電子陷捕於該懸浮閘極區內，而使該記憶體單位的狀態為“1”；而在該記憶體進行寫入“0”或是抹除的操作時，利用福勒-諾德漢穿隧(Fowler-Nordheim tunneling)的機制，將電子排出該懸浮閘極區之外，而使該記憶體單位的狀態為“0”。由於該記憶體單元的狀態，決定於是否有足夠多的電子陷捕於該懸浮閘極區內，因此即使移除供應電源，該記憶體單元的狀態仍得以維持，故稱為非揮發性記憶體。然而此一堆疊閘式之非揮發性記憶體單元有以
下缺點：第一、有過度抺除效應。當記憶體單元進行抺除之操作時，可能導致過多的電子排出懸浮閘極區之外，而造成該記憶體單元之等效電晶體元件，其臨界電壓為負電壓，亦即使得該記憶體單元常態為導通之狀態而造成不必要之漏電流。第二、進行抺除的操作時，需要較大的操作電流；在記憶體進行抺除操作時，源極電壓遠高於懸浮閘極區的電壓，因此會造成閘極引發汲極漏電流(gate-induced drain leakage,GIDL)效應，而產生從源極到基板的漏電流，因此操作上需要一個供電流能力較強之外接供應電源，而使得整體電路的積體化不容易；另外，為了減輕該漏電流之程度，該源極乃以濃淡漸次摻雜(lightly-doped drain)之結構實現；然而當製程能力愈先進，而幾何尺寸愈小時，濃淡漸次摻雜之結構卻也容易造成通道的碰穿效應(punch-through effect)。因此在小於0.2微米之製程下製造堆疊閘式非揮發性記憶體時，便捨棄濃淡漸次摻雜之結構，而以深N型槽(deep N-well)的方式來隔離該源極以及基板而避免漏電流。然而為了節省面積，在一個由堆疊閘式非揮發性記憶體所形成的記憶體矩陣中，會有複數個記憶體單元共用深N型槽；而該共用深N型槽之複數個記憶體單元便由於結構的限制，而必須同時進行抹除的操作，因而犧牲了電路操作上的彈性。最後，在進行寫入“1”的操作時，由於通道之電場強度較大，因此電子發生穿隧的機率較低，因而在操作上需要一較大之電流以增加操作速度。
請參考美國專利號US5,338,952，此習知技術為一分離閘式(split-gate)非揮發性記憶體之結構。與前述之習知技術相比，
其具有額外的一選擇閘極區。由於該非揮發性記憶體單元之等效電晶體元件，其通道區的導通需要懸浮閘極區以及選擇閘極區同時存在大於臨界電壓(threshold)之正電壓，因此可藉由對選擇閘極區電壓的控制，而避免常態漏電流的缺陷。但由於懸浮閘極區以及選擇閘極區並未重疊，因此代價是具有較大的晶片面積。除此之外，其寫入與抺除操作的原理與堆疊閘式非揮發性記憶體一致。
請參考美國專利號US7,407,857，此習知技術亦為一分離閘式非揮發性記憶體之結構，其中懸浮閘極區之底部存在一階梯狀結構。該發明與前述之習知技術相比有兩個優點：第一、與前述之分離閘式非揮發性記憶體之習知技術相比，此階梯狀結構可降低懸浮閘極區與源極區之間的電容耦合程度，因此控制閘極區上所施加的電壓可以有較高比例耦合至懸浮閘極區，而使得記憶體單元在進行寫入或抺除操作時，能以較低之供應電壓為之；第二、與前二個習知技術相比較，此改良之分離閘式非揮發性記憶體結構雖然不能完全避免在進行抺除操作時，所造成的閘極引發汲極漏電流效應，但其階梯狀結構能降低源極與懸浮閘極區之間的電場強度，從而減輕該源極到基板漏電流的程度，因此可避免使用濃淡漸次摻雜或是以深N型槽的製程，而使面積能進一步縮小，降低成本。然而此非揮發性記憶體單元之等效電晶體元件，其導通時導通電流大小將決定於該階梯狀結構所形成之較厚之閘極介電層，造成該導通電流大小的變異較大，進而影響記憶體的良率。且該階梯狀結構浮動閘極較厚之穿隧介電層，易導致汲極與源極
間之短通路現象，進而大幅限制該結構之進一步微縮之可能。
鑒於以上的問題，本發明的目的在於提供一種非揮發性記憶體，能夠減輕閘極引發汲極漏電流效應所造成的漏電流，並對導通時之導通電流大小有良好的控制，更能進一步配合先進製程縮小記憶體單元之單位面積。
本發明提出一種非揮發性記憶體單元，包含基板、第一介電層、穿隧介電層、選擇閘極區、懸浮閘極區、第二介電層、以及控制閘極區。該基板為一半導體基板，通常為p型矽基板。該基板具有一上表面，該上表面上形成一溝渠結構，該溝渠結構具有一空間，及定義該空間之一側牆及一底部。該基板中以摻雜方式形成一源極區及一汲極區。源極區及汲極區通常為n型摻雜區，且該源極區位於該溝渠結構之下。該第一介電層形成於該基板之該上表面之上，且位於該汲極區與該溝渠結構之該側牆之間。該穿隧介電層形成於該溝渠結構之該側牆與該底部之上。該選擇閘極區形成於該第一介電層之上。該懸浮閘極區形成於該穿隧介電層之表面上，且該懸浮閘極區之一部份位於該溝渠結構之該空間中。該第二介電層形成於該懸浮閘極區之表面上。該控制閘極區形成於該懸浮閘極區之表面上，且該控制閘極區與該懸浮閘極區以該第二介電層相絕緣。
本發明又提出一種非揮發性記憶體單元之製造方法，此方法之步驟首先為提供一基板。該基板為一半導體基板，通常為p型矽基板，且該基板具有上表面。接下來依次為形成第一介電層於
該基板之該上表面之上。形成選擇閘極區於該第一介電層之上。於該基板之該上表面上相鄰於該選擇閘極區，形成一溝渠結構，該溝渠結構具有一空間，及定義該空間之一側牆及一底部。於該溝渠結構下方之該基板中，以摻雜方式形成一源極區，該源極區通常為n型摻雜區。於該溝渠結構之該側牆與該底部之上，形成一穿隧介電層。於該穿隧介電層之上，形成一懸浮閘極區。於位於該選擇閘極區一側之源極區中，再形成一不同濃度且範圍小於前述摻雜區之摻雜區，通常為n型摻雜區；並於位於該選擇閘極區之另一側之該基板中，以摻雜方式形成一汲極區，汲極區通常為n型摻雜區。於該懸浮閘極區及該選擇閘極區之上，形成一第二介電層。於該第二介電層之上，形成一控制閘極區，且該控制閘極區之一部份位於該溝渠結構之該空間中。
本發明又提出另一種非揮發性記憶體單元之製造方法，此方法之步驟首先為準備一基板。該基板為一半導體基板，通常為p型矽基板，且該基板具有上表面。接下來依次為形成第一介電層於該基板之該上表面之上。形成選擇閘極區於該第一介電層之上。於該基板之該上表面上相鄰於該選擇閘極區，形成一溝渠結構，該溝渠結構具有一空間，及定義該空間之一側牆及一底部。於該溝渠結構之該側牆與該底部之上，形成一穿隧介電層。於該穿隧介電層之上，形成一懸浮閘極區。於位於該選擇閘極區一側之該溝渠結構下方之該基板中，利用摻雜兩種不同擴散係數之離子，形成一摻雜區，通常為n型摻雜區；並於位於該選擇閘極區之另一側之該基板中，以摻雜方式形成一汲極區，汲極區通常為
n型摻雜區。於該懸浮閘極區及該選擇閘極區之上，形成一第二介電層；同時利用此第二介電層形成步驟之高溫，使上述兩種不同擴散係數之離子發生擴散，形成一包含兩種不同摻雜濃度區域之一源極區。於該第二介電層之上，形成一控制閘極區，且該控制閘極區之一部份位於該溝渠結構之該空間中。
本發明又提出一種非揮發性記憶體矩陣。該非揮發性記憶體矩陣形成於一基板之上，該基板為一半導體基板，通常為p型矽基板。該非揮發性記憶體矩陣包含複數個如前所述之具有溝渠結構之非揮發性記憶體單元。該基板具有一上表面，該複數個非揮發性記憶體單元位於該基板之該上表面，並延著兩個互相垂直之第一方向以及第二方向，形成棋盤狀之整齊排列。其中延著第一方向排列之同一列之非揮發性記憶體單元，其選擇閘極區在電性上互相連接。延著第二方向排列之同一欄之非揮發性記憶體單元，其源極區兩兩共用，且位於同一列之共用之源極區延著第一方向在電性上互相連接。延著第二方向排列之同一欄之非揮發性記憶體單元，其控制閘極區兩兩共用，且位於同一列之共用之控制閘極區延著第一方向在電性上互相連接。延著第二方向排列之同一欄之非揮發性記憶體單元，其汲級區在電性上互相連接。
本發明之功效在於，由於非揮發性記憶體單元之懸浮閘極區位於該溝渠結構之中，且源極區的形成，能充分利用該溝渠結構的寬度，並形成一漸次摻雜之源極之結構，使得當該非揮發性記憶體進行抺除操作時，源極區與p型矽基板之間的垂直電場強度能夠被有效地降低，進而減小了閘極引發汲極漏電流效應所造成
之源極區到p型矽基板之漏電流，也進而減低了供應電源之供電流能力需求，使整體電路的積體化較易實現。另外，當該非揮發性記憶體單元之等效電晶體元件導通時，溝渠結構的側牆定義了由懸浮閘極區所控制的電晶體通道部份，由於其在結構上等效地被拉長，因此懸浮閘極區可以對導通電流作有效均勻地控制，減少其變異量，而改善了該非揮發性記憶體單元之良率。此外，上述的改善也使得該非揮發性記憶體單元之面積得以配合先進製程而進一步地被縮小，也進一步地改善了成本和良率。
有關本發明的特徵、實作與功效，茲配合圖式作最佳實施例詳細說明如下。
以下說明內容之技術用語係參照本技術領域之習慣用語，如本說明書對部分用語有加以說明或定義，該部分用語之解釋係以本說明書之說明或定義為準。另外，本說明書所提及之介係詞用語「上」、「下」、「於」等，在實施為可能的前提下，涵義可包含直接或間接地在某物或某參考對象之「上」、「下」，以及直接或間接地「於」某物或某參考對象，所謂「間接」係指其間尚有中間物或物理空間之存在；當提及「鄰近」、「之間」等用語時，在實施為可能的前提下，涵義可包含兩物或兩參考對象間存在其它中間物或空間，以及不存在其它中間物或空間。再者，以下內容係關於半導體製程，對於半導體製程領域所習見的氧化層生成、微影、蝕刻、清洗、擴散、離子佈植、化學暨物理氣相沈積等技術，若不涉及本發明之技術特徵，將不予贅述。此外，圖示之所示元
件之形狀、尺寸、比例等僅為示意，說明書中敘述之參數與製程能力有關，係供本技術領域具有通常知識者瞭解本發明之用，而非對本發明之實施範圍加以限制。另外，說明書中敘述之製造方法針對單一非揮發性記憶體元件之製造而描述者，事實上本技術領域具有通常知識者皆可利用習知技術，而據以實施具產業利用性之由複數個非揮發性記憶體單元所構成之非揮發性記憶體矩陣。
第1圖為本發明之非揮發性記憶體單元。
請參考第1圖。第1圖包含了左右相對稱之兩組非揮發性記憶體單元，以下針對圖中位於左半部之非揮發性記憶體單元作說明。該非揮發性記憶體單元包含一基板，該基板通常為一p型矽基板1。該p型矽基板1具有一上表面1a，該上表面上形成一溝渠結構5(第1圖中未標示)。該溝渠結構5具有一空間，及定義該空間之一側牆5a及一底部5b。該底部5b距離該p型矽基板1之該上表面1a介於500埃至2000埃之間，較佳為1000埃(埃，即Ångström，亦即Å，表長度單位，為10的負10次方公尺)。該p型矽基板1中設置一n型摻雜層形成一汲極區9，以及另一n型摻雜層形成一源極區10，該源極區10位於該溝渠結構5之下，且為漸次摻雜之源極之結構。其中n型摻雜區10a即為濃度較濃之摻雜區；該汲極區9與該源極區10並不相鄰。
如第1圖所示，該非揮發性記憶體單元亦包含一第一介電層13、一穿隧介電層14、一選擇閘極區3、一第一絕緣層4、一懸浮閘極區8以及一控制閘極區12。
該第一介電層13係一二氧化矽閘極氧化層，形成於該p型矽基板1之該上表面1a之上。第一介電層13厚度介於10埃至100埃之間，較佳為40埃，且第一介電層13位於該汲極區9與該溝渠結構5之該側牆5a之間。
該穿隧介電層14係一二氧化矽穿隧絕緣層，形成於該溝渠結構5之該側牆5a與該底部5b之上，且穿隧介電層14之厚度介於60埃至120埃之間，較佳為100埃。
該選擇閘極區3形成於該第一介電層13之上。該第一絕緣層4形成於選擇閘極區3之上。該懸浮閘極區8形成於該穿隧介電層14之上，且該懸浮閘極區8之一部份位於該溝渠結構5之該空間中。懸浮閘極區8厚度介於200埃至2000埃之間，較佳為1000埃，且一二氧化矽側牆絕緣層17相隔而形成於該選擇閘極區3以及該第一絕緣層4的側面上；前述之二氧化矽側牆絕緣層17厚度介於100埃至300埃之間，較佳為200埃。該第二介電層11係一二氧化矽氧化層，形成於該懸浮閘極區8及該第一絕緣層4之上；第二介電層11之厚度介於100埃至200埃之間，較佳為150埃。
該控制閘極區12之厚度為1000埃，至少局部之控制閘極區12形成於該懸浮閘極區8之上，且該控制閘極區12與該懸浮閘極區8以該第二介電層11相絕緣。
如第1圖所示，該懸浮閘極區8在電性上為絕緣狀態，與外界並無電性上相連接之關係；然而藉由控制該控制閘極區12之電壓，可利用電容耦合方式間接控制該懸浮閘極區8之電壓。
由於非揮發性記憶體單元之懸浮閘極區8位於該溝渠結構5
之中，且源極區10的形成，能充分利用該溝渠結構5的寬度，而形成一濃淡漸次摻雜之結構，使得當該非揮發性記憶體進行抺除操作時，源極區10與p型矽基板1之間的電場強度能夠被有效地降低，進而減小了閘極引發汲極漏電流效應所造成之源極區10到p型矽基板1的漏電流，也進而減小了供應電源之供電流能力需求，使整體電路的積體化較易實現。另外，當該非揮發性記憶體單元之等效電晶體元件導通時，溝渠結構5的側牆5a定義了由懸浮閘極區所控制的電晶體通道部份，由於在結構上等效地被拉長，因此懸浮閘極區8可以對導通電流作有效均勻地控制，減少其變異量，也因此改善了該非揮發性記憶體單元之良率。此外，上述的改善也使得該非揮發性記憶體單元之面積得以配合先進製程而進一步地被縮小，也進一步地改善了成本和良率。
該非揮發性記憶體單元之一製造方法將敘述如下。
請參考第2a圖至第2h圖，其係本發明所揭露之非揮發性記憶體單元之製造方法實施例示意圖，其可應用於非揮發性記憶體單元之製造上。此實施例包含下列步驟。
如第2a圖所示，準備一基板，例如一p型矽基板1。該p型矽基板具有一上表面1a。
如第2a圖所示，利用熱氧化法或其他氧化法，在該p型矽基板之上表面1a形成一第一介電層13。第一介電層13可為二氧化矽閘極氧化層，其厚度介於10埃至100埃之間，較佳為40埃。
如第2a圖所示，形成一選擇閘極區3以及一第一絕緣層4於第一介電層13上。詳細步驟說明如下，在該第一介電層13的整
個表面上，依次形成一厚度為1000埃的多晶矽層，以及一厚度為1000埃的絕緣層。該絕緣層材質可以為氮化矽(SiN)或是矽酸乙脂(Tetraethyl orthosilicate,TEOS)。然後以一蝕刻阻擋圖樣層形成於該絕緣層之上，在蝕刻阻擋圖樣形成之後，進行選擇性蝕刻，以蝕刻一部份之該多晶矽層以及該絕緣層，以形成選擇閘極區3以及第一絕緣層4。
如第2a圖所示，移除該蝕刻阻擋圖樣層，並利用高溫氧化沈積法(high-temperature oxide(HTO)deposition process)，形成一二氧化矽絕緣層於已具有該選擇閘極區3以及該第一絕緣層4之該p型矽基板1之整個表面之上。該二氧化矽絕緣層亦可能與另一氮化矽間隔區(spacer)(100~200埃)形成複合層覆蓋於該選擇閘極區3以及該第一絕緣層4之側壁表面之上。二氧化矽絕緣層覆蓋範圍包含外露部份之該二氧化矽閘極氧化層、該選擇閘極區3及該第一絕緣層4之側面、以及該第一絕緣層4之上方。二氧化矽絕緣層厚度介於100埃至300埃之間，較佳為200埃。該二氧化矽絕緣層在該選擇閘極區3及該第一絕緣層4的側面部份形成一二氧化矽或上述複合側牆絕緣層17；至此，該非揮發性記憶體單元之剖面圖如第2a圖所示。
如第2b圖所示，以另一蝕刻阻擋圖樣層形成於第2a圖所示之該二氧化矽絕緣層之表面之上。在蝕刻阻擋圖樣形成之後，進行選擇性蝕刻，以蝕刻一部份之該p型矽基板1，並在相鄰於該選擇閘極區3之一側形成一溝渠結構5。溝渠結構5具有一空間，以及定義該空間之一側牆5a以及一底部5b。該底部5b距離該p
型矽基板1之該上表面1a，亦即該溝渠結構5之深度d介於500埃至2000埃之間，較佳為1000埃。
如第2b圖所示，移除蝕刻阻擋圖樣層；接著，為了去除該溝渠結構5之該側牆5a以及該底部5b之表面因蝕刻步驟所造成的結構缺陷，遂利用快速熱氧化法(rapid thermal oxidation，RTO)，在該溝渠結構5之該側牆5a以及該底部5b之表面，形成一犧牲氧化層6(sacrificial oxide)，厚度約為100至200埃；至此，該非揮發性記憶體之剖面圖如第2b圖所示。
如第2c圖所示，利用氧化層濕式蝕刻法(oxide wet etch)，移除該犧牲氧化層6；接著利用布值法(implantation)，將磷(phosphor)或砷(Arsenic)原子摻雜(doping)進該溝渠結構5之該底部5b之下方的p型矽基板區域，濃度為每平方公分10的13次方至每平方公分10的15次方，形成一n型漸次摻雜區，並施以快速熱處理(Rapid Thermal Anneal)鈍化後續加速氧化效應(enhanced oxidation)，並作為一源極區10。
如第2c圖所示，利用乾式熱氧化法(dry thermal oxidation)，在該側牆5a以及該底部5b之上形成一穿隧介電層14，穿隧介電層14厚度介於60埃至120埃之間，較佳為100埃。
如第2c圖所示，於各種形成穿隧介電層14之方法中，利用乾式熱氧化法所形成之該穿隧介電層14將具有較均勻之結構。由於當非揮發性記憶體單元進行寫入“0”之操作時，熱電子流之穿隧動作乃發生於該穿隧介電層14之中，因此此一均勻結構將提高穿隧動作的效率及其均勻度，而有助於提升非揮發性記憶體單元
之良率。
另外，當非揮發性記憶體單元進行寫入“0”之操作時，其穿隧動作主要乃發生於該穿隧介電層14位於該溝渠結構5之該側牆5a部份。而當非揮發性記憶體單元進行抹除之操作“1”時，其穿隧動作主要乃發生於該穿隧介電層14位於該溝渠結構5之該底部5a部份，因此位於該側牆5a之該穿隧介電層14部份與位於該底部5b之該穿隧介電層14部份，其厚度不必一致，惟從簡化製程步驟的角度來考量，其厚度通常相同；至此，該非揮發性記憶體之剖面圖如第2c圖所示。
如第2d圖所示，在第2c圖所示之該二氧化矽絕緣層表面之上，形成一多晶矽層7，且厚度介於200埃至2000埃之間，較佳為1000埃(可能範圍)，即如第2d圖所示。
如第2e圖所示，對該多晶矽層7進行反應性離子蝕刻(reactive ion etching，RIE)，該蝕刻法具有很好的方向性，最後的該多晶矽層7只留下位於該溝渠結構5之該側牆5a以及該底部5b，向上方延伸於該選擇閘極區3以及該第一絕緣層4側面之部份，以及該選擇閘極區3以及該第一絕緣層4另一側面之部份；至此，該非揮發性記憶體之剖面圖如第2e圖所示。
如第2f圖所示，在第2e圖所示之表面上形成一蝕刻阻擋圖樣層，在蝕刻阻擋圖樣形成之後，進行選擇性蝕刻，以蝕刻該多晶矽層7殘留於遠離該溝渠結構5而位於該選擇閘極區3以及該第一絕緣層4之該另一側面之部份；最後剩下之該多晶矽層7即形成一懸浮閘極區8，位於該穿隧介電層14之上。
有別於先前技術的是，最後形成之非揮發性記憶體單元之等效電晶體元件其通道區長度參數，與該懸浮閘極區8之厚度，亦即該多晶矽層7之厚度無關。因此該多晶矽層7的形成，其厚度允許較大的誤差值，因而在製程上不需針對此步驟所形成的尺寸作較精密的控制。
如第2f圖所示，在位於選擇閘極區一側之源極區中，形成一不同濃度且範圍較小之摻雜區(另外，雖第2f圖未顯示，此摻雜區更可視需要以另一氧化矽或氮化矽間隔區加以縮小範圍並優化整體漸次摻雜濃度曲線)；並於位於該選擇閘極區之另一側之該基板中，形成另一摻雜區以作為一汲極區。例如，利用離子佈植法(ion implantation)，將砷原子摻雜進該p型矽基板10a之兩個區域。其中第一個區域位於該溝渠結構5之該底部5b之下方，且未被該懸浮閘極區8阻擋之處；第二個區域位於該選擇閘極區3以及該第一絕緣層4之該另一側面，該第二個區域係為一汲極區9。該兩個區域之濃度為每平方公分10的15次方，形成一較濃之n型摻雜區；值得注意的是此時源極區形成了漸次摻雜汲極或類似雙擴散汲極(double-diffused drain,DDD)之結構，係為一較高濃度之摻雜區被較低濃度摻雜區所包圍之結構，可以有效降低n型摻雜區與p型矽基板在操作時因反偏所形成的高電場強度，以及其可能衍生的負面效應，例如漏電流；然後移除該蝕刻阻擋圖樣層；至此，該非揮發性記憶體之剖面圖如第2f圖所示。
如第2g圖所示，在第2f圖所示之表面之上，形成一ONO(Oxide/Nitride/Oxide)絕緣層，係為一第二介電層11，且厚度介
於100埃至200埃之間，較佳為150埃；至此，該非揮發性記憶體之剖面圖如第2g圖所示。
如第2h圖所示，於該第二介電層之上，形成一控制閘極區，且該控制閘極區之一部份位於該溝渠結構之該空間中。例如在該第二介電層11之整個表面上，形成一多晶矽層，其厚度為1000埃，且該多晶矽層填滿該溝渠結構5之剩餘空間；接著形成另一蝕刻阻擋圖樣層，進行選擇性蝕刻，留下之該多晶矽層即定義了一控制閘極區12，該控制閘極區12主要覆蓋於該懸浮閘極區8之上；接著移除該蝕刻阻擋圖樣層；至此該非揮發性記憶體之主要結構已完成，其剖面圖如第2h圖所示。
該非揮發性記憶體單元之另一製造方法將敘述如下。
請參考第3a圖至第3h圖，其係本發明所揭露之非揮發性記憶體之另一製造方法實施例示意圖。
第3a圖之形成步驟與第2a圖相同，請參考第2a圖之相關說明。
第3b圖之形成步驟與第2b圖相同，請參考第2b圖之相關說明。
如第3c圖所示，利用氧化層濕式蝕刻法，移除該犧牲氧化層6；再利用乾式熱氧化法，在該側牆5a以及該底部5b之表面形成一穿隧介電層14。穿隧介電層14厚度介於60埃至120埃之間，較佳為100埃。位於該側牆5a之該穿隧介電層14部份與位於該底部5b之該穿隧介電層14部份，其厚度不必一致，惟從簡化製程步驟的角度來考量，其厚度通常相同；至此，該非揮發性記憶
體之剖面圖如第3c圖所示。
如第3d圖所示，在第3c圖所示之該二氧化矽絕緣層表面之上，形成一多晶矽層7，且厚度為1000埃(可能範圍介於200埃至2000埃之間)，即如第3d圖所示。
如第3e圖所示，對該多晶矽層7進行反應性離子蝕刻，最後的該多晶矽層7只留下位於該溝渠結構5之該側牆5a以及該底部5b，向上方延伸於該選擇閘極區3以及該第一絕緣層4側面之部份，以及該選擇閘極區3以及該第一絕緣層4另一側面之部份；至此，該非揮發性記憶體之剖面圖如第3e圖所示。
如第3f圖所示，在第3e圖所示之表面上形成一蝕刻阻擋圖樣層，在蝕刻阻擋圖樣形成之後，進行選擇性蝕刻，以蝕刻該多晶矽層7殘留於遠離該溝渠結構5而位於該選擇閘極區3以及該第一絕緣層4之該另一側面之部份；最後剩下之該多晶矽層7即形成一懸浮閘極區8；隨後利用離子佈植法，分別將砷原子以及磷原子摻雜進該溝渠結構5之該底部5b之下方，且未被該懸浮閘極區8阻擋的p型矽基板區域10a，濃度各為每平方公分10的15次方以及每平方公分10的14次方(另外，雖3f圖未顯示，此摻雜區更可視需要以另一氧化矽或氮化矽間隔區加以縮小範圍並優化整體漸次摻雜濃度曲線)；並將砷原子摻雜進位於該選擇閘極區3以及該第一絕緣層4之該另一側面之p型矽基板區域，係為一汲極區9，濃度為每平方公分10的15次方；至此，該非揮發性記憶體之剖面圖如第3f圖所示。
如第3g圖所示，在第3f圖所示之表面之上，形成一ONO絕
緣層，係為一第二介電層11。第二介電層11厚度介於100埃至200埃之間，較佳為150埃；另外，形成該ONO絕緣層之步驟，係一高溫之製程；利用磷原子與砷原子在該p型矽基板中具有不同擴散係數的特性，此時在第3f圖中10a部份所摻雜的磷原子與砷原子，便因為高溫而開始發生不同程度的擴散，而形成了源極區10中由磷原子定義之濃度較低的部份，砷原子則定義了濃度較高的部份；最後，該源極區10形成了濃淡漸次摻雜或稱雙擴散汲極之結構；至此，該非揮發性記憶體之剖面圖如第3g圖所示。
第3h圖之形成步驟與第2h圖相同，請參考第2h圖之相關說明。至此該非揮發性記憶體之主要結構已完成，其剖面圖如第3h圖所示。
以下對本發明之非揮發性記憶體單元之操作方法作說明。
進行抺除的操作，也就是對該非揮發性記憶體單元進行寫入“1”的操作時，在源極區10施以6伏特之電壓，在控制閘極區12施以負9伏特之電壓，在汲極區9以及選擇閘極區3則施以0伏特之電壓；由於懸浮閘極區8與控制閘極區12之間存在之一等效電容，其電容值遠大於懸浮閘極區8與源極區10之間存在之等效電容電容值，因此控制閘極區12與源極區10之間所施以的電壓差，將大部份反應在懸浮閘極區8與源極區10之電壓差上，即懸浮閘極區8之電壓約在負8V；根據福勒-諾德漢穿隧原理，此時電子將從懸浮閘極區8經位於底部5b之穿隧介電層14穿隧而進入源極區10，最後該懸浮閘極區8之等效極性為正電。
而由於源極區10與控制閘極區12之電壓差高達約14伏特，
且源極區10為較高電壓，因此將引發能帶間穿隧(band-to-band tunneling)效應，或稱閘極引發汲極漏電流(gate induced drain leakage,GIDL)效應，造成源極區10與p型矽基板1之間的崩潰電壓(breakdown voltage)降低，而導致一從源極區10至p型矽基板1的漏電流，此漏電流大小一方面決定於源極區10與p型矽基板1之間的電場強度。本發明所揭露之非揮發性記憶體結構，由於其源極區10可以有較大的橫向延伸空間，且形成一濃淡漸次摻雜之結構，因此可以有效地降低該電場強度(經分析顯示源極區邊緣之等效電壓已降至約1伏特)，而大大地降低了該漏電流大小，進而提高了供應電源的利用效率，也減低電路於操作時的溫昇程度，延長了電路的使用壽命。
進行寫入“0”的操作時，在源極區10施以5至6伏特之電壓，在控制閘極區12施以9伏特之電壓，在汲極區9施以0至0.5伏特之電壓，而在選擇閘極區3則施以約1伏特之電壓，該1伏特乃略高於該非揮發性記憶體單元之等效電晶體元件之臨界電壓，而使該等效電晶體元件處於次導通之狀態；該次導通之狀態使得該等效電晶體元件導通微安培(micro ampere,uA)級之電流，且電流方向乃由源極區10出發，在p型矽基板1之中緊貼著側牆5a之通道部份，並在第一介電層13之下方直角轉彎後，經選擇閘極區3之正下方通道部份而流入汲極區9；至於電子流的流動方向則與電流相反。此時懸浮閘極區8隨著控制閘極區12之偏壓而處於較高電壓的狀態，因此側牆5a之通道部份亦處於較高電壓的部份，然而在第一介電層13下方通道部份之電壓則由於該
等效電晶體元件處於次導通之狀態而相對較低；因此當電子流由第一介電層13下方之通道部份直角轉彎而進入側牆5a之通道部份時，其對應之電壓變化(約8伏特)將產生一個高電場區域，而引發熱電子注入機制，部份電子將由該高電場區域經穿隧介電層14穿隧而進入懸浮閘極區8，最後該懸浮閘極區8由於陷捕足夠數量之電子於其中，而使其等效極性為負電。
進行讀取的操作時，在源極區10以及控制閘極區12施以0伏特之電壓(或控制閘級區10亦可施以Vcc之電壓，此Vcc為記憶體電路之供電電壓值，例如0.18微米製程下，此電壓通常為1.8伏特)，在汲極區9施以約1伏特之電壓，而在選擇閘極區3則施以Vcc之電壓，此時，選擇閘極區3下方之通道部份為導通狀態。假設該非揮發性記憶體單元之儲存狀態為“0”，亦即該懸浮閘極區8之等效極性為負電，則側牆5a之通道部份並不導通，亦即通道之電流大小幾乎為0；另一方面，假設該非揮發性記憶體單元之儲存狀態為“1”，亦即該懸浮閘極區8之等效極性為正電，則側牆5a之通道部份亦為導通狀態，此時通道存在電流，大小約為30微安培。藉由偵測通道電流大小，該非揮發性記憶體單元之儲存內容即可得知。
以下對本發明之非揮發性記憶體單元所構成之非揮發性記憶體矩陣結構實施例作說明。
第4圖為具有由本發明之非揮發性記憶體單元所構成之非揮發性記憶體矩陣之一p型矽基板，其上表面之頂視圖。圖中顯示了該非揮發性記憶體矩陣之一部份。該非揮發性記憶體矩陣具有
複數個非揮發性記憶體單元，並延著互相垂直之第一方向X以及第二方向Y作棋盤狀之整齊排列。延著切線401，包含了4組非揮發性記憶體單元，其剖面圖如第5圖所示。第5圖包含了510、520、530、540共4組非揮發性記憶體單元。各組非揮發性記憶體單元之結構相同於如第2h圖或第3h圖所揭露之非揮發性記憶體單元結構，或有多餘的部份補充如下：以非揮發性記憶體單元510為例，511為降低控制閘極區等效電阻而形成之金屬矽化層(silicide)，512為相容於邏輯製程，為產生輕摻雜汲極結構而形成之間隔區，513為將汲極區引出之具導電性之穿孔(via)，514則為連接各非揮發性記憶體單元之汲極區之金屬層。511、512、513、514之部份乃為該非揮發性記憶體單元於此特定應用中所形成之結構，其並未包含於該非揮發性記憶體單元本身之主要結構中，亦並未對該非揮發性記憶體單元之特性產生顯著之影響。
請回到第4圖。第4圖中共包含24組非揮發性記憶體單元，其每一列，即第一方向X，包含了6組非揮發性記憶體單元，且每一欄，即第二方向Y，包含了4組非揮發性記憶體單元。其中每一列之選擇閘極區延著第一方向X相連，亦即在電性上互相連接，如411、412、413、414所示；源極區則在每一欄中相鄰之非揮發性記憶體單元兩兩共用，且位於同一列之共用之源極區延著第一方向X相連，亦即在電性上互相連接，如421、422所示；控制閘極區亦在每一欄中相鄰之非揮發性記憶體單元兩兩共用，且位於同一列之共用之控制閘極區延著第一方向X相連，亦即在電性上互相連接，如431、432所示；每一欄之所有汲極區則經由
穿孔，由一延著第二方向Y延伸之金屬層相連，亦即在電性上互相連接，如441、442、443、444、445、446所示；至於各個非揮發性記憶體單元之懸浮閘極區則各自獨立，且在電性上為絕緣狀態，與外界並無電性上相連接之關係，而用以儲存各個非揮發性記憶體單元之儲存狀態，如非揮發性記憶體單元510、520、530、540分別對應至其懸浮閘極區451、452、453、454。
以下對本發明之非揮發性記憶體單元所構成之非揮發性記憶體矩陣之操作方法作說明。
本非揮發性記憶體矩陣之結構，能夠進行以共用源極區之相鄰兩列為單位之局部抺除操作。例如欲抺除510以及520所在之兩列非揮發性記憶體單元時，即在共用之源極區422施以6伏特之電壓，並在共用之控制閘極區432施以負9伏特之電壓。如此電子將從懸浮閘極區穿隧而進入源極區，最後此兩列之懸浮閘極區，包含451以及452，其等效極性為正電。
針對某單一非揮發性記憶體單元進行寫入“0”的操作時，例如對非揮發性記憶體單元520進行寫入“0”的操作，即在其源極區422施以5至6伏特之電壓，在其控制閘極區432施以9伏特之電壓，在其汲極區446施以0伏特之電壓，而在其選擇閘極區413則施以約1伏特之電壓，此時藉由熱電子注入機制，電子將由通道中之高電場區域穿隧進入其懸浮閘極區452，最後其懸浮閘極區452之等效極性為負電。
針對某單一非揮發性記憶體單元進行讀取的操作時，例如對非揮發性記憶體單元520進行讀取的操作，即在其源極區422以
及控制閘極區432施以0伏特之電壓(或控制閘級區432亦可施以Vcc之電壓，此Vcc為記憶體電路之供電電壓值，例如0.18微米製程下，此電壓通常為1.8伏特)，在其汲極區446施以約1伏特之電壓，而在其選擇閘極區413則施以Vcc之電壓。此時，其選擇閘極區413下方之通道部份為導通狀態。假設該非揮發性記憶體單元520之儲存狀態為“0”，亦即其懸浮閘極區452之等效極性為負電，則通道之電流大小幾乎為0；另一方面，假設該非揮發性記憶體單元520之儲存狀態為“0”，亦其懸浮閘極區452之等效極性為正電，此時通道存在電流，大小約為30微安培。藉由偵測通道電流大小，該非揮發性記憶體單元之儲存內容即可得知。
雖然本發明之實施例揭露如上所述，然並非用以限定本發明，任何熟習相關技藝者，在不脫離本發明之精神和範圍內，舉凡依本發明申請範圍所述之形狀、構造、特徵及數量當可做些許之變更，因此本發明之專利保護範圍須視本說明書所附之申請專利範圍所界定者為準。
1‧‧‧p型矽基板
1a‧‧‧上表面
3‧‧‧選擇閘級區
4‧‧‧第一絕緣層
5‧‧‧溝渠結構
5a‧‧‧側牆
5b‧‧‧底部
6‧‧‧犧牲氧化層
7‧‧‧多晶矽層
8‧‧‧懸浮閘級區
9‧‧‧汲極區
10‧‧‧源級區
10a‧‧‧n型摻雜區
11‧‧‧第二介電層
12‧‧‧控制閘級區
13‧‧‧第一介電層
14‧‧‧穿隧介電層
17‧‧‧二氧化矽側牆絕緣層
401‧‧‧切線
411~414‧‧‧選擇閘級區連接線
421、422‧‧‧源級區連接線
431、432‧‧‧控制閘級區連接線
441~446‧‧‧汲級區連接線
451~454‧‧‧懸浮閘極區
510、520、530、540‧‧‧非揮發性記憶體單元
511‧‧‧金屬矽化層
512‧‧‧間隔區
513‧‧‧穿孔
514‧‧‧金屬層
第1圖為本發明之非揮發性記憶體單元之剖面示意圖。
第2a圖為本發明之非揮發性記憶體單元之一製造方法之形成選擇閘級區以及第一絕緣層之示意圖。
第2b圖為基於第2a圖之結構形成溝渠結構之示意圖。
第2c圖為基於第2b圖之結構形成穿隧介電層以及n型摻雜區之示意圖。
第2d圖為基於第2c圖之結構形成多晶矽層之示意圖。
第2e圖為基於第2d圖之結構形成反應性離子蝕刻後之多晶矽層之示意圖。
第2f圖為基於第2e圖之結構形成懸浮閘極區、汲極區以及源極區之示意圖。
第2g圖為基於第2f圖之結構形成第二介電層之示意圖。
第2h圖為基於第2g圖之結構形成控制閘極區之示意圖。
第3a圖為本發明之非揮發性記憶體單元之另一製造方法之形成選擇閘級區以及第一絕緣層之示意圖。
第3b圖為基於第3a圖之結構形成溝渠結構之示意圖。
第3c圖為基於第3b圖之結構形成穿隧介電層之示意圖。
第3d圖為基於第3c圖之結構形成多晶矽層之示意圖。
第3e圖為基於第3d圖之結構形成反應性離子蝕刻後之多晶矽層之示意圖。
第3f圖為基於第3e圖之結構形成懸浮閘極區以及汲極區之示意圖。
第3g圖為基於第3f圖之結構形成第二介電層以及源極區之示意圖。
第3h圖為基於第3g圖之結構形成控制閘極區之示意圖。
第4圖為具有由本發明之複數個非揮發性記憶體單元所構成之非揮發性記憶體矩陣之p型矽基板，其上表面之頂視圖。
第5圖為延著第4圖中所示切線之複數個非揮發性記憶體單元之剖面示意圖。
1‧‧‧p型矽基板
1a‧‧‧上表面
3‧‧‧選擇閘級區
4‧‧‧第一絕緣層
5a‧‧‧側牆
5b‧‧‧底部
8‧‧‧懸浮閘級區
10a‧‧‧n型摻雜區
9‧‧‧汲極區
10‧‧‧源級區
11‧‧‧第二介電層
12‧‧‧控制閘級區
13‧‧‧第一介電層
14‧‧‧穿隧介電層
17‧‧‧二氧化矽側牆絕緣層
Claims (33)
- 一種非揮發性記憶體單元，包含：一基板，具有一上表面，該上表面上形成一溝渠結構，該溝渠結構具有一空間，及定義該空間之一側牆及一底部，且該基板中設置一源極區及一汲極區；其中該源極區位於該溝渠結構之下；一第一介電層，形成於該基板之該上表面之上，且位於該汲極區與該溝渠結構之該側牆之間；一穿隧介電層，形成於該溝渠結構之該側牆與該底部之上；一選擇閘極區，形成於該第一介電層之上；一懸浮閘極區，形成於該穿隧介電層之表面上，且該懸浮閘極區之一部份位於該溝渠結構之該空間中；一第二介電層，形成於該懸浮閘極區之表面上；及一控制閘極區，形成於該懸浮閘極區之表面上，且該控制閘極區與該懸浮閘極區以該第二介電層相絕緣。
- 如申請專利範圍第1項所述之非揮發性記憶體單元，其中該源極係一濃淡漸次摻雜之結構。
- 如申請專利範圍第1項所述之非揮發性記憶體單元，其中該第一介電層之厚度介於10埃至100埃之間。
- 如申請專利範圍第1項所述之非揮發性記憶體單元，其中該溝渠結構之該底部與該基板之該上表面之距離介於500埃至2000埃之間。
- 如申請專利範圍第1項所述之非揮發性記憶體單元，其中該穿 隧介電層之厚度介於60埃至120埃之間。
- 如申請專利範圍第1項所述之非揮發性記憶體單元，其中該懸浮閘極區之厚度介於200埃至2000埃之間。
- 如申請專利範圍第1項所述之非揮發性記憶體單元，其中該第二介電層之厚度介於100埃至200埃之間。
- 一種非揮發性記憶體單元之製造方法，包含：提供一基板，其中該基板具有一上表面；形成一第一介電層於該基板之該上表面之上；形成一選擇閘極區於該第一介電層之上；於該基板之該上表面上相鄰於該選擇閘極區，形成一溝渠結構，其中該溝渠結構具有一空間，及定義該空間之一側牆及一底部；於該溝渠結構下方之該基板中，以摻雜方式形成一源極區；於該溝渠結構之該側牆及該底部之上，形成一穿隧介電層；於該穿隧介電層之上，形成一懸浮閘極區；於位於該選擇閘極區一側之源極區中，形成一不同濃度且範圍較小之摻雜區；並於位於該選擇閘極區之另一側之該基板中，形成另一摻雜區以作為一汲極區；於該懸浮閘極區之上，形成一第二介電層；以及於該第二介電層之上，形成一控制閘極區，且該控制閘極區之一部份位於該溝渠結構之該空間中。
- 如申請專利範圍第8項所述之非揮發性記憶體單元之製造方法，其中該源極區係一濃淡漸次摻雜之結構。
- 如申請專利範圍第8項所述之非揮發性記憶體單元之製造方法，其中該第一介電層之厚度介於10埃至100埃之間。
- 如申請專利範圍第8項所述之非揮發性記憶體單元之製造方法，其中該溝渠結構之該底部與該基板之該上表面之距離介於500埃至2000埃之間。
- 如申請專利範圍第8項所述之非揮發性記憶體單元之製造方法，其中該穿隧介電層之厚度介於60埃至120埃之間。
- 如申請專利範圍第8項所述之非揮發性記憶體單元之製造方法，其中該懸浮閘極區之厚度介於200埃至2000埃之間。
- 如申請專利範圍第8項所述之非揮發性記憶體單元之製造方法，其中該第二介電層之厚度介於100埃至200埃之間。
- 一種非揮發性記憶體單元之製造方法，包含：提供一基板，其中該基板具有一上表面；形成一第一介電層於該基板之該上表面之上；形成一選擇閘極區於該第一介電層之上；於該基板之該上表面上相鄰於該選擇閘極區，形成一溝渠結構，該溝渠結構具有一空間，及定義該空間之一側牆及一底部；於該溝渠結構之該側牆及該底部之上，形成一穿隧介電層；於該穿隧介電層之上，形成一懸浮閘極區；於位於該選擇閘極區一側之該溝渠結構下方之該基板中，利用摻雜兩種不同擴散係數之離子，形成一摻雜區；並於位於該選擇閘極區之另一側之該基板中，形成另一摻雜區以作為一 汲極區；於該懸浮閘極區之上，形成一第二介電層；並利用此步驟之高溫，使該兩種不同擴散係數之離子發生擴散，形成一包含兩種不同摻雜濃度區域之一源極區；以及於該第二介電層之上，形成一控制閘極區，且該控制閘極區之一部份位於該溝渠結構之該空間中。
- 如申請專利範圍第15項所述之非揮發性記憶體單元之製造方法，其中該源極係一濃淡漸次摻雜之結構。
- 如申請專利範圍第15項所述之非揮發性記憶體單元之製造方法，其中該第一介電層之厚度介於10埃至100埃之間。
- 如申請專利範圍第15項所述之非揮發性記憶體單元之製造方法，其中該溝渠結構之該底部與該基板之該上表面之距離介於500埃至2000埃之間。
- 如申請專利範圍第15項所述之非揮發性記憶體單元之製造方法，其中該穿隧介電層之厚度介於60埃至120埃之間。
- 如申請專利範圍第15項所述之非揮發性記憶體單元之製造方法，其中該懸浮閘極區之厚度介於200埃至2000埃之間。
- 如申請專利範圍第15項所述之非揮發性記憶體單元之製造方法，其中該第二介電層之厚度介於100埃至200埃之間。
- 如申請專利範圍第15項所述之非揮發性記憶體單元之製造方法，其中該兩種不同擴散係數之離子係為磷原子以及砷原子。
- 一種非揮發性記憶體矩陣，形成於一基板之上，並包含複數個非揮發性記憶體單元；該基板具有一上表面；該複數個非揮 發性記憶體單元位於該基板之該上表面，並延著兩個互相垂直之第一方向以及第二方向，形成棋盤狀之整齊排列；其中該非揮發性記憶體單元包含：一溝渠結構，形成於該上表面；該溝渠結構具有一空間，及定義該空間之一側牆及一底部，且該基板中設置一源極區及一汲極區，其中該源極區位於該溝渠結構之下；一第一介電層，形成於該基板之該上表面之上，且位於該汲極區與該溝渠結構之該側牆之間；一穿隧介電層，形成於該溝渠結構之該側牆與該底部之上；一選擇閘極區，形成於該第一介電層之上；一懸浮閘極區，形成於該穿隧介電層之表面上，且該懸浮閘極區之一部份位於該溝渠結構之該空間中；一第二介電層，形成於該懸浮閘極區之表面上；以及一控制閘極區，形成於該懸浮閘極區之表面上，且該控制閘極區與該懸浮閘極區以該第二介電層相絕緣。
- 如申請專利範圍第23項所述之非揮發性記憶體矩陣，其中該源極係一濃淡漸次摻雜之結構。
- 如申請專利範圍第23項所述之非揮發性記憶體矩陣，其中該第一介電層之厚度介於10埃至100埃之間。
- 如申請專利範圍第23項所述之非揮發性記憶體矩陣，其中該溝渠結構之該底部與該基板之該上表面之距離介於500埃至2000埃之間。
- 如申請專利範圍第23項所述之非揮發性記憶體矩陣，其中該 穿隧介電層之厚度介於60埃至120埃之間。
- 如申請專利範圍第23項所述之非揮發性記憶體矩陣，其中該懸浮閘極區之厚度介於200埃至2000埃之間。
- 如申請專利範圍第23項所述之非揮發性記憶體矩陣，其中該第二介電層之厚度介於100埃至200埃之間。
- 如申請專利範圍第23項所述之非揮發性記憶體矩陣，其中延著第一方向排列之同一列之非揮發性記憶體單元，其選擇閘極區在電性上互相連接。
- 如申請專利範圍第23項所述之非揮發性記憶體矩陣，其中延著第二方向排列之同一欄之非揮發性記憶體單元，其源極區兩兩共用，且位於同一列之共用之源極區延著第一方向在電性上互相連接。
- 如申請專利範圍第23項所述之非揮發性記憶體矩陣，其中延著第二方向排列之同一欄之非揮發性記憶體單元，其控制閘極區兩兩共用，且位於同一列之共用之控制閘極區延著第一方向在電性上互相連接。
- 如申請專利範圍第23項所述之非揮發性記憶體矩陣，其中延著第二方向排列之同一欄之非揮發性記憶體單元，其汲級區在電性上互相連接。
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