KR20130023994A - 반도체 소자 및 이의 제조방법 - Google Patents

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이윤경
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Abstract

본 발명은 제1 방향으로 셀 영역 및 주변회로 영역이 정의되며, 상기 주변회로 영역은 상기 제1 방향과 직교하는 제2 방향으로 정의된 제1 영역 및 제2 영역으로 분리된 반도체 기판; 상기 셀 영역의 반도체 기판 상에 제2 방향으로 형성된 게이트 라인들; 및 상기 제1 및 제2 영역의 반도체 기판 상에 상기 제1 방향으로 형성되며 상기 제1 영역에서 서로 연결된 하부전극, 상기 제2 영역의 상기 하부전극 표면을 따라 형성된 유전체막 및 상기 유전체막의 상부에 형성된 상부전극으로 이루어진 캐패시터를 포함하는 반도체 소자 및 이의 제조방법으로 이루어진다.

Description

반도체 소자 및 이의 제조방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로, 특히 저용량용 캐패시터를 구비한 반도체 소자 및 이의 제조방법에 관한 것이다.
반도체 소자는 데이터를 저장하기 위한 셀 영역과 구동전압을 전달하기 위한 주변회로 영역을 포함한다. 셀 영역 및 주변회로 영역에는 메모리 셀들, 스위치용 트랜지스터들 및 캐패시터(capacitor)가 구비된다.
캐패시터는 전하를 축적하기 위하여 사용되는데, 필요한 정전용량을 얻기 위하여 반도체 소자의 일정 영역에 할당되어 직렬 또는 병렬로 연결된다. 기존의 메모리 장치에서는 소자의 용량에 상관없이 일정한 면적을 갖는 캐패시터를 사용하였기 때문에, 저용량보다는 고용량 소자에 맞춰진 캐패시터를 사용하였다. 하지만, 고용량 소자에 맞춰진 캐패시터는 높은 정전용량을 확보하기 위하여 매우 넓은 면적을 차지하기 때문에, 저용량 소자에서는 필요 이상의 면적을 차지하게 된다. 이로 인해, 고집적도가 요구되는 반도체 장치에서 불필요한 면적이 할애되므로, 면적 효율성이 저하된다.
본 발명이 해결하고자 하는 과제는, 저용량용 캐패시터를 반도체 기판에 대하여 수직하게 형성함으로써 저용량용 캐패시터가 차지하는 면적을 감소시키고자 한다.
본 발명의 일 실시 예에 따른 반도체 소자는, 제1 방향으로 셀 영역 및 주변회로 영역이 정의되며, 상기 주변회로 영역은 상기 제1 방향과 직교하는 제2 방향으로 정의된 제1 영역 및 제2 영역으로 분리된 반도체 기판; 상기 셀 영역의 반도체 기판 상에 제2 방향으로 형성된 게이트 라인들; 및 상기 제1 및 제2 영역의 반도체 기판 상에 상기 제1 방향으로 형성되며 상기 제1 영역에서 서로 연결된 하부전극, 상기 제2 영역의 상기 하부전극 표면을 따라 형성된 유전체막 및 상기 유전체막의 상부에 형성된 상부전극으로 이루어진 캐패시터를 포함한다.
상기 하부전극은, 상기 제1 및 제2 영역의 반도체 기판 상에 상기 제1 방향으로 형성된 제1 도전막 패턴들; 및 상기 제1 영역에서 상기 제1 도전막 패턴들을 전기적으로 서로 연결하는 제3 도전막을 포함한다. 상기 제1 도전막 패턴들은 도프트 폴리실리콘으로 형성된다.
상기 상부전극은, 상기 제2 영역의 상기 유전체막 상부에 형성된 제2 도전막 및 금속막을 포함하며, 상기 제2 도전막은 도프트 폴리실리콘으로 형성된다.
상기 금속막은 텅스텐(W), 텅스텐 실리사이드(WSix), 알루미늄(Al) 또는 티타늄(Ti)으로 형성된다.
본 발명의 다른 실시 예에 따른 반도체 소자는, 제1 방향으로 셀 영역 및 주변회로 영역이 정의되며, 상기 주변회로 영역은 상기 제1 방향과 직교하는 제2 방향으로 정의된 제1 영역 및 제2 영역으로 분리된 반도체 기판; 상기 셀 영역 및 상기 주변회로 영역의 반도체 기판 내에서 상기 제1 방향으로 형성되며, 일부가 상기 반도체 기판 상부로 돌출된 소자 분리막들; 상기 셀 영역의 소자 분리막들 사이의 반도체 기판 상에 섬 형태로 형성되며, 상기 주변회로 영역의 소자 분리막들 사이의 반도체 기판 상에 상기 제1 방향으로 형성된 게이트 절연막 패턴들; 상기 셀 영역 및 상기 주변회로 영역의 게이트 절연막 패턴들의 상부에 형성된 제1 도전막 패턴들; 상기 셀 영역의 제1 도전막 패턴들 및 소자 분리막들의 표면을 따라 상기 제2 방향으로 형성되며, 상기 제2 영역의 제1 도전막 패턴들 및 소자 분리막들의 표면을 따라 형성된 유전체막; 상기 셀 영역 및 상기 제2 영역의 유전체막 상에 형성된 제2 도전막; 및 상기 제1 영역의 제1 도전막 패턴들을 전기적으로 서로 연결하기 위해 형성된 제3 도전막을 포함하며, 상기 제1 영역의 제3 도전막과 상기 제1 및 제2 영역의 제1 도전막 패턴들이 하부전극이 되고, 상기 제2 영역의 제2 도전막이 상부전극이 되는 캐패시터를 포함한다.
상기 제1 도전막 패턴들은 도프트 폴리실리콘막으로 형성되며, 상기 제2 도전막은 도프트 폴리실리콘막 및 금속막이 적층되어 형성된다.
상기 유전체막은 산화막, 질화막 및 산화막이 순차적으로 적층된 구조로 형성되거나, 고유전 물질로 형성된다. 상기 고유전물질은 Al2O3, HfOx 또는 TiO이다.
본 발명에 따른 반도체 소자의 제조방법은, 반도체 기판을 제1 방향으로 셀 영역과 주변회로 영역으로 정의하고, 상기 주변회로 영역을 상기 제1 방향과 직교하는 제2 방향으로 제1 영역 및 제2 영역으로 정의하는 단계; 상기 반도체 기판 상에 게이트 절연막 및 제1 도전막을 순차적으로 형성하는 단계; 상기 셀 영역 및 상기 주변회로 영역의 제1 도전막, 게이트 절연막 및 반도체 기판 일부를 제거하여, 게이트 절연막 패턴들 및 제1 도전막 패턴들을 상기 제1 방향으로 각각 분리하는 트렌치들을 형성하는 단계; 상기 트렌치들의 일부를 절연물질로 채워 소자 분리막들을 형성하되, 상기 제1 도전막 패턴들의 측벽 일부가 노출되도록 상기 소자 분리막의 상부에 리세스를 형성하는 단계; 상기 소자 분리막들이 형성된 전체구조의 표면을 따라 유전체막을 형성하는 단계; 상기 리세스의 내부가 채워지도록 상기 유전체막의 상부에 제2 도전막을 형성하는 단계; 상기 셀 영역의 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막 패턴들, 상기 게이트 절연막 패턴들의 일부를 제거하여 상기 셀 영역에 상기 제2 방향으로 배열되는 게이트 라인들을 형성하는 단계;
상기 제1 영역의 제2 도전막 및 유전체막을 제거하여 상기 제1 도전막 패턴들을 노출시키는 단계; 및 상기 제1 영역에서 노출된 제1 도전막 패턴들을 전기적으로 서로 연결하기 위한 제3 도전막을 형성하여, 상기 제1 도전막 패턴들 및 상기 제3 도전막이 하부전극이 되고 상기 제2 영역의 상기 제2 도전막이 상부전극이 되는 캐패시터를 형성하는 단계를 포함한다.
상기 제1 도전막은 도프트 폴리실리콘막으로 형성하며, 상기 제2 도전막은 도프트 폴리실리콘막 및 금속막을 적층하여 형성한다.
상기 금속막은 텅스텐(W), 텅스텐 실리사이드(WSix), 알루미늄(Al) 또는 티타늄(Ti)이다.
상기 유전체막은 산화막, 질화막 및 산화막을 순차적으로 적층하여 형성하거나, 고유전 물질로 형성하며, 상기 고유전 물질은 Al2O3, HfOx 또는 TiO으로 형성한다.
본 발명은 저용량용 캐패시터를 반도체 기판에 대하여 수직 방향으로 형성함으로써 저용량용 캐패시터가 차지하는 면적을 좁힐 수 있으며, 게이트 라인 형성 공정시 캐패시터를 동시에 형성함으로써 추가 공정 없이 저용량용 캐패시터를 형성할 수 있다.
도 1a 내지 도 1f는 본 발명에 따른 캐패시터의 제조 방법을 설명하기 위한 단면도이다.
도 2는 게이트 라인 형성 공정을 수행한 이후의 셀 영역을 설명하기 위한 입체도이다.
도 3은 게이트 라인 형성 공정을 수행한 이후의 주변회로 영역을 설명하기 위한 입체도이다.
도 4는 본 발명의 일 실시 예에 따른 캐패시터를 설명하기 위한 입체도이다.
도 5는 본 발명의 다른 실시 예에 따른 캐패시터를 설명하기 위한 입체도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1a 내지 도 1f는 본 발명에 따른 캐패시터의 제조 방법을 설명하기 위한 단면도이다.
도 1a를 참조하면, 제1 방향으로 셀 영역 및 주변회로 영역이 정의되고, 주변회로 영역은 제1 방향에 직교하는 제1 영역 및 제2 영역으로 분리되는 반도체 기판(100)의 상부에 게이트 절연막(102) 및 플로팅 게이트(floating gate)용 제1 도전막(104)을 순차적으로 적층한다. 제1 영역 및 제2 영역은 하부전극이 형성될 영역이며, 제2 영역은 하부전극과 상부전극이 중첩되는 영역이 된다. 게이트 절연막(102)은 산화막으로 형성하며, 제1 도전막(104)은 도프트 폴리실리콘(doped polysilicon)으로 형성한다. 제1 도전막(104)은 셀 영역에서는 플로팅 게이트로 사용되고 주변회로 영역에서는 전극으로 사용되므로 이를 고려하여 적어도 10nm의 두께로 형성하는 것이 바람직하다.
도 1b를 참조하면, 제1 도전막(104)의 상부에 하드 마스크(106)를 형성한다. 하드 마스크(106)는 소자 분리 영역에 개구부가 형성되어 있으며, 개구부를 통해 제1 도전막(104)의 일부가 노출된다. 하드 마스크(106)의 개구부로 노출된 제1 도전막(104), 게이트 절연막(102) 및 반도체 기판(100)의 일부를 순차적으로 제거하여 트렌치(108)들, 게이트 절연막(102) 패턴들 및 제1 도전막(104) 패턴들을 형성한다. 셀 영역에서는 반도체 장치의 집적도에 따라 트렌치(108)의 폭을 조절할 수 있으나, 주변회로 영역에서는 최소한의 캐패시턴스를 확보하기 위하여 트렌치(108)의 폭은 적어도 1nm가 되도록 한다. 트렌치(108)를 형성한 후에는, 식각 공정으로 손상될 수 있는 표면을 보상하기 위한 월절연막(미도시)을 더 형성할 수 있다.
도 1c를 참조하면, 트렌치(108)의 내부가 채워지도록 전체구조의 상부에 소자 분리막(110)용 절연막을 형성한다. 소자 분리막(110)용 절연막은 산화막으로 형성하는데, 예를 들면 HDP(high density plasma) 산화막으로 형성하거나 유동성 절연막(SOD막)과 HDP 산화막을 적층하여 형성할 수 있다.
도 1d를 참조하면, 하드 마스크(106)가 노출되도록 평탄화 공정을 실시한다. 평탄화 공정은 화학적 기계적 평탄화 공정(chemical mechanical polishing; CMP)으로 실시할 수 있다. 이로써, 트렌치(108)의 내부에만 소자 분리막(110)이 잔류하게 된다.
도 1e를 참조하면, 하드 마스크(106)를 제거하고, 후속 형성할 콘트롤 게이트(CG)와 플로팅 게이트(FG) 간의 커플링(coupling)을 높이기 위하여 소자 분리막(110)의 높이를 낮춘다. 즉, 식각 공정을 실시하여 소자 분리막(110)의 높이를 낮춤으로써 EFH(effective field height)를 조절한다. 소자 분리막(110)의 높이를 낮추되, 게이트 절연막(102) 패턴들은 노출되지 않도록 한다.
도 1f를 참조하면, 소자 분리막(110) 및 소자 분리막(110)의 상부로 노출된 제1 도전막(104) 패턴들의 표면을 따라 유전체막(112)을 형성한다. 유전체막(112)은 산화막, 질화막 및 산화막을 적층하여 형성하거나 고유전물질로 형성할 수 있다. 예를 들어, 고유전물질은 Al2O3, HfOx 또는 TiO과 같은 물질로 형성한다. 유전체막(112)을 형성한 후, 유전체막(112)의 상부에 콘트롤 게이트(control gate)용 제2 도전막(114 및 116)을 형성한다. 제2 도전막(114 및 116)은 도프트 폴리실리콘(doped polysilicon; 114)을 형성한 후, 그 상부에 저항을 낮추기 위한 금속막(116)을 더 형성한다. 금속막(116)은 텅스텐(W), 텅스텐 실리사이드(WSix), 알루미늄(Al) 또는 티타늄(Ti)과 같은 금속물질로 형성한다. 이어서, 셀 영역에 게이트 라인을 형성하기 위한 게이트 라인 형성 공정을 실시한다. 게이트 라인은 주변회로 영역을 제외한 셀 영역에만 형성한다. 다음의 도면을 참조하여 게이트 라인 형성 공정 이후의 셀 영역과 주변회로 영역을 구체적으로 설명하도록 한다.
도 2는 게이트 라인 형성 공정을 수행한 이후의 셀 영역을 설명하기 위한 입체도이다. 도 2에 도시된 바와 같이, 게이트 라인 형성 공정을 수행하면 셀 영역에는 게이트 절연막(102), 플로팅 게이트(FG), 유전체막(112) 및 콘트롤 게이트(CG)로 이루어진 다수의 게이트 라인들이 형성된다.
도 3은 게이트 라인 형성 공정을 수행한 이후의 주변회로 영역을 설명하기 위한 입체도이다. 도 3에 도시된 바와 같이, 게이트 라인은 셀 영역에만 형성하므로, 주변회로 영역에는 게이트 라인이 형성되지 않는다. 주변회로 영역에서는 셀 영역의 플로팅 게이트(FG)가 하부전극이 되고, 셀 영역의 콘트롤 게이트(CG)가 상부전극이 된다. 따라서, 주변회로 영역에서는 제1 도전막(104) 패턴들로 이루어진 하부전극, 제2 도전막(114 및 116)으로 이루어진 상부전극 및 하부전극과 상부전극 사이에 형성된 유전체막(112)으로 이루어진 캐패시터가 형성된다. 캐패시터의 캐패시턴스(capacitance)는 다음의 '수학식1'로부터 계산된다.
Figure pat00001
'수학식1'을 참조하면, 'C'는 캐패시턴스, 'E'는 유전율, 'w'는 캐패시터의 폭, 'ℓ'은 캐패시터의 길이, 'd'는 유전체막의 두께를 나타낸다. 도 3과 같이, 3차원 구조의 캐패시터를 형성하면, 기존의 2차원의 캐패시턴스보다 높이(h)가 증가하므로 면적이 좁아지더라도 충분한 캐패시턴스를 확보할 수 있다.
캐패시터를 동작시키기 위해서는 하부전극 또는 상부전극에 전압을 전달하기 위한 도전막(또는, 콘택 플러그)을 형성해야 한다. 구체적으로, 하부전극에 접하는 제3 도전막과 상부전극에 접하는 제4 도전막을 형성해야 하며, 제3 및 제4 도전막 각각은 서로 다른 노드(node)에 연결되도록 한다. 제3 및 제4 도전막들은 다양한 구조로 형성할 수 있으므로, 다음의 도면들을 참조하여 제3 및 제4 도전막들이 연결된 캐패시터의 실시 예를 설명하도록 한다.
도 4는 본 발명의 일 실시 예에 따른 캐패시터를 설명하기 위한 입체도이다.
도 4를 참조하면, 제1 영역의 제2 도전막(114 및 116) 및 유전체막(112)을 제거하여 제1 도전막(104) 패턴들을 노출시킨다. 이때, 유전체막(112)이 노출되는 제1 영역의 제1 도전막(104) 패턴들 사이의 제2 도전막(114 및 116)도 모두 제거한다. 이어서, 노출된 제1 도전막(104) 패턴들의 사이를 층간 절연막(118)으로 채운다. 노출된 제1 도전막(104) 패턴들이 전기적으로 서로 연결되도록 제3 도전막(120)을 형성하고, 제2 영역의 제2 금속막(116) 상부에 제4 도전막(122)을 형성한다. 제3 도전막(120)은 다양한 방법으로 형성할 수 있다. 예를 들면, 제1 영역에 노출된 제1 도전막(104) 패턴들 및 층간 절연막(118)의 상부에 도전막을 형성한 후, 제2 영역에 인접한 일부 도전막을 제거하여 제2 영역에 접하지 않는 제3 도전막(120)을 형성한다. 이로써, 제1 도전막(104) 패턴들과 제3 도전막(120)은 캐패시터의 하부전극이 되고, 제2 도전막(114 및 116)은 캐패시터의 상부전극이 되며, 제2 영역의 유전체막(112)은 하부전극과 상부전극 사이의 절연물질이 되는 캐패시터가 형성된다. 제3 도전막(120)과 제4 도전막(122)이 서로 다른 노드(node)에 연결되도록 후속 공정을 실시한다.
도 5는 본 발명의 다른 실시 예에 따른 캐패시터를 설명하기 위한 입체도이다.
도 5를 참조하면, 상술한 도 1b에서 트렌치(108) 형성시, 주변회로 영역의 제1 영역에서 하부전극용 제1 도전막(104) 패턴들의 끝단이 서로 연결되도록 한다. 이어서, 도 1c 내지 도1f의 공정을 수행한 후, 제1 영역의 제2 도전막(114 및 116)을 제거하여 제1 영역을 통해 유전체막(112)을 노출시킨다. 이때, 유전체막(112)이 노출되는 제1 영역의 제1 도전막(104) 패턴들 사이의 제2 도전막(114)도 모두 제거한다. 이어서, 노출된 유전체막(112)을 제거하여 제1 도전막(104) 패턴들을 노출시키고, 노출된 제1 도전막(104) 패턴들을 전기적으로 서로 연결하기 위한 제3 도전막(120)을 형성한다. 이어서, 제2 영역의 제2 금속막(116) 상부에 제4 도전막(122)을 형성한다. 이로써, 캐패시터의 하부전극용 제1 도전막(104)에는 제3 도전막(120)이 연결되고, 상부전극용 금속막(116)에는 제4 도전막(122)이 연결된다.
상술한 실시 예에서는, 제3 및 제4 도전막들(120 및 122)을 모두 반도체 기판(100)에 대하여 수직 방향으로 형성하였으나, 반도체 방향에 대하여 수평방향으로도 형성할 수 있다.
상술한 바와 같이, 저용량용 캐패시터를 반도체 기판에 대하여 수직 방향으로 형성함으로써 저용량용 캐패시터가 차지하는 면적을 좁힐 수 있으며, 게이트 ㄹ라인 형성 공정 시 동시에 캐패시터를 형성하므로, 제조 공정 횟수 증가를 억제할 수 있다. 또한, 셀 영역의 플로팅 게이트의 높이에 비례하여 하부전극의 높이를 형성할 수 있으므로, 캐패시터의 면적이 좁아지더라도 높이 증가로 인해 충분한 캐패시턴스를 확보할 수 있다. 이로써, 저용량용 캐패시터를 구비한 반도체 장치의 크기를 감소시킬 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100: 반도체 기판 102: 게이트 절연막
104: 제1 도전막 106: 하드 마스크
108: 트렌치 110: 소자 분리막
112: 유전체막 114, 116: 제2 도전막
118: 층간 절연막 120: 제3 도전막
122: 제4 도전막 FG: 플로팅 게이트
CG: 콘트롤 게이트

Claims (17)

  1. 제1 방향으로 셀 영역 및 주변회로 영역이 정의되며, 상기 주변회로 영역은 상기 제1 방향과 직교하는 제2 방향으로 정의된 제1 영역 및 제2 영역으로 분리된 반도체 기판;
    상기 셀 영역의 반도체 기판 상에 제2 방향으로 형성된 게이트 라인들; 및
    상기 제1 및 제2 영역의 반도체 기판 상에 형성되며 상기 제1 방향으로 이격되고 상기 제1 영역에서 서로 연결된 하부전극, 상기 제2 영역의 상기 하부전극 표면을 따라 형성된 유전체막 및 상기 유전체막의 상부에 형성된 상부전극으로 이루어진 캐패시터를 포함하는 반도체 소자.
  2. 제1항에 있어서, 상기 하부전극은,
    상기 제1 및 제2 영역의 반도체 기판 상에 형성되며, 상기 제1 방향으로 이격된 제1 도전막 패턴들; 및
    상기 제1 영역에서 상기 제1 도전막 패턴들을 전기적으로 서로 연결하는 제3 도전막을 포함하는 반도체 소자.
  3. 제2항에 있어서,
    상기 제1 도전막 패턴들은 도프트 폴리실리콘으로 형성된 반도체 소자.
  4. 제1항에 있어서, 상기 상부전극은,
    상기 제2 영역의 상기 유전체막 상부에 형성된 제2 도전막 및 금속막을 포함하는 반도체 소자.
  5. 제4항에 있어서,
    상기 제2 도전막은 도프트 폴리실리콘으로 형성된 반도체 소자.
  6. 제4항에 있어서,
    상기 금속막은 텅스텐(W), 텅스텐 실리사이드(WSix), 알루미늄(Al) 또는 티타늄(Ti)으로 형성된 반도체 소자.
  7. 제1 방향으로 셀 영역 및 주변회로 영역이 정의되며, 상기 주변회로 영역은 상기 제1 방향과 직교하는 제2 방향으로 정의된 제1 영역 및 제2 영역으로 분리된 반도체 기판;
    상기 셀 영역 및 상기 주변회로 영역의 반도체 기판 내에 형성되며 상기 제1 방향으로 이격되고 일부가 상기 반도체 기판 상부로 돌출된 소자 분리막들;
    상기 셀 영역의 소자 분리막들 사이의 반도체 기판 상에 서로 이격되도록 형성되며, 상기 주변회로 영역의 소자 분리막들 사이의 반도체 기판 상에 상기 제1 방향으로 형성된 게이트 절연막 패턴들;
    상기 셀 영역 및 상기 주변회로 영역의 게이트 절연막 패턴들의 상부에 형성된 제1 도전막 패턴들;
    상기 셀 영역의 제1 도전막 패턴들 및 소자 분리막들의 표면을 따라 상기 제2 방향으로 형성되며, 상기 제2 영역의 제1 도전막 패턴들 및 소자 분리막들의 표면을 따라 형성된 유전체막;
    상기 셀 영역 및 상기 제2 영역의 유전체막 상에 형성된 제2 도전막; 및
    상기 제1 영역의 제1 도전막 패턴들을 전기적으로 서로 연결하기 위해 형성된 제3 도전막을 포함하며,
    상기 제1 영역의 제3 도전막과 상기 제1 및 제2 영역의 제1 도전막 패턴들이 하부전극이 되고, 상기 제2 영역의 제2 도전막이 상부전극이 되는 캐패시터를 포함하는 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 도전막 패턴들은 도프트 폴리실리콘막으로 형성된 반도체 소자.
  9. 제7항에 있어서,
    상기 제2 도전막은 도프트 폴리실리콘막 및 금속막이 적층되어 형성된 반도체 소자.
  10. 제7항에 있어서,
    상기 유전체막은 산화막, 질화막 및 산화막이 순차적으로 적층된 구조로 형성되거나, 고유전 물질로 형성된 반도체 소자.
  11. 제10항에 있어서,
    상기 고유전물질은 Al2O3, HfOx 또는 TiO인 반도체 소자.
  12. 반도체 기판을 제1 방향으로 셀 영역과 주변회로 영역으로 정의하고, 상기 주변회로 영역을 상기 제1 방향과 직교하는 제2 방향으로 제1 영역 및 제2 영역으로 정의하는 단계;
    상기 반도체 기판 상에 게이트 절연막 및 제1 도전막을 순차적으로 형성하는 단계;
    상기 셀 영역 및 상기 주변회로 영역의 제1 도전막, 게이트 절연막 및 반도체 기판 일부를 제거하여, 게이트 절연막 패턴들 및 제1 도전막 패턴들을 상기 제1 방향으로 각각 분리하는 트렌치들을 형성하는 단계;
    상기 트렌치들의 일부를 절연물질로 채워 소자 분리막들을 형성하되, 상기 제1 도전막 패턴들의 측벽 일부가 노출되도록 상기 소자 분리막의 상부에 리세스를 형성하는 단계;
    상기 소자 분리막들이 형성된 전체구조의 표면을 따라 유전체막을 형성하는 단계;
    상기 리세스의 내부가 채워지도록 상기 유전체막의 상부에 제2 도전막을 형성하는 단계;
    상기 셀 영역의 상기 제2 도전막, 상기 유전체막, 상기 제1 도전막 패턴들, 상기 게이트 절연막 패턴들의 일부를 제거하여 상기 셀 영역에 상기 제2 방향으로 배열되는 게이트 라인들을 형성하는 단계;
    상기 제1 영역의 제2 도전막 및 유전체막을 제거하여 상기 제1 도전막 패턴들을 노출시키는 단계; 및
    상기 제1 영역에서 노출된 제1 도전막 패턴들을 전기적으로 서로 연결하기 위한 제3 도전막을 형성하여, 상기 제1 도전막 패턴들 및 상기 제3 도전막이 하부전극이 되고 상기 제2 영역의 상기 제2 도전막이 상부전극이 되는 캐패시터를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  13. 제12항에 있어서,
    상기 제1 도전막은 도프트 폴리실리콘막으로 형성하는 반도체 소자의 제조방법.
  14. 제12항에 있어서,
    상기 제2 도전막은 도프트 폴리실리콘막 및 금속막을 적층하여 형성하는 반도체 소자의 제조방법.
  15. 제14항에 있어서,
    상기 금속막은 텅스텐(W), 텅스텐 실리사이드(WSix), 알루미늄(Al) 또는 티타늄(Ti)인 반도체 소자의 제조방법.
  16. 제12항에 있어서,
    상기 유전체막은 산화막, 질화막 및 산화막을 순차적으로 적층하여 형성하거나, 고유전 물질로 형성하는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 고유전 물질은 Al2O3, HfOx 또는 TiO으로 형성하는 반도체 소자의 제조방법.
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