KR20130023995A - 반도체 소자 및 이의 제조방법 - Google Patents

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KR20130023995A
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Abstract

본 발명은 셀 영역 및 주변회로 영역이 정의된 반도체 기판; 상기 셀 영역에 형성된 반도체 메모리 요소들; 상기 주변회로 영역의 반도체 기판 상부에 형성된 층간 절연막; 상기 층간 절연막을 각각 관통하여 메트릭스 배열로 형성된 기둥 형태의 제1 도전막들; 및 상기 제1 도전막들을 행 또는 열로 서로 연결하기 위한 제2 도전막들을 포함하며, 상기 제2 도전막들의 각 한 쌍이 캐패시터용 전극이 되는 반도체 소자 및 이의 제조방법으로 이루어진다.

Description

반도체 소자 및 이의 제조방법{Semiconductor device and manufacturing method thereof}
본 발명은 반도체 소자 및 이의 제조방법에 관한 것으로, 특히 저용량용 캐패시터를 구비한 반도체 소자 및 이의 제조방법에 관한 것이다.
반도체 소자는 데이터를 저장하기 위한 셀 영역과 구동전압을 전달하기 위한 주변회로 영역을 포함한다. 셀 영역 및 주변회로 영역에는 메모리 셀들, 스위치용 트랜지스터들 및 캐패시터(capacitor)가 구비된다.
캐패시터는 전하를 축적하기 위하여 사용되는데, 필요한 정전용량을 얻기 위하여 반도체 소자의 일정 영역에 할당되어 직렬 또는 병렬로 연결된다. 기존의 메모리 장치에서는 소자의 용량에 상관없이 일정한 면적을 갖는 캐패시터를 사용하였기 때문에, 저용량보다는 고용량 소자에 맞춰진 캐패시터를 사용하였다. 하지만, 고용량 소자에 맞춰진 캐패시터는 높은 정전용량을 확보하기 위하여 매우 넓은 면적을 차지하기 때문에, 저용량 소자에서는 필요 이상의 면적을 차지하게 된다. 이로 인해, 고집적도가 요구되는 반도체 장치에서 불필요한 면적이 할애되므로, 면적 효율성이 저하된다.
본 발명이 해결하고자 하는 과제는, 셀 영역에 콘택 플러그 및 금속배선 형성 공정 시 주변회로 영역에는 수직구조의 캐패시터를 동시에 형성함으로써, 캐패시터가 차지하는 면적을 감소시키고자 한다.
본 발명의 일 실시 예에 따른 반도체 소자는, 셀 영역 및 주변회로 영역이 정의된 반도체 기판; 상기 셀 영역에 형성된 반도체 메모리 요소들; 상기 주변회로 영역의 반도체 기판 상부에 형성된 층간 절연막; 상기 층간 절연막을 각각 관통하여 메트릭스 배열로 형성된 기둥 형태의 제1 도전막들; 및 상기 제1 도전막들을 행 또는 열로 서로 연결하기 위한 제2 도전막들을 포함하며, 상기 제2 도전막들의 각 한 쌍이 캐패시터용 전극이 된다.
상기 반도체 메모리 요소들은 소오스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터를 포함한다.
상기 비트라인들 및 제2 도전막들은 서로 동일한 도전막으로 형성된다.
상기 비트라인들 및 제2 도전막들은 구리 또는 알루미늄으로 형성된다.
상기 제1 도전막들은 텅스텐, 텅스텐 실리사이드, 구리 또는 알루미늄으로 형성된다.
본 발명의 다른 실시 예에 따른 반도체 소자는, 제1 방향으로 셀 영역 및 주변회로 영역이 정의된 반도체 기판; 상기 셀 영역의 반도체 기판 상에 형성되며, 상기 제1 방향과 직교하는 제2 방향으로 서로 이격되고, 각각 드레인 셀렉트 트랜지스터, 메모리 셀 및 소오스 셀렉트 트랜지스터를 포함한 게이트 라인들; 상기 게이트 라인들이 모두 덮이도록 상기 셀 영역 및 주변회로 영역의 반도체 기판 상에 형성된 층간 절연막; 상기 셀 영역의 층간 절연막 내에서 상기 층간 절연막과 동일한 높이로 형성되며, 상기 반도체 기판에 대하여 수직하고 상기 드레인 셀렉트 트랜지스터들에 각각 인접한 드레인 콘택 플러그들; 상기 셀 영역의 층간 절연막 상에 상기 제2 방향으로 서로 이격되며, 각각 상기 드레인 셀렉트 트랜지스터에 접하는 비트라인들; 상기 주변회로 영역의 층간 절연막 내에서 메트릭스 배열로 형성된 기둥 형태의 제1 도전막들; 및 상기 주변회로 영역의 층간 절연막 상에 상기 제1 방향으로 배열된 상기 제1 도전막들에 공통으로 접하며 상기 제2 방향으로 서로 이격된 제2 도전막들을 포함하며, 한 쌍의 상기 제2 도전막들과 상기 제2 도전막들에 각각 연결된 상기 제1 도전막들을 전극으로 하는 캐패시터를 포함한다.
상기 제1 도전막들은 상기 드레인 콘택 플러그와 동일한 물질로 형성된다.
상기 제1 도전막들과 상기 드레인 콘택 플러그는 텅스텐, 텅스텐 실리사이드, 구리 또는 알루미늄으로 형성된다.
상기 비트라인들 및 상기 제2 도전막들은 서로 동일한 도전성 물질로 형성된다.
상기 비트라인들 및 상기 제2 도전막들은 구리 또는 알루미늄으로 형성된다.
상기 주변회로 영역의 상기 제1 도전막들과 상기 반도체 기판 사이에 형성된 차단막을 더 포함하며, 상기 차단막은 산화막으로 형성된다.
상기 셀 영역의 층간 절연막 내에서 상기 층간 절연막과 동일한 높이로 형성되며, 상기 반도체 기판에 대하여 수직하고 상기 소오스 셀렉트 트랜지스터들에 각각 인접한 소오스 콘택 라인을 더 포함한다.
상기 소오스 콘택 라인은 상기 드레인 콘택 플러그와 동일한 물질로 형성된다.
본 발명에 따른 반도체 소자의 제조방법은, 셀 영역과 주변회로 영역이 정의된 반도체 기판이 제공되는 단계; 상기 셀 영역의 반도체 기판 상에 서로 이격된 게이트 라인들을 형성하는 단계; 상기 게이트 라인들이 모두 덮이도록 상기 반도체 기판 상에 층간 절연막을 형성하는 단계; 상기 층간 절연막의 일부를 식각하여, 상기 셀 영역에 서로 이격된 제1 콘택 홀들과 상기 주변회로 영역에 매트릭스(matrix) 배열을 갖는 제2 콘택 홀들을 형성하는 단계; 상기 제1 및 제2 콘택 홀들에 도전물질을 채워, 상기 셀 영역에는 콘택 플러그들을 형성하고 상기 주변회로 영역에는 기둥 형태의 제1 도전막들을 형성하는 단계; 및 상기 셀 영역의 콘택 플러그들에 각각 접하는 금속배선들 및 상기 주변회로 영역의 제1 도전막들을 행 또는 열로 서로 연결하는 제2 도전막들을 형성하여, 상기 제2 도전막들의 각 한 쌍이 전극이 되는 캐패시터를 형성하는 단계를 포함한다.
상기 게이트 라인들을 형성하기 이전에, 상기 주변회로 영역의 반도체 기판 일부를 식각하여 트렌치를 형성하는 단계; 및 상기 트렌치의 내부에 절연물질을 채워 차단막을 형성하는 단계를 더 포함한다.
상기 차단막은 산화막으로 형성한다.
상기 제1 및 제2 콘택 홀들은 식각 공정을 실시하여 상기 셀 영역 및 주변회로 영역에 동시에 형성한다.
상기 금속배선들 및 상기 제2 도전막들은 상기 셀 영역 및 주변회로 영역에 동시에 형성한다.
상기 제2 도전막들 중 짝수차 제2 도전막들에는 제1 전극을 인가하고, 홀수차 제2 도전막들에는 상기 제1 전극과 다른 제2 전극을 인가한다.
본 발명은 셀 영역에 콘택 플러그 및 금속배선을 형성할 때 주변회로 영역에 캐패시터를 동시에 형성하므로, 추가 공정 없이 좁은 면적을 가지면서 캐패시턴스를 확보할 수 있는 캐패시터를 형성할 수 있다.
도 1 내지 도 11은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 12는 본 발명에 따른 캐패시터를 설명하기 위한 입체도이다.
도 13은 본 발명의 일 실시 예에 따른 캐패시터를 설명하기 위한 평면도이다.
도 14는 본 발명의 다른 실시 예에 따른 캐패시터를 설명하기 위한 평면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 1 내지 도 11은 본 발명에 따른 반도체 소자의 제조방법을 설명하기 위한 단면도이다.
도 1을 참조하면, 제1 방향으로 셀 영역 및 주변회로 영역이 정의된 반도체 기판(100)의 상부에 캐패시터를 형성할 영역이 개방된 제1 하드 마스크(102)를 형성한다. 즉, 제1 하드 마스크(102)의 개구부(103)는 주변회로 영역 중에서도 캐패시터가 형성될 영역에 형성된다.
도 2를 참조하면, 제1 하드 마스크(102)를 식각 마스크로 사용하는 식각 공정을 수행하여 주변회로 영역에 일정 깊이(D)를 갖는 트렌치(104)를 형성한다. 또한, 트렌치(104)는 캐패시터를 형성할 면적에 따라 일정 면적을 갖도록 한다. 트렌치(104)의 깊이는 후속 트렌치(104)의 내부에 채워지는 절연물질을 통해 반도체 기판(100)으로 전류가 통하지 않을 만큼의 충분한 두께로 형성하는 것이 바람직하다.
도 3을 참조하면, 트렌치(104)의 내부를 차단막(106)으로 채운다. 차단막(106)은 절연물질로 형성하는데, 예를 들면 산화막으로 형성할 수 있다. 트렌치(104)의 내부를 차단막(106)으로 채우는 방법은 다양하게 실시할 수 있다. 예를 들면, 트렌치(106) 및 제1 하드 마스크(102)가 형성된 전체구조 상부에 차단막(106)용 절연물질을 형성한 후, 반도체 기판(100)이 노출될 때까지 평탄화 공정을 수행할 수 있다. 또는, 제1 하드 마스크(102)를 제거한 후, 트렌치(104)의 내부가 채워지도록 반도체 기판(100)의 상부에 차단막(106)용 절연물질을 형성하고, 식각 공정을 수행하여 캐패시터 영역을 제외한 나머지 영역의 반도체 기판이 노출될 때까지 식각 공정을 수행할 수 있다.
특히, 캐패시턴스에 따라 차단막(106)의 높이를 변형시킬 수도 있다. 구체적으로, 차단막(106)의 높이는 후속 형성할 하부전극의 높이에 반비례하며, 하부전극의 높이는 캐패시턴스에 비례한다. 즉, 차단막(106)의 높이가 낮을수록 후속 형성할 하부전극의 높이는 높아지며, 하부전극의 높이가 높아질수록 캐패시턴스는 증가한다. 또한, 주변회로 영역의 반도체 기판에 트렌치(104)를 형성하지 않고, 주변회로 영역의 반도체 기판 상에 차단막(106)용 절연물질을 형성할 수도 있다.
도 4를 참조하면, 셀 영역의 반도체 기판(100) 상에 제1 방향으로 서로 이격된 게이트 패턴(108)들을 형성한다. 구체적으로, 게이트 패턴(108)들은 소오스 셀렉트 트랜지스터(SST), 메모리 셀들(MC) 및 드레인 셀렉트 트랜지스터(DST)를 포함하며, 단면도에는 도시되지 않았으나 각각의 게이트 패턴들은 제1 방향과 직교하는 제2 방향으로 서로 이격된 게이트 라인들을 이룬다.
도 5를 참조하면, 게이트 패턴(108)들 및 차단막(106)이 형성된 전체구조의 상부에 제1 층간 절연막(110)을 형성한다. 제1 층간 절연막(110)은 게이트 패턴(108)들이 완전히 덮일 수 있도록 형성하는 것이 바람직하며, 산화막으로 형성한다.
도 6을 참조하면, 제1 층간 절연막(110)의 상부에 소오스 콘택홀(CHS) 영역에 개구부가 형성된 제2 하드 마스크(112)를 형성한다. 예를 들면, 제2 하드 마스크(112)의 개구부는 게이트 패턴(108)들 중에서 소오스 셀렉트 트랜지스터(도 4의 SST)에 근접한 영역에 형성된다. 제2 하드 마스크(112)를 식각 마스크로 사용하는 식각 공정을 수행하여 셀 영역의 반도체 기판 일부를 노출하는 소오스 콘택홀(CHS)을 형성한다.
도 7을 참조하면, 제2 하드 마스크(112)를 제거한 후, 소오스 콘택홀(CHS)의 내부에 제1 도전막(114)을 채워 소오스 콘택 라인(PLS)을 형성한다. 제1 도전막(114)은 텅스텐, 텅스텐 실리사이드, 구리 또는 알루미늄으로 형성할 수 있다.
도 8을 참조하면, 제1 층간 절연막(110) 및 소오스 콘택 라인(PLS)의 상부에 제2 층간 절연막(116)을 형성한다. 제2 층간 절연막(116)은 산화막으로 형성하는 것이 바람직하다.
도 9를 참조하면, 제2 층간 절연막(116)의 상부에 드레인 콘택홀(CHD) 및 캐패시터의 전극 형성용 콘택홀(CHP)들을 형성하기 위한 제3 하드 마스크(118)를 형성한다. 구체적으로, 제3 하드 마스크(118)는 셀 영역에 드레인 콘택홀(CHD)을 형성하기 위한 개구부와 주변회로 영역에 하부전극용 콘택홀(CHP)들을 형성하기 위한 개구부들을 포함한다. 드레인 콘택홀(CHD)은 셀 영역의 드레인 셀렉트 트랜지스터(도 4의 DST)에 근접하도록 형성하며, 콘택홀(CHP)들은 주변회로 영역에서 제1 방향으로 서로 이격되도록 형성한다. 또한, 콘택홀(CHP)들은 도 9의 단면에는 도시되지 않았으나, 제1 방향에 직교하는 제2 방향으로도 서로 이격되도록 형성한다. 즉, 메트릭스(matrix) 구조를 갖는 콘택홀들을 형성한다. 이는, 도 12의 입체도를 이용하여 상세히 설명하도록 한다. 콘택홀(CHP)들은 주변회로 영역에 형성된 차단막(106)이 노출되도록 형성한다.
도 10을 참조하면, 드레인 콘택홀(CHD) 및 콘택홀(CHP)들의 내부에 제2 도전막(120a, 120b)을 채워, 셀 영역에는 드레인 콘택 플러그(PLD)를 형성하고, 주변회로 영역에는 기둥 형태의 전극(PLC)들을 형성한다. 제2 도전막(120a, 120b)은 텅스텐, 텅스텐 실리사이드, 구리 또는 알루미늄으로 형성할 수 있다. 이어서, 제2 층간 절연막(116)이 노출될 때까지 평탄화 공정을 실시한다.
도 11을 참조하면, 제2 층간 절연막(116), 드레인 콘택 플러그(PLD) 및 전극(PLC)들의 상부에 금속배선용 제3 도전막(122a, 122b)을 형성한다. 제3 도전막(122a, 122b)은 저항이 낮은 금속물질로 형성하는 것이 바람직한데, 예를 들면 구리 또는 알루미늄으로 형성할 수 있다. 셀 영역에 형성된 제3 도전막(122a)은 비트라인용 금속배선이 되며, 주변회로 영역에 형성된 제3 도전막(122b)은 캐패시터의 전극이 된다. 특히, 제2 층간 절연막(116), 드레인 콘택 플러그(PLD) 및 전극(PLC)들의 상부에 금속배선용 제3 도전막(122a, 122b)을 형성한 후에 실시하는 패터닝 공정 시, 도 11의 단면에는 도시되지 않았으나, 캐패시터 영역에는 제1 방향에 직교하는 제2 방향으로 이격된 다수의 전극(PLC)들을 형성한다. 다음의 입체도를 이용하여 상세히 설명하도록 한다.
도 12는 본 발명에 따른 캐패시터를 설명하기 위한 입체도이다.
도 12를 참조하면, 주변회로 영역의 제1 및 제2 층간 절연막들(110 및 116) 내에 형성되며 메트릭스 형태로 서로 이격된 다수의 전극(PLC)들과, 주변회로 영역의 제2 층간 절연막(116) 상에 형성되며 제1 방향으로 이격된 전극(PLC)들에 접하면서 제2 방향으로 서로 이격된 다수의 제3 도전막(122b)들로 이루어진 캐패시터를 포함한다. 전극(PLC)들과 제3 도전막(122b)들을 캐패시터로 사용하기 위해서는 서로 인접한 한 쌍의 제3 도전막(122b)들을 각각 서로 다른 전극에 연결해야 한다. 즉, 짝수차 제3 도전막(122b)들에 제1 전극을 연결하고 홀수차 제3 도전막(122b)들에는 제2 전극을 연결하면, 제1 전극에 연결된 짝수차 제3 도전막(122b) 및 이에 연결된 전극(PLC)과 제2 전극에 연결된 홀수차 제3 도전막(122b) 및 이에 연결된 전극(PLC)으로 이루어진 3차원 구조의 캐패시터가 형성된다. 따라서, 캐패시터의 캐패시턴스(capacitance)는 제3 도전막(122b)들의 폭(W), 간격(S), 길이(ℓ) 및 두께(h)와 전극(PLC)들의 폭(W) 및 높이(t)에 따라 결정되며, 전극(PLC)들의 위치에 따라서도 달라진다. 다음의 도면들을 참조하여 전극(PLC)들의 위치에 따른 캐패시터를 구체적으로 설명하도록 한다.
도 13은 본 발명의 일 실시 예에 따른 캐패시터를 설명하기 위한 평면도이다.
도 13 및 도 12를 참조하면, 전극(PLC)들이 제2 방향의 동일 선상으로 서로 이격된 구조를 갖는 캐패시터의 경우, 제2 방향의 동일 선상으로 인접하며 서로 다른 전극에 연결된 전극(PLC)들 간에 캐패시턴스(C)가 발생한다. 캐패시턴스(C)는 '수학식 1'로부터 계산된다.
Figure pat00001
'수학식 1'을 참조하면, 'C'는 캐패시턴스, 'ε'은 유전율, 'A'는 표면적, 's'는 전극간의 간격을 의미한다. 도 13에 도시된 캐패시터에서, 'A'는 '(ℓ×h)+(n×t×c)'가 된다. 여기서, 'n'은 하부전극(PLC)들의 개수이고, 'c'는 전극(PLC) 하나의 면적을 의미한다. 따라서, 도 13에 도시된 캐패시터의 캐패시턴스(C)는 다음의 '수학식 2'로부터 계산할 수 있다.
Figure pat00002
'수학식 2'를 참조하면, 캐패시턴스(C)는 '(ℓ×h)+(n×t×c)'에 비례하므로, 면적 '(ℓ×h)'를 감소시켜 캐패시터가 차지하는 면적이 좁아지더라도, 높이 및 하부전극들의 개수에 따른 값 '(n×t×c)'가 증가하므로 충분한 용량의 캐패시턴스(C)를 확보할 수 있다. 즉, 캐패시터가 차지하는 면적을 감소시켜 반도체 소자의 전체 면적을 감소시키면서도 충분한 용량의 캐패시턴스를 확보할 수 있다.
도 14는 본 발명의 다른 실시 예에 따른 캐패시터를 설명하기 위한 평면도이다.
도 14 및 도 12를 참조하면, 전극(PLC)들이 제2 방향의 동일 선상에 위치하지 않고, 서로 다른 제3 도전막(122b)들에 지그재그 형태로 이격된 구조를 갖는 캐패시터의 경우, 제1 전극에 연결된 하나의 전극(PLC)과 제2 전극에 연결된 두 개의 전극(PLC)들 간에 캐패시턴스(C)가 발생한다. 캐패시터의 캐패시턴스는 상술한 '수학식 1'과 같으므로, 도 14에 도시된 캐패시터의 캐패시턴스(C)는 다음의 '수학식 3'으로부터 계산할 수 있다.
Figure pat00003
'수학식 3'을 참조하면, 캐패시턴스(C)는 '(ℓ×h)+(22×n×t×c)'에 비례하므로, 면적 '(ℓ×h)'를 감소시켜 캐패시터가 차지하는 면적이 좁아지더라도, 높이 및 하부전극들의 개수에 따른 값 '(22×n×t×c)'가 증가하므로 충분한 용량의 캐패시턴스(C)를 확보할 수 있다. 즉, 캐패시터가 차지하는 면적을 감소시켜 반도체 소자의 전체 면적을 감소시키면서도 충분한 용량의 캐패시턴스를 확보할 수 있다.
도 13 및 도 14에 도시된 구조의 캐패시터 이외에도, 전극(PLC) 및 제3 도전막(122b)의 위치를 변경하면 다양한 캐패시턴스(C)를 갖는 캐패시터를 구현할 수 있다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시 예에서 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
100: 반도체 기판 102: 제1 하드 마스크
104: 트렌치 106: 차단막
108: 게이트 패턴 110: 제1 층간 절연막
112: 제2 하드 마스크 114: 제1 도전막
116: 제2 층간 절연막 118: 제3 하드 마스크
120a, 120b: 제2 도전막 122a, 122b: 제3 도전막

Claims (20)

  1. 셀 영역 및 주변회로 영역이 정의된 반도체 기판;
    상기 셀 영역에 형성된 반도체 메모리 요소들;
    상기 주변회로 영역의 반도체 기판 상부에 형성된 층간 절연막;
    상기 층간 절연막을 각각 관통하여 메트릭스 배열로 형성된 기둥 형태의 제1 도전막들; 및
    상기 제1 도전막들을 행 또는 열로 서로 연결하기 위한 제2 도전막들을 포함하며, 상기 제2 도전막들의 각 한 쌍이 캐패시터용 전극이 되는 반도체 소자.
  2. 제1항에 있어서,
    상기 반도체 메모리 요소들은 소오스 셀렉트 트랜지스터, 메모리 셀들 및 드레인 셀렉트 트랜지스터를 포함하는 반도체 소자.
  3. 제1항에 있어서,
    상기 비트라인들 및 제2 도전막들은 서로 동일한 도전막으로 형성된 반도체 소자.
  4. 제3항에 있어서,
    상기 비트라인들 및 제2 도전막들은 구리 또는 알루미늄으로 형성된 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 도전막들은 텅스텐, 텅스텐 실리사이드, 구리 또는 알루미늄으로 형성된 반도체 소자.
  6. 제1 방향으로 셀 영역 및 주변회로 영역이 정의된 반도체 기판;
    상기 셀 영역의 반도체 기판 상에 형성되며, 상기 제1 방향과 직교하는 제2 방향으로 서로 이격되고, 각각 드레인 셀렉트 트랜지스터, 메모리 셀 및 소오스 셀렉트 트랜지스터를 포함한 게이트 라인들;
    상기 게이트 라인들이 모두 덮이도록 상기 셀 영역 및 주변회로 영역의 반도체 기판 상에 형성된 층간 절연막;
    상기 셀 영역의 층간 절연막 내에서 상기 층간 절연막과 동일한 높이로 형성되며, 상기 반도체 기판에 대하여 수직하고 상기 드레인 셀렉트 트랜지스터들에 각각 인접한 드레인 콘택 플러그들;
    상기 셀 영역의 층간 절연막 상에 상기 제2 방향으로 서로 이격되며, 각각 상기 드레인 셀렉트 트랜지스터에 접하는 비트라인들;
    상기 주변회로 영역의 층간 절연막 내에서 메트릭스 배열로 형성된 기둥 형태의 제1 도전막들; 및
    상기 주변회로 영역의 층간 절연막 상에 상기 제1 방향으로 배열된 상기 제1 도전막들에 공통으로 접하며 상기 제2 방향으로 서로 이격된 제2 도전막들을 포함하며, 한 쌍의 상기 제2 도전막들과 상기 제2 도전막들에 각각 연결된 상기 제1 도전막들을 전극으로 하는 캐패시터를 포함하는 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 도전막들은 상기 드레인 콘택 플러그와 동일한 물질로 형성된 반도체 소자.
  8. 제7항에 있어서,
    상기 제1 도전막들과 상기 드레인 콘택 플러그는 텅스텐, 텅스텐 실리사이드, 구리 또는 알루미늄으로 형성된 반도체 소자.
  9. 제7항에 있어서,
    상기 비트라인들 및 상기 제2 도전막들은 서로 동일한 도전성 물질로 형성된 반도체 소자.
  10. 제9항에 있어서,
    상기 비트라인들 및 상기 제2 도전막들은 구리 또는 알루미늄으로 형성된 반도체 소자.
  11. 제7항에 있어서,
    상기 주변회로 영역의 상기 제1 도전막들과 상기 반도체 기판 사이에 형성된 차단막을 더 포함하는 반도체 소자.
  12. 제11항에 있어서,
    상기 차단막은 산화막으로 형성된 반도체 소자.
  13. 제7항에 있어서,
    상기 셀 영역의 층간 절연막 내에서 상기 층간 절연막과 동일한 높이로 형성되며, 상기 반도체 기판에 대하여 수직하고 상기 소오스 셀렉트 트랜지스터들에 각각 인접한 소오스 콘택 라인을 더 포함하는 반도체 소자.
  14. 제13항에 있어서,
    상기 소오스 콘택 라인은 상기 드레인 콘택 플러그와 동일한 물질로 형성된 반도체 소자.
  15. 셀 영역과 주변회로 영역이 정의된 반도체 기판이 제공되는 단계;
    상기 셀 영역의 반도체 기판 상에 서로 이격된 게이트 라인들을 형성하는 단계;
    상기 게이트 라인들이 모두 덮이도록 상기 반도체 기판 상에 층간 절연막을 형성하는 단계;
    상기 층간 절연막의 일부를 식각하여, 상기 셀 영역에 서로 이격된 제1 콘택 홀들과 상기 주변회로 영역에 매트릭스(matrix) 배열을 갖는 제2 콘택 홀들을 형성하는 단계;
    상기 제1 및 제2 콘택 홀들에 도전물질을 채워, 상기 셀 영역에는 콘택 플러그들을 형성하고 상기 주변회로 영역에는 기둥 형태의 제1 도전막들을 형성하는 단계; 및
    상기 셀 영역의 콘택 플러그들에 각각 접하는 금속배선들 및 상기 주변회로 영역의 제1 도전막들을 행 또는 열로 서로 연결하는 제2 도전막들을 형성하여, 상기 제2 도전막들의 각 한 쌍이 전극이 되는 캐패시터를 형성하는 단계를 포함하는 반도체 소자의 제조방법.
  16. 제15항에 있어서,
    상기 게이트 라인들을 형성하기 이전에,
    상기 주변회로 영역의 반도체 기판 일부를 식각하여 트렌치를 형성하는 단계; 및
    상기 트렌치의 내부에 절연물질을 채워 차단막을 형성하는 단계를 더 포함하는 반도체 소자의 제조방법.
  17. 제16항에 있어서,
    상기 차단막은 산화막으로 형성하는 반도체 소자의 제조방법.
  18. 제15항에 있어서,
    상기 제1 및 제2 콘택 홀들은 식각 공정을 실시하여 상기 셀 영역 및 주변회로 영역에 동시에 형성하는 반도체 소자의 제조방법.
  19. 제15항에 있어서,
    상기 금속배선들 및 상기 제2 도전막들은 상기 셀 영역 및 주변회로 영역에 동시에 형성하는 반도체 소자의 제조방법.
  20. 제14항에 있어서,
    상기 제2 도전막들 중 짝수차 제2 도전막들에는 제1 전극을 인가하고, 홀수차 제2 도전막들에는 상기 제1 전극과 다른 제2 전극을 인가하는 반도체 소자의 제조방법.
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659954B2 (en) 2014-05-02 2017-05-23 Samsung Electronics Co., Ltd. Non-volatile memory devices with vertically integrated capacitor electrodes
US9691841B2 (en) 2013-09-27 2017-06-27 SK Hynix Inc. Semiconductor device

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130023994A (ko) * 2011-08-30 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조방법
US9508788B2 (en) * 2013-03-13 2016-11-29 Infineon Technologies Ag Capacitors in integrated circuits and methods of fabrication thereof
KR102335280B1 (ko) * 2015-10-02 2021-12-03 삼성전자주식회사 커패시터를 갖는 반도체 장치 및 이의 제조 방법
US10403634B2 (en) * 2017-06-12 2019-09-03 Samsung Electronics Co., Ltd Semiconductor memory device and method of manufacturing the same
US11271042B2 (en) 2018-03-16 2022-03-08 Intel Corporation Via resistance reduction
US10811492B2 (en) * 2018-10-31 2020-10-20 Texas Instruments Incorporated Method and device for patterning thick layers
WO2020154950A1 (en) 2019-01-30 2020-08-06 Yangtze Memory Technologies Co., Ltd. Capacitor structure having vertical diffusion plates
WO2021022416A1 (zh) * 2019-08-02 2021-02-11 深圳市汇顶科技股份有限公司 电容器及其制作方法
CN113039643B (zh) 2020-09-02 2024-07-02 长江存储科技有限责任公司 半导体器件中的片上电容器及其形成方法
CN112166501B (zh) * 2020-09-02 2024-01-09 长江存储科技有限责任公司 半导体器件中的片上电容器结构
WO2022048017A1 (en) * 2020-09-02 2022-03-10 Yangtze Memory Technologies Co., Ltd. On-chip capacitors in semiconductor devices and methods for forming thereof
US11973110B2 (en) * 2021-05-06 2024-04-30 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor structure and method of forming the same
CN113506772B (zh) * 2021-07-08 2023-10-24 长鑫存储技术有限公司 电容阵列的形成方法及半导体结构

Family Cites Families (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2897631B2 (ja) * 1993-12-28 1999-05-31 日本電気株式会社 半導体集積回路装置および製造方法
CN1171304C (zh) * 1995-11-20 2004-10-13 株式会社日立制作所 半导体存储器及其制造方法
US6201272B1 (en) * 1999-04-28 2001-03-13 International Business Machines Corporation Method for simultaneously forming a storage-capacitor electrode and interconnect
DE10038728A1 (de) * 2000-07-31 2002-02-21 Infineon Technologies Ag Halbleiterspeicher-Zellenanordnung und Verfahren zu deren Herstellung
JP4008651B2 (ja) * 2000-10-31 2007-11-14 株式会社東芝 半導体装置とその製造方法
US6819542B2 (en) * 2003-03-04 2004-11-16 Taiwan Semiconductor Manufacturing Co., Ltd. Interdigitated capacitor structure for an integrated circuit
JP4446179B2 (ja) * 2005-02-02 2010-04-07 エルピーダメモリ株式会社 半導体装置の製造方法
US7999299B2 (en) * 2005-06-23 2011-08-16 Samsung Electronics Co., Ltd. Semiconductor memory device having capacitor for peripheral circuit
JP4698427B2 (ja) * 2006-01-12 2011-06-08 エルピーダメモリ株式会社 半導体装置の製造方法
KR100874927B1 (ko) * 2007-07-09 2008-12-19 삼성전자주식회사 비휘발성 메모리 소자 및 그 제조방법
KR100932333B1 (ko) * 2007-11-29 2009-12-16 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 및 그 형성 방법
KR100932334B1 (ko) * 2007-11-29 2009-12-16 주식회사 하이닉스반도체 반도체 소자의 하드 마스크 패턴 형성 방법
JP2010098067A (ja) * 2008-10-15 2010-04-30 Toshiba Corp 半導体装置
KR101036744B1 (ko) * 2009-01-29 2011-05-24 주식회사 하이닉스반도체 반도체 메모리 소자의 제조 방법
KR20100095242A (ko) * 2009-02-20 2010-08-30 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101077290B1 (ko) * 2009-04-24 2011-10-26 주식회사 하이닉스반도체 반도체 기억 장치 및 그의 제조 방법
KR101205029B1 (ko) * 2010-12-30 2012-11-26 에스케이하이닉스 주식회사 불휘발성 메모리 소자의 캐패시터
KR20130023994A (ko) * 2011-08-30 2013-03-08 에스케이하이닉스 주식회사 반도체 소자 및 이의 제조방법
KR20130070153A (ko) * 2011-12-19 2013-06-27 에스케이하이닉스 주식회사 반도체 장치의 캐패시터, 레지스터, 메모리 시스템 및 이들의 제조 방법
KR101954331B1 (ko) * 2013-07-01 2019-03-05 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9691841B2 (en) 2013-09-27 2017-06-27 SK Hynix Inc. Semiconductor device
US9659954B2 (en) 2014-05-02 2017-05-23 Samsung Electronics Co., Ltd. Non-volatile memory devices with vertically integrated capacitor electrodes
US10014315B2 (en) 2014-05-02 2018-07-03 Samsung Electronics Co., Ltd. Non-volatile memory devices with vertically integrated capacitor electrodes
US10236298B2 (en) 2014-05-02 2019-03-19 Samsung Electronics Co., Ltd. Non-volatile memory devices with vertically integrated capacitor electrodes

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Publication number Publication date
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US20130049086A1 (en) 2013-02-28
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