KR100874927B1 - 비휘발성 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
본 발명의 비휘발성 메모리 소자는 반도체 기판과, 반도체 기판 상에 형성되는 플로팅 게이트와 이를 조절하는 컨트롤 게이트가 각각 터널 절연막과 게이트간 유전막을 사이에 두고 적층되되, 플로팅 게이트와 컨트롤 게이트가 펼쳐진 커패시터(spread capacitor) 구조를 갖는 억세스 트랜지스터와, 플로팅 게이트와 동일 재질인 커패시터 하부전극과 컨트롤 게이트와 동일 재질인 커패시터 상부전극이 게이트간 유전막과 동일 재질인 커패시터 유전막을 사이에 두고 적층된 구조를 갖는 커패시터를 포함한다.
Description
본 발명은 반도체 소자 및 그 제조방법에 관한 것으로, 보다 상세하게는 비휘발성 메모리 소자 및 그 제조방법에 관한 것이다.
일반적으로, 비휘발성 메모리 소자는 전원이 공급되지 않아도 데이터가 지워지지 않는 소자이며 사용자의 필요에 의해 선택적으로 프로그램하기 위하여 사용되고 있다. 그 중에서도 원 타임 프로그래머블(OTP, one time programmable)이나 멀티 타임 프로그래머블(MTP, multi time programmable)와 같은 메모리 소자는 한번 또는 복수회 프로그램하여 사용하는 것으로 그에 대한 수요는 점점 증가하고 있다.
비휘발성 메모리 소자의 특징은 그 자체가 제품으로서의 가치를 가지는 것이 아니라 여러 반도체 제품의 기능을 보조하는 데에 많이 사용된다. 예를 들어, OTP 나 MTP 메모리 소자는 DDI(Display Driver IC), 예컨대 LDI(LCD Driver IC)와 같은 집적회로에 삽입(embed)되어 여러 정보를 기입할 목적으로 사용된다. 이에 따라, OTP나 MTP 메모리 소자는 적은 메모리 용량이 필요하다.
그런데, 일반적인 메모리 소자의 셀은 반도체 기판 상에 터널 산화막, 플로 팅 게이트, 유전막, 및 컨트롤 게이트가 순차적으로 형성되어 있는 스택(stack) 구조이고, 컨트롤 게이트 양측 반도체 기판 내에는 소오스 영역과 드레인 영역이 형성되어 있다. 이러한 스택 구조의 메모리 소자는 터널 산화막으로 강한 전기장에 의해 전자가 이동하면서 셀의 문턱전압을 변화시켜 동작을 수행한다. 특히, 메모리 소자의 셀이 스택 구조를 갖기 때문에 이것을 집적회로에 추가 삽입하기 위해서는 별도의 공정이 필요해지면서 제조 공정수가 증가하고 공정이 복잡해지며 제조 단가가 상승하는 문제가 있다.
한편, 비휘발성 메모리 소자는 기본적으로 커패시터가 필요하다. 이러한 커패시터는 통상적으로 불순물이 도핑된 폴리실리콘막으로 구성된 하부 전극 상에 유전막 및 불순물이 도핑된 폴리실리콘막으로 구성된 상부 전극을 순차적으로 형성하여 구현할 수 있다. 이러한 커패시터 형성 공정을 추가할 경우 앞서와 같은 적은 메모리 용량의 필요로 하는 비휘발성 메모리 소자는 앞서와 같은 제조 단가 상승에 더하여 공정 비용이 더욱 증가하고 이로 인해 생산성이 크게 저하된다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 상술한 문제점을 해결하기 위하여 셀의 구조를 변경함과 아울러 추가 공정 없이 단순한 공정으로 커패시터를 가질 수 있는 비휘발성 메모리 소자를 제공하는 데 있다.
또한, 본 발명이 이루고자 하는 다른 기술적 과제는 상술한 비휘발성 메모리 소자를 용이하게 제조할 수 있는 제조 방법을 제공하는 데 있다.
상술한 기술적 과제를 달성하기 위하여, 본 발명의 일 예에 따른 비휘발성 메모리 소자는 반도체 기판과, 반도체 기판 상에 형성되는 플로팅 게이트와 이를 조절하는 컨트롤 게이트가 각각 터널 절연막과 게이트간 유전막을 사이에 두고 적층되되, 플로팅 게이트와 컨트롤 게이트가 펼쳐진 커패시터(spread capacitor) 구조를 갖는 억세스 트랜지스터를 포함한다. 또한, 본 발명의 비휘발성 메모리 소자는 플로팅 게이트와 동일 재질인 커패시터 하부전극과 컨트롤 게이트와 동일 재질인 커패시터 상부전극이 게이트간 유전막과 동일 재질인 커패시터 유전막을 사이에 두고 적층된 구조를 갖는 커패시터를 포함한다.
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본 발명의 다른 예에 따른 비휘발성 메모리 소자는 반도체 기판 상에 터널 절연막을 사이에 두고 형성된 플로팅 게이트와 플로팅 게이트의 하부 양측에 제1 소오스 영역 및 제1 드레인 영역을 갖고 컨트롤 게이트를 포함하는 억세스 트랜지스터를 포함한다.
본 발명의 비휘발성 메모리 소자는 억세스 트랜지스터와 인접하고 반도체 기판 상에 제1 게이트 절연막을 사이에 두고 형성된 선택 게이트와 선택 게이트의 하부 양측에 제2 소오스 영역 및 제2 드레인 영역을 구비하되, 제2 드레인 영역은 억세스 트랜지스터의 제1 드레인 영역을 공유하는 선택 트랜지스터를 포함한다.
또한, 본 발명의 비휘발성 메모리 소자는 억세스 트랜지스터의 플로팅 게이트와 동일 막질로 연장되고 반도체 기판 상에 절연막을 사이에 두고 형성된 커패시터 하부 전극과, 커패시터 하부 전극 상에 형성된 커패시터 유전막과, 커패시터 유전막 상에 형성된 커패시터 상부 전극을 포함하는 커패시터를 포함하여 이루어진다.
본 발명의 바람직한 실시예에 따르면, 플로팅 게이트는 불순물이 도핑된 폴 리실리콘막으로 구성하고, 커패시터 상부 전극은 금속막으로 구성할 수 있다. 억세스 트랜지스터의 컨트롤 게이트는 커패시터 상부 전극 역할을 수행하는 구성 요소일 수 있다.
상술한 다른 기술적 과제를 달성하기 위하여, 본 발명은 트랜지스터와 커패시터를 갖는 비휘발성 메모리 소자의 제조방법을 제공한다. 먼저, 반도체 기판을 트랜지스터가 형성될 제1 영역과 커패시터가 형성될 제2 영역으로 분리한다. 제1 영역에 터널 절연막이나 게이트 절연막을 형성한다. 제1 영역의 터널 절연막이나 게이트 절연막 상에 게이트를 형성하고, 제2 영역에 커패시터 하부 전극을 형성한다.
게이트의 하부 양측의 반도체 기판에 소오스 영역 및 드레인 영역을 형성한다. 게이트 및 커패시터 하부 전극이 형성된 반도체 기판 상에 게이트간 유전막을 형성한다. 게이트간 유전막을 패터닝하여 소오스 영역 및 드레인 영역에 플러그를 형성한다. 제1 영역의 플러그 상에 소오스 및 드레인 라인을 형성하고, 제2 영역의 게이트간 유전막 상에는 커패시터 상부 전극을 형성한다.
본 발명의 바람직한 실시예에 따르면, 게이트 및 커패시터 하부 전극은 터널 절연막이나 게이트 절연막을 포함하는 반도체 기판의 전면에 도전층을 형성한 다음, 이를 패터닝하여 제1 영역에는 게이트를 형성하고, 제2 영역에 커패시터 하부 전극을 형성할 수 있다.
게이트는 플로팅 게이트 또는 선택 게이트일 수 있다. 게이트가 플로팅 게이트일 경우, 플로팅 게이트는 제1 영역의 터널 절연막 상에서부터 제2 영역 위에까 지 형성함과 동시에 제2 영역에는 커패시터 하부전극을 형성할 수 있다. 게이트는 불순물이 도핑된 폴리실리콘막으로 구성하고, 커패시터 상부 전극은 금속막으로 형성할 수 있다.
본 발명의 바람직한 실시예에 따르면, 게이트간 유전막은 게이트 및 커패시터 하부 전극이 형성된 반도체 기판 상에 이종 막질로써 제1 층간 절연막 및 제2 층간 절연막을 순차적으로 형성하고, 제2 영역의 제1 층간 절연막을 노출시키면서 제2 층간 절연막을 평탄화하여 형성할 수 있다. 평탄화는 화학기계적연마 공정으로 수행하고, 제1 층간 절연막은 제2 층간 절연막보다 식각 속도가 큰 막질로 형성하여 제2 영역의 제1 층간 절연막이 노출되면 급격하게 제1 층간 절연막이 식각될 수 있다.
상술한 바와 같은 본 발명의 비휘발성 메모리 소자는 플로팅 게이트를 커패시터 영역까지 확장하여 공정 추가 없이 커패시터를 용이하게 형성할 수 있다.
본 발명의 비휘발성 메모리 소자는 플로팅 게이트를 커패시터 영역으로 확장하여 셀을 구성한다. 이에 따라, 본 발명의 비휘발성 메모리 소자는 커패시터 형성을 위한 별도의 추가 공정 없이 플로팅 게이트를 커패시터의 하부 전극으로 구성하고, 층간 절연막을 커패시터 유전막으로 구성하고, 컨트롤 게이트를 커패시터 상부 전극으로 구성하여 커패시터를 용이하게 구성할 수 있다.
또한, 본 발명의 비휘발성 메모리 소자는 커패시터 영역의 플로팅 게이트 상에 이종막의 층간 절연막으로 커패시터 유전막을 구성하여, 상층에 위치하는 제2 층간 절연막을 평탄화시 하층의 제1 층간 절연막을 노출시켜 커패시터 용량을 확보할 수 있다.
결과적으로, 본 발명의 비휘발성 메모리 소자는 셀의 구조를 변경하고, 커패시터 형성 공정을 추가하지 않아 적은 메모리 용량의 필요로 할 경우 제조 단가를 줄여 생산성이 크게 향상시킬 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니고, 서로 다른 다양한 형태로 구현될 수 있다. 본 발명의 실시예는 당 업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되는 것이다.
도면에서 막 또는 영역들의 크기 또는 두께는 명세서의 명확성을 위하여 과장된 것이며, 도면상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 후에는 n형 실시예를 후술할 것이다. 그러나, 원리상 반대되는 도전형의 실시예도 가능하다. 본 발명은 기술된 예로 제한되지 않으며, 당업자라면 본 발명의 범주 내에서 다양한 변경을 행할 수 있을 것이다. 또한, 소오스 영역 및 드레인 영역이라고 명명된 것은 서로 변경 가능한 것이다. 즉, 소오스 영역이 드레인 영역이 될 수 있고, 드레인 영역이 소오스 영역이 될 수 있다.
도 1은 본 발명에 의해 커패시터를 갖는 비휘발성 메모리 소자의 메모리 셀의 기본 회로도를 도시한 도면이다.
구체적으로, 본 발명에 의한 비휘발성 메모리 소자의 셀은 원 타임 또는 멀티 타임 프로그래머블 메모리 소자에 적용할 수 있다. 물론, 본 발명에 의한 비휘발성 메모리 소자의 셀은 DDI(Display Driver IC), 예컨대 LDI(LCD Driver IC)와 같은 집적회로에 삽입(embed)되어 적용될 수 있다. 도 1에서는 편의상 일 예로 멀티타임 프로그래머블 메모리 소자를 이용하여 설명한다.
도 1에 도시한 본 발명에 의한 비휘발성 메모리 소자의 셀은 억세스 트랜지스터(access transistor, 302), 선택 트랜지스터(selector transistor, 304) 및 커패시터(306)를 포함한다. 억세스 트랜지스터(302)의 일단(BLS)은 프로그램 단자(308)나 그라운드 단자(310)에 연결될 수 있다. 선택 트랜지스터(304)는 억세스 트랜지스터(302)를 선택하기 위한 것으로, 일단(BL)은 비트 라인에 연결되고 게이트 전극(311)은 워드 라인(WL)에 연결된다.
억세스 트랜지스터(302)의 플로팅 게이트(108)는 커패시터(306)의 하부 전극과 공유된다. 억세스 트랜지스터(302)의 컨트롤 게이트(CG, 120c)는 커패시터(306)의 상부 전극과 공유한다. 결과적으로, 억세스 트랜지스터(302)의 플로팅 게이트(108)는 커패시터(306)의 하부 전극이 되며, 억세스 트랜지스터(302)의 컨트롤 게이트(CG, 120)는 커패시터(306)의 상부 전극이 된다. 컨트롤 게이트(CG)에는 소거 단자(312), 읽기 단자(314), 그라운드 단자(316)가 연결된다.
본 발명에 의한 비휘발성 메모리 소자의 셀은 선택 트랜지스터(304)가 온 되었을 때 프로그램 단자(308) 및 소거 단자(312)에 적정 전압을 인가하여 억세스 트랜지스터(302)의 문턱 전압을 높이거나 낮춤으로써 프로그램하거나 소거한다. 그리 고, 본 발명에 의한 비휘발성 메모리 소자의 셀은 읽기 단자에 적정 전압을 인가하여 억세스 트랜지스터(302)의 온오프 상태를 검출하여 읽기 동작을 수행한다.
도 2는 도 1의 비휘발성 메모리 소자의 셀의 구조를 도시한 도면이다.
구체적으로, 비휘발성 메모리 소자의 셀에 포함된 억세스 트랜지스터(302)는 반도체 기판(100) 상의 p웰 영역(102) 상에서 터널 절연막(106b)을 사이에 두고 형성된 플로팅 게이트(108)와 플로팅 게이트(108, 108a 부분)의 하부 양측에 제1 소오스 영역(110a) 및 제1 드레인 영역(110b)과, 컨트롤 게이트(120c)를 포함한다.
선택 트랜지스터(304)는 구조적으로 억세스 트랜지스터(302)와 인접하고 반도체 기판(100) 상에 제1 게이트 절연막(106c)을 사이에 두고 형성된 선택 게이트 (108c)와, 선택 게이트(108c)의 하부 양측에 제2 소오스 영역(110a) 및 제2 드레인 영역(110c)을 구비하되, 제2 소오스 영역(110a)은 억세스 트랜지스터의 제1 소오스 영역(110a)을 공유한다.
커패시터(306)는 억세스 트랜지스터(302)의 플로팅 게이트(108)와 동일 막질로 연장되고 반도체 기판의 p웰 영역(102) 상에 제2 게이트 절연막(106a)을 사이에 두고 형성된 커패시터 하부 전극(108b 부분)과, 커패시터 하부 전극(108b 부분) 상에 형성된 커패시터 유전막(115)과, 커패시터 유전막(115) 상에 형성된 커패시터 상부 전극(120c 부분)을 포함한다. 커패시터 유전막(115)은 게이트간 유전막으로 명명할 수 있다.
커패시터 상부 전극은 금속층(metal layer, M)으로 구성되고, 커패시터 유전막(115)은 절연막(insulating layer, I)으로 구성되고, 커패시터 하부 전극(108b 부분)은 불순물이 도핑된 폴리실리콘막(polysilicon layer)으로 구성된다. 따라서, 본 발명의 비휘발성 메모리 소자는 MIP 커패시터(306)를 포함한다.
도 3은 본 발명에 의한 비휘발성 메모리 소자의 셀을 구현한 레이아웃도이다.
구체적으로, 도 3은 비휘발성 메모리 소자의 셀 중에서 억세스 트랜지스터(302) 및 커패시터(306)를 구현한 것이다. 억세스 트랜지스터(302)의 플로팅 게이트(108)는 머리 부분(108b 부분)이 넓은 T자 형태로 구현된다. 플로팅 게이트(108)는 T자 형태의 다리 부분(108a 부분)에 위치하고, 다리 부분은 기판(미도시) 상의 터널 절연막(미도시) 상부에 위치한다.
플로팅 게이트(108a 부분)의 상하로 활성 영역(105)에는 소오스 영역(미도시) 및 드레인 영역(미도시)이 위치한다. 소오스 영역 및 드레인 영역에 각각 콘택(318, 320)을 통하여 소오스 라인(120a) 및 드레인 라인(120b)이 연결되어 있다. 컨트롤 게이트(120c)는 T자의 머리 부분(108b) 상에 게이트간 유전막(미도시)을 개재하여 형성된다.
플로팅 게이트(108)와 동일 막질로 공유하는 커패시터(306)의 하부 전극 상에는 커패시터 유전막(미도시, 게이트간 유전)을 게재하여 커패시터 상부 전극(120c, 컨트롤 게이트)이 위치하여 커패시터를 구성한다.
도 4는 도 3의 비휘발성 메모리 소자의 셀을 상세하게 설명하기 위한 레이아웃도이고, 도 5는 도 4의 Ⅴ-Ⅴ에 따른 단면도이고, 도 6은 도 4의 Ⅵ-Ⅵ에 따른 단면도이며, 도 7은 도 4의 Ⅶ-Ⅶ에 따른 단면도이다.
구체적으로, 억세스 트랜지스터(302)의 플로팅 게이트(108)는 머리 부분(108b)이 넓고 다리 부분(108a)이 좁은 T자 형태로 구현된다. 반도체 기판(100)의 활성영역(105)을 정의하는 소자 분리막(104)이 형성되어 있다. 반도체 기판(100)의 활성영역(105) 위에는 터널 절연막(106b)이 형성되어 있다. 소자 분리막(104) 위에는 컨트롤 게이트(120c)가 형성되어 있으며, 컨트롤 게이트(120c)와 소자 분리막(104) 사이에는 컨트롤 게이트(120c)와 나란하게 게이트간 유전막(115)이 형성되어 있다.
플로팅 게이트(108)는 게이트간 유전막(115) 아래에서 컨트롤 게이트(120c)와 중첩되면서 활성영역(105) 위의 터널 절연막(106b)에까지 일체로 연속적으로 형성되어 있다. 즉, T자 모양의 플로팅 게이트(108)중 머리 부분(108b)은 소자 분리막(104) 위에 형성되고, 다리 부분(108a)은 터널 절연막(106b) 위에 놓여 있다. 플로팅 게이트(108) 양측의 활성영역(105)에는 소오스 영역(110a) 및 드레인 영역(110b)이 형성되어 있다. 도 4 내지 도 7에서, 참조번호 122a, 122b는 스페이서를 나타낸다.
억세스 트랜지스터 영역의 단면에 해당하는 도 7을 참조하면, 플로팅 게이트(108)와 터널 절연막(106a)의 적층체 양측에 소오스 영역(110a) 및 드레인 영역(110b)이 개재되어 있어, 트랜지스터 모양을 이루고 있음을 알 수 있다. 또한 커패시터 영역의 단면에 해당하는 도 6을 참조하면, 플로팅 게이트(108) 위에 게이트간 유전막(115)과 컨트롤 게이트(120c)가 적층되어 위치함으로써 커패시터 모양을 이루고 있음을 알 수 있다.
도 4 및 도 6을 참조하여 볼 때, 본 발명의 커패시터는 플로팅 게이트(108)가 트랜지스터 주위로 펼쳐져 있고, 펼쳐진 플로팅 게이트(108) 상부에 컨트롤 게이트(120c)가 위치한다. 이런 의미에서, 본 발명의 비휘발성 메모리 소자는 플로팅 게이트(108)와 컨트롤 게이트(120c)가 펼쳐진 커패시터 구조(spread capacitor)를 가진다. 이러한 구조는 비휘발성 메모리 소자가 삽입되는 제품에서 폴리실리콘-유전막-금속막 구조 등의 커패시터를 사용할 경우에 커패시터의 하부 막질을 플로팅 게이트로 그대로 사용하며, 커패시터의 상부 막질을 컨트롤 게이트로 그대로 사용할 수 있다.
따라서, 본 발명의 비휘발성 메모리 소자는 플로팅 게이트(108)와 커패시터 하부전극(108)을 동시에 형성할 수 있으며, 커패시터 상부전극(120c) 및 컨트롤 게이트(120c)를 동시에 형성할 수 있어 제조공정 수를 줄일 수 있다. 더욱이, 본 발명의 비휘발성 메모리 소자는 플로팅 게이트(108)와 연결되는 커패시터 영역의 커패시터 면적으로 컨트롤 게이트(120c)와 플로팅 게이트(108)간의 커플링비를 결정하게 된다.
도 8 내지 도 13은 본 발명에 의한 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
도 8 내지 도 13에서, 제1 영역은 트랜지스터, 예컨대 억세스 트랜지스터나 선택 트랜지스터가 형성되는 영역이며, 제2 영역은 커패시터가 형성되는 영역을 나타낸다.
도 8을 참조하면, 실리콘과 같은 반도체 기판(100) 위에 p-웰(102)을 형성한 다. 그런 다음, 예를 들어 STI(Shallow Trench Isolation)에 의하여 소자 분리 영역에 소자분리 구조로서 소자 분리막(104)을 형성하여 활성 영역(105)을 한정한다. 소자의 집적도 및 특성에 따라 적절한 소자분리법을 사용할 수 있는데, 본 실시예에서는 반도체 기판(100)의 소자분리 영역에 홈을 형성하고, 이 홈 내에 절연막을 매립함으로써 소자분리를 행하는 STI를 이용하여 소자분리한 경우를 예로 들어 설명한다. 그러나, 소자분리 구조는 이에 한정되는 것은 아니고 LOCOS(LOCal Oxidation of Silicon) 소자분리 구조를 형성해도 좋다.
도 9를 참조하면, 반도체 기판(100) 위에 절연막(106)을 형성한다. 절연막(106)은 산화막으로 형성할 수 있다. 절연막(106)은 반도체 기판(100)을 열산화시켜 형성할 수도 있지만, LPCVD(Low Pressure Chemical Vapor Deposition)법에 의해서도 형성할 수 있다. 절연막(106)은 제1 영역에서는 터널 절연막(106a)이나 게이트 절연막(106c)으로 이용되고, 제2 영역에서는 일종의 보호막(106a)으로 이용된다. 도 9 및 그 이하 도면에서 편의상 절연막(106)으로 통칭하여 설명한다.
다음에, 제1 영역에 게이트(208)를 형성하고, 제2 영역에 커패시터 하부 전극(108b)을 형성한다. 게이트(208)나 커패시터 하부 전극(108b)은 하나의 제조 공정에서 동시에 형성한다. 게이트(208)는 억세스 트랜지스터의 플로팅 게이트나, 선택 트랜지스터의 선택 게이트이다. 도 9에서는, 편의상 플로팅 게이트와 커패시터 하부 전극이 연결되지 않은 상태를 도시하였다.
게이트(208)나 커패시터 하부 전극(108b)은 불순물이 도핑된 폴리실리콘층으로 형성한다. 폴리실리콘층은 LPCVD법으로 500℃ 내지 700℃의 온도에서 증착하여 형성할 수도 있고, 불순물이 도핑되지 않은 상태로 증착한 후 비소(As) 또는 인(P)을 이온주입으로 도핑시켜 도전성을 갖도록 할 수도 있고, 증착시 인-시츄(in-situ)로 불순물을 도핑할 수도 있다. 게이트(208)나 커패시터 하부 전극(108b)의 두께는 대략 1000 내지 2000Å 정도로 형성한다.
도 10을 참조하면, 게이트(208)의 하부 양측의 반도체 기판(100)에 소오스 영역(210a) 및 드레인 영역(210b)을 형성한다. 소오스 영역(210a) 및 드레인 영역(210b)은 앞서 설명한 억세스 트랜지스터나 선택 트랜지스터의 소오스 영역이나 드레인 영역이다.
도 11 및 도 12를 참조하면, 게이트(208) 및 커패시터 하부 전극(108b, 또는 컨트롤 게이트)이 형성된 반도체 기판(100) 상에 층간 절연막으로써 게이트간 유전막(115, 커패시터 유전막)을 형성한다. 게이트간 유전막은 이종 막질(다른 종류의 막질)로 형성한다.
즉, 게이트간 유전막(115)은 도 11에 도시한 바와 같이 게이트(208) 및 커패시터 하부 전극(108b)이 형성된 반도체 기판(100) 상에 제1 층간 절연막(112)을 형성한다. 제1 층간 절연막(112)은 후에 형성하는 제2 층간 절연막(114)보다 식각 속도가 빠른 막질을 이용한다. 제1 층간 절연막(112)은 BPSG막으로 형성하며, 500 내지 4000Å의 두께로 형성한다. 제1 층간 절연막(112) 상에 제2 층간 절연막(114)을 형성한다. 제2 층간 절연막(114)은 PTEOS막(플라즈마 TEOS 산화막)으로 형성하며, 1000 내지 10000Å의 두께로 형성한다.
이어서, 도 12에 도시한 바와 같이 제2 층간 절연막(114)을 평탄화하여 커패 시터가 형성되는 제2 영역에서는 제1 층간 절연막(112)이 노출되도록 한다. 평탄화 공정은 화학기계적연마 공정을 이용하여 수행한다. 이에 따라, 제1 층간 절연막(112) 및 평탄화된 제2 층간 절연막(114a)으로 게이트간 유전막(115)이 형성된다. 이렇게 본 발명과 같이 제1 층간 절연막(112)을 노출시키게 되면 게이트간 유전막(115, 커패시터 유전막)의 높이(두께)를 낮출 수 있어 커패시터 용량을 확보할 수 있다. 특히, 본 발명의 제1 층간 절연막(112)은 식각 속도가 빨라서 노출만되면 급격하게 식각이 진행되어 커패시터 용량을 확보할 수 있다.
물론, 게이트간 유전막(115)의 두께는 공정 파라미터에 따라 용이하게 조절할 수 있다. 도 9 내지 도 12에서, 절연막(106)의 두께를 동일하게 도시하였지만, 커패시터 형성 영역의 절연막(106)의 두께를 높일 경우 커패시터 하부 전극(108b)의 높이가 높아지고, 결과적으로 평탄화 공정시 제1 층간 절연막(112)을 보다 용이하게 노출시킬 수도 있다.
다음에, 도 12에 도시한 바와 같이 트랜지스터 영역의 게이트간 유전막(115)을 패터닝하여 소오스 영역 및 드레인 영역에 콘택홀(116)을 형성하고, 콘택홀(116)을 매립하는 플러그(118)를 형성한다. 플러그(118)는 텅스텐막으로 형성한다. 플러그(118)은 콘택홀(116)에 텅스텐막을 형성한 후, 화학기계적연마하여 평탄화시켜 형성한다.
도 13을 참조하면, 트랜지스터 영역의 게이트간 유전막(115) 상에서 플러그(118)와 연결되는 소오스 라인(120a) 및 드레인 라인(120b)과, 커패시터 영역의 게이트간 유전막(1115) 상에 커패시터 상부 전극(120c)을 형성한다. 소오스 라인(120a), 드레인 라인(120b), 커패시터 상부 전극(120c, 컨트롤 게이트)은 금속막으로 형성하며, 하나의 공정을 통하여 동시에 형성한다.
도 1은 본 발명에 의해 커패시터를 갖는 비휘발성 메모리 소자의 메모리 셀의 기본 회로도를 도시한 도면이다.
도 2는 도 1의 비휘발성 메모리 소자의 셀의 구조를 도시한 도면이다.
도 3은 본 발명에 의한 비휘발성 메모리 소자의 셀을 구현한 레이아웃도이다.
도 4는 도 3의 비휘발성 메모리 소자의 셀을 상세하게 설명하기 위한 레이아웃도이다.
도 5는 도 4의 Ⅴ-Ⅴ에 따른 단면도이다.
도 6은 도 4의 Ⅵ-Ⅵ에 따른 단면도이다.
도 7은 도 4의 Ⅶ-Ⅶ에 따른 단면도이다.
도 8 내지 도 13은 본 발명에 의한 비휘발성 메모리 소자의 제조방법을 설명하기 위하여 도시한 단면도들이다.
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- 반도체 기판;상기 반도체 기판 상에 형성되는 플로팅 게이트와 이를 조절하는 컨트롤 게이트가 각각 터널 절연막과 게이트간 유전막을 사이에 두고 적층되되, 상기 플로팅 게이트와 컨트롤 게이트가 펼쳐진 커패시터(spread capacitor) 구조를 갖는 억세스 트랜지스터; 및상기 플로팅 게이트와 동일 재질인 커패시터 하부전극과 상기 컨트롤 게이트와 동일 재질인 커패시터 상부전극이 상기 게이트간 유전막과 동일 재질인 커패시터 유전막을 사이에 두고 적층된 구조를 갖는 커패시터로 이루어진 것을 특징으로 하는 비휘발성 메모리 소자.
- 제6항에 있어서, 상기 터널 절연막과 동일 재질인 게이트 절연막과 상기 플로팅 게이트와 동일 재질인 게이트 전극이 적층된 구조를 갖는 선택 트랜지스터를 더 포함하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.제6항에 있어서, 상기 플로팅 게이트는 불순물이 도핑된 폴리실리콘막으로 구성하고, 상기 컨트롤 게이트는 금속막으로 구성하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제6항에 있어서, 상기 플로팅 게이트는 머리 부분이 넓은 T자이고 다리 부분이 상기 터널 절연막 위에 놓이며, 상기 컨트롤 게이트는 상기 T자의 머리 부분에 놓이는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제6항에 있어서, 상기 펼쳐진 커패시터의 면적으로 상기 컨트롤 게이트와 플로팅 게이트간의 커플링비를 결정하게 되는 것을 특징으로 하는 비휘발성 메모리 소자.
- 반도체 기판 상에 터널 절연막을 사이에 두고 형성된 플로팅 게이트와 상기 플로팅 게이트의 하부 양측에 제1 소오스 영역 및 제1 드레인 영역을 갖고 컨트롤 게이트를 포함하는 억세스 트랜지스터;상기 억세스 트랜지스터와 인접하고 상기 반도체 기판 상에 제1 게이트 절연막을 사이에 두고 형성된 선택 게이트와 상기 선택 게이트의 하부 양측에 제2 소오스 영역 및 제2 드레인 영역을 구비하되, 상기 제2 드레인 영역은 상기 억세스 트 랜지스터의 제1 드레인 영역을 공유하는 선택 트랜지스터; 및상기 억세스 트랜지스터의 플로팅 게이트와 동일 막질로 연장되고 상기 반도체 기판 상에 절연막을 사이에 두고 형성된 커패시터 하부 전극과, 상기 커패시터 하부 전극 상에 형성된 커패시터 유전막과, 상기 커패시터 유전막 상에 형성된 커패시터 상부 전극을 포함하는 커패시터를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자.
- 청구항 12은(는) 설정등록료 납부시 포기되었습니다.제11항에 있어서, 상기 플로팅 게이트는 불순물이 도핑된 폴리실리콘막으로 구성하고, 상기 커패시터 상부 전극은 금속막으로 구성하는 것을 특징으로 하는 비휘발성 메모리 소자.
- 제11항에 있어서, 상기 억세스 트랜지스터의 컨트롤 게이트는 상기 커패시터 상부 전극 역할을 수행하는 구성 요소인 것을 특징으로 하는 비휘발성 메모리 소자.
- 트랜지스터와 커패시터를 갖는 비휘발성 메모리 소자의 제조방법에 있어서,반도체 기판을 트랜지스터가 형성될 제1 영역과 커패시터가 형성될 제2 영역으로 분리하는 단계;상기 제1 영역에 터널 절연막이나 게이트 절연막을 형성하는 단계;상기 제1 영역의 터널 절연막이나 게이트 절연막 상에 게이트를 형성하고, 상기 제2 영역에 커패시터 하부 전극을 형성하는 단계;상기 게이트의 하부 양측의 반도체 기판에 소오스 영역 및 드레인 영역을 형성하는 단계;상기 게이트 및 커패시터 하부 전극이 형성된 반도체 기판 상에 게이트간 유전막을 형성하는 단계;상기 게이트간 유전막을 패터닝하여 상기 소오스 영역 및 드레인 영역에 플러그를 형성하는 단계; 및상기 제1 영역의 플러그 상에 소오스 및 드레인 라인을 형성하고, 제2 영역의 게이트간 유전막 상에는 커패시터 상부 전극을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제14항에 있어서, 상기 게이트 및 커패시터 하부 전극은,상기 터널 절연막이나 게이트 절연막을 포함하는 반도체 기판의 전면에 도전층을 형성한 다음, 이를 패터닝하여 상기 제1 영역에는 상기 게이트를 형성하고, 상기 제2 영역에 커패시터 하부 전극을 형성하는 것을 포함하여 이루어지는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제14항에 있어서, 상기 게이트는 플로팅 게이트 또는 선택 게이트인 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 제16항에 있어서, 상기 게이트가 플로팅 게이트일 경우, 상기 플로팅 게이트는 상기 제1 영역의 상기 터널 절연막 상에서부터 상기 제2 영역 위에까지 형성함과 동시에 상기 제2 영역에는 상기 커패시터 하부전극을 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제14항에 있어서, 상기 게이트는 불순물이 도핑된 폴리실리콘막으로 구성하고, 상기 커패시터 상부 전극은 금속막으로 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제14항에 있어서, 상기 게이트간 유전막은 상기 게이트 및 커패시터 하부 전극이 형성된 반도체 기판 상에 이종 막질로써 제1 층간 절연막 및 제2 층간 절연막을 순차적으로 형성하고, 상기 제2 영역의 제1 층간 절연막을 노출시키면서 제2 층간 절연막을 평탄화하여 형성하는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제19항에 있어서, 상기 평탄화는 화학기계적연마 공정으로 수행하고, 상기 제1 층간 절연막은 상기 제2 층간 절연막보다 식각 속도가 큰 막질로 형성하여 상기 제2 영역의 제1 층간 절연막이 노출되면 급격하게 제1 층간 절연막이 식각되는 것을 특징으로 하는 비휘발성 메모리 소자의 제조방법.
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| LAPS | Lapse due to unpaid annual fee |