JP2014168002A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法 Download PDF

Info

Publication number
JP2014168002A
JP2014168002A JP2013039678A JP2013039678A JP2014168002A JP 2014168002 A JP2014168002 A JP 2014168002A JP 2013039678 A JP2013039678 A JP 2013039678A JP 2013039678 A JP2013039678 A JP 2013039678A JP 2014168002 A JP2014168002 A JP 2014168002A
Authority
JP
Japan
Prior art keywords
gate electrode
insulating film
region
selection gate
memory
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2013039678A
Other languages
English (en)
Other versions
JP6168792B2 (ja
JP2014168002A5 (ja
Inventor
Koichi Toba
功一 鳥羽
Hiroshi Chagihara
啓 茶木原
Yoshiyuki Kawashima
祥之 川嶋
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Priority to JP2013039678A priority Critical patent/JP6168792B2/ja
Priority to TW103105922A priority patent/TWI594400B/zh
Priority to US14/190,183 priority patent/US9520504B2/en
Priority to CN201410067784.XA priority patent/CN104022114B/zh
Priority to CN201420084985.6U priority patent/CN203826390U/zh
Publication of JP2014168002A publication Critical patent/JP2014168002A/ja
Publication of JP2014168002A5 publication Critical patent/JP2014168002A5/ja
Application granted granted Critical
Publication of JP6168792B2 publication Critical patent/JP6168792B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

【課題】スプリットゲート構造のＭＯＮＯＳ型メモリセルにおいて、選択ゲート電極とメモリゲート電極との間で短絡が起きることを防ぎ、半導体装置の信頼性を向上させる。
【解決手段】互いに隣接し、第１方向に延在する選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１を有するＭＯＮＯＳメモリにおいて、第１方向における選択ゲート電極ＣＧ１の端部のシャント部ＣＳ１以外の領域の選択ゲート電極ＣＧ１の上面をキャップ絶縁膜ＣＡ１により覆う。メモリゲート電極ＭＧ１は、キャップ絶縁膜ＣＡ１から露出するシャント部ＣＳ１の上面と、キャップ絶縁膜ＣＡ１との境界に対して、キャップ絶縁膜ＣＡ１側で終端している。
【選択図】図１

Description

本発明は、半導体装置およびその製造技術に関し、特に、スプリットゲート構造のＭＯＮＯＳ（Metal Oxide Nitride Oxide Semiconductor）型不揮発性メモリセルを有する半導体装置およびその製造に適用して有効な技術に関するものである。
不揮発性メモリセルとして使用する素子として、近年、窒化膜を電荷蓄積層とするＭＯＮＯＳ型不揮発性メモリセル（以下単にＭＯＮＯＳメモリと呼ぶことがある）が注目されている。ＭＯＮＯＳ型不揮発性メモリセルには、単一のトランジスタ構造を有するメモリセルの他に、選択ゲート電極およびメモリゲート電極を有し、二つのトランジスタ構造を有するスプリットゲート構造のメモリセルが提案されている。
スプリットゲート構造のＭＯＮＯＳメモリを構成し、半導体基板上において互いに隣接する選択ゲート電極およびメモリゲート電極は、それらの間に介在する電荷蓄積層を含む絶縁膜により電気的に絶縁されている。当該ＭＯＮＯＳメモリを動作させる際には、当該電荷蓄積層に対し電荷を出し入れすることで、情報の記憶および消去を行う。
特許文献１（国際特許公開ＷＯ ２０１０／０８２３８９号公報）には、スプリットゲート構造のＭＯＮＯＳメモリを構成する選択ゲート電極上に絶縁膜を設けることで、互いに隣接する選択ゲート電極とメモリゲート電極とが短絡することを防ぐことが記載されている。
国際特許公開ＷＯ ２０１０／０８２３８９号公報
選択ゲート電極およびメモリゲート電極のそれぞれに異なる電位を供給するために、各電極の上面にはプラグを接続する。ここで、特許文献１のように選択ゲート電極の上面を絶縁膜で覆う場合、給電領域であるシャント領域において、プラグを選択ゲート電極の上面に接続するため、選択ゲート電極の上面の一部を当該絶縁膜から露出させる必要がある。
このとき、シャント領域において上面が露出する選択ゲート電極の側壁に隣接してメモリゲート電極が形成されている場合、選択ゲート電極およびメモリゲート電極の上面に形成されたシリサイド層などを通じ、選択ゲート電極およびメモリゲート電極間で短絡が起き、半導体措置の信頼性が低下する虞がある。
その他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
本願において開示される実施の形態のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
一実施の形態である半導体装置は、互いに隣接して第１方向に延在する選択ゲート電極およびメモリゲート電極を有するＭＯＮＯＳメモリにおいて、第１方向における選択ゲート電極の端部のシャント部以外の領域の選択ゲート電極の上面をキャップ絶縁膜により覆うものである。ここで、メモリゲート電極は、キャップ絶縁膜から露出するシャント部の上面とキャップ絶縁膜との境界に対して、キャップ絶縁膜側で終端している。
また、他の実施の形態である半導体装置の製造方法は、互いに隣接して第１方向に延在する選択ゲート電極およびメモリゲート電極を形成し、第１方向における選択ゲート電極の端部のシャント部以外の領域の選択ゲート電極の上面をキャップ絶縁膜により覆うものである。ここで、メモリゲート電極は、キャップ絶縁膜から露出するシャント部の上面とキャップ絶縁膜との境界に対して、キャップ絶縁膜側で終端させる。
本願において開示される一実施の形態によれば、半導体装置の信頼性を向上させることができる。
本発明の実施の形態１である半導体装置を示す要部平面図である。 本発明の実施の形態１である半導体装置を示す要部断面図である。 （ａ）は、本発明の実施の形態１である半導体装置を示す要部俯瞰図である。（ｂ）は、本発明の実施の形態１である半導体装置を示す要部俯瞰図である。 本発明の実施の形態１である半導体装置を示す要部断面図である。 本発明の実施の形態１である半導体装置を示す要部断面図である。 本発明の実施の形態１である半導体装置の製造方法を示す要部平面図である。 本発明の実施の形態１である半導体装置の製造方法を示す要部断面図である。 図７に続く半導体装置の製造方法を示す要部断面図である。 図８に続く半導体装置の製造方法を示す要部断面図である。 図９に続く半導体装置の製造方法を示す要部平面図である。 図９に続く半導体装置の製造方法を示す要部断面図である。 図１０に続く半導体装置の製造方法を示す要部平面図である。 図１２に続く半導体装置の製造方法を示す要部平面図である。 図１２に続く半導体装置の製造方法を示す要部断面図である。 図１３に続く半導体装置の製造方法を示す要部平面図である。 図１３に続く半導体装置の製造方法を示す要部断面図である。 図１６に続く半導体装置の製造方法を示す要部平面図である。 図１７に続く半導体装置の製造方法を示す要部平面図である。 図１７に続く半導体装置の製造方法を示す要部断面図である。 図１９に続く半導体装置の製造方法を示す要部断面図である。 図２０に続く半導体装置の製造方法を示す要部断面図である。 図２１に続く半導体装置の製造方法を示す要部断面図である。 図２２に続く半導体装置の製造方法を示す要部断面図である。 図２３に続く半導体装置の製造方法を示す要部断面図である。 図２４に続く半導体装置の製造方法を示す要部断面図である。 図２５に続く半導体装置の製造方法を示す要部断面図である。 図２６に続く半導体装置の製造方法を示す要部断面図である。 図２７に続く半導体装置の製造方法を示す要部断面図である。 図２８に続く半導体装置の製造方法を示す要部断面図である。 図２９に続く半導体装置の製造方法を示す要部断面図である。 図３０に続く半導体装置の製造方法を示す要部平面図である。 図３０に続く半導体装置の製造方法を示す要部断面図である。 本発明の実施の形態１の変形例である半導体装置の要部平面図である。 本発明の実施の形態１の変形例である半導体装置の要部平面図である。 本発明の実施の形態１の変形例である半導体装置の要部平面図である。 本発明の実施の形態１の変形例である半導体装置の要部平面図である。 本発明の実施の形態１の変形例である半導体装置の製造方法を示す要部平面図である。 図３７に続く半導体装置の製造方法を示す要部平面図である。 本発明の実施の形態２である半導体装置の製造方法を示す要部平面図である。 図３９に続く半導体装置の製造方法を示す要部平面図である。 図３９に続く半導体装置の製造方法を示す要部断面図である。 図４０に続く半導体装置の製造方法を示す要部平面図である。 図４０に続く半導体装置の製造方法を示す要部断面図である。 図４２に続く半導体装置の製造方法を示す要部平面図である。 図４４に続く半導体装置の製造方法を示す要部平面図である。 図４４に続く半導体装置の製造方法を示す要部断面図である。 図４５に続く半導体装置の製造方法を示す要部平面図である。 図４５に続く半導体装置の製造方法を示す要部断面図である。 本発明の実施の形態２の変形例である半導体装置の製造方法を示す要部平面図である。 図４９に続く半導体装置の製造方法を示す要部平面図である。 本発明の実施の形態３である半導体装置の製造方法を示す要部平面図である。 図５１に続く半導体装置の製造方法を示す要部平面図である。 図５２に続く半導体装置の製造方法を示す要部平面図である。 図５３に続く半導体装置の製造方法を示す要部平面図である。 図５４に続く半導体装置の製造方法を示す要部平面図である。 図５５に続く半導体装置の製造方法を示す要部平面図である。 図５５に続く半導体装置の製造方法を示す要部断面図である。 図５６に続く半導体装置の製造方法を示す要部平面図である。 図５６に続く半導体装置の製造方法を示す要部断面図である。 本発明の実施の形態３の変形例である半導体装置の製造方法を示す要部平面図である。 図６０に続く半導体装置の製造方法を示す要部平面図である。 比較例である半導体装置を示す要部平面図である。 比較例である半導体装置を示す要部俯瞰図である。
以下、実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なとき以外は同一または同様な部分の説明を原則として繰り返さない。
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見やすくするために部分的にハッチングを付す場合がある。
（実施の形態１）
本実施の形態では、選択用のゲート電極（以下単に選択ゲート電極という）および記憶用のゲート電極（以下単にメモリゲート電極という）が互いに絶縁膜を介して隣接する不揮発性記憶素子において、各ゲート電極のパターン形状および選択ゲート電極上の絶縁膜の形状を工夫することにより、選択ゲート電極およびメモリゲート電極がショートすることを防ぐことについて説明する。
まず、図１に本実施の形態の半導体装置であるスプリットゲート構造のＭＯＮＯＳメモリの要部平面図を示す。また、図２に、図１のＡーＡ線における要部断面図を示す。なお、図１では選択ゲート電極、メモリゲート電極およびそれらの間に介在する電荷蓄積層を含む絶縁膜、選択ゲート電極上の絶縁膜並びにプラグのみを示している。図１では、図を分かりやすくするため、選択ゲート電極上に形成されたキャップ絶縁膜などの絶縁膜にハッチングを付している。また、平面図において、レジストパターンに覆われたパターンの輪郭を破線で示している。
図１に示すように、平面視において、半導体基板（図示しない）上には、半導体基板の主面に沿う第１方向に延在する選択ゲート電極ＣＧ１、ＣＧ２が複数形成されている。選択ゲート電極ＣＧ１、ＣＧ２は、半導体基板の主面に沿う方向であって、第１方向と直交する第２方向に交互に並んで配置されている。また、選択ゲート電極ＣＧ１は、第１方向においてパターンが分断されている。つまり、第１方向に延在する選択ゲート電極ＣＧ１は、第１方向に並んで複数配置されている。
ここで、選択ゲート電極ＣＧ１、ＣＧ２の直上には、例えば窒化シリコン膜からなるキャップ絶縁膜ＣＡ１、ＣＡ２がそれぞれ形成されている。キャップ絶縁膜ＣＡ１、ＣＡ２は平面視において選択ゲート電極ＣＧ１、ＣＧ２とそれぞれ重なるように配置されている。つまり、キャップ絶縁膜ＣＡ１、ＣＡ２の直下には、必ず選択ゲート電極ＣＧ１、ＣＧ２がそれぞれ形成されている。
また、選択ゲート電極ＣＧ１、ＣＧ２の上面の一部はキャップ絶縁膜ＣＡ１、ＣＡ２からそれぞれ露出している。キャップ絶縁膜ＣＡ１、ＣＡ２から露出している領域の選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの上面は、選択ゲート電極ＣＧ１、ＣＧ２のそれぞれに給電を行うためのプラグＰＣを接続する給電領域、つまりシャント領域である。ここでは、キャップ絶縁膜ＣＡ１、ＣＡ２から露出している領域の選択ゲート電極ＣＧ１、ＣＧ２を、それぞれシャント部ＣＳ１、ＣＳ２と呼ぶ。シャント部ＣＳ１、ＣＳ２のそれぞれの上面には、平面視において第２方向に延在する形状を有する柱状のプラグＰＣが接続されている。つまり、平面視において、プラグＰＣは長方形、または楕円などの形状を有している。
なお、図１では半導体基板および半導体基板の上面に形成された半導体層、および素子分離領域などの絶縁層の図示を省略しているが、図１に示す給電領域Ａ１、つまり第１領域は半導体基板の上面に素子分離領域が形成された不活性領域であり、活性領域Ｂ１、つまり第２領域の半導体基板の上面には、ソース・ドレイン領域などの半導体層が形成されている。また、選択ゲート電極ＣＧ１、ＣＧ２の上面がキャップ絶縁膜ＣＡ１、ＣＡ２から露出しているシャント部ＣＳ１、ＣＳ２は、いずれも給電領域Ａ１に形成されており、平面視において半導体基板の上面の素子分離領域と重なる領域に形成されている。
つまり、シャント部ＣＳ１、ＣＳ２は素子分離領域上に形成されている。したがって、シャント部ＣＳ１、ＣＳ２の上面に接続されたプラグＰＣの一部がシャント部ＣＳ１、ＣＳ２からからはみ出して形成されたとしても、当該プラグＰＣの一部は素子分離領域の上面に接続されるため、プラグＰＣおよび選択ゲート電極ＣＧ１、ＣＧ２が半導体基板に導通することを防ぐことができる。
シャント部ＣＳ１は選択ゲート電極ＣＧ１の第１方向における端部に設けられている。これに対し、シャント部ＣＳ２は、選択ゲート電極ＣＧ２の第１方向に延在する側壁から第２方向に突出するような形状で設けられており、選択ゲート電極ＣＧ２の第１方向における端部に設けられているわけではない。ここで、第１方向に延在する選択ゲート電極ＣＧ１は、第１側壁と、第１側壁の反対側の第２側壁とを有している。また、第１方向に延在する選択ゲート電極ＣＧ２は、第３側壁と、第３側壁の反対側の第４側壁とを有している。第１側壁〜第４側壁はいずれも第１方向に沿う方向に延在する側壁である。隣り合う選択ゲート電極ＣＧ１の第１側壁と、選択ゲート電極ＣＧ２の第３側壁とは互いに対向している。また、隣り合う選択ゲート電極ＣＧ１の第２側壁と、選択ゲート電極ＣＧ２の第４側壁とは互いに対向している。
シャント部ＣＳ１は、選択ゲート電極ＣＧ１の第１側壁側から第２方向に突出するように形成されている。つまり、選択ゲート電極ＣＧ１のシャント部ＣＳ１は、第１方向における選択ゲート電極ＣＧ１の端部の第１側壁から、対抗する選択ゲート電極ＣＧ２の第３側壁に向かって突出している。
また、シャント部ＣＳ２は、第１方向において選択ゲート電極ＣＧ１が途切れている箇所、すなわち第１方向において隣り合う二つの選択ゲート電極ＣＧ１の間の領域において、選択ゲート電極ＣＧ２の第３側壁から第２方向に突出している。すなわち、シャント部ＣＳ２は、第１方向において互いに離間して設けられた二つのシャント部ＣＳ１の間に配置されている。キャップ絶縁膜ＣＡ１が第１方向に延伸され、第２方向においてシャント部ＣＳ１と並んで配置されているため、上記のように、シャント部ＣＳ１、ＣＳ２は、キャップ絶縁膜ＣＡ１、ＣＡ２に覆われた領域の選択ゲート電極ＣＧ１、ＣＧ２に比べて、第２方向における幅を広げることで、プラグＰＣを接続する領域を確保している。
選択ゲート電極ＣＧ１の第２側壁、および選択ゲート電極ＣＧ２の第４側壁には、第１方向に延びるメモリゲート電極ＭＧ１、ＭＧ２がそれぞれ隣接して設けられている。選択ゲート電極ＣＧ１とメモリゲート電極ＭＧ１との間には、選択ゲート電極ＣＧ１の第２側壁側からメモリゲート電極ＭＧ１に向かって順に絶縁膜ＸＢ、電荷蓄積層ＣＳＬおよび絶縁膜ＸＴが形成されている。同様に、選択ゲート電極ＣＧ２とメモリゲート電極ＭＧ２との間には、選択ゲート電極ＣＧ２の第４側壁側からメモリゲート電極ＭＧ２に向かって順に絶縁膜ＸＢ、電荷蓄積層ＣＳＬおよび絶縁膜ＸＴが形成されている。
ここでは、絶縁膜ＸＢ、電荷蓄積層ＣＳＬおよび絶縁膜ＸＴからなる積層膜をＯＮＯ（Oxide Nitride Oxide）膜ＣＳと呼ぶ。選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１間、並びに選択ゲート電極ＣＧ２およびメモリゲート電極ＭＧ２間は、ぞれぞれ絶縁膜であるＯＮＯ膜ＣＳが介在することで電気的に絶縁されている。図１および図２には、半導体基板側、および選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの側壁側から順に形成された絶縁膜ＸＢ、電荷蓄積層ＣＳＬおよび絶縁膜ＸＴの符号を、ＸＢ／ＣＳＬ／ＸＴと示している。
メモリゲート電極ＭＧ１、ＭＧ２は選択ゲート電極ＣＧ１の第２側壁および選択ゲート電極ＣＧ２の第４側壁にそれぞれ隣接して形成されている。すなわち、メモリゲート電極ＭＧ１、ＭＧ２は、第２方向において隣り合う選択ゲート電極ＣＧ１、ＣＧ２間において対向するように配置されている。なお、選択ゲート電極ＣＧ１と同様に、メモリゲート電極ＭＧ１は第１方向において分断されるように配置されているのに対し、メモリゲート電極ＭＧ２は選択ゲート電極ＣＧ２に沿って分断されずに延在している。
第１方向において隣り合うシャント部ＣＳ１間の領域の近傍において、選択ゲート電極ＣＧ２の第４側壁側には、メモリゲート電極ＭＧ２の給電領域であるシャント部ＭＳ２が形成されている。第２方向において、給電領域Ａ１では、メモリゲート電極ＭＧ２の一方の側壁に選択ゲート電極ＣＧ２が隣接し、もう一方の側壁に電気的に浮遊状態にある選択ゲート電極ＦＣが形成されている。平面視において、選択ゲート電極ＦＣの周囲はメモリゲート電極ＭＧ２により囲まれている。
つまり、選択ゲート電極ＦＣは選択ゲート電極ＣＧ１、ＣＧ２と同層の導体膜であるが、選択ゲート電極ＣＧ１、ＣＧ２には接続されていない。なお、本願でいう同層の膜とは、製造工程において同一の工程で形成された膜をいう。つまり、同層の膜同士は互いに離間して一体となっていない場合が考えられる。また、同層の膜同士は、半導体基板の主面からの同一の高さに形成されているとは限らない。また、選択ゲート電極ＦＣと、選択ゲート電極ＦＣに隣接するメモリゲート電極ＭＧ２との間にもＯＮＯ膜ＣＳが介在している。また、選択ゲート電極ＦＣの上面はキャップ絶縁膜ＣＡ１、ＣＡ２と同層の絶縁膜であるキャップ絶縁膜ＣＡＦにより覆われている。
メモリゲート電極ＭＧ２は、選択ゲート電極ＣＧ２の側壁に自己整合的に形成したサイドウォール状の電極であるため、パターニングにより形成されるシャント部ＣＳ１、ＣＳ２のように、平面視において広い面積を有する給電領域のパターンを形成することができない。また、メモリゲート電極ＭＧ１、ＭＧ２は自己整合的に形成されるパターンであることから、メモリゲート電極ＭＧ１、ＭＧ２の延在方向である第１方向に直交する方向、つまり第２方向におけるメモリゲート電極ＭＧ１、ＭＧ２の幅は小さい。
したがって、単に選択ゲート電極ＣＧ２の第４側壁に沿って延在しているメモリゲート電極ＭＧ２の上面にプラグＰＭを接続しようとすると、フォトマスクずれなどによりプラグＰＭの形成位置がずれた場合に、メモリゲート電極ＭＧ２とプラグＰＭとの間で接続不良が起きる可能性が高い。
上記のように、シャント部ＭＳ２において、選択ゲート電極ＣＧ２の第２側壁側には、メモリゲート電極ＭＧ２を介して選択ゲート電極ＦＣが形成されている。選択ゲート電極ＦＣ上にキャップ絶縁膜ＣＡＦが形成されているが、その一部が除去されることにより、メモリゲート電極ＭＧ２に接続されるプラグＰＭは、選択ゲート電極ＦＣに接続されるように形成される。図１の平面図では、プラグＰＭにより、キャップ絶縁膜ＣＡＦの一部が除去されていることが示されていないので、断面の詳細に関しては、後述する。
なお、選択ゲート電極ＦＣは浮遊状態であるため、選択ゲート電極ＦＣがメモリゲート電極ＭＧ２と電気的にショートしたとしても、選択ゲート電極ＣＧ２とメモリゲート電極ＭＧ２とが電気的にショートするわけではないので、問題はない。本実施の形態では、メモリゲート電極ＭＧ２に給電を行うためのプラグＰＭを、選択ゲート電極ＦＣの側壁に沿うメモリゲート電極ＭＧ２および選択ゲート電極ＦＣのそれぞれの直上に跨るように形成している。
このように、浮遊状態の選択ゲート電極ＦＣに隣接するメモリゲート電極ＭＧ２をシャント部ＭＳ２とすることで、シャント部ＭＳ２に接続するプラグＰＭを形成する位置がずれた場合であっても、メモリゲート電極ＭＧ２と選択ゲート電極ＣＧ２とが短絡することを防いでいる。したがって、プラグＰＭの形成位置のずれに対するマージンを拡げることができるため、プラグＰＭとメモリゲート電極ＭＧ２との間に導通不良が生じること容易に防ぐことができる。
なお、図１では半導体基板および半導体基板の上面に形成された半導体層および素子分離領域などの絶縁層の図示を省略しているが、プラグＰＭが接続される領域であるシャント部ＭＳ２およびその他のシャント部は、半導体基板の上面に素子分離領域が形成された給電領域Ａ１に形成されている。つまり、シャント部ＭＳ２は素子分離領域上に形成されている。したがって、シャント部ＭＳ２の上面に接続されたプラグＰＭの一部がシャント部ＭＳ２からからはみ出して形成されても、当該プラグＰＭの一部は素子分離領域の上面に接続されるため、プラグＰＭおよびメモリゲート電極ＭＧ２が半導体基板に導通することはない。
また、図１には示していない領域において、メモリゲート電極ＭＧ１の上面にもプラグＰＭが接続されている。プラグＰＭは、シャント部ＭＳ２と同様に、半導体基板の上面に層間絶縁膜が形成された不活性領域においてメモリゲート電極ＭＧ１の上面にも接続されている。
活性領域Ｂ１において、選択ゲート電極ＣＧ１の第１側壁側、および選択ゲート電極ＣＧ２の第３側壁側の半導体基板（図示しない）の上面にはドレイン領域（図示しない）が形成されている。また、選択ゲート電極ＣＧ１の第２側壁側、および選択ゲート電極ＣＧ２の第４側壁側の半導体基板（図示しない）の上面にはソース領域（図示しない）が形成されている。
互いに隣接する選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１、並びに、当該選択ゲート電極ＣＧ１および当該メモリゲート電極ＭＧ１を平面視において挟むように配置されたソース領域およびドレイン領域は、メモリセルＭＣ１を構成している。また、互いに隣接する選択ゲート電極ＣＧ２およびメモリゲート電極ＭＧ２、並びに、当該選択ゲート電極ＣＧ２および当該メモリゲート電極ＭＧ２を平面視において挟むように配置されたソース領域およびドレイン領域は、メモリセルＭＣ２を構成している。第２方向においてメモリセルＭＣ１、ＭＣ２は交互に複数配置されており、隣り合うメモリセルＭＣ１、ＭＣ２同士は、ドレイン領域またはソース領域の何れかを共有している。
なお、図示はしていないが、半導体基板上には、メモリセルＭＣ１、ＭＣ２の他に、容量素子、低耐圧ＭＩＳＦＥＴ（Metal Insulator Semiconductor Field Effect Transistor）、および低耐圧ＭＩＳＦＥＴよりも駆動電圧が高い高耐圧ＭＩＳＦＥＴなどが形成されている。これらの半導体素子の構造は、後に半導体装置の製造工程を説明する際に用いる図３２などに示している。
次に、図２に示す断面図を用いて、スプリットゲート構造のＭＯＮＯＳメモリを構成するメモリセルＭＣ１、ＭＣ２について説明する。図２は、図１のＡ−Ａ線における要部断面図である。ここでは、メモリ領域、つまりメモリセルが形成される領域に形成された不揮発性メモリセルの構造について説明する。
図２に示すように、半導体基板ＳＢは、例えばｐ型の単結晶シリコンからなり、その主面（デバイス形成面）の活性領域にはメモリセルＭＣ１、ＭＣ２の選択用のｎ型のＭＩＳＦＥＴと、メモリ用のｎ型のＭＩＳＦＥＴとが配置されている。以下では、メモリセルＭＣ１、ＭＣ２の選択用のｎ型のＭＩＳＦＥＴをそれぞれ選択用ｎＭＩＳＱＣ１、ＱＣ２と呼ぶ。また、以下ではメモリセルＭＣ１、ＭＣ２のメモリ用のｎ型のＭＩＳＦＥＴをそれぞれメモリ用ｎＭＩＳＱＭ１、ＱＭ２と呼ぶ。
また、図２において、メモリセルＭＣ１およびＭＣ２は互いに線対称な形状を有しているため、以下では主にメモリセルＭＣ１の構造について説明し、メモリセルＭＣ２、選択用ｎＭＩＳＱＣ２、およびメモリ用ｎＭＩＳＱＭ２の構造の説明を省略する場合がある。
メモリセルＭＣ１のドレイン領域ＤＲは、例えば相対的に低濃度のｎ−型の半導体領域ＥＸＤと、そのｎ−型の半導体領域ＥＸＤよりも不純物濃度が高く、相対的に高濃度のｎ＋型の半導体領域ＤＩとを含む、ＬＤＤ（Lightly Doped Drain）構造を有している。また、メモリセルＭＣ１、ＭＣ２のソース領域ＳＲは、例えば相対的に低濃度のｎ−型の半導体領域ＥＸＳと、そのｎ−型の半導体領域ＥＸＳよりも不純物濃度が高く、相対的に高濃度のｎ＋型の半導体領域ＤＩとを含む、ＬＤＤ構造を有している。ｎ−型の半導体領域ＥＸＤ、ＥＸＳは、メモリセルＭＣ１、ＭＣ２のチャネル領域側に配置され、ｎ＋型の半導体領域ＤＩは、メモリセルＭＣ１、ＭＣ２のチャネル領域側からｎ−型の半導体領域ＥＸＤ、ＥＸＳ分だけ離れた位置に配置されている。
ドレイン領域ＤＲとソース領域ＳＲとの間の半導体基板ＳＢの主面上には、選択用ｎＭＩＳＱＣ１の選択ゲート電極ＣＧ１と、メモリ用ｎＭＩＳＱＭ１のメモリゲート電極ＭＧ１とが隣接して第１方向に延在している。第１方向において、複数のメモリセルＭＣ１、ＭＣ２は半導体基板ＳＢに形成された、例えばＳＴＩ（Shallow Trench Isolation）構造を有する素子分離領域ＳＴＩを介して隣接している。選択ゲート電極ＣＧ１の上面上には、絶縁膜ＯＸを介してキャップ絶縁膜ＣＡ１が形成されている。
メモリゲート電極ＭＧ１は、キャップ絶縁膜ＣＡ１、絶縁膜ＯＸおよび選択ゲート電極ＣＧ１からなる積層膜の片側面にサイドウォール状に形成されている。上述したように、選択ゲート電極ＣＧ１の第１側壁にはメモリゲート電極ＭＧ１は形成されておらず、選択ゲート電極ＣＧ１の第２側壁にメモリゲート電極ＭＧ１が隣接して形成されている。選択ゲート電極ＣＧ１は例えばｎ型の低抵抗多結晶シリコンからなり、選択ゲート電極ＣＧ１のゲート長は、例えば８０〜１２０ｎｍ程度である。また、メモリゲート電極ＭＧ１は第２導電膜、例えばｎ型の低抵抗多結晶シリコンからなり、メモリゲート電極ＭＧ１のゲート長は、例えば５０〜１００ｎｍ程度である。
絶縁膜ＯＸは例えば酸化シリコン膜からなる。キャップ絶縁膜ＣＡ１は例えば窒化シリコン、酸化シリコン、窒素を含んだ酸化シリコン、または窒素を含んだ炭化シリコンなどの絶縁膜からなり、その厚さは、例えば５０ｎｍ程度である。また、半導体基板ＳＢの主面から選択ゲート電極ＣＧ１の上面までの高さは、例えば１４０ｎｍ程度であり、半導体基板ＳＢの主面からメモリゲート電極ＭＧ１の上面までの高さは、選択ゲート電極ＣＧ１の上面の高さよりも５０ｎｍ程度高く形成されている。
さらに、メモリゲート電極ＭＧ１の上面には、例えばニッケルシリサイド（ＮｉＳｉ）、またはコバルトシリサイド（ＣｏＳｉ２）などのようなシリサイド層Ｓ１が形成されている。シリサイド層Ｓ１の厚さは、例えば２０ｎｍ程度である。スプリットゲート構造の不揮発性メモリセルでは、選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１の双方に電位を供給する必要があり、その動作速度は選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１の抵抗値に大きく依存する。したがってシリサイド層Ｓ１を形成することにより選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１の低抵抗化を図ることが望ましい。
活性領域において、シリサイド層Ｓ１はメモリゲート電極ＭＧ１の上面のみに形成し、選択ゲート電極ＣＧ１の上面には形成していない。ただし、選択ゲート電極ＣＧ１を構成する導電膜の低抵抗化などにより所望する動作速度を得ることができる。上記シリサイド層Ｓ１は、ソース領域ＳＲまたはドレイン領域ＤＲを構成するｎ＋型の半導体領域ＤＩの上面にも形成されている。また、図２に示していないシャント部では、選択ゲート電極ＣＧ１の上面にもシリサイド層Ｓ１が形成されている。
選択ゲート電極ＣＧ１と半導体基板ＳＢの主面との間には、ゲート絶縁膜ＧＦが設けられている。ゲート絶縁膜ＧＦは例えば酸化シリコンからなり、その厚さは、例えば１〜５ｎｍ程度である。素子分離領域ＳＴＩ上およびゲート絶縁膜ＧＦを介した半導体基板ＳＢ上に選択ゲート電極ＣＧ１が配置されている。ゲート絶縁膜ＧＦ下の半導体基板ＳＢの主面にはｐウエルＨＰＷが形成され、ｐウエルＨＰＷの主面には、例えばＢ（ボロン）が導入されてｐ型の半導体領域Ｐ１が形成されている。半導体領域Ｐ１は、選択用ｎＭＩＳＱＣ１のチャネル形成用の半導体領域であり、半導体領域Ｐ１により選択用ｎＭＩＳＱＣ１のしきい値電圧が所定の値に設定される。
メモリゲート電極ＭＧ１は、ゲート絶縁膜、つまりＯＮＯ膜ＣＳを介して選択ゲート電極ＣＧ１の側面に設けられている。選択ゲート電極ＣＧ１とメモリゲート電極ＭＧ１とを絶縁するＯＮＯ膜ＣＳは、絶縁膜ＸＢ、電荷蓄積層ＣＳＬおよび絶縁膜ＸＴからなる積層膜により構成される。また、ＯＮＯ膜ＣＳを介した半導体基板ＳＢ上にメモリゲート電極ＭＧ１が配置されている。
電荷蓄積層ＣＳＬは、例えば窒化シリコンからなり、その厚さは、例えば５〜２０ｎｍ程度である。絶縁膜ＸＢ、ＸＴは、例えば酸化シリコンからなり、絶縁膜ＸＢの厚さは、例えば１〜１０ｎｍ程度、絶縁膜ＸＴの厚さは、例えば４〜１５ｎｍ程度である。絶縁膜ＸＢ、ＸＴは窒素を含んだ酸化シリコンで形成することもできる。
本実施の形態では、電荷蓄積層ＣＳＬとしてトラップ準位を有する絶縁膜を使用している。このトラップ準位を有する絶縁膜の一例として、上述の窒化シリコン膜が挙げられるが、窒化シリコン膜に限らず、例えば、酸化アルミニウム膜（アルミナ）、酸化ハフニウム膜または酸化タンタル膜など、窒化シリコン膜よりも高い誘電率を有する高誘電率膜を使用してもよい。
選択ゲート電極ＣＧ１の第１側壁、つまりメモリゲート電極ＭＧ１と反対側の側面であって、ドレイン領域ＤＲ側の側面と、メモリゲート電極ＭＧ１の片側面、つまり選択ゲート電極ＣＧ１に隣接する側に対し反対側の側面であって、ソース領域ＳＲ側の側面とには、それぞれサイドウォールＳＷが形成されている。サイドウォールＳＷは、例えば酸化シリコン膜ＯＢおよび窒化シリコン膜ＮＴからなる積層膜により構成される。酸化シリコン膜ＯＢの厚さは、例えば２０ｎｍ、窒化シリコン膜ＮＴの厚さは、例えば２５ｎｍである。
絶縁膜ＸＢの下であって、ｐ型の半導体領域Ｐ１とソース領域ＳＲとの間の半導体基板ＳＢ（ｐウエルＨＰＷ）には、例えばＡｓ（ヒ素）またはＰ（リン）が導入されてｎ型の半導体領域ＨＬが形成されている。ｎ型の半導体領域ＨＬは、メモリ用ｎＭＩＳＱＭ１のチャネル形成用の半導体領域であり、ｎ型の半導体領域ＨＬによりメモリ用ｎＭＩＳＱＭ１のしきい値電圧が所定の値に設定されている。
メモリセルＭＣ１は層間絶縁膜ＩＬにより覆われており、層間絶縁膜ＩＬにはドレイン領域ＤＲに達するコンタクトホールＣＮＴが形成されている。層間絶縁膜ＩＬは、例えば窒化シリコン膜ＥＳおよび窒化シリコン膜ＥＳ上の酸化シリコン膜ＩＦからなる積層膜によって構成される。
ドレイン領域ＤＲには、コンタクトホールＣＮＴに埋め込まれたプラグＰＬＧを介して、選択ゲート電極ＣＧ１が延在する第１方向に対して直交する第２方向に延在する第１層配線Ｍ１が接続されている。プラグＰＬＧは、例えばＴｉ（チタン）とＴｉＮ（窒化チタン）との積層膜からなる相対的に薄いバリア膜と、当該バリア膜に包まれるように形成されたＷ（タングステン）またはＡｌ（アルミニウム）などからなる相対的に厚い導電膜とからなる積層膜によって構成される。なお、図２に示していない領域では、ソース領域ＳＲの上面にもプラグＰＬＧが接続されている。
ここで図３（ａ）および（ｂ）に、シャント部ＣＳ１近傍の選択ゲート電極ＣＧ１、キャップ絶縁膜ＣＡ１およびメモリゲート電極ＭＧ１を俯瞰した構造を示す。図３（ａ）および（ｂ）は本実施の形態の半導体装置を構成するスプリットゲート構造のＭＯＮＯＳメモリの一部を示す要部俯瞰図である。図３（ａ）および（ｂ）は、図１に示す選択ゲート電極ＣＧ１の端部のシャント部ＣＳ１近傍のパターンを俯瞰視した図である。
図３（ａ）に示すように、第１方向に延在する選択ゲート電極ＣＧ１の上面は、第１方向の端部においてキャップ絶縁膜ＣＡ１から露出するシャント部ＣＳ１を有し、シャント部ＣＳ１の選択ゲート電極ＣＧ１の上面にはシリサイド層Ｓ１が形成されている。シャント部ＣＳ１は選択ゲート電極ＣＧ１の第１側壁側に設けられ、シャント部ＣＳ１と、選択ゲート電極ＣＧ１の第２側壁に隣接して設けられたメモリゲート電極ＭＧ１との間には、キャップ絶縁膜ＣＡ１が形成されている。また、キャップ絶縁膜ＣＡ１よりも下の領域では、選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１はＯＮＯ膜ＣＳを介して互いに絶縁されている。
図３（ａ）に示すように、メモリゲート電極ＭＧ１は選択ゲート電極ＣＧ１とキャップ絶縁膜ＣＡ１とが含まれる積層膜の側壁に対して自己整合的に形成されているため、選択ゲート電極ＣＧ１の高さよりも高く形成されている。メモリゲート電極ＭＧ１の上面にはシリサイド層Ｓ１が形成されている。ここで、図３（ｂ）に示すように、メモリゲート電極ＭＧ１上に形成されたシリサイド層Ｓ１が異常成長し、ＯＮＯ膜ＣＳよりも高い位置に形成される場合が考えられる。
しかし、メモリゲート電極ＭＧ１上のシリサイド層Ｓ１がＯＮＯ膜ＣＳを超えて形成されても、キャップ絶縁膜ＣＡ１から露出しているシャント部ＣＳ１と、メモリゲート電極ＭＧ１およびメモリゲート電極ＭＧ１上のシリサイド層Ｓ１との間にはキャップ絶縁膜ＣＡ１が形成されているため、シャント部ＣＳ１とメモリゲート電極ＭＧ１とが短絡することを防ぐことができる。
次に、給電領域に形成されたメモリゲート電極のシャント部（図４参照）および選択ゲート電極のシャント部（図５参照）の構造について説明する。図４は図１のＢ−Ｂ線に沿った要部断面図であって、メモリゲート電極ＭＧ２の給電領域の要部断面図である。図５は、図１のＣ−Ｃ線に沿った要部断面図であって、選択ゲート電極ＣＧ１の給電領域の要部断面図である。
図４に示すように、給電領域に形成されたメモリゲート電極ＭＧ２のシャント部ＭＳ２の構造は、メモリゲート電極ＭＧ２および選択ゲート電極ＦＣが素子分離領域ＳＴＩ上に形成されている点が、図２に示すメモリ領域に形成された選択用ｎＭＩＳＱＣ１およびメモリ用ｎＭＩＳＱＭ１の構造と異なっている。また、キャップ絶縁膜ＣＡ１を含む絶縁膜の構造も異なっている。これらの構造の詳細については後述する。給電領域の層間絶縁膜ＩＬには、選択ゲート電極ＦＣの側面にＯＮＯ膜ＣＳを介して形成されたメモリゲート電極ＭＧ２の上面に形成されたシリサイド層Ｓ１に達するコンタクトホールＣＭが開口されている。
コンタクトホールＣＭは、給電領域の素子分離領域ＳＴＩ、サイドウォールＳＷ、メモリゲート電極ＭＧ２、およびＯＮＯ膜ＣＳのそれぞれの上に形成されている。給電領域のメモリゲート電極ＭＧ２には、コンタクトホールＣＭに埋め込まれた導電膜からなるプラグＰＭを介して第１層配線（図示しない）に接続されている。
ここで、コンタクトホールＣＭは、選択ゲート電極ＦＣ上に乗り上げた形状を有しており、コンタクトホールＣＭが形成された領域において、選択ゲート電極ＦＣ上のキャップ絶縁膜ＣＡＦおよび絶縁膜ＯＸは除去されている。したがって、選択ゲート電極ＦＣの上面の一部はキャップ絶縁膜ＣＡＦおよび絶縁膜ＯＸから露出し、プラグＰＭと接している。また、除去されたキャップ絶縁膜ＣＡＦおよび絶縁膜ＯＸの側壁に形成されていたＯＮＯ膜ＣＳも除去されている。
これにより、プラグＰＭがメモリゲート電極ＭＧ２上に形成されたシリサイド層Ｓ１の選択ゲート電極ＦＣ側の側面とも接触するため、プラグＰＭとシリサイド層Ｓ１との接触面積を増加させることができ、プラグＰＭとメモリゲート電極ＭＧ２との接触抵抗を低減させることが可能となる。プラグＰＭの下に位置する選択ゲート電極ＦＣは選択ゲート電極ＣＧ２とは接続されず浮遊状態であるため、上述したように、メモリゲート電極ＭＧに給電するプラグＰＭが選択ゲート電極ＦＣと接触しても、選択ゲート電極ＣＧ２とメモリゲート電極ＭＧ２とが電気的にショートすることはない。
また、コンタクトホールＣＭは、素子分離領域ＳＴＩ上に形成されているため、プラグＰＭは半導体基板ＳＢと接続することもない。
また、図５に示すように、給電領域に形成された選択ゲート電極ＣＧのシャント部ＣＳ１の構造は、メモリ領域に形成された選択用ｎＭＩＳＱＣ１（図２参照）の構造とは異なっている。メモリ領域に形成された選択用ｎＭＩＳＱＣ１では、その選択ゲート電極ＣＧ１の上面の全面を覆うようにキャップ絶縁膜ＣＡ１が形成されているが、給電領域に形成された選択ゲート電極ＣＧ１の上面の一部の上にはキャップ絶縁膜ＣＡ１は形成されていない。つまり、選択ゲート電極ＣＧ１の上面の一部はキャップ絶縁膜ＣＡ１から露出している。
また、キャップ絶縁膜ＣＡ１から露出している選択ゲート電極ＣＧ１の上面にはシリサイド層Ｓ１が形成されている。また、給電領域の層間絶縁膜ＩＬには、選択ゲート電極ＣＧ１の上面に形成されたシリサイド層Ｓ１に達するコンタクトホールＣＣが形成されている。給電領域の選択ゲート電極ＣＧ１は、コンタクトホールＣＣに埋め込まれた導電膜からなるプラグＰＣを介して、層間絶縁膜ＩＬ上の第１層配線（図示しない）に接続されている。
また、選択ゲート電極ＣＧ１の上面であって、第２側壁側の上面上にはキャップ絶縁膜ＣＡ１が形成されおり、選択ゲート電極ＣＧ１およびキャップ絶縁膜ＣＡ１の側壁であって当該第２側壁側を含む側壁に隣接して、ＯＮＯ膜ＣＳおよびメモリゲート電極ＭＧ１が形成されている。
ここでは、選択ゲート電極ＣＧ１とメモリゲート電極ＭＧ１とがシリサイド層Ｓ１などを介して短絡することを防ぐため、シャント部ＣＳ１における選択ゲート電極ＣＧ１の上面の一部を覆うキャップ絶縁膜ＣＡ１を形成している。シャント部ＣＳ１においてキャップ絶縁膜ＣＡ１により選択ゲート電極ＣＧ１の上面の一部を覆っているのは、選択ゲート電極ＣＧ１の上面が絶縁膜から露出する領域と、メモリゲート電極ＭＧ１とが近接することで、選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１が短絡することを防ぐためである。したがって、選択ゲート電極ＣＧ１の直上においてキャップ絶縁膜ＣＡ１が形成されている領域は、メモリゲート電極ＭＧ１が形成される側、つまり選択ゲート電極ＣＧ１の第２側壁側である。
図４を用いて上述したように、給電領域のシャント部ＭＳ２では、層間絶縁膜ＩＬに形成されるコンタクトホールＣＭを、給電領域のメモリ用ｎＭＩＳＱＭ２（図２参照）のメモリゲート電極ＭＧ２に達するように形成し、コンタクトホールＣＭの内部にプラグＰＭを埋め込むことによって、メモリゲート電極ＭＧ２とプラグＰＭとを電気的に接続している。
自己整合的に形成されたサイドウォール状のメモリゲート電極ＭＧ２は、平面視における幅が狭いため、プラグＰＭの形成位置がずれた場合にメモリゲート電極ＭＧ２およびプラグＰＭ間に接続不良が生じる虞がある。また、プラグＰＭの形成位置がずれた場合、メモリゲート電極ＭＧ２およびプラグＰＭ間の接触面積が小さくなり、接触抵抗が増大する虞がある。
これに対し、上記の構造を用いることにより、メモリゲート電極ＭＧ２とプラグＰＭとの間で良好に電気的な接続を得ることができる。また、不揮発性メモリセルを有する半導体装置の面積の縮小化を図ることができる。また、不揮発性メモリセルを有する半導体装置の製造歩留まりを向上することができる。
図５に示すように、選択ゲート電極ＣＧ１の給電領域のシャント部ＣＳ１では、選択用ｎＭＩＳＱＣ１（図２参照）の選択ゲート電極ＣＧ１の上面はキャップ絶縁膜ＣＡ１から露出しており、シリサイド層Ｓ１が形成されている。
したがって、上記コンタクトホールＣＭと同一工程で層間絶縁膜ＩＬに形成されるコンタクトホールＣＣは、容易に選択ゲート電極ＣＧ１の上面のシリサイド層Ｓ１に達するので、コンタクトホールＣＣの内部に埋め込まれるプラグＰＣと選択ゲート電極ＣＧ１との間で良好に電気的な接続が得られる。
また、活性領域Ｂ１（図１参照）において選択ゲート電極ＣＧ１の上面にはキャップ絶縁膜ＣＡ１が形成されているので、シリサイド層Ｓ１を形成する際に、メモリゲート電極ＭＧ１と選択ゲート電極ＣＧ１とがショートするなどの不具合を考慮する必要もない。ここで、上述のように、選択ゲート電極ＣＧ１のシャント領域においては、選択ゲート電極ＣＧ１の上にシリサイド層Ｓ１が形成される。この時、メモリゲート電極ＭＧ１と選択ゲート電極ＣＧ１の間にはＯＮＯ膜ＣＳが形成されているので、特に問題にならないが、上述のように、ショートなどの不具合を解消するために、メモリゲート電極ＭＧ１の高さを選択ゲート電極ＣＧ１の高さよりも低く形成しておくことも可能である。
次に、本実施の形態の半導体装置の効果について、図６２および図６３に示す比較例を用いて説明する。図６２は比較例である半導体装置の要部平面図である。図６３は比較例である半導体装置の俯瞰図である。図６３は図６２に示すパターンを俯瞰視した図である。図６２および図６３示す選択ゲート電極およびメモリゲート電極は、図１に示した、互いに隣り合う選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１の第１方向における端部、すなわちシャント部ＣＳ１の近傍に対応するパターンである。
図６２および図６３には、比較例の半導体装置であるスプリットゲート構造のＭＯＮＯＳメモリを構成する選択ゲート電極ＣＧＥおよびメモリゲート電極ＭＧＥのパターンを示している。なお、図６２および図６３では半導体基板および絶縁膜からなるサイドウォールなどの図示を省略している。また、図６２ではシリサイド層Ｓ１、および、選択ゲート電極ＣＧＥ上に乗り上げたメモリゲート電極ＭＧＥの図示を省略している。
図６３に示すように、選択ゲート電極ＣＧＥは、半導体基板（図示しない）上にゲート絶縁膜ＧＦを介して形成され、第１方向に延在しており、メモリゲート電極ＭＧＥは、ゲート絶縁膜ＧＦの側壁のうち、第１方向に延びる側壁の一方の側壁に隣接してサイドウォール状に形成され、第１方向に延在している。互いに隣接する選択ゲート電極ＣＧＥおよびメモリゲート電極ＭＧＥ間はＯＮＯ膜ＣＳにより絶縁され、メモリゲート電極ＭＧＥとメモリゲート電極ＭＧＥの下の半導体基板とは当該ＯＭＯ膜ＣＳにより絶縁されている。
選択ゲート電極ＣＧＥの上面は、絶縁膜ＯＸを介して、第１方向に延在するキャップ絶縁膜により覆われており、第１方向における選択ゲート電極ＣＧＥの端部、つまりシャント部ＣＳＥの上面はキャップ絶縁膜ＣＡＥおよび絶縁膜ＯＸから露出している。シャント部ＣＳＥの選択ゲート電極ＣＧＥの上面はシリサイド層Ｓ１に覆われ、当該シリサイド層Ｓ１の上面には、選択ゲート電極ＣＧＥに電位を供給するためのプラグＰＣＥが接続されている。
メモリゲート電極の上面はシリサイド層Ｓ１により覆われている。メモリゲート電極ＭＧＥは選択ゲート電極ＣＧＥおよびキャップ絶縁膜ＣＡＥの側壁に自己整合的に形成されたパターンである。このため、メモリゲート電極ＭＧＥは、シャント部ＣＳＥの選択ゲート電極ＣＧＥのパターンの側壁に形成よりも、選択ゲート電極ＣＧＥおよびキャップ絶縁膜ＣＡＥを含む積層パターンの側壁の方が高さが高い。また、メモリゲート電極ＭＧＥは半導体装置の製造工程において、選択ゲート電極ＣＧＥがキャップ絶縁膜ＣＡＥに覆われた領域と、キャップ絶縁膜ＣＡＥから選択ゲート電極ＣＧＥの上面が露出している領域との境界の、キャップ絶縁膜ＣＡＥの側壁にもサイドウォール状に形成される。つまり、半導体装置の製造工中には、選択ゲート電極ＣＧＥの直上にもメモリゲート電極ＭＧＥは形成される。
ただし、選択ゲート電極ＣＧＥ上に乗り上げるように形成されたメモリゲート電極ＭＧＥは、選択ゲート電極ＣＧＥの第１方向に延在する側壁のうちの一方の側壁に隣接するメモリゲート電極ＭＧＥを除去する工程において除去されるべき部分である。しかし、ウェットエッチングなどの等方性エッチングを行う時間などに起因してエッチング量が少なくなると、選択ゲート電極ＣＧＥ上にメモリゲート電極ＭＧＥの一部が残る虞がある。また、このメモリゲート電極ＭＧＥの一部の表面にシリサイド層Ｓ１が形成されている。
この場合、選択ゲート電極ＣＧＥと、その上のメモリゲート電極ＭＧＥは、間に介在するＯＮＯ膜ＣＳによって離間されていることが考えられるが、選択ゲート電極ＣＧＥの上面とメモリゲート電極ＭＧＥの上面とにシリサイド層Ｓ１が形成されると、これらのシリサイド層Ｓ１を介して選択ゲート電極ＣＧＥおよびメモリゲート電極ＭＧＥ間に短絡が生じる虞がある。また、選択ゲート電極ＣＧＥ上に形成されたメモリゲート電極ＭＧＥと、シャント部ＣＳＥ上に接続されたプラグＰＣＥとが接続されて短絡が起こる虞がある。
また、選択ゲート電極ＣＧＥ上にメモリゲート電極ＭＧＥが残らなくても、図６２に示すように、キャップ絶縁膜ＣＡＥから選択ゲート電極ＣＧＥの上面が露出している領域、つまりシャント部ＣＳＥとメモリゲート電極ＭＧＥとが隣接している場合、選択ゲート電極ＣＧＥおよびメモリゲート電極ＭＧＥ間に短絡が起きる虞がある。つまり、極薄い絶縁膜であるＯＮＯ膜ＣＳを介して隣り合う各電極の上面にシリサイド層Ｓ１（図示しない）が形成されると、各電極の上部においてシリサイド層Ｓ１を介して、選択ゲート電極ＣＧＥおよびメモリゲート電極ＭＧＥ間に短絡が起きる虞がある。
上記のように、二通りの経路により、選択ゲート電極ＣＧＥの第１方向における端部のシャント部ＣＳＥでは、選択ゲート電極ＣＧＥおよびメモリゲート電極ＭＧＥ間に短絡が起きやすい問題がある。これは、１方向に延在する選択ゲート電極ＣＧＥの端部をキャップ絶縁膜ＣＡＥから露出させ、当該端部にシャント部ＣＳＥを設ける場合に、メモリゲート電極ＭＧＥがシャント部ＣＳ１に隣接して設けられることに起因して生じる問題である。
つまり、図１に示す選択ゲート電極ＣＧ２のように、第１方向に延在するパターンの端部ではなく途中の第３側壁にシャント部ＣＳ２を設ければ、シャント部ＣＳ２と、第４側壁側にのみ形成するメモリゲート電極ＭＧ２とを、キャップ絶縁膜ＣＡ２を介して容易に絶縁することができる。これに対し、図６２に示すように、１方向に延在するパターンの端部にシャント部ＣＳＥを設けた場合には、上記のようにメモリゲート電極ＭＧＥを除去する際のエッチング量が少ないことなどに起因して、メモリゲート電極ＭＧＥが、選択ゲート電極ＣＧＥの側壁であってメモリゲート電極ＭＧＥを形成しない側壁側に回りこんで形成される場合がある。
なお、上記のようにエッチング量が不十分となることを避けるためにエッチング工程に費やす時間を増やすなどした場合、メモリゲート電極ＭＧＥが過剰に除去されて後退し、活性領域のメモリゲート電極ＭＧＥが一部除去される場合がある。この場合、メモリセルとして用いることができる領域が小さくなるため、不揮発性記憶素子としての所望の性能を得ることができず、半導体装置の信頼性が低下する問題が生じる。
図２に示すような活性領域では、選択ゲート電極ＣＧ１の上面はキャップ絶縁膜ＣＡ１により覆われるため、メモリゲート電極ＭＧ１の上面のシリサイド層Ｓ１がＯＮＯ膜ＣＳよりも高い位置に形成されたとしても、選択ゲート電極ＣＧ１にメモリゲート電極ＭＧ１が短絡することを防ぐことができる。しかし、選択ゲート電極ＣＧ１に給電を行うためには、いずれかの領域で選択ゲート電極ＣＧ１の上面をキャップ絶縁膜ＣＡ１から露出させる必要がある。この場合、図６２および図６３に示す上記比較例のように、第１方向における選択ゲート電極ＣＧＥの端部をキャップ絶縁膜ＣＡＥから露出させると、シャント部ＣＳＥとメモリゲート電極ＭＧＥとが隣接した際に、短絡が起きる問題が生じる。
なお、図１に示すように、第１方向において選択ゲート電極ＣＧ１を分離し、図６２に示すように選択ゲート電極ＣＧＥの端部にシャント部ＣＳＥを設けているのは、複数のメモリセルを並べたレイアウトを極力小さくし、半導体素子を密に配置するためである。また、選択ゲート電極ＣＧ１を分断することによりその間の領域に形成するメモリゲート電極ＭＧ２の給電領域であるシャント部に広い面積を確保することができ、メモリゲート電極ＭＧ２にプラグＰＭを接続する際の位置ずれに対するマージンを拡大し、さらに位置ずれによりプラグＰＭとメモリゲート電極ＭＧ２との接触面積が減ることに起因する抵抗値の増加を防ぐ効果を得ることができる。
例えば、ここでは第２方向に延在するプラグＰＭを二つメモリゲート電極ＭＧ２に接続する領域を確保することができる。これに対し、選択ゲート電極ＣＧ１を分断せず第１方向に延在させる場合には、レイアウトを最小にするため、図１に示す構造に比べてメモリゲート電極のシャント部の面積を小さくすることとなる。この場合、給電領域Ａ１において第１方向に延在するプラグＰＭをメモリゲート電極ＭＧ２に接続できる箇所は一箇所しか確保できないことが考えられる。
また図６２に示すように、比較例では、平面視におけるプラグＰＣＥの形状を正方形、または円形状とし、プラグＰＣＥの第１方向および第２方向の幅を揃えている。つまり、平面視におけるプラグＰＣＥの形状は、例えば長方形または楕円などのように、１方向に延在する形状ではない。
上記のように、キャップ絶縁膜ＣＡＥから選択ゲート電極ＣＧＥの上面が露出しているシャント部ＣＳＥとメモリゲート電極ＭＧＥとが隣接することに起因して、選択ゲート電極ＣＧＥおよびメモリゲート電極ＭＧＥ間が短絡すれば、これらの電極を含むメモリセルが正常に動作しなくなるため、半導体装置の信頼性が低下する。
これに対し、本実施の形態の半導体装置であるスプリットゲート構造のＭＯＮＯＳメモリでは、図１に示すように、キャップ絶縁膜ＣＡ１を選択ゲート電極ＣＧ１の端部までさらに延ばすことで、平面視において、選択ゲート電極ＣＧ１の第１側壁側のシャント部ＣＳ１と、選択ゲート電極ＣＧ１の第２側壁側のメモリゲート電極ＭＧ１との間にキャップ絶縁膜ＣＡ１を介在させている。
つまり、選択ゲート電極ＣＧ１がキャップ絶縁膜ＣＡ１に覆われた領域と、キャップ絶縁膜ＣＡ１から選択ゲート電極ＣＧ１の上面が露出している領域、つまりシャント部ＣＳ１との境界よりも、第２側壁側、つまりキャップ絶縁膜ＣＡ１側においてメモリゲート電極ＭＧ１を終端させることにより、メモリゲート電極ＭＧ１とシャント部ＣＳ１とが隣接することを防いでいる。すなわち、第１方向においてメモリゲート電極ＭＧ１は、上記境界よりも活性領域側、つまりソース領域側で終端している。
また、言い換えれば、第１方向に延在するメモリゲート電極ＭＧ１は、平面視においてキャップ絶縁膜ＣＡ１と隣接する箇所で終端している。つまり、メモリゲート電極ＭＧ１は、上記境界よりもシャント部ＣＳ１側には回りこんでいない。
また、言い換えれば、メモリゲート電極ＭＧ１は、選択ゲート電極ＣＧ１およびキャップ絶縁膜ＣＡ１を含む積層膜の側壁のみに隣接し、当該側壁に隣接する領域で終端している。
ここで、本実施の形態では、キャップ絶縁膜ＣＡ１の第１方向における端部を上記比較例よりも延ばし、第２方向においてシャント部ＣＳ１とキャップ絶縁膜ＣＳ１とを並べて配置している。また、キャップ絶縁膜ＣＡ１の第１方向における端部を延伸させることにより、選択ゲート電極ＣＧ１の第１方向の最端部の直上にまで到達させている。つまり、第１方向において、キャップ絶縁膜ＣＡ１は、選択ゲート電極ＣＧ１の端部の辺であって、第２方向に沿う辺の直上に達する箇所まで延在している。このようにキャップ絶縁膜ＣＡ１を延ばすことで、選択ゲート電極ＣＧ１の第２側壁に隣接するメモリゲート電極ＭＧ１を、より確実にシャント部ＣＳ１に対して絶縁させることができる。
上記のように、シャント部ＣＳ１においてキャップ絶縁膜ＣＡ１から露出する選択ゲート電極ＣＧ１と、選択ゲート電極ＣＧ１に隣接するメモリゲート電極ＭＧ１との間に、平面視においてキャップ絶縁膜ＣＡ１を介在させるパターンを形成することにより、選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１間が短絡することを防ぐことができる。これにより、半導体装置の信頼性を高めることが可能である。
ここで、上記比較例に比べて、第２方向におけるシャント部ＣＳ１の幅は狭くなるため、図６２に示すように断面積が小さいプラグＰＣＥを図１に示すシャント部ＣＳ１に接続させようとした際に、プラグＰＣＥの形成位置にずれが生じると、プラグＰＣＥをシャント部ＣＳ１に接続できない場合がある。また、シャント部ＣＳ１とプラグＰＣＥとの間で位置合わせにずれが生じると、シャント部ＣＳＥに対するプラグＰＣＥの接触面積が縮小し、接触抵抗が増大する虞がある。そこで、本実施の形態では、図１に示すように、プラグＰＣを第２方向に延びる長方形または楕円状の形状としている。
したがって、キャップ絶縁膜ＣＡ１を延ばすことにより第２方向におけるシャント部ＣＳ１の幅が狭くなったとしても、シャント部ＣＳ１よプラグＰＣ間の所望の接触面積を確保することができ、確実にプラグＰＣを選択ゲート電極ＣＧ１の上面に接続することがでる。このように、パターンおよびプラグの形成工程における合わせずれに対するマージンを拡げることができるため、半導体装置の製造が容易になり、また、半導体装置の信頼性を向上させることができる。また、プラグＰＣの第２方向の長さを延ばすことで、シャント部ＣＳ１における選択ゲート電極ＣＧ１の第２方向におけるパターンの幅を延ばさずに済むため、第２方向において選択ゲート電極ＣＧ１のレイアウトが大きくなることを防ぐことができる。これにより、半導体装置の微細化を容易にすることができる。
また、図１に示すように、本実施の形態では第２方向においてシャント部ＣＳ１に隣接する領域にまでキャップ絶縁膜ＣＡ１を延ばしている。平面視においてシャント部ＣＳ１にメモリゲート電極ＭＧ１が隣接しないようにするために、キャップ絶縁膜ＣＡ１に隣接する領域でメモリゲート電極ＭＧ１を終端させる構造としては、次のような構造も考えられる。つまり、図６２に示す比較例のキャップ絶縁膜ＣＡＥと同様に、キャップ絶縁膜ＣＡ１を第１方向において選択ゲート電極ＣＧ１よりも短く形成し、さらにメモリゲート電極ＭＧ１を同方向においてキャップ絶縁膜ＣＡ１よりも短く形成することが考えられる。
この場合、メモリゲート電極ＭＧ１を終端させる位置が、必ずシャント部ＣＳ１よりも活性領域Ｂ１側となる。したがって、メモリゲート電極ＭＧ１を一部除去する際のエッチング量のばらつきにより活性領域のメモリゲート電極ＭＧ１が除去されないように、ある程度シャント部ＣＳ１と活性領域Ｂ１との間に距離を設けなければならない。したがって、第１方向におけるＭＯＮＯＳメモリのゲート電極のパターンが長くなり、半導体基板上においてＭＯＮＯＳメモリが占める面積が大きくなってしまい、半導体装置の微細化が困難となる問題が生じる。
これに対し本実施の形態では、第２方向においてシャント部ＣＳ１に隣接する領域にまでキャップ絶縁膜ＣＡ１を延ばすことで、メモリゲート電極ＭＧ１をシャント部ＣＳ１により近い箇所で終端させることが可能である。したがって、シャント部ＣＳ１と活性領域Ｂ１との間に距離を設けてマージンを確保しなくても、不活性領域である給電領域Ａ１内でメモリゲート電極ＭＧ１をキャップ絶縁膜ＣＡ１に隣接する位置で終端させることができる。これにより、半導体装置の面積が増大することを防ぎ、かつ、活性領域Ｂ１のメモリゲート電極ＭＧ１が除去されることで半導体装置の信頼性が低下することを防ぐことを容易に実現することができる。
次に、本実施の形態による不揮発性メモリセルを有する半導体装置の製造方法を図６〜図３２を用いて工程順に説明する。図７〜図９、図１１、図１４、図１６、図１９〜図３０および図３２は半導体装置の製造工程中におけるメモリ領域Ｃ１、容量素子領域Ｅ１、給電領域Ｆ１、低圧系ｎＭＩＳ領域Ｇ１、低圧系ｐＭＩＳ領域Ｈ１、高圧系ｎＭＩＳ領域Ｉ１および高圧系ｐＭＩＳ領域Ｊ１の要部断面図である。メモリ領域Ｃ１は図２に対応する位置の断面図であり、給電領域Ｆ１は図５の選択ゲート電極ＣＧ１のシャント部ＣＳ１に対応する位置の断面図である。低圧系ｎＭＩＳ領域Ｇ１、低圧系ｐＭＩＳ領域Ｈ１、高圧系ｎＭＩＳ領域Ｉ１および高圧系ｐＭＩＳ領域Ｊ１は、それぞれ周辺回路領域の一部の領域である。
また、図６、図１０、図１２、図１３、図１５、図１７、図１８および図３１は、製造工程中の本実施の形態の半導体装置の要部平面図である。なお、図６以降の平面図では、選択ゲート電極上に形成されたキャップ絶縁膜などの絶縁膜を、ハッチングを付して示している。
まず、図６および図７に示すように、半導体ウエハと称する平面略円形状の半導体の薄板である半導体基板ＳＢの主面に、例えば溝型の素子分離領域ＳＴＩおよびこれに取り囲まれるように配置された活性領域Ｂ１などを形成する。すなわち半導体基板ＳＢの所定の箇所に分離溝を形成した後、半導体基板ＳＢの主面上に、例えば酸化シリコンなどの絶縁膜を堆積し、さらにその絶縁膜が分離溝内のみに残されるように、絶縁膜をＣＭＰ（Chemical Mechanical Polishing）法などによって研磨することで、分離溝内に絶縁膜を埋め込む。このようにして素子分離領域ＳＴＩを形成する。この素子分離領域ＳＴＩは、給電領域および容量素子領域の半導体基板ＳＢにも形成される。
図６に示すように、給電領域Ａ１の半導体基板（図示しない）の上面は素子分離領域ＳＴＩにより覆われており、その他の領域は活性領域Ｂ１となっている。
次に、図８に示すように、周辺回路領域の半導体基板ＳＢにｎ型不純物を選択的にイオン注入することにより、埋め込みｎウエルＮＩＳＯを形成する。続いてメモリ領域Ｃ１および高圧系ｎＭＩＳ領域Ｉ１の半導体基板ＳＢにｐ型不純物を選択的にイオン注入することによりｐウエルＨＰＷを形成し、高圧系ｐＭＩＳ領域Ｊ１の半導体基板ＳＢにｎ型不純物を選択的にイオン注入することによりｎウエルＨＮＷを形成する。同様に、低圧系ｎＭＩＳ領域Ｇ１の半導体基板ＳＢにｐ型不純物を選択的にイオン注入することによりｐウエルＰＷを形成し、低圧系ｐＭＩＳ領域Ｈ１の半導体基板ＳＢにｎ型不純物を選択的にイオン注入することによりｎウエルＮＷを形成する。
次に、メモリ領域の半導体基板ＳＢにｐ型不純物、例えばＢ（ボロン）を選択的にイオン注入する。これによりメモリ領域の半導体基板ＳＢに、選択用ｎＭＩＳＱＣ１、ＱＣ２（図２参照）のチャネル形成用のｐ型の半導体領域Ｐ１を形成する。同様に、周辺回路領域の低圧系ｎＭＩＳ領域Ｇ１、低圧系ｐＭＩＳ領域Ｈ１、高圧系ｎＭＩＳ領域Ｉ１および高圧系ｐＭＩＳ領域Ｊ１のそれぞれの半導体基板ＳＢに所定の不純物をイオン注入する。これにより、周辺回路領域の低圧系ｎＭＩＳ領域Ｇ１、低圧系ｐＭＩＳ領域Ｈ１、高圧系ｎＭＩＳ領域Ｉ１および高圧系ｐＭＩＳ領域Ｊ１のそれぞれの半導体基板ＳＢにチャネル形成用の半導体領域ＤＣを形成する。
次に、半導体基板ＳＢに対して酸化処理を施すことにより、半導体基板ＳＢの主面に、例えば酸化シリコンからなる厚さ２０ｎｍ程度のゲート絶縁膜ＧＦＡを形成する。続いてメモリ領域Ｃ１、低圧系ｎＭＩＳ領域Ｇ１および低圧系ｐＭＩＳ領域Ｈ１のゲート絶縁膜ＧＦＡを除去した後、半導体基板ＳＢに対して酸化処理を施す。これにより、メモリ領域Ｃ１の半導体基板ＳＢの主面に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜ＧＦを形成し、同時に、低圧系ｎＭＩＳ領域Ｇ１および低圧系ｐＭＩＳ領域Ｈ１の半導体基板ＳＢの主面に、例えば酸化シリコンからなる厚さ１〜５ｎｍ程度のゲート絶縁膜ＧＦを形成する。
次に、図９に示すように、半導体基板ＳＢの主面上に、例えば非晶質シリコンからなる導電膜ＰＳ１をＣＶＤ（Chemical Vapor Deposition）法により堆積した後、メモリ領域Ｃ１、容量素子領域Ｅ１および給電領域Ｆ１の導電膜ＰＳ１にｎ型不純物をイオン注入法などによって導入することにより、ｎ型の導電膜ＰＳ２を形成する。導電膜ＰＳ２の厚さは、例えば１４０ｎｍ程度である。
続いて、導電膜ＰＳ１上および導電膜ＰＳ２上に絶縁膜（図示しない）および絶縁膜ＣＡＰをＣＶＤ法により堆積する。導電膜ＰＳ１および導電膜ＰＳ２と絶縁膜ＣＡＰとの間に形成する当該絶縁膜（図示しない）は例えば酸化シリコン膜からなり、図２に示す絶縁膜ＯＸとなる膜である。絶縁膜ＣＡＰは、例えば窒化シリコン、酸化シリコン、窒素を含んだ酸化シリコン、炭化シリコンであり、その厚さは、例えば５０ｎｍである。
次に、図１０および図１１に示すように、メモリ領域Ｃ１、容量素子領域Ｅ１、給電領域Ｄ１および給電領域Ｆ１の絶縁膜ＣＡＰおよび導電膜ＰＳ２をリソグラフィ技術およびドライエッチング技術により順次パターニングする。これにより、図１１に示すように、メモリ領域Ｃ１、給電領域Ｄ１および給電領域Ｆ１に、導電膜ＰＳ２からなる選択用ｎＭＩＳＱＣ１、ＱＣ２（図２参照）の選択ゲート電極ＣＧ１、ＣＧ２をそれぞれ形成する。なお、給電領域Ｆ１には、選択ゲート電極ＣＧ２は示していない。メモリ領域Ｃ１の選択ゲート電極ＣＧ１、ＣＧ２のゲート長は、例えば１００ｎｍ程度である。同時に、容量素子領域Ｅ１に導電膜ＰＳ２からなる下部電極ＰＳ３を形成する。
図１０に示すように、半導体基板（図示しない）上には、選択ゲート電極ＣＧ１および選択ゲート電極ＣＧ１の上面を覆う絶縁膜ＣＡＰとを含む積層膜と、選択ゲート電極ＣＧ２および選択ゲート電極ＣＧ２の上面を覆う絶縁膜ＣＡＰとを含む積層膜と、選択ゲート電極ＦＣおよび選択ゲート電極ＦＣの上面を覆う絶縁膜ＣＡＰとが形成される。選択ゲート電極ＣＧ１、ＣＧ２およびＦＣのそれぞれの上面はいずれも全て絶縁膜ＣＡＰに覆われているため、図１０では、選択ゲート電極ＣＧ１、ＣＧ２およびＦＣを示さず、その上の絶縁膜ＣＡＰの形状を示している。選択ゲート電極ＣＧ１、ＣＧ２およびＦＣと、それらの直上の絶縁膜ＣＡＰとは平面視において同一のパターンを有している。
選択ゲート電極ＣＧ１、ＣＧ２は第１方向に延在するパターンを有している。選択ゲート電極ＣＧ１、ＣＧ２は第２方向に交互に複数配置されており、選択ゲート電極ＣＧ１は、第１方向に複数並んで配置されている。つまり、選択ゲート電極ＣＧ１は素子分離領域ＳＴＩ上で途切れている。第１方向に延在する選択ゲート電極ＣＧ１は、第１方向に延在する第１側壁と、その反対側の第２側壁とを有し、第１方向に延在する選択ゲート電極ＣＧ２は、第１方向に延在する第３側壁と、その反対側の第４側壁とを有している。
選択ゲート電極ＣＧ１の第１側壁側に配置された選択ゲート電極ＣＧ２の第３側壁と当該選択ゲート電極ＣＧ１の第１側壁とは対向している。また、当該選択ゲート電極ＣＧ１の第２側壁側に配置された選択ゲート電極ＣＧ２の第４側壁と当該選択ゲート電極ＣＧ１の第２側壁とは対向している。
ここでは、選択ゲート電極ＣＧ２の第４側壁側に隣接する領域に、選択ゲート電極ＣＧ１、ＣＧ２と同層の導体膜からなる選択ゲート電極ＦＣを形成する。選択ゲート電極ＦＣは選択ゲート電極ＣＧ１、ＣＧ２と接続されておらず、選択ゲート電極ＣＧ１、ＣＧ２に対して電気的に絶縁されている。
次に、図１２に示すように、メモリ領域Ｃ１（図１１参照）の活性領域Ｂ１を覆い、またメモリ領域の給電領域Ａ１の一部を覆うレジストパターンＲＰ１を形成する。レジストパターンＲＰ１は、給電領域Ａ１において選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの上の絶縁膜ＣＡＰの一部をエッチングにより除去するために設けるマスクパターンである。図では、レジストパターンＰＲ１に覆われた領域のパターンの輪郭を破線で示している。レジストパターンＲＰ１は、第１方向における選択ゲート電極ＣＧ１の端部の上の絶縁膜ＣＡＰと、選択ゲート電極ＣＧ２の第３側壁側に突出したパターンの上の絶縁膜ＣＡＰとを露出している。このとき、レジストパターンＲＰ１は、選択ゲート電極ＣＧ１の端部において、第２側壁側に隣接する領域を覆い、反対側の第１側壁側の領域を露出している。
次に、図１３および図１４に示すように、給電領域Ｆ１のシャント領域の一部、容量素子領域Ｅ１および周辺回路領域の絶縁膜ＣＡＰを、レジストパターンＲＰ１（図１２参照）をマスクとして用いたエッチングにより除去する。その後、レジストパターンＲＰ１（図１２参照）を除去する。図１３では、給電領域Ｆ１（図１４参照）の選択ゲート電極ＣＧ１、ＣＧ２およびＦＣ上に残されたキャップ絶縁膜ＣＡ１、ＣＡ２およびＣＡＦをそれぞれハッチングを付して示している。ここで、周辺回路領域では、後の工程で形成される低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳおよび高圧系ｐＭＩＳのそれぞれのゲート電極上にシリサイド層を形成する必要がある。したがって、この工程で周辺回路領域の絶縁膜ＣＡＰを除去しておく必要がある。
また、図１４に示す容量素子領域Ｅ１では、絶縁膜ＣＡＰを残しておくと、下部電極ＰＳ３と後の工程で形成される上部電極との間の誘電膜が厚くなりすぎて、容量値が減少してしまう。したがって、この工程で容量素子領域Ｅ１の絶縁膜ＣＡＰを除去しておく必要がある。一方、給電領域Ｄ１では、絶縁膜ＣＡＰを残す。これは、絶縁膜ＣＡＰを除去してしまうと、後の工程で選択ゲート電極ＦＣ上にシリサイド層が形成されためである。給電領域Ｄ１は、後の工程で形成するメモリゲート電極ＭＧ２への給電部を形成する領域であるため、選択ゲートＦＣ上のシリサイド層は不要となる。よって、不要なシリサイド層の形成を防ぐために、絶縁膜ＣＡＰを残した方が好ましい。また、この工程により、選択ゲート電極ＣＧ１上および選択ゲート電極ＣＧ２上にキャップ絶縁膜ＣＡ１およびＣＧ２が形成される。
なお、図１４において給電領域Ｆ１には、選択ゲート電極ＣＧ１上のキャップ絶縁膜ＣＡ１のみ示している。給電領域Ｆ１において、キャップ絶縁膜ＣＡ１は選択ゲート電極ＣＧ１の第１側壁の反対側の第２側壁側の上面のみを覆っており、選択ゲート電極ＣＧ１の第１側壁側の上面はキャップ絶縁膜ＣＡ１から露出している。また、この工程では、図１１に示す絶縁膜ＣＡＰと、その下の選択ゲート電極ＣＧ１、ＣＧ２、下部電極ＰＳ３および導電膜ＰＳ１との間に形成した絶縁膜（図示しない）も一部除去する。これにより、選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの上面の一部と、下部電極ＰＳ３および導電膜ＰＳ１のそれぞれの上面とを露出させる。
次に、キャップ絶縁膜ＣＡ１、ＣＡ２、選択ゲート電極ＣＧ１、ＣＧ２、およびレジストパターンＲＰ１（図１２参照）をマスクとして、メモリ領域Ｃ１の半導体基板ＳＢの主面にｎ型不純物、例えばＡｓ（ヒ素）またはＰ（リン）をイオン注入することにより、メモリ用ｎＭＩＳＱＭ１（図２参照）のチャネル形成用のｎ型の半導体領域ＨＬを形成する。
図１３に示すように、選択ゲート電極ＣＧ１の第１方向における端部は給電領域Ａ１にあり、選択ゲート電極ＣＧ２は給電領域Ａ１を横切るように配置されている。選択ゲート電極ＣＧ１の第１方向における端部には、コンタクトプラグを接続するための幅が広い領域であって、キャップ絶縁膜ＣＡ１から露出する領域、つまりシャント部ＣＳ１が形成される。
これは、図１２を用いて説明したように、レジストパターンＲＰ１が、選択ゲート電極ＣＧ１の端部において、第２側壁側に隣接する領域を覆い、反対側の第１側壁側の領域を露出している状態でエッチングを行うことで、第２側壁に沿う領域のキャップ絶縁膜ＣＡ１が除去されずに残ったためである。なお、シャント部ＣＳ１は第１側壁から第２方向において第２側壁側とは反対の方向に突出するように形成されている。
図１４に示す給電領域Ｆ１には、シャント部ＣＳ１および一部のキャップ絶縁膜ＣＡ１を含む領域を第２方向に沿って切断した断面を示している。図１４を用いて説明した工程により、選択ゲート電極ＣＧ１上には、シャント部ＣＳ１を露出するキャップ絶縁膜ＣＡ１が形成される。
図１３に示すように、キャップ絶縁膜ＣＡ１の一部は、シャント部ＣＳ１に対して第２側壁側に位置する選択ゲート電極ＣＧ１の上面を覆っている。つまり、第１方向における選択ゲート電極ＣＧ１の端部の上面であって、第２側壁に隣接する領域は、第１方向に延在して連続的に形成されたキャップ絶縁膜ＣＡ１により覆われている。
また、選択ゲート電極ＣＧ２は、第１方向において分断されておらず、選択ゲート電極ＣＧ２上のキャップ絶縁膜ＣＡ２は、選択ゲート電極ＣＧ２の上面に沿って第１方向に延在している。給電領域Ａ１では、選択ゲート電極ＣＧ２の一部が、選択ゲート電極ＣＧ２の側壁であって、第１方向に延在する第３側壁および第４側壁のうち、第３側壁から第２方向に突出している部分、つまりシャント部ＣＳ２を構成している。シャント部ＣＳ２の上面はキャップ絶縁膜ＣＡ２から露出している。
次に、図１５および図１６に示すように、半導体基板ＳＢの主面上に、例えば酸化シリコンからなる絶縁膜ＸＢ、窒化シリコンからなる電荷蓄積層ＣＳＬおよび酸化シリコンからなる絶縁膜ＸＴを順次形成する。絶縁膜ＸＢは、例えば熱酸化法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば１〜１０ｎｍ程度、電荷蓄積層ＣＳＬはＣＶＤ法により形成され、その厚さは、例えば５〜２０ｎｍ程度、絶縁膜ＸＴは、例えばＣＶＤ法またはＩＳＳＧ酸化法により形成され、その厚さは、例えば４〜１５ｎｍ程度を例示することができる。また、絶縁膜ＸＢ、ＸＴは窒素を含んだ酸化シリコンで形成してもよい。絶縁膜ＸＢ、電荷蓄積層ＣＳＬおよび絶縁膜ＸＴはＯＮＯ膜ＣＳを構成する。
次に、図１６に示す半導体基板ＳＢの主面上に低抵抗多結晶シリコンからなるメモリゲート形成用の導電膜を堆積する。この導電膜はＣＶＤ法により形成され、その厚さは、例えば５０〜１００ｎｍ程度である。続いて、リソグラフィ技術およびドライエッチング技術により、この導電膜を異方性のドライエッチング法でエッチバックする。
これにより、メモリ領域Ｃ１、給電領域Ｄ１および給電領域Ｆ１では、キャップ絶縁膜ＣＡ１および選択ゲート電極ＣＧ１を含む積層膜と、キャップ絶縁膜ＣＡ２および選択ゲート電極ＣＧ２を含む積層膜と、キャップ絶縁膜ＣＡＦおよび選択ゲート電極ＦＣを含む積層膜とのそれぞれの両側面にＯＮＯ膜ＣＳを介して、当該導電膜からなるサイドウォールＳ２を形成する。同時に、容量素子領域Ｅ１では、レジストパターンＲＰ２をマスクとして下部電極ＰＳ３を覆うように上部電極ＰＳ４を形成する。なお、図１６の給電領域Ｄ１には、キャップ絶縁膜ＣＡＦおよび選択ゲート電極ＦＣを含む積層膜からなるパターンの一方の側壁のみを示しており、もう一方の側壁および当該側壁に隣接するＯＮＯ膜ＣＳおよびサイドウォールＳ２は図示していない。
また、図示はしていないが、選択ゲート電極ＣＧ１のシャント部ＣＳ１の直上の領域であってキャップ絶縁膜ＣＡ１の側壁に隣接する領域、および、選択ゲート電極ＣＧ２のシャント部ＣＳ２の直上の領域であってキャンプ絶縁膜ＣＡ２の側壁に隣接する領域にも、ＯＮＯ膜ＣＳおよびサイドウォールＳ２が形成されている。
このとき、給電領域Ｆ１の選択ゲート電極ＣＧ１の第２側壁を含む側壁であって、選択ゲート電極ＣＧ１および選択ゲート電極ＣＧ１上のキャップ絶縁膜ＣＡ１を有する積層膜の側壁に隣接して形成されるサイドウォールＳ２は、選択ゲート電極ＣＧ１の第１側壁に隣接して形成されるサイドウォールＳ２よりも上面の高さが高い。また、選択ゲート電極ＣＧ１上のキャップ絶縁膜ＣＡ１の側壁に隣接して、選択ゲート電極ＣＧ１の上面の直上にもサイドウォールＳ２が形成される。
図１５に示すように、この工程では、選択ゲート電極ＣＧ１、ＣＧ２およびＦＣとキャップ絶縁膜ＣＡ１、ＣＡ２およびＣＡＦを含むパターンの側壁にＯＮＯ膜ＣＳおよびサイドウォールＳ２を形成している。これにより、選択ゲート電極ＣＧ１、ＣＧ２およびＦＣとキャップ絶縁膜ＣＡ１、ＣＡ２およびＣＡＦを含むパターンの周囲は、平面視においてＯＮＯ膜ＣＳを介してサイドウォールＳ２により囲まれる。
なお、図１５ではシャント部ＣＳ１の第１側壁に隣接して形成されたサイドウォールＳ２と、当該第１側壁に対向する選択ゲート電極ＣＧ２の第３側壁に隣接して形成されたサイドウォールＳ２が一体となっている構造を示している。これに対し、図１６の給電領域Ｆ１にはシャント部ＣＳ１を含む選択ゲート電極ＣＧ１を主に示しており、隣り合う選択ゲート電極ＣＧ２の図示は省略しているため、シャント部ＣＳ１の第１側壁に形成されたサイドウォールＳ２は、対向する側壁に形成されたサイドウォールＳ２と接していないものとして図示をしている。
次に、図１７に示すように、給電領域Ａ１および活性領域Ｂ１において、選択ゲート電極ＣＧ１、ＣＧ２の一部および選択ゲート電極ＦＣを覆い、サイドウォールＳ２の一部を覆うレジストパターンＲＰ３を形成する。レジストパターンＲＰ３は、選択ゲート電極ＣＧ１の第１側壁に隣接する領域を露出しており、選択ゲート電極ＣＧ１の第２側壁に隣接する領域を覆っている。同様に、レジストパターンＲＰ３は、選択ゲート電極ＣＧ２の第３側壁に隣接する領域を露出しており、選択ゲート電極ＣＧ２の第４側壁に隣接する領域を覆っている。
これにより、第１側壁および第３側壁に沿うサイドウォールＳ２はレジストパターンＲＰ３から露出し、第２側壁、第４側壁および選択ゲート電極ＦＣの側壁に沿うサイドウォールＳ２はレジストパターンＲＰ３に覆われる、レジストパターンＲＰ３は、この後の工程で、サイドウォールＳ２の一部を等方性エッチングにより除去するために設けるマスクパターンである。図では、レジストパターンＰＲ３に覆われた領域のパターンの輪郭を破線で示している。
このとき、シャント部ＣＳ１に隣接するサイドウォールＳ２は、レジストパターンＲＰ３から完全に露出させることが望ましい。これは、図１８および図１９を用いて説明する後の工程でサイドウォールＳ２の一部をエッチングにより除去する際、シャント部ＣＳ１に隣接するサイドウォールＳ２が残ることを防ぐためである。なお、当該エッチング工程は等方性エッチングを用いるため、エッチング時間の長さによっては、シャント部ＣＳ１の一部がレジストパターンＲＰ３に覆われていても、シャント部ＣＳ１に隣接するサイドウォールＳ２を全て除去することが可能である。
なお、シャント部ＣＳ１の近傍のサイドウォールＳ２であっても、平面視においてシャント部ＣＳ１に対しキャップ絶縁膜ＣＡ１を介して形成されたサイドウォールＳ２は、レジストパターンＲＰ３に覆われていなくてもよく、この後のエッチング工程において除去されず残ってもよい。
次に、図１８および図１９に示すように、レジストパターンＲＰ３（図１７参照）をマスクとして、当該マスクから露出するサイドウォールＳ２を、ウェットエッチングなどの等方性エッチングにより除去する。その後、レジストパターンＲＰ３を除去する。これにより、図１９に示すメモリ領域Ｃ１および給電領域Ｆ１では、キャップ絶縁膜ＣＡ１および選択用ｎＭＩＳＱＣ１（図２参照）の選択ゲート電極ＣＧ１からなる積層膜の片側面、つまり第２側壁のみにメモリ用ｎＭＩＳＱＭ１（図２参照）のメモリゲート電極ＭＧ１を形成する。
同様に、メモリ領域Ｃ１では、キャップ絶縁膜ＣＡ２および選択用ｎＭＩＳＱＣ２の選択ゲート電極ＣＧ２からなる積層膜の片側面、つまり第４側壁のみにメモリ用ｎＭＩＳＱＭ２のメモリゲート電極ＭＧ２を形成する。つまり、メモリゲート電極ＭＧ１、ＭＧ２はサイドウォールＳ２からなる。メモリゲート電極ＭＧ１、ＭＧ２のゲート長は、それぞれ例えば６５ｎｍ程度である。
このとき、給電領域Ｆ１では、選択ゲート電極ＣＧ１の第１側壁のサイドウォールＳ２を除去すると共に、選択ゲート電極ＣＧ１の直上に形成され、キャップ絶縁膜ＣＡ１の側壁に隣接して形成されたサイドウォールＳ２を除去する。
また、給電領域Ｄ１では、メモリゲート電極ＭＧ２がキャップ絶縁膜ＣＡＦおよび選択ゲート電極ＦＣからなる積層膜を囲むように残される。なお、図１９の給電領域Ｄ１には、キャップ絶縁膜ＣＡＦおよび選択ゲート電極ＦＣを含む積層膜からなるパターンの、第１方向における一方の側壁のみを示しており、もう一方の側壁および当該側壁に隣接するＯＮＯ膜ＣＳおよびメモリゲート電極ＭＧ２は図示していない。
次に、メモリ領域Ｃ１では、キャップ絶縁膜ＣＡ１および選択ゲート電極ＣＧ１からなる積層膜とメモリゲート電極ＭＧ１との間、および半導体基板ＳＢとメモリゲート電極ＭＧ１との間の領域以外のＯＮＯ膜ＣＳを、選択的にエッチングして除去する。また、メモリ領域Ｃ１では、キャップ絶縁膜ＣＡ２および選択ゲート電極ＣＧ２からなる積層膜とメモリゲート電極ＭＧ２との間、および半導体基板ＳＢとメモリゲート電極ＭＧ２との間の領域以外のＯＮＯ膜ＣＳを、選択的にエッチングして除去する。
同様に、容量素子領域Ｅ１では、下部電極ＰＳ３と上部電極ＰＳ４との間のＯＮＯ膜ＣＳを残して、給電領域Ｆ１では、選択ゲート電極ＣＧ１とメモリゲート電極ＭＧ１との間、および素子分離領域ＳＴＩとメモリゲート電極ＭＧ１との間のＯＮＯ膜ＣＳを残して、その他の領域のＯＮＯ膜ＣＳを選択的にエッチングして除去する。
メモリ領域Ｃ１では、キャップ絶縁膜ＣＡ１および選択ゲート電極ＣＧ１からなる積層膜の両側面にＯＮＯ膜ＣＳを介してサイドウォール状のメモリゲート電極ＭＧ１が形成される。このため、メモリゲート電極ＭＧ１の半導体基板ＳＢの主面からの高さは、選択ゲート電極ＣＧ１の半導体基板ＳＢの主面からの高さよりも高く、かつキャップ絶縁膜ＣＡ１の高さと同じか、またはそれより低く形成される。これは、給電領域Ｆ１でも同様である。また同様に、メモリゲート電極ＭＧ２の半導体基板ＳＢの主面からの高さは、選択ゲート電極ＣＧ２の半導体基板ＳＢの主面からの高さよりも高く、かつキャップ絶縁膜ＣＡ２の高さと同じか、またはそれより低く形成される。
また、ＯＮＯ膜ＣＳは、キャップ絶縁膜ＣＡ１および選択ゲート電極ＣＧ１からなる積層膜とメモリゲート電極ＭＧ１との間に形成されるため、ＯＮＯ膜ＣＳの高さは、選択ゲート電極ＣＧ１の半導体基板ＳＢの主面からの高さよりも高く形成される。これは、選択ゲート電極ＣＧ２の側壁に形成されたＯＮＯ膜ＣＳも同様である。
容量素子領域Ｅ１では、ＯＮＯ膜ＣＳを容量絶縁膜、つまり誘電体膜として、選択用ｎＭＩＳＱＣ１、ＱＣ２（図２参照）の選択ゲート電極ＣＧ１、ＣＧ２と同一層の導電膜からなる下部電極ＰＳ３と、メモリ用ｎＭＩＳＱＭ１、ＱＭ２（図２参照）のメモリゲート電極ＭＧ１、ＭＧ２と同一層の導電膜からなる上部電極ＰＳ４とからなる容量素子が形成される。容量素子は、例えば入力電圧よりも高い電圧を出力する電源回路に使用されるチャージポンプ回路を構成する。チャージポンプ回路は、複数の容量素子の接続状態をスイッチなどを用いて切り替えることによって電圧を上昇させることができる。
また、容量素子は、半導体基板ＳＢに形成された素子分離領域ＳＴＩ上に形成されており、基板部分と下部電極ＰＳ３とからなる寄生容量は無視できる程小さいことから、安定して上記の動作を行うことができる。さらに、後の工程で形成される上部電極ＰＳ４に達するコンタクトホールの位置および下部電極ＰＳ３に達するコンタクトホールの位置が、フォトマスクずれなどによりずれたとしても、素子分離領域ＳＴＩ上にずれるので、コンタクトホールを介して配線と半導体基板ＳＢとが短絡することもない。
上記したサイドウォールＳ２のエッチング工程では、図１８に示すように、メモリゲート電極ＭＧ１を選択ゲート電極ＣＧ１の第２側壁側にのみ形成し、第１側壁側のサイドウォールＳ２は除去する。同様に、メモリゲート電極ＭＧ２を選択ゲート電極ＣＧ２の第４側壁側にのみ形成し、第３側壁側のサイドウォールＳ２は除去する。
ここでは、図１７においてレジストパターンＲＰ３から露出しているサイドウォールＳ２は除去される。また、エッチングは等方性エッチングであるため、レジストパターンＲＰ３に覆われている領域のサイドウォールＳ２であっても、レジストパターンＲＰ３から露出している領域側から掘り進むようにエッチングし、除去することができる。つまり、エッチングの等方性を利用したサイドエッチによりサイドウォールＳ２を一部除去する。
図１８に示すように、選択ゲート電極ＣＧ１がキャップ絶縁膜ＣＡ１に覆われた領域と、キャップ絶縁膜ＣＡ１から選択ゲート電極ＣＧ１の上面が露出している領域、つまりシャント部ＣＳ１との境界よりも、第２側壁側においてメモリゲート電極ＭＧ１を終端させる。これにより、メモリゲート電極ＭＧ１と、当該メモリゲート電極ＭＧ１に隣接する選択ゲート電極ＣＧ１のシャント部ＣＳ１との間には、キャップ絶縁膜ＣＡ１が形成された構造となる。また、選択ゲート電極ＣＧ２の第３側壁側のサイドウォールＳ２を除去することで、選択ゲート電極ＣＧ２に隣接するメモリゲート電極ＭＧ２と、当該選択ゲート電極ＣＧ２のシャント部ＣＳ２との間には、キャップ絶縁膜ＣＡ２が形成された構造となる。
また、選択ゲート電極ＦＣは、平面視において、ＯＮＯ膜ＣＳおよびメモリゲート電極ＭＧ２により囲まれている。選択ゲート電極ＦＣに隣接する領域のメモリゲート電極ＭＧ２は、メモリゲート電極ＭＧ２の給電部として用いられる。
なお、上記のようにメモリゲート電極ＭＧ１を一部除去する際には、選択ゲート電極ＣＧ１の第１側壁側を露出し、第２側壁側を覆うレジストパターンを用いて等方性エッチングを行う。したがって当該エッチング工程では、メモリゲート電極ＭＧ１は上記第１側壁側から、第１方向における選択ゲート電極ＣＧ１の端部の周囲を回りこむように第２側壁側へと除去される。
次に、図２０に示すように、周辺回路領域の低圧系ｎＭＩＳ領域Ｇ１および高圧系ｎＭＩＳ領域Ｉ１の導電膜ＰＳ１にｎ型不純物をイオン注入法などによって導入することにより、ｎ型の導電膜ＰＳ５を形成する。また、周辺回路領域の低圧系ｐＭＩＳ領域Ｈ１および高圧系ｐＭＩＳ領域Ｊ１の導電膜ＰＳ１にｐ型不純物をイオン注入法などによって導入することにより、ｐ型の導電膜ＰＳ６を形成する。
次に、図２１に示すように、周辺回路領域の導電膜ＰＳ５、ＰＳ６をリソグラフィ技術およびドライエッチング技術によりパターニングすることにより、導電膜ＰＳ５からなる低圧系ｎＭＩＳのゲート電極ＧＥ１、導電膜ＰＳ６からなる低圧系ｐＭＩＳのゲート電極ＧＥ２、導電膜ＰＳ５からなる高圧系ｎＭＩＳのゲート電極ＧＥ３および導電膜ＰＳ６からなる高圧系ｐＭＩＳのゲート電極ＧＥ４を形成する。活性領域における低圧系ｎＭＩＳのゲート電極ＧＥ１および低圧系ｐＭＩＳのゲート電極ＧＥ２のゲート長は、例えば１００ｎｍ程度であり、高圧系ｎＭＩＳのゲート電極ＧＥ３および高圧系ｐＭＩＳのゲート電極ＧＥ４のゲート長は、例えば４００ｎｍ程度である。
次に、周辺回路領域の高圧系ｎＭＩＳ領域Ｉ１の半導体基板ＳＢの主面に、レジストパターンをマスクとしてｎ型不純物、例えばＡｓ（ヒ素）を半導体基板ＳＢの主面にイオン注入することにより、周辺回路領域の高圧系ｎＭＩＳ領域Ｉ１の半導体基板ＳＢの主面にｎ−型の半導体領域Ｘ３をゲート電極ＧＥ３に対して自己整合的に形成する。同様に、周辺回路領域の高圧系ｐＭＩＳ領域Ｊ１の半導体基板ＳＢの主面に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板ＳＢの主面にイオン注入することにより、周辺回路領域の高圧系ｐＭＩＳ領域Ｊ１の半導体基板ＳＢの主面にｐ−型の半導体領域Ｘ４をゲート電極ＧＥ４に対して自己整合的に形成する。
次に、図２２に示すように、半導体基板ＳＢの主面上に、例えば酸化シリコンからなる厚さ１０ｎｍ程度の絶縁膜をＣＶＤ法により堆積した後、この絶縁膜を異方性のドライエッチング法でエッチバックする。これにより、メモリ領域Ｃ１および給電領域Ｆ１では、キャップ絶縁膜ＣＡ１および選択ゲート電極ＣＧ１からなる積層膜のメモリゲート電極ＭＧ１と反対側の側面ならびにメモリゲート電極ＭＧ１の側面にサイドウォールＳＷを形成する。同様に、メモリ領域Ｃ１では、キャップ絶縁膜ＣＡ２および選択ゲート電極ＣＧ２からなる積層膜のメモリゲート電極ＭＧ２と反対側の側面ならびにメモリゲート電極ＭＧ２の側面にサイドウォールＯＳを形成する。
容量素子領域Ｅ１では、上部電極ＰＳ４の側面に、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＥ１、低圧系ｐＭＩＳのゲート電極ＧＥ２、高圧系ｎＭＩＳのゲート電極ＧＥ３および高圧系ｐＭＩＳのゲート電極ＧＥ４の両側面にそれぞれサイドウォールＯＳを形成する。サイドウォールＯＳのスペーサ長は、例えば６ｎｍ程度である。
このサイドウォールＯＳが形成されることによって、後述の周辺回路領域の低圧系ｎＭＩＳ領域Ｇ１にｎ−型の半導体領域を形成する工程および低圧系ｐＭＩＳ領域Ｈ１にｐ−型の半導体領域を形成する工程において、ｎ−型の半導体領域およびｐ−型の半導体領域の実効チャネル長が大きくなり、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳの短チャネル効果を抑制することができる。なお、図２ではこのサイドウォールＯＳの形状を示していない。
次に、その端部がメモリ領域Ｃ１の選択ゲート電極ＣＧ１の上面に位置し、メモリゲート電極ＭＧ１側の選択ゲート電極ＣＧ１の一部およびメモリゲート電極ＭＧ１を覆うレジストパターンＲＰ４を形成する。また、レジストパターンＲＰ４は、他の端部がメモリ領域Ｃ１の選択ゲート電極ＣＧ２の上面に位置しており、メモリゲート電極ＭＧ２側の選択ゲート電極ＣＧ２の一部を覆っている。つまり、レジストパターンＲＰ４は、活性領域において、選択ゲート電極ＣＧ２の第１側壁と選択ゲート電極ＣＧ２の第３側壁との間の領域を開口し、他の領域を覆うパターンである。
その後、選択ゲート電極ＣＧ１、ＣＧ２およびレジストパターンＲＰ４をマスクとしてｎ型不純物、例えばＡｓ（ヒ素）を半導体基板ＳＢの主面にイオン注入することにより、半導体基板ＳＢの主面にｎ−型の半導体領域ＥＸＤを選択ゲート電極ＣＧに対して自己整合的に形成する。
次に、図２３に示すように、レジストパターンＲＰ４を除去した後、その端部がメモリ領域Ｃ１の選択ゲート電極ＣＧ１の上面に位置してメモリゲート電極ＭＧ１と反対側の選択ゲート電極ＣＧ１の一部を覆うレジストパターンＲＰ５を形成する。レジストパターンＲＰ５は、その端部がメモリ領域Ｃ１の選択ゲート電極ＣＧ２の上面に位置しており、メモリゲート電極ＭＧ２と反対側の選択ゲート電極ＣＧ２の一部を覆っている。つまり、レジストパターンＲＰ５は選択ゲート電極ＣＧ１の第２側壁側、および選択ゲート電極ＣＧ２の第４側壁側の活性領域を露出している。
その後、選択ゲート電極ＣＧ１、ＣＧ２、メモリゲート電極ＭＧ１、ＭＧ２およびレジストパターンＲＰ５をマスクとしてｎ型不純物、例えばＡｓ（ヒ素）を半導体基板ＳＢの主面にイオン注入することにより、半導体基板ＳＢの主面にｎ−型の半導体領域ＥＸＳをメモリゲート電極ＭＧ１、ＭＧ２に対して自己整合的に形成する。
ここでは、先にｎ−型の半導体領域ＥＸＤを形成し、その後ｎ−型の半導体領域ＥＸＳを形成したが、先にｎ−型の半導体領域ＥＸＳを形成し、その後ｎ−型の半導体領域ＥＸＤを形成してもよい。また、ｎ−型の半導体領域ＥＸＤを形成するｎ型不純物のイオン注入に続いて、ｐ型不純物、例えばＢ（ボロン）を半導体基板ＳＢの主面にイオン注入し、ｎ−型の半導体領域ＥＸＤの下部を囲むようにｐ型の半導体領域を形成してもよい。
次に、図２４に示すように、周辺回路領域の低圧系ｎＭＩＳ領域Ｇ１の半導体基板ＳＢの主面に、レジストパターンをマスクとしてｎ型不純物、例えばＡｓ（ヒ素）を半導体基板ＳＢの主面にイオン注入することにより、周辺回路領域の低圧系ｎＭＩＳ領域Ｇ１の半導体基板ＳＢの主面にｎ−型の半導体領域Ｘ１をゲート電極ＧＥ１に対して自己整合的に形成する。同様に、周辺回路領域の低圧系ｐＭＩＳ領域Ｈ１の半導体基板ＳＢの主面に、レジストパターンをマスクとしてｐ型不純物、例えばフッ化ボロンを半導体基板ＳＢの主面にイオン注入することにより、周辺回路領域の低圧系ｐＭＩＳ領域Ｈ１の半導体基板ＳＢの主面にｐ−型の半導体領域Ｘ２をゲート電極ＧＥ２に対して自己整合的に形成する。
次に、図２５に示すように、半導体基板ＳＢの主面上に、例えば酸化シリコン膜ＯＢ（図２参照）および窒化シリコン膜ＮＴ（図２参照）をＣＶＤ法により順次堆積し、これらを異方性のドライエッチング法でエッチバックする。これにより、メモリ領域Ｃ１および給電領域Ｆ１では、キャップ絶縁膜ＣＡ１および選択ゲート電極ＣＧ１からなる積層膜のメモリゲート電極ＭＧ１と反対側の側面ならびにメモリゲート電極ＭＧ１の側面に、酸化シリコン膜ＯＢおよび窒化シリコン膜ＮＴからなるサイドウォールＳＷを形成する。同様に、メモリ領域Ｃ１では、キャップ絶縁膜ＣＡ２および選択ゲート電極ＣＧ２からなる積層膜のメモリゲート電極ＭＧ２と反対側の側面ならびにメモリゲート電極ＭＧ２の側面に、酸化シリコン膜ＯＢおよび窒化シリコン膜ＮＴからなるサイドウォールＳＷを形成する。
同様に、容量素子領域Ｅ１では上部電極ＰＳ４の側面に、周辺回路領域では、ゲート電極ＧＥ１〜ＧＥ４の両側面にそれぞれサイドウォールＳＷを形成する。酸化シリコン膜ＯＢの厚さは例えば２０ｎｍ程度であり、窒化シリコン膜ＮＴの厚さは例えば２５ｎｍ程度である。なお、ここでは図を分かりやすくするため、酸化シリコン膜ＯＢおよび窒化シリコン膜ＮＴのそれぞれの形状を具体的に示さず、これらの膜の積層膜であるサイドウォールＳＷの形状を示している。
次に、図２６に示すように、周辺回路領域の低圧系ｐＭＩＳ領域Ｈ１および高圧系ｐＭＩＳ領域Ｊ１の半導体基板ＳＢの主面に、レジストパターンＲＰ６をマスクとしてｐ型不純物、例えばＢ（ボロン）を半導体基板ＳＢの主面にイオン注入することにより、低圧系ｐＭＩＳのゲート電極ＧＥ２および高圧系ｐＭＩＳのゲート電極ＧＥ４に対してｐ＋型の半導体領域Ｙ２を自己整合的に形成する。これにより、ｐ−型の半導体領域Ｘ４とｐ＋型の半導体領域Ｙ２とからなる高圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成され、ｐ−型の半導体領域Ｘ２とｐ＋型の半導体領域Ｙ２とからなる低圧系ｐＭＩＳのソース・ドレイン領域ＳＤが形成される。
この工程により、低圧系ｐＭＩＳ領域Ｈ１では、ゲート電極ＧＥ２およびソース・ドレイン領域ＳＤを含む低圧系ｎＭＩＳが形成される。また、高圧系ｐＭＩＳ領域Ｊ１では、ゲート電極ＧＥ４およびソース・ドレイン領域ＳＤを含む低圧系ｎＭＩＳが形成される。
次に、図２７に示すように、メモリ領域Ｃ１、ならびに周辺回路領域の低圧系ｎＭＩＳ領域Ｇ１および高圧系ｎＭＩＳ領域Ｉ１の半導体基板ＳＢの主面に、レジストパターンＲＰ７をマスクとしてｎ型不純物、例えばＡｓ（ヒ素）またはＰ（リン）を半導体基板ＳＢの主面にイオン注入する。これにより、メモリ領域Ｃ１では、ｎ＋型の半導体領域ＤＩを選択ゲート電極ＣＧ１、ＣＧ２、メモリゲート電極ＭＧ１およびＭＧ２に対して自己整合的に形成し、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＥ１および高圧系ｎＭＩＳのゲート電極ＧＥ３に対してｎ＋型の半導体領域Ｙ１を自己整合的に形成する。
これにより、メモリ領域Ｃ１では、ｎ−型の半導体領域ＥＸＤおよびｎ＋型の半導体領域ＤＩからなるドレイン領域ＤＲ、ｎ−型の半導体領域ＥＸＳおよびｎ＋型の半導体領域ＤＩからなるソース領域ＳＲが形成される。また、周辺回路領域では、ｎ−型の半導体領域Ｘ３とｎ＋型の半導体領域Ｙ１とからなる高圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成され、ｎ−型の半導体領域Ｘ１とｎ＋型の半導体領域Ｙ１とからなる低圧系ｎＭＩＳのソース・ドレイン領域ＳＤが形成される。
この工程により、メモリ領域Ｃ１では、選択ゲート電極ＣＧ１、ソース領域ＳＲおよびドレイン領域ＤＲからなる選択用ｎＭＩＳＱＣ１と、選択ゲート電極ＣＧ２、ソース領域ＳＲおよびドレイン領域ＤＲからなる選択用ｎＭＩＳＱＣ２とが形成される。また、メモリ領域Ｃ１では、メモリゲート電極ＭＧ１、ソース領域ＳＲおよびドレイン領域ＤＲからなるメモリ用ｎＭＩＳＱＭ１と、メモリゲート電極ＭＧ２、ソース領域ＳＲおよびドレイン領域ＤＲからなるメモリ用ｎＭＩＳＱＭ２とが形成される。選択用ｎＭＩＳＱＣ１およびメモリ用ｎＭＩＳＱＭ１はスプリットゲート構造のＭＯＮＯＳメモリのメモリセルＭＣ１を構成し、選択用ｎＭＩＳＱＣ２およびメモリ用ｎＭＩＳＱＭ２はスプリットゲート構造のＭＯＮＯＳメモリのメモリセルＭＣ２を構成する。
また、低圧系ｎＭＩＳ領域Ｇ１では、ゲート電極ＧＥ１およびソース・ドレイン領域ＳＤを含む低圧系ｎＭＩＳが形成される。また、高圧系ｎＭＩＳ領域Ｉ１では、ゲート電極ＧＥ３およびソース・ドレイン領域ＳＤを含む低圧系ｎＭＩＳが形成される。
次に、図２８に示すように、メモリ領域Ｃ１では、メモリゲート電極ＭＧ１、ＭＧ２、ｎ＋型の半導体領域ＤＩのそれぞれの上面にシリサイド層Ｓ１を形成する。また、給電領域Ｆ１では、メモリゲート電極ＭＧ１の上面および選択ゲート電極ＣＧ１の上面にシリサイド層Ｓ１を形成する。また、給電領域Ｄ１では、メモリゲート電極ＭＧ２の上面にシリサイド層Ｓ１を形成する。容量素子領域Ｅ１では、サイドウォールＳＷとは平面的に重ならない領域において、上部電極ＰＳ４の上面と、図示していない領域で上部電極ＰＳ４から露出する下部電極ＰＳ３の上面とに、シリサイド層Ｓ１を形成する。
周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＥ１の上面およびｎ＋型の半導体領域Ｙ１の上面、低圧系ｐＭＩＳのゲート電極ＧＥ２の上面およびｐ＋型の半導体領域Ｙ２の上面、高圧系ｎＭＩＳのゲート電極ＧＥ３の上面およびｎ＋型の半導体領域Ｙ１の上面、ならびに高圧系ｐＭＩＳのゲート電極ＧＥ４の上面およびｐ＋型の半導体領域Ｙ２の上面にシリサイド層Ｓ１を形成する。シリサイド層Ｓ１は。サリサイド（Salicide：Self Align silicide）プロセスにより形成される。シリサイド層Ｓ１の材料としては、例えばニッケルシリサイドまたはコバルトシリサイドなどが使用される。
シリサイド層Ｓ１を形成することにより、シリサイド層Ｓ１と、その上部に形成されるプラグなどとの接触抵抗を低減することができる。また、メモリ領域Ｃ１では、メモリゲート電極ＭＧ１、ＭＧ２、ソース領域ＳＲおよびドレイン領域ＤＲ自身の抵抗を低減することができる。さらに、周辺回路領域では、低圧系ｎＭＩＳのゲート電極ＧＥ１、低圧系ｐＭＩＳのゲート電極ＧＥ２、高圧系ｎＭＩＳのゲート電極ＧＥ３および高圧系ｐＭＩＳのゲート電極ＧＥ４自身の抵抗およびソース・ドレイン領域ＳＤ自身の抵抗を低減することができる。
次に、図２９に示すように、半導体基板ＳＢの主面上に、絶縁膜として窒化シリコン膜ＥＳをＣＶＤ法により堆積する。この窒化シリコン膜ＥＳは、後述のコンタクトホールを形成する際に、エッチングストッパとして機能する。
次に、図３０に示すように、絶縁膜として酸化シリコン膜ＩＦをＣＶＤ法により堆積して、窒化シリコン膜ＥＳおよび酸化シリコン膜ＩＦからなる層間絶縁膜ＩＬを形成する。
次に、図３１および図３２に示すように、メモリ領域Ｃ１では、ドレイン領域ＤＲ上のシリサイド層Ｓ１に達するコンタクトホールＣＮＴを層間絶縁膜ＩＬに形成する。同時に、給電領域Ｆ１では、シャント部である選択ゲート電極ＣＧ１上のシリサイド層Ｓ１に達するコンタクトホールＣＣを形成する。また、図示していない領域において、選択ゲート電極ＣＧ２のシャント部において、選択ゲート電極ＣＧ２の上のシリサイド層Ｓ１に達するコンタクトホールを形成し、その内側にプラグを埋め込む。コンタクトホールＣＮＴ内、ＣＣ内には、プラグＰＬＧ、ＰＣをそれぞれ埋込む。
また、給電領域Ｄ１において、メモリゲート電極ＭＧ２上のシリサイド層Ｓ１に達するコンタクトホールＣＭを層間絶縁膜ＩＬに形成し、その内側にプラグＰＭを埋め込む。同様に、図示しない領域において、メモリゲート電極ＭＧ１上のシリサイド層Ｓ１に達するコンタクトホールを層間絶縁膜ＩＬに形成し、その内側にプラグを埋め込む。
給電領域Ｄ１においては、メモリゲート電極ＭＧ２のシャント部に形成されたコンタクトホールＣＭは、メモリゲート電極ＭＧ２とコンタクトホールＣＭとの位置合わせマージンおよび寸法ばらつきマージンなどを考慮して、選択ゲート電極ＦＣ上に乗り上げた形状となっている。このとき、コンタクトホールＣＭを形成する工程において、キャップ絶縁膜ＣＡＦおよびその下の絶縁膜ＯＸ（図４参照）と、除去されるキャップ絶縁膜ＣＡＦおよびその下の絶縁膜ＯＸの側壁に形成されていたＯＮＯ膜ＣＳとが除去される。このため、メモリゲート電極ＭＧ２に接続されるプラグＰＭは、選択ゲート電極ＦＣに接続されるように形成される。したがって、選択ゲート電極ＦＣの上面の一部はキャップ絶縁膜ＣＡＦおよび絶縁膜ＯＸから露出し、プラグＰＭと接している。
また、除去されたキャップ絶縁膜ＣＡＦおよび絶縁膜ＯＸの側壁に形成されていたＯＮＯ膜ＣＳも除去されているため、プラグＰＭがメモリゲート電極ＭＧ２上に形成されたシリサイド層Ｓ１の選択ゲート電極ＦＣ側の側面とも接触する。このため、プラグＰＭとシリサイド層Ｓ１との接触面積を増加させることができ、プラグＰＭとメモリゲート電極ＭＧ２との接触抵抗を低減させることが可能となる。プラグＰＭの下に位置する選択ゲート電極ＦＣは選択ゲート電極ＣＧ２とは接続されず浮遊状態であるため、上述したように、メモリゲート電極ＭＧに給電するプラグＰＭが選択ゲート電極ＦＣと接触しても、選択ゲート電極ＣＧ２とメモリゲート電極ＭＧ２とが電気的にショートすることはない。
また、容量素子領域Ｅ１では、上部電極ＰＳ４と下部電極ＰＳ３とが平面的に重ならない部分において、上部電極ＰＳ４および下部電極ＰＳ３のそれぞれの上面のシリサイド層Ｓ１に達するコンタクトホールＣＢを形成した後、各コンタクトホールＣＢ内にプラグＰＢを埋め込む。図３２では、説明簡略化のため、上部電極ＰＳ４に達するコンタクトホールＣＢを例示している。
さらに、周辺回路領域では、低圧系ｎＭＩＳ、低圧系ｐＭＩＳ、高圧系ｎＭＩＳおよび高圧系ｐＭＩＳにおいて、それぞれのゲート電極ＧＥ１〜ＧＥ４上およびソース・ドレイン領域ＳＤ上のシリサイド層Ｓ１に達するコンタクトホールＣＡを形成し、それらのコンタクトホールＣＡのそれぞれの内側をプラグＰＡにより埋め込む。図３２では、説明簡略化のため、低圧系ｎＭＩＳおよび低圧系ｐＭＩＳのソース・ドレイン領域ＳＤに達するコンタクトホールＣＡおよびプラグＰＡを例示している。
プラグＰＬＧ、ＰＣ、ＰＭ、ＰＡ、ＰＢは、例えばＴｉ（チタン）とＴｉＮ（窒化チタン）との積層膜からなる相対的に薄いバリア膜、およびそのバリア膜に包まれるように形成されたＷ（タングステン）またはＡｌ（アルミニウム）などからなる相対的に厚い導電膜を含む積層膜によって構成される。その後、層間絶縁膜ＩＬ上に、例えばＣｕ（銅）またはＡｌ（アルミニウム）を主成分とする第１層配線（図示は省略）を形成することによって、本実施の形態の半導体装置が完成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
図３１では、層間絶縁膜などの半導体素子上の絶縁膜およびサイドウォールの図示を省略している。図３１に示すように、プラグＰＬＧは、平面視における第１方向および第２方向の辺の長さが略同一である。これに対し、プラグＰＣは、第２方向に延在する長方形、または楕円形状を有している。また、プラグＰＭは、第１方向に延在する長方形、または楕円形状を有している。
図３１に示すように、平面視において第２方向に延在する長方形の形状を有するプラグＰＣが、シャント部ＣＳ１、ＣＳ２に接続されている。また、平面視において第１方向に延在する長方形の形状を有するプラグＰＭが、メモリゲート電極ＭＧ２のシャント部に接続されている。メモリゲート電極ＭＧ２のシャント部とは、電気的に浮遊状態にある選択ゲート電極ＦＣおよびその上のキャップ絶縁膜ＣＡＦを含む積層膜の側壁に隣接する領域のメモリゲート電極ＭＧ２である。
プラグＰＭは当該シャント部のメモリゲート電極ＭＧ２の延在方向に直交する方向に延在する長方形の形状を有し、メモリゲート電極ＭＧ２を跨ぐように形成されている。プラグＰＭは選択ゲート電極ＦＣの上面を覆うキャップ絶縁膜ＣＡＦの上面にも接続されている。
次に、本実施の形態の半導体装置の製造方法の効果について説明する。図６２および図６３を用いて説明した比較例のように、選択ゲート電極ＣＧＥの上面が露出している領域であるシャント部ＣＳＥと、選択ゲート電極ＣＧＥに隣接するメモリゲート電極ＭＧＥとが隣接し、シャント部ＣＳＥとメモリゲート電極ＭＧＥとの間に絶縁膜が形成されていない場合が考えられる。この場合、互いに近接する選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧＥは、それぞれの上面に形成されたシリサイド層Ｓ１（図６３参照）を介して導通する虞がある。
そこで、本実施の形態では、図３１に示すように、第２方向においてシャント部ＣＳ１に隣接する領域の選択ゲート電極ＣＧ１の直上までキャップ絶縁膜ＣＡ１を延ばすように形成し、シャント部ＣＳ１と、選択ゲート電極ＣＧ１の第２側壁側のメモリゲート電極ＭＧ１とを分離している。したがって、キャップ絶縁膜ＣＡ１を介してシャント部ＣＳ１と隣接するメモリゲート電極ＭＧ１の上面にシリサイド層Ｓ１（図３２の給電領域Ｆ１参照）が形成されても、メモリゲート電極ＭＧ１およびその上のシリサイド層Ｓ１とシャント部ＣＳ１との間はキャップ絶縁膜ＣＡ１により絶縁されているため、短絡が起きることを防ぐことができる。
このように、メモリゲート電極ＭＧ１が隣接する領域であって、選択ゲート電極ＣＧ１の第２側壁に隣接する領域の選択ゲート電極ＣＧ１の上面をキャップ絶縁膜ＣＡ１により覆うことで、メモリゲート電極ＭＧ１はＯＮＯ膜ＣＳおよびキャップ絶縁膜ＣＡ１により選択ゲート電極ＣＧ１と絶縁される。メモリゲート電極ＭＧ１の上面のシリサイド層Ｓ１がＯＮＯ膜ＣＳを乗り越えるように膨らんで形成されたとしても、シリサイド層Ｓ１と選択ゲート電極ＣＧ１の第２側壁に隣接する領域の選択ゲート電極ＣＧ１の上面はキャップ絶縁膜ＣＡ１により覆われているため、メモリゲート電極ＭＧ１がシリサイド層Ｓ１を介して選択ゲート電極ＣＧ１に導通することを防ぐことができる。
したがって、選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１を含むＭＯＮＯＳメモリが上記導通によって正常に動作しなくなることを防ぎ、当該ＭＯＮＯＳメモリを有する半導体装置の信頼性を向上させることができる。
また、図６２および図６３を用いて説明した比較例において起きる短絡の問題の原因の一つは、図１８および図１９を用いて説明したメモリゲート電極ＭＧ１のエッチング工程におけるエッチング量の不足によるものであった。これに対し本実施の形態では、第１方向におけるキャップ絶縁膜ＣＡ１の形成領域を延ばし、選択ゲート電極ＣＧ１の第２側壁に隣接する領域の選択ゲート電極ＣＧ１の上面を覆う領域を延ばしている。これにより、上記エッチング量の過少または過多に対するマージンを拡げることができる。
つまり、上記エッチング量が少なすぎることにより、図６３を用いて説明したようにシャント部ＣＳＥとメモリゲート電極ＭＧＥとが隣接することを防ぐことができる。また、上記エッチング量が多すぎることにより、活性領域Ｂ１のメモリゲート電極ＭＧ１が除去され、ＭＯＮＯＳメモリが所望の性能を発揮することができなくなることを防ぐことができる。したがって、メモリゲート電極ＭＧ１のエッチング量のマージンを拡大することで、半導体装置の信頼性を向上させることができる。
次に、本実施の形態の変形例として、選択ゲート電極、キャップ絶縁膜またはメモリゲート電極のパターンを変更した構造を有する半導体装置を、図３３〜図３６を用いて説明する。図３３〜図３６は、図１に示すシャント部ＣＳ１近傍の選択ゲート電極ＣＧ１と、選択ゲート電極ＣＧ１上のキャップ絶縁膜ＣＡ１と、選択ゲート電極ＣＧ１に隣接するメモリゲート電極ＭＧ１と、これらの選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１間に介在するＯＮＯ膜ＣＳを含むメモリセルを示す要部平面図である。
まず、図３３に示すように、メモリゲート電極ＭＧ１およびＯＮＯ膜ＣＳは、選択ゲート電極ＣＧ１の第１方向に延在する側壁のみならず、選択ゲート電極ＣＧ１の端部において、選択ゲート電極ＣＧ１の第２方向に延在する側壁に隣接する領域にまで回りこんで形成されていることが考えられる。図１８および図１９を用いて説明したメモリゲート電極ＭＧ１およびＯＮＯ膜ＣＳの除去工程においてエッチングが不十分な場合、このように、メモリゲート電極ＭＧ１が第１方向における選択ゲート電極ＣＧ１の端部を回りこむように形成される。
このような場合であっても、上面がキャップ絶縁膜ＣＡ１から露出している領域の選択ゲート電極ＣＧ１とメモリゲート電極ＭＧ１との間にキャップ絶縁膜ＣＡ１およびＯＮＯ膜ＣＳが介在しているため、メモリゲート電極ＭＧ１および選択ゲート電極ＣＧ１間に短絡が起きることを防ぐことができる。
また、図３４に示すように、第１方向におけるシャント部ＣＳ１、選択ゲート電極ＣＧ１、キャップ絶縁膜ＣＡ１およびメモリゲート電極ＭＧ１の最端部が、第２方向において揃っている場合が考えられる。この場合も図３３に示す変形例と同様に、上面がキャップ絶縁膜ＣＡ１から露出している領域の選択ゲート電極ＣＧ１とメモリゲート電極ＭＧ１との間にキャップ絶縁膜ＣＡ１およびＯＮＯ膜ＣＳが介在しているため、メモリゲート電極ＭＧ１および選択ゲート電極ＣＧ１間に短絡が起きることを防ぐことができる。
また、図３５に示すように、第１方向におけるキャップ絶縁膜ＣＡ１の端部は、同方向における選択ゲート電極ＣＧ１の最端部に達していない場合が考えられる。このような場合であっても、シャント部ＣＳ１とメモリゲート電極ＭＧ１との間にキャップ絶縁膜ＣＡ１およびＯＮＯ膜ＣＳが介在しているため、メモリゲート電極ＭＧ１および選択ゲート電極ＣＧ１間に短絡が起きることを防ぐことができる。
また、図３６に示すように、選択ゲート電極ＣＧ１およびその直上のキャップ絶縁膜ＣＡ１の積層膜からなるパターンが、シャント部ＣＳ１の近傍において一部第２側壁側に突出していることが考えられる。このように、第２側壁から第２方向に突出する領域を当該積層膜に形成するのは、図１８および図１９を用いて説明したメモリゲート電極ＭＧ１およびＯＮＯ膜ＣＳの除去工程におけるエッチング量の過少または過多に対するマージンを拡げるためである。
つまり、図３６に示すように、選択ゲート電極ＣＧ１の側壁に凹凸を形成すれば、メモリゲート電極ＭＧ１が給電領域Ａ１において接する選択ゲート電極ＣＧ１の側壁の長さを延ばすことができる。したがって、上記エッチング量が少なすぎることにより、図６３を用いて説明したようにシャント部ＣＳＥとメモリゲート電極ＭＧＥとが隣接することを防ぐことができる。また、上記エッチング量が多すぎることにより、活性領域Ｂ１のメモリゲート電極ＭＧ１が除去され、ＭＯＮＯＳメモリが所望の性能を発揮することができなくなることを防ぐことができる。
また、図３６に示すようにキャップ絶縁膜ＣＡ１の側壁に凸部を形成すれば、第２方向におけるキャップ絶縁膜ＣＡ１の幅が一部大きくなるため、シャント部ＣＳ１を露出させる際に用いるレジストパターン（図１２参照）を形成する位置がずれた場合に、メモリゲート電極ＭＧ１とシャント部ＣＳ１との間に残すキャップ絶縁膜ＣＡ１が全て除去されてしまうことを防ぐことができる。
上記のように、キャップ絶縁膜ＣＡ１を加工する際のエッチング、およびメモリゲート電極ＭＧ１のエッチングのマージンを拡大することで、半導体装置の信頼性を向上させることができる。このようなパターンの選択ゲート電極ＣＧ１およびキャップ絶縁膜ＣＡ１を有するメモリセルに対しても、本実施の形態を適用することで、メモリゲート電極ＭＧ１および選択ゲート電極ＣＧ１間に短絡が起きることを防ぐことができる。
また、以下に本実施の形態の変形例として、図１５〜図１９を用いて説明したメモリゲート電極ＭＧ１、ＭＧ２の形成工程において、等方性エッチングを用いず、異方性エッチングを用いてサイドウォールＳ２（図１５参照）を一部除去する方法について、図３７および図３８を用いて説明する。図３７および図３８は、それぞれ図１７および図１８に対応している。つまり、図３７および図３８は、変形例である製造工程中の半導体装置を示す要部平面図である。
当該変形例は、図６〜図３２を用いて説明した半導体装置の製造方法に比べて、図１７に示したレジストパターンの形状、およびその後のエッチングにより加工されるメモリゲート電極の形状が異なる。ここではまず、図６〜図１６を用いて説明した工程と同様の工程を行う。
次に、図３７に示すように、レジストパターンＲＰ８を形成する。レジストパターンＲＰ８は、レジストパターンＲＰ３（図１７参照）と同様に、選択ゲート電極ＣＧ１の第１側壁、選択ゲート電極ＣＧ２の第３側壁、並びに、シャント部ＣＳ１の側壁およびＣＳ２の側壁に隣接するサイドウォールＳ２を露出する膜である。ただし、レジストパターンＲＰ８は、選択ゲート電極ＣＧ１の第２側壁側の一部のサイドウォールＳ２も露出している。
この後の工程では、レジストパターンＲＰ８をマスクとして、レジストパターンＲＰ８から露出するサイドウォールＳ２を除去する。ただし、この後のサイドウォールＳ２の除去工程では、図１８および図１９を用いて説明した方法とは異なり、異方性エッチングを用いてサイドウォールＳ２を加工する。
つまり、上記のようにしてレジストパターンＲＰ８を形成した後、図３８に示すように、レジストパターンＲＰ８をマスクとして、レジストパターンＲＰ８から露出するサイドウォールＳ２を異方性エッチングにより除去することで、メモリゲート電極ＭＧ１、ＭＧ２およびＦＭを形成し、その後レジストパターンＲＰ８を除去する。異方性エッチングを用いるため、この工程ではレジストパターンＲＰ８（図３７参照）に覆われていたサイドウォールＳ２は除去されずに残り、メモリゲート電極ＭＧ１、ＭＧ２またはＦＭとなる。
メモリゲート電極と選択ゲート電極ＣＧ１との短絡を避けるため、図３７を用いて説明した工程では、シャント部ＣＳ１に隣接する領域のサイドウォールＳ２を除去するため、当該領域のサイドウォールＳ２を全てレジストパターンＲＰ８から露出させなければならないように思えるが、必ずしもシャント部ＣＳ１に隣接するサイドウォールＳ２を全て露出しなくてもよい。つまり、図３７に示すように、シャント部ＣＳ１に近接するサイドウォールＳ２がレジストパターンＲＰ８により覆われた状態で図３８を用いて説明したエッチング工程を行なったとしても、当該エッチング工程により残ったサイドウォールＳ２からなるメモリゲート電極ＦＭ（図３８参照）が、電気的に浮遊状態となればよい。
当該変形例では、浮遊状態のメモリゲート電極ＦＭを形成するため、図３７に示すように、シャント部ＣＳ１に近接するサイドウォールＳ２と、活性領域Ｂ１においてレジストパターンＲＰ８に覆われたサイドウォールＳ２との間の第２側壁に沿う一部のサイドウォールＳ２を、レジストパターンＲＰ８から露出している。このような形状のレジストパターンＲＰ８から露出するサイドウォールＳ２を異方性エッチングにより除去すれば、当該サイドウォールＳ２を分断することができる。
つまり、図３７に示すレジストパターンＲＰ８は、不活性領域である給電領域Ａ１において第２側壁に隣接する領域のサイドウォールＳ２を露出しているため、レジストパターンＲＰ８から露出する領域のサイドウォールＳ２は図３８を用いて説明した異方性エッチングにより除去される。このため、第１方向においてレジストパターンＲＰ８から露出する領域を挟むように分断されたサイドウォールＳ２からなるメモリゲート電極ＦＭは給電領域Ａ１において浮遊状態にあるパターンであるから、シャント部ＣＳ１と短絡したとしても問題がない。
上記のようにして分断されたメモリゲート電極ＦＭは、活性領域Ｂ１に形成されていないことが重要となる。このため、レジストパターンＲＰ８がサイドウォールＳ２を露出する領域は、必ず給電領域Ａ１において、平面視においてキャップ絶縁膜ＣＡ１の側壁と重なる第２側壁に隣接するサイドウォールＳ２を露出している必要がある。また、サイドウォールＳ２を完全に分断するため、当該サイドウォールＳ２が隣接する側壁、つまり第２側壁に直交する方向、つまり第２方向におけるサイドウォールＳ２の一方の端部からもう一方の端部に亘ってサイドウォールＳ２を全てレジストパターンＲＰ８から露出している必要がある。
以上のように説明したレジストパターンをマスクとして異方性エッチングを行い、図３８に示すように、活性領域Ｂ１に形成され、選択ゲート電極ＣＧ１の第２側壁に沿うサイドウォールＳ２からなるメモリゲート電極ＭＧ１と、シャント部ＣＳ１に近接するサイドウォールＳ２からなるメモリゲート電極ＦＭとを分離して形成することができる。メモリゲート電極ＦＭは電気的に浮遊状態にあるため、メモリゲート電極ＦＭがシャント部ＣＳ１と導通したとしても問題はない。
（実施の形態２）
前記実施の形態１では、図６２および図６３に示した比較例に比べてキャップ絶縁膜のパターンを延ばすことで、選択ゲート電極とメモリゲート電極との短絡を防ぐ構造について説明した。本実施の形態では、キャップ絶縁膜の形状は図６２および図６３に示した比較例と同様とし、メモリゲート電極をより後退させることで、選択ゲート電極とメモリゲート電極とが短絡することを防ぐ技術について説明する。
以下に、本実施の形態の半導体装置の製造方法について、図３９〜図４８を用いて説明する。図３９、図４０、図４２、図４４、図４５および図４７は、製造工程中の本実施の形態の半導体装置の要部平面図である。図４１、図４３、図４６および図４８は、製造工程中の本実施の形態の半導体装置の要部断面図である。
図３９〜図４８を用いて説明する工程は、図１２〜図１９、図３１および図３２を用いて説明した工程にそれぞれ対応しているため、これらの工程の詳しい説明は省略する場合がある。前記実施の形態１および本実施の形態の特徴および大きな違いは各パターンの平面視における形状、およびメモリゲート電極を加工する際のエッチング条件などにあり、各半導体素子の製造工程の手順等はそれぞれの実施の形態で共通しているため、断面図を用いて説明する工程については詳細な説明を省略する。
まず、図６〜図１１を用いて説明した工程と同様の工程を行う。次に、図３９に示すように、半導体基板上にレジストパターンＲＰ９を形成する。レジストパターンＲＰ９は図１２に示したレジストパターンＲＰ１と同様にシャント部となる領域、つまり第１方向における選択ゲート電極ＣＧ１の端部および給電領域Ａ１において選択ゲート電極ＣＧ２の第３側壁から突出するパターンのそれぞれの上に形成された絶縁膜ＣＡＰを露出している。
上記構成はレジストパターンＲＰ１と同様であるが、レジストパターンＲＰ９は、第１方向における選択ゲート電極ＣＧ１の端部の上の絶縁膜ＣＡＰの上面の全面を露出している点で前記実施の形態１と異なる。つまり、第１方向における絶縁膜ＣＡＰの端部の上面を、第２方向において一方の端部からもう一方の端部まで全てレジストパターンＲＰ９から露出している。
すなわち、第１方向における絶縁膜ＣＡＰの端部の上面は、選択ゲート電極ＣＧ１の第１側壁側に隣接する領域から第２側壁側に隣接する領域に亘って全てレジストパターンＲＰ９から露出している。このレジストパターンＲＰ９は、比較例として示した図６２および図６３に示すキャップ絶縁膜ＣＡＥを形成するために用いられるレジストパターンと同じパターンを有するものである。
なお、図３９の平面図に示すレイアウトは、図１２に示すレイアウトに比べて、選択ゲート電極ＣＧ１のシャント部となる領域から活性領域Ｂ１までの距離が大きくなっている。
次に、図４０および図４１に示すように、給電領域Ｆ１のシャント領域の一部、容量素子領域Ｅ１および周辺回路領域の絶縁膜ＣＡＰを、レジストパターンＲＰ９（図３９参照）をマスクとして用いたエッチングにより除去する。その後、レジストパターンＲＰ９（図３９参照）を除去する。
前記実施の形態１と異なり、図３９において選択ゲート電極ＣＧ１の端部は全てレジストパターンＲＰ９から露出しているため、レジストパターンＲＰ９から露出する領域の絶縁膜ＣＡＰを除去することで、図４０に示すように、第１方向における選択ゲート電極ＣＧ１の端部に、キャップ絶縁膜ＣＡ１から露出するシャント部ＣＳ３が形成される。シャント部ＣＳ３は、第１方向における選択ゲート電極ＣＧ１の端部において、第１側壁から第２側壁に亘ってキャップ絶縁膜ＣＡ１から露出している選択ゲート電極ＣＧ１の一部である。
図４０に示す選択ゲート電極ＣＧ１のシャント部ＣＳ３のパターンは、比較例として図６２および図６３に示したシャント部ＣＳＥと同様の形状を有している。図４１に示す構造は、前記実施の形態１の図１４に示す構造と比べて、給電領域Ｆ１の選択ゲート電極ＣＧ１の直上に、キャップ絶縁膜が形成されていない点が異なっている。
次に、図４２および図４３に示すように、図１５および図１６を用いて説明した工程と同様の工程を行うことで、半導体基板上にＯＮＯ膜ＣＳおよびサイドウォールＳ２を形成する。図４２に示す構造は、図１５に示した構造に比べて、キャップ絶縁膜ＣＡ１の第１方向における端部が、選択ゲート電極ＣＧ１の同方向における端部まで延在しておらず、シャント部ＣＳ３がシャント部ＣＳ１（図１５参照）よりも第２方向において広く形成されている点が異なっている。このとき、図示はしていないが、選択ゲート電極ＣＧ１のシャント部ＣＳ３の直上の領域であって、キャップ絶縁膜ＣＡ１の側壁に隣接する領域にも、ＯＮＯ膜ＣＳおよびサイドウォールＳ２が形成されている。
上記のように、キャップ絶縁膜ＣＡ１の一部は前記実施の形態１のようにシャント部ＣＳ３と第２方向において隣り合う領域に延伸されていない。つまり、シャント部ＣＳ３とキャップ絶縁膜ＣＡ１との平面視における境界線は、前記第２方向に対して並行に沿っている線である。
図４３に示す給電領域Ｆ１の選択ゲート電極ＣＧ１上にはキャップ絶縁膜が形成されていないため、給電領域Ｆ１の断面においては選択ゲート電極ＣＧ１の両側の側壁にのみＯＮＯ膜ＣＳおよびサイドウォールＳ２が形成されている。
次に、図４４に示すように、半導体基板上にレジストパターンＲＰ１０を形成する。レジストパターンＲＰ１０は、図１７に示すレジストパターンＲＰ３と同じ形状のパターンであってもよいが、図４４に示すレジストパターンＲＰ１０は、選択ゲート電極ＣＧ１をレジストパターンＲＰ３よりも大きく覆う形状を有している。なお、レジストパターンＲＰ１０は、比較例として図６２および図６３に示したメモリゲート電極ＭＧＥを形成する際に用いられるレジストパターンと同様の形状を有している。
次に、図４５および図４６に示すように、レジストパターンＲＰ１０（図４４参照）をマスクとして、当該マスクから露出するサイドウォールＳ２を、ウェットエッチングなどの等方性エッチングにより除去する。その後、レジストパターンＲＰ１０を除去する。これにより、図４６に示すメモリ領域Ｃ１では、キャップ絶縁膜ＣＡ１および選択ゲート電極ＣＧ１からなる積層膜の片側面、つまり第２側壁のみにメモリゲート電極ＭＧ１を形成する。同様に、メモリ領域Ｃ１では、キャップ絶縁膜ＣＡ２および選択ゲート電極ＣＧ２からなる積層膜の片側面、つまり第４側壁のみにメモリゲート電極ＭＧ２を形成する。また、給電領域Ｄ１では、キャップ絶縁膜ＣＡＦおよび選択ゲート電極ＦＣからなる積層膜の側壁にメモリゲート電極ＭＧ１を形成する。このとき、給電領域Ｆ１では、選択ゲート電極ＣＧ１の側壁のサイドウォールＳ２は全て除去する。
その後、メモリゲート電極ＭＧ１、ＭＧ２および上部電極ＰＳ４に覆われていないＯＮＯ膜ＣＳを選択的にエッチングして除去する。
ここでは、図４５に示すように、等方性エッチングによりメモリゲート電極ＭＧ１およびＯＮＯ膜ＣＳの第１方向における端部を、同方向におけるシャント部ＣＳ３と活性領域Ｂ１との間の領域まで後退させる。つまり、第１方向において、メモリゲート電極ＭＧ１の端部よりもキャップ絶縁膜ＣＡ１の方がシャント部ＣＳ３側に延びている。
このように、本実施の形態では、前記実施の形態１において図１７に示した構造よりもメモリゲート電極ＭＧ１をより活性領域Ｂ１側に後退させている。つまり、図１７に示す構造に比べ、図４５に示すメモリゲート電極ＭＧ１の端部は、シャント部ＣＳ３から離れた位置で終端している。そのため、本実施の形態では、前記実施の形態１に比べ、サイドウォールＳ２（図４４参照）を加工する等方性エッチングを行う時間を長くして、サイドウォールＳ２のエッチング量を増やしている。
図４６に示すように、ここでは、前記実施の形態１において示した図１９とは異なり、給電領域Ｆ１において選択ゲート電極ＣＧ１上にはキャップ絶縁膜ＣＡ１が形成されておらず、また、選択ゲート電極ＣＧ１の両側の側壁にはいずれもＯＮＯ膜ＣＳおよびメモリゲート電極ＭＧ１が形成されていない。
次に、図２０〜図３０を用いて説明した工程と同様の工程を行うことで各半導体素子を形成し、それらの半導体素子を層間絶縁膜により覆った後、図４７および図４８に示すように、層間絶縁膜ＩＬを貫通するコンタクトホールＣＡ、ＣＢ、ＣＣ、ＣＭおよびＣＮＴを埋め込むプラグＰＡ、ＰＢ、ＰＳ、ＰＭおよびＰＬＧをそれぞれ形成する。また、シャント部ＣＳ２を露出するコンタクトホールを埋め込むプラグＰＣ（図４７参照）を形成する。ここでは図４７に示すように、ＭＯＮＯＳメモリの給電領域Ａ１にはプラグＰＣ、ＰＭおよびＰＳを形成し、ＭＯＮＯＳメモリの活性領域Ｂ１にはプラグＰＬＧを形成する。
その後、層間絶縁膜ＩＬ上に、例えばＣｕ（銅）またはＡｌ（アルミニウム）を主成分とする第１層配線（図示は省略）を形成することによって、本実施の形態の半導体装置が完成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
本実施の形態では、前記実施の形態１と同様に、シャント部ＣＳ３にメモリゲート電極ＭＧ１を隣接させず、平面視においてキャップ絶縁膜ＣＡ１と隣接する箇所でメモリゲート電極ＭＧ１を終端させることで、メモリゲート電極ＭＧ１と選択ゲート電極ＣＧ１とが短絡することを防ぎ、半導体装置の信頼性を向上させることができる。
プラグＰＳは前記実施の形態１において図３１に示したプラグＰＣに対応し、選択ゲート電極ＣＧ１に給電を行うためにシャント部ＣＳ３に接続された柱状の導電体である。図４７および図４８の給電領域Ｆ１に示すように、プラグＰＳはプラグＰＣ（図３１および図３２参照）と異なり、平面視において正方形または円形の形状を有しており、半導体基板ＳＢの主面に沿う方向に延在していない。
前記実施の形態１では、図３１に示すようにキャップ絶縁膜ＣＡ１を、第１方向において選択ゲート電極ＣＧ１の最端部の直上にまで延在させたため、シャント部ＣＳ１の面積が小さくなっており、プラグ形成の位置ずれに対するマージンが小さくなっている。この対策として前記実施の形態１ではプラグＰＣの形状を第２方向に延在する形状としている。
これに対し、本実施の形態では図４７に示すように、第１方向においてキャップ絶縁膜ＣＡ１がシャント部ＣＳ３よりも活性領域Ｂ１側で終端しているため、前記実施の形態１のシャント部ＣＳ１（図３１参照）よりもシャント部ＣＳ３の面積を大きく確保することができる。したがって、プラグ形成のずれに対するマージンが大きくなり、プラグＰＳの平面視における形状を前記実施の形態１より小さくしても、位置合わせのずれに起因してプラグＰＳがシャント部ＣＳ３に対し接触面積が小さくなること、またはプラグＰＳがシャント部ＣＳ３に接続されないことを防ぐことができる。したがって、半導体装置の信頼性が低下することを防ぐことができる。
また、上記のようにシャント部ＣＳ３の面積が小さくなること防ぎつつ、シャント部ＣＳ３にメモリゲート電極ＭＧ１を隣接させないことで、選択ゲート電極ＣＧ１およびメモリゲート電極ＭＧ１間の短絡により半導体装置の信頼性が低下することを防いでいる。つまり、当該短絡を防ぐためにシャント部ＣＳ３の面積を狭めていないため、プラグＰＳとシャント部ＣＳ３とを接続させる際の位置ずれに対するマージンを拡げることを目的としてシャント部ＣＳ３の面積を大きくする必要がない。したがって、半導体装置の面積が増大することを防ぐことができる。
なお、本実施の形態では、第１方向においてシャント部ＣＳ３よりも活性領域Ｂ１に近い領域でキャップ絶縁膜ＣＡ１を終端させ、キャップ絶縁膜ＣＡ１の当該終端部よりもさらに活性領域Ｂ１に近い領域で、キャップ絶縁膜ＣＡ１に隣接するメモリゲート電極を終端させている。第１方向に延在するメモリゲート電極ＭＧ１の終端部の位置は、図４５および図４６を用いて説明したエッチング工程でのエッチング量により決まる。当該エッチング量はエッチングを行う時間の長さなどにより調整されるが、正確に制御することが困難であるため、ある程度ばらつきが生じることが予想される。
つまり、上記エッチング工程によりメモリゲート電極ＭＧ１を終端させる際、メモリゲート電極ＭＧ１の端部が上記エッチング量のばらつきに起因して、キャップ絶縁膜ＣＡ１の端部よりもシャント部ＣＳ３側で終端すると、キャップ絶縁膜ＣＡ１に覆われていないシャント部ＣＳ３とメモリゲート電極ＭＧ１とが隣接することとなる。このため、シャント部ＣＳ３およびメモリゲート電極ＭＧ１間が短絡する虞が生じる。
また、上記エッチング工程によりメモリゲート電極ＭＧ１を終端させる際、メモリゲート電極ＭＧ１が活性領域Ｂ１において終端すると、当該メモリゲート電極ＭＧ１を含むＭＯＮＯＳメモリが正常に動作しなくなる問題が生じる。
そこで、本実施の形態では前記実施の形態１に比べて、第１方向におけるシャント部ＣＳ３から、当該シャント部ＣＳ３を有する選択ゲート電極ＣＧ１が形成された活性領域Ｂ１までの距離を延ばすことで、同方向においてキャップ絶縁膜ＣＡ１の端部から当該活性領域Ｂ１までの間でメモリゲート電極ＭＧ１を終端させることを容易にしている。つまり、メモリゲート電極ＭＧ１の端部が形成されても問題がない領域を拡げ、上記エッチング量のばらつきに対するマージンを拡大することで、上記したシャント部ＣＳ３およびメモリゲート電極ＭＧ１間の短絡、またはＭＯＮＯＳメモリの動作不良の発生を防ぐことができる。これにより、半導体装置の信頼性を向上させることができる。
また、ここでは図４５および図４６を用いて説明したエッチング工程でのエッチング量を増やすことによりメモリゲート電極ＭＧ１を、図６２および図６３に示した比較例よりもシャント部ＣＳ３から離れた領域であって、キャップ絶縁膜ＣＡ１により選択ゲート電極ＣＧ１が覆われた領域で終端させている。つまり、上記エッチング量を増やすだけで選択ゲート電極ＣＧ１とメモリゲート電極ＭＧ１との短絡を防ぐことができるため、上記比較例に対してキャップ絶縁膜ＣＡ１、プラグのパターンを変更するためのマスクを新たに用意する必要がない。
同様に、図４５および図４６を用いて説明したエッチング工程によりメモリゲート電極ＭＧ１を形成する際に用いるレジストパターンＲＰ１０（図４４参照）は、本実施の形態の半導体装置を製造するために特別に用意する必要はなく、上記比較例のメモリゲート電極ＭＧＥ（図６２参照）を形成するために用いたものを利用することができる。以上より、新たにマスクを設計して用意する必要がないため、半導体装置の製造コストを低減することができる。
また、本実施の形態ではエッチング量を増やすことを特徴としているため、図４２および図４３を用いて説明した工程を行った段階において、上記比較例のように、選択ゲート電極ＣＧ１の直上のシャント部ＣＳ３近傍において、キャップ絶縁膜ＣＡ１の側壁に形成されたＯＮＯ膜ＣＳおよびサイドウォールＳ２からなるサイドウォールを容易に除去することができる。つまり、図６２および図６３を用いて説明した比較例の半導体装置を製造する工程に比べて、メモリゲート電極ＭＧ１（図４５参照）を形成する際のエッチング量が大きいため、シャント部ＣＳ３（図４５参照）の直上にメモリゲート電極ＭＧ１が残ることに起因して短絡が起きることを防ぐことができる。
なお、本実施の形態においても、変形例として図３６に示したように選択ゲート電極ＣＧ１の第２側壁側に突出したパターンを形成してもよい。本実施の形態に適用する場合は、例えば図４５に示すシャント部ＣＳ３と活性領域Ｂ１との間において当該突出パターンを形成し、選択ゲート電極ＣＧ１およびその上のキャップ絶縁膜ＣＡ１を含む当該突出パターンに沿うメモリゲート電極ＭＧ１を給電領域Ａ１に形成することが考えられる。これによりメモリゲート電極ＭＧ１を形成する際のエッチング量のばらつきに対するマージンを拡大することができる。
また、以下に本実施の形態の変形例として、図４２〜図４６を用いて説明したメモリゲート電極ＭＧ１、ＭＧ２の形成工程において、等方性エッチングを用いず、異方性エッチングを用いてサイドウォールＳ２（図４２参照）を一部除去する方法について、図４９および図５０を用いて説明する。図４９および図５０は、それぞれ図４４および図４５に対応している。つまり、図４９および図５０は、変形例である製造工程中の半導体装置を示す要部平面図である。
当該変形例は、図３９〜図４６を用いて説明した半導体装置の製造方法に比べて、図４４に示したレジストパターンの形状、およびその後のエッチングにより加工されるメモリゲート電極の形状が一部異なる。ここではまず、図６〜図１１および図３９〜図４２を用いて説明した工程と同様の工程を行う。
次に、図４９に示すように、レジストパターンＲＰ１１を形成する。レジストパターンＲＰ１１は、レジストパターンＲＰ１０（図４４参照）と同様に、選択ゲート電極ＣＧ１の第１側壁、選択ゲート電極ＣＧ２の第３側壁、並びに、シャント部ＣＳ３の側壁およびＣＳ２の側壁に隣接するサイドウォールＳ２を露出する膜である。ただし、レジストパターンＲＰ１１は、選択ゲート電極ＣＧ１の第２側壁側の一部のサイドウォールＳ２も露出している。
この後の工程では、レジストパターンＲＰ１１をマスクとして、レジストパターンＲＰ１１から露出するサイドウォールＳ２を除去する。ただし、この後のサイドウォールＳ２の除去工程では、異方性エッチングを用いてサイドウォールＳ２を加工する。
つまり、上記のようにしてレジストパターンＲＰ１１を形成した後、図５０に示すように、レジストパターンＲＰ１１をマスクとして、レジストパターンＲＰ１１から露出するサイドウォールＳ２を異方性エッチングにより除去することで、メモリゲート電極ＭＧ１、ＭＧ２およびＦＭを形成し、その後レジストパターンＲＰ１１を除去する。異方性エッチングを用いるため、この工程ではレジストパターンＲＰ１１（図４９参照）に覆われていたサイドウォールＳ２は除去されずに残り、メモリゲート電極ＭＧ１、ＭＧ２またはＦＭとなる。
メモリゲート電極と選択ゲート電極ＣＧ１との短絡を避けるため、図４９を用いて説明した工程では、シャント部ＣＳ３に隣接するサイドウォールＳ２を全てレジストパターンＲＰ１１から露出させなければならないように思えるが、必ずしもシャント部ＣＳ３に隣接するサイドウォールＳ２を全て露出しなくてもよい。エッチング工程によりシャント部ＣＳ３に隣接して残ったサイドウォールＳ２の一部からなるメモリゲート電極ＦＭ（図５０参照）が、電気的に浮遊状態となれば問題はないためである。
当該変形例では、給電領域Ａ１において第２側壁に隣接するサイドウォールＳ２の一部をレジストパターンＲＰ１１から露出させ、レジストパターンＲＰ１１をマスクとしてエッチングを行うことにより、浮遊状態のメモリゲート電極ＦＭを形成する。ここでは、メモリゲート電極ＦＭが活性領域Ｂ１に形成されていないこと、およびメモリゲート電極ＦＭから分断されて活性領域Ｂ１に形成されたメモリゲート電極ＭＧ１が、第１方向におけるキャップ絶縁膜ＣＡ１の端部よりも活性領域Ｂ１側で終端していることが重要である。
このため、レジストパターンＲＰ１１がサイドウォールＳ２を露出する領域は、必ず給電領域Ａ１において、平面視においてキャップ絶縁膜ＣＡ１の側壁と重なる第２側壁に隣接するサイドウォールＳ２を露出している必要がある。また、サイドウォールＳ２を完全に分断するため、当該サイドウォールＳ２が隣接する側壁、つまり第２側壁に直交する方向、つまり第２方向におけるサイドウォールＳ２の一方の端部からもう一方の端部に亘ってサイドウォールＳ２を全てレジストパターンＲＰ１１から露出している必要がある。
以上のように説明したレジストパターンをマスクとして異方性エッチングを行い、図５０に示すように、活性領域Ｂ１に形成され、選択ゲート電極ＣＧ１の第２側壁に沿うサイドウォールＳ２からなるメモリゲート電極ＭＧ１と、シャント部ＣＳ３に近接するサイドウォールＳ２からなるメモリゲート電極ＦＭとを分離して形成することができる。メモリゲート電極ＦＭは電気的に浮遊状態にあるため、メモリゲート電極ＦＭがシャント部ＣＳ３と導通したとしても問題はない。
（実施の形態３）
前記実施の形態１および２では、第１方向において選択ゲート電極を分断する場合において、選択ゲート電極とメモリゲート電極との短絡を防ぐ構造について説明した。本実施の形態では、第２方向において交互に配置された選択ゲート電極ＣＧ１、ＣＧ２の両方が第１方向において分断されずに延在するパターンを有する場合において、選択ゲート電極とメモリゲート電極とが短絡することを防ぐ技術について説明する。
以下に、本実施の形態の半導体装置の製造方法について、図５１〜図５９を用いて説明する。図５１〜図５６および図５８は、製造工程中の本実施の形態の半導体装置の要部平面図である。図５７および図５９は、製造工程中の本実施の形態の半導体装置の要部断面図である。
図５１は図１０および図１１を用いて説明した工程に対応している。図５２〜図５７、図５８、図５９を用いて説明する工程は、図１２、図１３、図１５、図１７、図１８、図１９、図３１および図３２を用いて説明した工程にそれぞれ対応している。前記実施の形態１および本実施の形態の特徴および大きな違いは各パターンの平面視における形状などにあり、各半導体素子の製造工程の手順等はそれぞれの実施の形態で共通しているため、断面図を用いての説明は一部省略する。また、ＭＯＮＯＳメモリ以外の半導体素子の形成工程の詳細な説明は省略する。
まず、図６〜図９を用いて説明した工程と同様の工程を行う。次に、図５１に示すように、絶縁膜ＣＡＰおよび導電膜ＰＳ２（図９参照）をリソグラフィ技術およびドライエッチング技術により順次パターニングすることにより、第１方向に延在する選択ゲート電極ＣＧ１、ＣＧ２をそれぞれ形成し、また、選択ゲート電極ＣＧ１、ＣＧ２から離間した選択ゲート電極ＦＣを形成する。選択ゲート電極ＣＧ１、ＣＧ２およびＦＣはいずれも導電膜ＰＳ２（図９参照）からなる同層の膜である。
図５１に示すように、半導体基板（図示しない）上には、選択ゲート電極ＣＧ１および選択ゲート電極ＣＧ１の上面を覆う絶縁膜ＣＡＰとを含む積層膜と、選択ゲート電極ＣＧ２および選択ゲート電極ＣＧ２の上面を覆う絶縁膜ＣＡＰとを含む積層膜と、選択ゲート電極ＦＣおよび選択ゲート電極ＦＣの上面を覆う絶縁膜ＣＡＰとが形成される。選択ゲート電極ＣＧ１、ＣＧ２およびＦＣのそれぞれの上面はいずれも全て絶縁膜ＣＡＰに覆われているため、図５１では、選択ゲート電極ＣＧ１、ＣＧ２およびＦＣを示さず、その上の絶縁膜ＣＡＰの形状を示している。選択ゲート電極ＣＧ１、ＣＧ２およびＦＣと、それらの直上の絶縁膜ＣＡＰとは平面視において同一のパターンを有している。
選択ゲート電極ＣＧ１、ＣＧ２は第１方向に延在するパターンを有しており、選択ゲート電極ＣＧ１、ＣＧ２は第２方向に交互に複数配置されている。ここで、選択ゲート電極ＣＧ１は選択ゲート電極ＣＧ２と同様に第１方向に延在し、給電領域Ａ１において途切れていない。これは選択ゲート電極ＣＧ１上の絶縁膜ＣＡＰも同様である。１方向に延在する選択ゲート電極ＣＧ１は、第１方向に延在する第１側壁と、その反対側の第２側壁とを有し、第１方向に延在する選択ゲート電極ＣＧ２は、第１方向に延在する第３側壁と、その反対側の第４側壁とを有している。
選択ゲート電極ＣＧ１の第１側壁側に配置された選択ゲート電極ＣＧ２の第３側壁と当該選択ゲート電極ＣＧ１の第１側壁とは対向している。また、当該選択ゲート電極ＣＧ１の第２側壁側に配置された選択ゲート電極ＣＧ２の第４側壁と当該選択ゲート電極ＣＧ１の第２側壁とは対向している。
ここでは、選択ゲート電極ＣＧ２の第４側壁側に隣接する領域であって、選択ゲート電極ＣＧ１の第１側壁と選択ゲート電極ＣＧ２の第４側壁との間に、選択ゲート電極ＣＧ１、ＣＧ２と同層の導体膜からなる選択ゲート電極ＦＣを形成する。選択ゲート電極ＦＣは選択ゲート電極ＣＧ１、ＣＧ２と接続されておらず、選択ゲート電極ＣＧ１、ＣＧ２に対して電気的に絶縁されている。選択ゲート電極ＦＣは、前記実施の形態１と同様に、選択ゲート電極ＣＧ２に沿って形成するメモリゲート電極の給電部を形成するための浮遊パターンである。
選択ゲート電極ＣＧ２は選択ゲート電極ＣＧ２の第３側壁から選択ゲート電極ＣＧ１の第１側壁に向かって第２方向に突出するような形状のパターンを一部に有し、同様に、選択ゲート電極ＣＧ１は選択ゲート電極ＣＧ１の第１側壁から選択ゲート電極ＣＧ２の第３側壁に向かって第２方向に突出するような形状のパターンを一部に有している。
次に、図５２に示すように、半導体基板上にレジストパターンＲＰ１２を形成する。レジストパターンＲＰ１２は図１２に示したレジストパターンＲＰ１と同様にシャント部となる領域、つまり選択ゲート電極ＣＧ１の第１側壁および選択ゲート電極ＣＧ２の第３側壁において突出するパターンのそれぞれの上に形成された絶縁膜ＣＡＰを露出している。また、レジストパターンＲＰ１２は第１方向に延在する絶縁膜ＣＡＰ、選択ゲート電極ＦＣ上の絶縁膜ＣＡＰおよびメモリ領域の活性領域Ｂ１を露出していない。
次に、図５３に示すように、給電領域Ｆ１のシャント領域の一部、容量素子領域Ｅ１および周辺回路領域の絶縁膜ＣＡＰを、レジストパターンＲＰ１２（図５２参照）をマスクとして用いたエッチングにより除去する。その後、レジストパターンＲＰ１２（図５２参照）を除去する。これにより、選択ゲート電極ＣＧ１の第１側壁および選択ゲート電極ＣＧ２の第３側壁において突出するパターンの上面が露出する。また、この工程により絶縁膜ＣＡＰからなるキャップ絶縁膜ＣＡ１、ＣＡ２を選択ゲート電極ＣＧ１上および選択ゲート電極ＣＧ２上にそれぞれ形成する。また、選択ゲート電極ＦＣ上の絶縁膜ＣＡＰは以下ではキャップ絶縁膜ＣＡＦと呼ぶ。
このとき、第１方向に延在する選択ゲート電極ＣＧ１、ＣＧ２のそれぞれの上のキャップ絶縁膜ＣＡ１、ＣＡ２のそれぞれは第１方向において分断されず、第１方向に延在する選択ゲート電極ＣＧ１、ＣＧ２の上面を覆って第１方向に延在している。
また、選択ゲート電極ＣＧ２の第３側壁から選択ゲート電極ＣＧ１の第１側壁側に向かって突出する選択ゲート電極ＣＧ２からなるパターンであって、キャップ絶縁膜ＣＡ２から露出する領域をシャント部ＣＳ２と呼ぶ。また、選択ゲート電極ＣＧ１の第１側壁から選択ゲート電極ＣＧ２の第３側壁側に向かって突出する選択ゲート電極ＣＧ１からなるパターンであって、キャップ絶縁膜ＣＡ１から露出する領域をシャント部ＣＳ４と呼ぶ。
次に、図５４に示すように、図１５および図１６を用いて説明した工程と同様の工程を行うことで、半導体基板上にＯＮＯ膜ＣＳおよびサイドウォールＳ２を形成する。ＯＮＯ膜ＣＳおよびサイドウォールＳ２からなるサイドウォール状の積層膜は、選択ゲート電極ＣＧ１、ＣＧ２およびＦＣのそれぞれの全ての側壁に隣接して形成される。つまり選択ゲート電極ＣＧ１、ＣＧ２およびＦＣのそれぞれは平面視においてＯＮＯ膜ＣＳを介してサイドウォールＳ２に囲まれる。このとき、図示はしていないが、選択ゲート電極ＣＧ１のシャント部ＣＳ４の直上の領域であってキャップ絶縁膜ＣＡ１の側壁に隣接する領域にも、ＯＮＯ膜ＣＳおよびサイドウォールＳ２が形成されている。
次に、図５５に示すように、半導体基板上にレジストパターンＲＰ１３を形成する。レジストパターンＲＰ１３は、選択ゲート電極ＣＧ１の第１側壁の近傍のサイドウォールＳ２、選択ゲート電極ＣＧ２の第３側壁の近傍のサイドウォールＳ２、および、選択ゲート電極ＦＣと選択ゲート電極ＣＧ１の第２側壁との間の領域を露出している。なお、後述するように選択ゲート電極ＣＧ１の第２側壁に形成するメモリゲート電極を選択ゲート電極ＦＣの近傍で分断する必要がない場合は、上記のように、レジストパターンＲＰ１３が選択ゲート電極ＦＣと選択ゲート電極ＣＧ１の第２側壁との間の領域を露出している必要はない。
レジストパターンＲＰ１３は、上記した選択ゲート電極ＦＣおよび選択ゲート電極ＣＧ１の第２側壁間の領域を除く選択ゲート電極ＣＧ１の第２側壁の近傍、および選択ゲート電極ＣＧ２の第４側壁の近傍のそれぞれに形成されたサイドウォールＳ２を覆っている。
次に、図５６および図５７に示すように、レジストパターンＲＰ１３（図５５参照）をマスクとして、当該マスクから露出するサイドウォールＳ２を、ウェットエッチングなどの等方性エッチングにより除去する。その後、レジストパターンＲＰ１３を除去する。これにより、キャップ絶縁膜ＣＡ１および選択ゲート電極ＣＧ１からなる積層膜の片側面である第２側壁のみに隣接するメモリゲート電極ＭＧ１を形成する。同様に、キャップ絶縁膜ＣＡ２および選択ゲート電極ＣＧ２からなる積層膜の片側面である第４側壁のみにメモリゲート電極ＭＧ２を形成する。
このとき、図５７に示す給電領域Ｆ１では、選択ゲート電極ＣＧ１の側壁のサイドウォールＳ２は全て除去する。メモリ領域Ｃ１と異なり給電領域Ｆ１において選択ゲート電極ＣＧ１の第２側壁側にメモリゲート電極ＭＧ１が形成されていないのは、図５５に示すレジストパターンＲＰ１３が選択ゲート電極ＦＣと選択ゲート電極ＣＧ１の第２側壁との間の領域を露出しており、シャント部ＣＳ４の第２側壁側のサイドウォールＳ２を露出していたためである。なお、図５７に示す給電領域Ｆ１に示す断面は、シャント部ＣＳ４を第２方向に沿って切断した場合の断面である。
その後、メモリゲート電極ＭＧ１、ＭＧ２および上部電極ＰＳ４に覆われていないＯＮＯ膜ＣＳを選択的にエッチングして除去する。
ここで、給電領域Ｄ１には、選択ゲート電極ＦＣおよびその上のキャップ絶縁膜ＣＡＦからなる積層膜が第１方向において間隔を空けて配置されている。このように第１方向に並ぶ各積層膜の間に形成された溝の内側の側壁および底面はＯＮＯ膜ＣＳにより覆われ、当該溝はＯＮＯ膜ＣＳ上に形成されたメモリゲート電極ＭＧ２により埋め込まれている。
次に、図２０〜図３０を用いて説明した工程と同様の工程を行うことで各半導体素子を形成し、それらの半導体素子を層間絶縁膜により覆った後、図５８および図５９に示すように、層間絶縁膜ＩＬを貫通するコンタクトホールＣＡ、ＣＢ、ＣＣ、ＣＭおよびＣＮＴを埋め込むプラグＰＡ、ＰＢ、ＰＣ、ＰＭおよびＰＬＧをそれぞれ形成する。ここでは図５８に示すように、ＭＯＮＯＳメモリの給電領域Ａ１にはプラグＰＭおよびプラグＰＣを形成し、ＭＯＮＯＳメモリの活性領域Ｂ１にはプラグＰＬＧを形成する。
図５９に示すように、本実施の形態は、給電領域Ｆ１において選択ゲート電極ＣＧ１の第２側壁にＯＮＯ膜ＣＳおよびメモリゲート電極ＭＧ１（図３２参照）が形成されていない点が異なる。ただし、後述するようにメモリゲート電極ＭＧ１を分断する必要がない場合は、図３２に示す構造と同様に給電領域Ｆ１の選択ゲート電極ＣＧ１の第２側壁にメモリゲート電極ＭＧ１が隣接して形成される。
また、給電領域Ｄ１において、選択ゲート電極ＦＣおよびキャップ絶縁膜ＣＡＦからなる積層膜間に埋め込まれたメモリゲート電極ＭＧ２上には、プラグＰＭが接続され、プラグＰＭはメモリゲート電極ＭＧ２に電気的に接続される。このとき、プラグＰＭはメモリゲート電極ＭＧ２に隣接する領域の窒化シリコン膜ＥＳおよびキャップ絶縁膜ＣＡＦを貫通し、選択ゲート電極ＦＣに接触している。このとき、プラグＰＭはメモリゲート電極ＭＧの側壁に形成されたＯＮＯ膜ＣＳ上においてメモリゲート電極ＭＧ２上のシリサイド層Ｓ１に接続されている。したがって、プラグＰＭとシリサイド層Ｓ１との接触面積を増加させることができ、プラグＰＭとメモリゲート電極ＭＧ２との接触抵抗を低減させることが可能となる。
図５８に示すように、メモリゲート電極ＭＧ１が第１方向において選択ゲート電極ＦＣの近傍で分断されてもされなくても、いずれにしても、選択ゲート電極ＣＧ１のシャント部ＣＳ４と選択ゲート電極ＣＧ１に隣接するメモリゲート電極ＭＧ１との間には、第１方向に延在するキャップ絶縁膜ＣＡ１が形成されている。同様に、選択ゲート電極ＣＧ２のシャント部ＣＳ２と選択ゲート電極ＣＧ２に隣接するメモリゲート電極ＭＧ２との間には、第１方向に延在するキャップ絶縁膜ＣＡ２が形成されている。
その後、層間絶縁膜ＩＬ上に、例えばＣｕ（銅）またはＡｌ（アルミニウム）を主成分とする第１層配線（図示は省略）を形成することによって、本実施の形態の半導体装置が完成する。これ以降は、通常の半導体装置の製造工程を経て、不揮発性メモリを有する半導体装置を製造する。
本実施の形態では、前記実施の形態１と同様に、シャント部ＣＳ４にメモリゲート電極ＭＧ１を隣接させず、平面視においてシャント部ＣＳ４とメモリゲート電極ＭＧ１との間にキャップ絶縁膜ＣＡ１を介在させることにより、選択ゲート電極ＣＧ１とメモリゲート電極ＭＧ１とが短絡することを防ぎ、半導体装置の信頼性を向上させることができる。同様に、平面視においてシャント部ＣＳ２とメモリゲート電極ＭＧ２との間にキャップ絶縁膜ＣＡ２を介在させることにより、選択ゲート電極ＣＧ２とメモリゲート電極ＭＧ２とが短絡することを防ぎ、半導体装置の信頼性を向上させることができる。
本実施の形態では、第１方向において選択ゲート電極ＣＧ１が分断されずに延在しており、第１方向における選択ゲート電極ＣＧ１の端部ではなく、延在する選択ゲート電極ＣＧ１の一方の側壁側に形成されたシャント部ＣＳ４と、もう一方の側壁側に形成されたメモリゲート電極ＭＧ１とを電気的に絶縁すればよい。したがって、選択ゲート電極ＣＧ１上に第１方向に延在するキャップ絶縁膜ＣＡ１を形成することで、容易に短絡を防ぐことができる。
つまり、前記実施の形態１および２において説明した半導体装置では、第１方向に延在する選択ゲート電極の端部にシャント部を設けているため、シャント部とキャップ絶縁膜との境界の近傍でメモリゲート電極を終端させる必要がある。この場合、メモリゲート電極とシャント部が近接しやすくなり、短絡が起きる虞がある。
これに対し、本実施の形態では、第１方向に延在するパターンの両側の側壁に形成されたシャント部ＣＳ４とメモリゲート電極ＭＧ１を絶縁するものである。この場合、選択ゲート電極ＣＧ１上に第１方向に延在するキャップ絶縁膜ＣＡ１を形成すれば、メモリゲート電極ＭＧ１がシャント部ＣＳ４とキャップ絶縁膜ＣＡ１との境界の近傍に形成されることを防ぐことができるため、シャント部ＣＳ４とメモリゲート電極ＭＧ１を絶縁することは容易である。
なお、本実施の形態では、選択ゲート電極ＣＧ１の第２側壁に隣接して形成されたメモリゲート電極ＭＧ１と、選択ゲート電極ＦＣの側壁に隣接して形成されたメモリゲート電極ＭＧ２とが接触するなどして選択ゲート電極ＣＧ１と隣り合うメモリゲート電極ＭＧ２とが短絡することを防ぐため、給電領域Ａ１において一部の第２側壁の近傍にメモリゲート電極ＭＧ１を形成していない。メモリゲート電極ＭＧ２のシャント部は、選択ゲート電極ＣＧ２の第４側壁側に形成された選択ゲート電極ＦＣに隣接する位置に形成されるため、メモリゲート電極ＭＧ２のシャント部は、上記第４側壁に対抗する選択ゲート電極ＣＧ１の第２側壁に近接する。
これに対し本実施の形態では、メモリゲート電極ＭＧ２のシャント部を設けるために形成された選択ゲート電極ＦＣの近傍において、メモリゲート電極ＭＧ１を第１方向において分断している。したがって、選択ゲート電極ＦＣの側壁であって、選択ゲート電極ＣＧ１の第２側壁側に対向する側壁にはメモリゲート電極ＭＧ２を形成していない。これにより、メモリゲート電極ＭＧ２のシャント部の近傍では、メモリゲート電極ＭＧ２が隣接する選択ゲート電極ＣＧ２の第４側壁に対向する選択ゲート電極ＣＧ１の第２側壁が、メモリゲート電極ＭＧ１から露出している。
ただし、上記のような構造を採用する必要があるのは、第２方向において選択ゲート電極ＣＧ１、ＣＧ２間の距離が短く、各ゲート電極などのレイアウトを極力小さくするために選択ゲート電極ＣＧ１の第２側壁と選択ゲート電極ＦＣとが近接している場合に限られる。したがって、選択ゲート電極ＣＧ１の第２側壁と選択ゲート電極ＦＣとの間の間隔に余裕がある場合は、選択ゲート電極ＣＧ１の第２側壁、または選択ゲート電極ＣＧ１の第２側壁側に対向する選択ゲート電極ＦＣの側壁のどちらか一方または両方に隣接するメモリゲート電極を形成してもよい。
つまり、メモリゲート電極ＭＧ１は第１方向において分断されず、選択ゲート電極ＣＧ１の第２側壁に沿って形成されていてもよい。
また、前記実施の形態２では、シャント部ＣＳ３（図４７参照）とキャップ絶縁膜ＣＡ１（図４７参照）との境界が第２方向に沿っていた。これに対して本実施の形態では、選択ゲート電極ＣＧ１およびその上のキャップ絶縁膜ＣＡ１からなる第１方向に延在する積層膜に対し、選択ゲート電極ＣＧ１の第１側壁から第２方向に突出するように形成された選択ゲート電極ＣＧ１の一部であるシャント部ＣＳ４が形成され、シャント部ＣＳ４の上面はキャップ絶縁膜ＣＡ１から露出している。つまり、シャント部ＣＳ４とキャップ絶縁膜ＣＡ１との境界は、選択ゲート電極ＣＧ１の延在方向、つまり第１方向に並行に沿っている。
本実施の形態では、選択ゲート電極ＣＧ１、ＣＧ２間の距離は前記実施の形態１および２と同等であっても、選択ゲート電極ＣＧ１、ＣＧ２の給電部であるシャント部ＣＳ４、ＣＳ２のそれぞれの第２方向における面積を大きく確保することが、前記実施の形態１および２に比べて困難である。
そこで、本実施の形態では、シャント部ＣＳ２、ＣＳ４の上面に接続するプラグＰＣを、平面視において第２方向に延在する長方形または楕円などの形状とすることで、プラグＰＣを形成する際の位置ずれに対するマージンを拡げ、また、プラグＰＣの接触面積の縮小に起因する抵抗値の増加を防ぐことを可能としている。
以上に述べたように、本実施の形態では、第１方向に延在する選択ゲート電極の一方の側壁に形成したシャント部と、もう一方の側壁に形成したメモリゲート電極とを絶縁することができるため、選択ゲート電極およびメモリゲート電極間において短絡が生じることを防ぐことができる。このため、半導体装置の信頼性を向上させることができる。
また、以下に本実施の形態の変形例として、図５４〜図５６を用いて説明したメモリゲート電極ＭＧ１、ＭＧ２の形成工程において、等方性エッチングを用いず、異方性エッチングを用いてサイドウォールＳ２（図５４参照）を一部除去する方法について、図６０および図６１を用いて説明する。図６０および図６１は、それぞれ図５５および図５６に対応している。つまり、図６０および図６１は、変形例である製造工程中の半導体装置を示す要部平面図である。
当該変形例は、図５４〜図５６を用いて説明した半導体装置の製造方法に比べて、図５５に示したレジストパターンの形状、およびその後のエッチングにより加工されるメモリゲート電極の形状が一部異なる。ここではまず、図６〜図９および図５１〜図５４を用いて説明した工程と同様の工程を行う。
次に、図６０に示すように、レジストパターンＲＰ１４を形成する。レジストパターンＲＰ１４は、レジストパターンＲＰ１３（図５５参照）と同様に、選択ゲート電極ＣＧ１の第１側壁、選択ゲート電極ＣＧ２の第３側壁、並びに、シャント部ＣＳ４の側壁およびＣＳ２の側壁に隣接するサイドウォールＳ２を露出する膜である。ただし、レジストパターンＲＰ１４は、選択ゲート電極ＣＧ１の第２側壁側のサイドウォールＳ２をレジストパターンＲＰ１３よりも広い領域で露出している。また、レジストパターンＲＰ１４は、選択ゲート電極ＦＣの側壁であって、選択ゲート電極ＣＧ１の第２側壁に対向する側壁に隣接するサイドウォールＳ２を、レジストパターンＲＰ１３よりも広い領域で露出している。
次に、図６１に示すように、レジストパターンＲＰ１４をマスクとして、レジストパターンＲＰ１４から露出するサイドウォールＳ２を除去することで、メモリゲート電極ＭＧ１、ＭＧ２を形成する。ただし、ここでは、異方性エッチングを用いてサイドウォールＳ２を加工する。これにより得られるパターンは、図５６を用いて説明した構造とほぼ同様である。
本変形例は、図３８および図５０を用いて説明したように、電気的に浮遊状態のメモリゲート電極を形成するのではなく、図５５および図５６を用いて説明した工程で行う等方性エッチングでサイドウォールＳ２を除去する領域を露出するレジストパターンＲＰ１４を用いて、異方性エッチングを行うものである。
つまり、図５５およびず５６を用いて説明したサイドウォールＳ２のエッチング工程では、等方性エッチングを用いることで、レジストパターンＲＰ１３に覆われている領域のサイドウォールＳ２の一部をサイドエッチにより後退させて除去した。ここで説明する変形例では異方性エッチングを用いるため、レジストパターンＲＰ１４に覆われているサイドウォールＳ２は除去されない。
そこで、図６０に示すように、給電領域Ａ１においてレジストパターンＲＰ１４がサイドウォールＳ２を露出するサイドウォールの範囲を拡げることで、異方性エッチングによりサイドウォールＳ２を所望の形状に加工することを可能としている。サイドウォールＳ２を加工して図６１に示すメモリゲート電極ＭＧ１、ＭＧ２を、選択ゲート電極ＣＧ１の第２側壁および選択ゲート電極ＣＧ２の第４側壁のそれぞれに隣接させて形成することができる。また、ここでは給電領域Ａ１の選択ゲート電極ＦＣと選択ゲート電極ＣＧ１との間のサイドウォールＳ２を除去することで、メモリゲート電極ＭＧ１とメモリゲート電極ＭＧ２とが導通することを防いでいる。
なお、上述したように、選択ゲート電極ＦＣと選択ゲート電極ＣＧ１との間が十分に離間しており、選択ゲート電極ＦＣと選択ゲート電極ＣＧ１のそれぞれの側壁に隣接するサイドウォールＳ２が接触していなければ、互いに対抗する選択ゲート電極ＣＧ１の第２側壁および選択ゲート電極ＣＧ２の第４側壁間でサイドウォールＳ２を除去する必要はない。
以上、本発明者らによってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
その他、実施の形態に記載された内容の一部を以下に記載する。
（１）（ａ）半導体基板上に第１ゲート絶縁膜を形成する工程、
（ｂ）前記第１ゲート絶縁膜上に第１導電膜を形成する工程、
（ｃ）前記第１導電膜上に第２絶縁膜を形成する工程、
（ｄ）前記第２絶縁膜および前記第１導電膜を加工することで、前記第１導電膜からなり、半導体基板上の第１領域および第２領域に亘って、前記半導体基板の主面に沿う第１方向に延在する第１選択ゲート電極と、前記第１選択ゲート電極上の前記第２絶縁膜からなり前記第１方向に延在する第１キャップ絶縁膜とを含む第１積層膜を形成する工程、
（ｅ）前記第１方向に延在する前記第１選択ゲート電極上の前記第１キャップ絶縁膜を残し、前記第１領域の、前記第１方向に延在する前記第１選択ゲート電極の第１側壁から、前記第１方向に直交する第２方向に突出する前記第１選択ゲート電極の上の前記第１キャップ絶縁膜を除去することで、前記第１キャップ絶縁膜から露出する前記第１選択ゲート電極からなる第１給電部を形成する工程、
（ｆ）前記（ｅ）工程の後に、前記半導体基板上に電荷蓄積層を含む第２ゲート絶縁膜を形成する工程、
（ｇ）前記第２ゲート絶縁膜上に第２導電膜を形成する工程、
（ｈ）前記第２導電膜に対して異方性エッチングを施すことによって、前記第１選択ゲート電極の側壁に隣接するサイドウォール状の前記第２導電膜を残す工程、
（ｉ）前記（ｈ）工程の後に、前記第１選択ゲート電極の前記第１側壁に隣接する前記第２導電膜を除去することにより、前記第１選択ゲート電極の前記第１側壁の反対側の第２側壁に隣接する前記第２導電膜からなる第１メモリゲート電極を形成する工程、
（ｊ）前記（ｉ）工程の後に、前記第２領域の前記半導体基板に第１ソース領域および第１ドレイン領域を形成する工程、
（ｋ）前記（ｊ）工程の後に、前記第１メモリゲート電極の上面、前記第１給電部の上面、前記第１ソース領域および前記第１ドレイン領域の上面のそれぞれにシリサイド層を形成する工程、
（ｌ）前記（ｋ）工程の後に、前記第１給電部の上面に第１プラグを接続する工程、
を含み、
平面視において、前記第１給電部と前記第１メモリゲート電極との間には前記第１キャップ絶縁膜が形成されている、半導体装置の製造方法。
（２）（１）記載の半導体装置の製造方法において、
前記第１プラグは、平面視において前記第２方向に延在する形状を有している、半導体装置の製造方法。
（３）（１）記載の半導体装置の製造方法において、
前記（ｄ）工程では、前記第２絶縁膜および前記第１導電膜を加工することで、前記第１導電膜からなり、半導体基板上の第１領域および第２領域に亘って、前記第１方向に延在する第２選択ゲート電極、および、前記第２選択ゲート電極上の前記第２絶縁膜からなり前記第１方向に延在する第２キャップ絶縁膜からなる第２積層膜を形成し、
前記第２方向において、前記第１選択ゲート電極および前記第２選択ゲート電極を交互に複数並べて配置し、前記第２選択ゲート電極の前記第１方向に延在する第３側壁と前記第１側壁とを対向させ、
前記（ｅ）工程では、前記第１領域および前記第２領域において前記第１方向に延在する前記第２選択ゲート電極上の前記第２キャップ絶縁膜を残し、前記第２選択ゲート電極の前記第３側壁から前記第２方向に突出する前記第２選択ゲート電極上の前記第２キャップ絶縁膜を除去することで、前記第２キャップ絶縁膜から露出する前記第２選択ゲート電極からなる第２給電部を形成し、
前記（ｈ）工程では、前記第２導電膜に対して異方性エッチングを施すことによって、前記第２選択ゲート電極の側壁に隣接するサイドウォール状の前記第２導電膜を残し、
前記（ｉ）工程では、前記第２選択ゲート電極の前記第３側壁に隣接する前記第２導電膜を除去することにより、前記第２選択ゲート電極の前記第３側壁の反対側の第４側壁に隣接する前記第２導電膜からなる第２メモリゲート電極を形成し、
前記（ｊ）工程では、前記第２領域の前記半導体基板に第２ソース領域および第２ドレイン領域を形成し、
前記（ｋ）工程では、前記第２メモリゲート電極の上面、前記第２給電部の上面、前記第２ソース領域および前記第２ドレイン領域の上面のそれぞれにシリサイド層を形成し、
前記（ｌ）工程では、前記第２給電部の上面に第２プラグを接続し、
前記第１領域において、前記第２選択ゲート電極の第４側壁に隣接して前記第２メモリゲート電極の第３給電部を形成し、
前記第３給電部の近傍では、前記第１方向において前記第１メモリゲート電極が分断され、前記第２側壁が前記第１メモリゲート電極から露出している、半導体装置の製造方法。
Ａ１ 給電領域
Ｂ１ 活性領域
Ｃ１ メモリ領域
ＣＡ１、ＣＡ２、ＣＡＥ、ＣＡＦ キャップ絶縁膜
ＣＧ１、ＣＧ２、ＣＧＥ 選択ゲート電極
ＣＡ、ＣＢ、ＣＣ、ＣＭ、ＣＮＴ コンタクトホール
ＣＳ ＯＮＯ膜
ＣＳ１〜ＣＳ４、ＣＳＥ シャント部
ＣＳＬ 電荷蓄積層
ＤＩ ｎ＋型の半導体領域
ＤＣ 半導体領域
ＤＲ ドレイン領域
Ｅ１ 容量素子領域
ＥＳ 窒化シリコン膜
ＥＸＤ、ＥＸＳ ｎ−型の半導体領域
Ｆ１ 給電領域
ＦＣ 選択ゲート電極
ＦＭ メモリゲート電極
Ｇ１ 低圧系ｎＭＩＳ領域
ＧＥ１〜ＧＥ４ ゲート電極
ＧＦ、ＧＦＡ ゲート絶縁膜
Ｈ１ 低圧系ｐＭＩＳ領域
ＨＬ ｎ型の半導体領域
ＨＮＷ、ＮＷ ｎウエル
ＨＰＷ、ＰＷ ｐウエル
Ｉ１ 高圧系ｎＭＩＳ領域
ＩＦ 酸化シリコン膜
ＩＬ 層間絶縁膜
Ｊ１ 高圧系ｐＭＩＳ領域
Ｍ１ 第１層配線
ＭＣ１、ＭＣ２ メモリセル
ＭＧ１、ＭＧ２、ＭＧＥ メモリゲート電極
ＭＳ２ シャント部
ＮＩＳＯ 埋め込みｎウエル
ＮＴ 窒化シリコン膜
ＯＢ 酸化シリコン膜
ＯＳ サイドウォール
ＯＸ 絶縁膜
Ｐ１ 半導体領域
ＰＡ、ＰＢ、ＰＣ、ＰＣＥ、ＰＬＧ、ＰＭ、ＰＳ プラグ
ＰＳ１ 導電膜
ＰＳ２ 導電膜
ＰＳ３ 下部電極
ＰＳ４ 上部電極
ＰＳ５、ＰＳ６ 導電膜
ＱＣ１、ＱＣ２ 選択用ｎＭＩＳ
ＱＭ１、ＱＭ２ メモリ用ｎＭＩＳ
ＲＰ１〜ＲＰ１４ レジストパターン
Ｓ１ シリサイド層
Ｓ２ サイドウォール
ＳＢ 半導体基板
ＳＲ ソース領域
ＳＷ サイドウォール
Ｘ１、Ｘ３ ｎ−型の半導体領域
Ｘ２、Ｘ４ ｐ−型の半導体領域
ＸＢ、ＸＴ 絶縁膜
Ｙ１、Ｙ３ ｎ−型の半導体領域
Ｙ２、Ｙ４ ｐ−型の半導体領域

Claims (20)

  1. 半導体基板上に第１ゲート絶縁膜を介して形成され、前記半導体基板の主面に沿う第１方向に延在する、第１選択ゲート電極および前記第１選択ゲート電極上の第１キャップ絶縁膜からなる第１積層膜と、
    前記第１選択ゲート電極の、前記第１方向に延在する第１側壁の反対側の第２側壁に、第１電荷蓄積層を含む第２ゲート絶縁膜を介して隣接し、前記第１方向に延在する第１メモリゲート電極と、
    前記第１方向における前記第１選択ゲート電極の端部であって、平面視において前記第１キャップ絶縁膜から露出する第１給電部と、
    前記第１給電部の上面に接続された第１プラグと、
    を有し、
    前記第１メモリゲート電極は、平面視における前記第１給電部および前記第１キャップ絶縁膜間の境界よりも前記第１キャップ絶縁膜側で終端している、半導体装置。
  2. 請求項１記載の半導体装置において、
    平面視において、前記第１給電部と前記第１メモリゲート電極との間には前記第１キャップ絶縁膜が形成されている、半導体装置。
  3. 請求項１記載の半導体装置において、
    前記半導体基板上に第３ゲート絶縁膜を介して形成され、前記第１方向に延在する、第２選択ゲート電極および前記第２選択ゲート電極上の第２キャップ絶縁膜からなる第２積層膜と、
    前記第２選択ゲート電極の、前記第１方向に延在する第３側壁の反対側の第４側壁に、第２電荷蓄積層を含む第４ゲート絶縁膜を介して隣接し、前記第１方向に延在する第２メモリゲート電極と、
    前記第２選択ゲート電極の一部であって、前記第２選択ゲート電極の前記第３側壁から、前記第１方向と直行する第２方向に突出し、平面視において前記第２キャップ絶縁膜から露出する第２給電部と、
    前記第２給電部の上面に接続された第２プラグと、
    を有し、
    前記第１選択ゲート電極および前記第２選択ゲート電極は前記第２方向に交互に並んで複数配置されており、
    前記第１側壁および前記第３側壁は対向して配置されており、
    前記第１選択ゲート電極は前記第１方向に複数並んで配置され、前記第１方向において隣り合う前記第１選択ゲート電極同士の間の領域に対して、前記第２方向に前記第２給電部および前記第２メモリゲート電極の第３給電部が配置されている、半導体装置。
  4. 請求項２記載の半導体装置において、
    前記第１選択ゲート電極の直上では、前記第１給電部および前記第１キャップ絶縁膜が前記第１方向と直交する第２方向において並んで配置されている、半導体装置。
  5. 請求項４記載の半導体装置において、
    平面視において、前記第１キャップ絶縁膜の端部は、前記第１方向における前記第１選択ゲート電極の最端部に達している、半導体装置。
  6. 請求項１記載の半導体装置において、
    前記境界は、平面視における前記第１側壁から前記第２側壁に亘って、前記第１方向に直交する第２方向に沿っている、半導体装置。
  7. 請求項１記載の半導体装置において、
    前記第１プラグは、平面視において前記第１方向に直交する第２方向に延在する形状を有している、半導体装置。
  8. 請求項７記載の半導体装置において、
    前記第１給電部は前記半導体基板の主面に形成された素子分離領域上に形成され、
    前記第１プラグの一部は前記素子分離領域の上面に接している、半導体装置。
  9. 請求項７記載の半導体装置において、
    前記第２ゲート絶縁膜は、第１絶縁膜、前記第１絶縁膜上に形成された前記第１電荷蓄積層および前記第１電荷蓄積層上に形成された第２絶縁膜からなる第３積層膜を含む、半導体装置。
  10. 請求項１記載の半導体装置において、
    前記第１給電部は前記半導体基板の主面に形成された素子分離領域上に形成され、
    前記第１積層膜の一部は、前記素子分離領域上において前記第２側壁から、前記第１方向に直交する第２方向に突出している、半導体装置。
  11. 半導体基板上に第１ゲート絶縁膜を介して形成され、前記半導体基板の主面に沿う第１方向に延在する、第１選択ゲート電極および前記第１選択ゲート電極上の第１キャップ絶縁膜からなる第１積層膜と、
    前記第１選択ゲート電極の、前記第１方向に延在する第１側壁の反対側の第２側壁に、第１電荷蓄積層を含む第２ゲート絶縁膜を介して隣接し、前記第１方向に延在する第１メモリゲート電極と、
    前記第１選択ゲート電極の一部であって、前記第１側壁から、前記第１方向に直交する第２方向に突出し、平面視において前記第１キャップ絶縁膜から露出する第１給電部と、
    前記第１給電部の上面に接続された第１プラグと、
    を有し、
    平面視において、前記第１給電部と前記第１メモリゲート電極との間には前記第１キャップ絶縁膜が形成されている、半導体装置。
  12. 請求項１１記載の半導体装置において、
    前記第１プラグは、平面視において前記第２方向に延在する形状を有している、半導体装置。
  13. 請求項１１記載の半導体装置において、
    前記半導体基板上に第３ゲート絶縁膜を介して形成され、前記第１方向に延在する、第２選択ゲート電極および前記第２選択ゲート電極上の第２キャップ絶縁膜からなる第２積層膜と、
    前記第２選択ゲート電極の、前記第１方向に延在する第３側壁の反対側の第４側壁に、第２電荷蓄積層を含む第４ゲート絶縁膜を介して隣接し、前記第１方向に延在する第２メモリゲート電極と、
    前記第２選択ゲート電極の一部であって、前記第２選択ゲート電極の前記第３側壁から前記第２方向に突出し、平面視において前記第２キャップ絶縁膜から露出する第２給電部と、
    前記第２給電部の上面に接続された第２プラグと、
    前記第１領域において、前記第２選択ゲート電極の前記第４側壁に隣接して形成された、前記第２メモリゲート電極の第３給電部と、
    を有し、
    前記第１選択ゲート電極および前記第２選択ゲート電極は前記第２方向に交互に並んで複数配置されており、
    前記第２側壁および前記第４側壁は対向して配置されており、
    前記第３給電部の近傍では、前記第１方向において前記第１メモリゲート電極が分断され、前記第２側壁が前記第１メモリゲート電極から露出している、半導体装置。
  14. （ａ）半導体基板上に第１ゲート絶縁膜を形成する工程、
    （ｂ）前記第１ゲート絶縁膜上に第１導電膜を形成する工程、
    （ｃ）前記第１導電膜上に第２絶縁膜を形成する工程、
    （ｄ）前記第２絶縁膜および前記第１導電膜を加工することで、前記第１導電膜からなり、半導体基板上の第１領域および第２領域に亘って、前記半導体基板の主面に沿う第１方向に延在する第１選択ゲート電極と、前記第１選択ゲート電極上の前記第２絶縁膜からなり前記第１方向に延在する第１キャップ絶縁膜とを含む第１積層膜を形成する工程、
    （ｅ）前記第２領域の前記第１選択ゲート電極上の前記第１キャップ絶縁膜を残し、前記第１領域の、前記第１方向における前記第１選択ゲート電極の端部の上の前記第１キャップ絶縁膜を除去することで、前記第１キャップ絶縁膜から露出する前記第１選択ゲート電極からなる第１給電部を形成する工程、
    （ｆ）前記（ｅ）工程の後に、前記半導体基板上に電荷蓄積層を含む第２ゲート絶縁膜を形成する工程、
    （ｇ）前記第２ゲート絶縁膜上に第２導電膜を形成する工程、
    （ｈ）前記第２導電膜に対して異方性エッチングを施すことによって、前記第１選択ゲート電極の側壁に隣接するサイドウォール状の前記第２導電膜を残す工程、
    （ｉ）前記（ｈ）工程の後に、前記第１選択ゲート電極の前記第１方向に延在する第１側壁に隣接する前記第２導電膜を除去することにより、前記第１選択ゲート電極の前記第１側壁の反対側の第２側壁に隣接する前記第２導電膜からなる第１メモリゲート電極を形成する工程、
    （ｊ）前記（ｉ）工程の後に、前記第２領域の前記半導体基板に第１ソース領域および第１ドレイン領域を形成する工程、
    （ｋ）前記（ｊ）工程の後に、前記第１メモリゲート電極の上面、前記第１給電部の上面、前記第１ソース領域および前記第１ドレイン領域の上面のそれぞれにシリサイド層を形成する工程、
    （ｌ）前記（ｋ）工程の後に、前記第１給電部の上面に第１プラグを接続する工程、
    を含み、
    前記第１メモリゲート電極は、平面視における前記第１給電部および前記第１キャップ絶縁膜間の境界よりも前記第１キャップ絶縁膜側で終端している、半導体装置の製造方法。
  15. 請求項１４記載の半導体装置の製造方法において、
    平面視において、前記第１給電部と前記第１メモリゲート電極との間には前記第１キャップ絶縁膜が形成されている、半導体装置の製造方法。
  16. 請求項１４記載の半導体装置の製造方法において、
    前記（ｄ）工程では、前記第１選択ゲート電極は前記第１方向に複数並べて形成し、
    前記第２絶縁膜および前記第１導電膜を加工することで、前記第１導電膜からなり、半導体基板上の前記第１領域および前記第２領域に亘って、前記第１方向に延在する第２選択ゲート電極、および、前記第２選択ゲート電極上の前記第２絶縁膜からなり前記第１方向に延在する第２キャップ絶縁膜からなる第２積層膜を形成し、
    前記第１方向と直交する第２方向において、前記第１選択ゲート電極および前記第２選択ゲート電極を交互に複数並べて配置し、前記第２選択ゲート電極の前記第１方向に延在する第３側壁と前記第１側壁とを対向させ、
    前記（ｅ）工程では、前記第１領域および前記第２領域において前記第１方向に延在する前記第２選択ゲート電極上の前記第２キャップ絶縁膜を残し、前記第２選択ゲート電極の前記第３側壁から突出する前記第２選択ゲート電極上の前記第２キャップ絶縁膜を除去することで、前記第２キャップ絶縁膜から露出する前記第２選択ゲート電極からなる第２給電部を形成し、
    前記（ｈ）工程では、前記第２導電膜に対して異方性エッチングを施すことによって、前記第２選択ゲート電極の側壁に隣接するサイドウォール状の前記第２導電膜を残し、
    前記（ｉ）工程では、前記第２選択ゲート電極の前記第３側壁に隣接する前記第２導電膜を除去することにより、前記第２選択ゲート電極の前記第３側壁の反対側の第４側壁に隣接する前記第２導電膜からなる第２メモリゲート電極を形成し、
    前記（ｊ）工程では、前記第２領域の前記半導体基板に第２ソース領域および第２ドレイン領域を形成し、
    前記（ｋ）工程では、前記第２メモリゲート電極の上面、前記第２給電部の上面、前記第２ソース領域および前記第２ドレイン領域の上面のそれぞれにシリサイド層を形成し、
    前記（ｌ）工程では、前記第２給電部の上面に第２プラグを接続し、
    前記第１方向において隣り合う前記第１選択ゲート電極同士の間の領域に対して、前記第２方向に前記第２給電部および前記第２メモリゲート電極の第３給電部を配置する、半導体装置の製造方法。
  17. 請求項１５記載の半導体装置の製造方法において、
    前記第１選択ゲート電極の直上では、前記第１給電部および前記第１キャップ絶縁膜が、前記第１方向と直交する第２方向において並んで配置されている、半導体装置の製造方法。
  18. 請求項１４記載の半導体装置の製造方法において、
    前記（ｉ）工程では、等方性エッチングにより前記第２導電膜の一部を除去することで、前記第２導電膜の側壁を後退させて前記第１メモリゲート電極を形成する、半導体装置の製造方法。
  19. 請求項１８記載の半導体装置の製造方法において、
    前記第１給電部は前記半導体基板の主面に形成された素子分離領域上に形成され、
    前記第１積層膜の一部は、前記素子分離領域上において前記第２側壁から、前記第１方向に直交する第２方向に突出している半導体装置の製造方法。
  20. 請求項１４記載の半導体装置の製造方法において、
    前記（ｉ）工程では、異方性エッチングにより前記第２導電膜の一部を除去することで、前記第２導電膜からなる前記第１メモリゲート電極と、前記第２導電膜からなり、前記第１メモリゲート電極と絶縁された第３メモリゲート電極を前記第１給電部の近傍に形成する、半導体装置の製造方法。
JP2013039678A 2013-02-28 2013-02-28 半導体装置およびその製造方法 Active JP6168792B2 (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP2013039678A JP6168792B2 (ja) 2013-02-28 2013-02-28 半導体装置およびその製造方法
TW103105922A TWI594400B (zh) 2013-02-28 2014-02-21 Semiconductor device and method of manufacturing the same
US14/190,183 US9520504B2 (en) 2013-02-28 2014-02-26 Semiconductor device and method of manufacturing the same
CN201410067784.XA CN104022114B (zh) 2013-02-28 2014-02-27 半导体装置及其制造方法
CN201420084985.6U CN203826390U (zh) 2013-02-28 2014-02-27 半导体装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2013039678A JP6168792B2 (ja) 2013-02-28 2013-02-28 半導体装置およびその製造方法

Publications (3)

Publication Number Publication Date
JP2014168002A true JP2014168002A (ja) 2014-09-11
JP2014168002A5 JP2014168002A5 (ja) 2015-09-24
JP6168792B2 JP6168792B2 (ja) 2017-07-26

Family

ID=51387270

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2013039678A Active JP6168792B2 (ja) 2013-02-28 2013-02-28 半導体装置およびその製造方法

Country Status (4)

Country Link
US (1) US9520504B2 (ja)
JP (1) JP6168792B2 (ja)
CN (2) CN104022114B (ja)
TW (1) TWI594400B (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016103532A (ja) * 2014-11-27 2016-06-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2016192430A (ja) * 2015-03-30 2016-11-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6168792B2 (ja) * 2013-02-28 2017-07-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6434841B2 (ja) * 2015-03-30 2018-12-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US9472645B1 (en) * 2015-06-08 2016-10-18 Taiwan Semiconductor Manufacturing Co., Ltd. Dual control gate spacer structure for embedded flash memory
JP5951096B1 (ja) * 2015-10-01 2016-07-13 株式会社フローディア 不揮発性半導体記憶装置
JP6629142B2 (ja) * 2016-06-03 2020-01-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010087252A (ja) * 2008-09-30 2010-04-15 Renesas Technology Corp 不揮発性半導体記憶装置
JP2011222938A (ja) * 2009-10-28 2011-11-04 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013021171A (ja) * 2011-07-12 2013-01-31 Renesas Electronics Corp 半導体装置およびその製造方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286349A (ja) * 1999-03-31 2000-10-13 Sony Corp 半導体装置およびその製造方法
JP2008159650A (ja) * 2006-12-21 2008-07-10 Renesas Technology Corp 半導体装置およびその製造方法
WO2010082328A1 (ja) 2009-01-15 2010-07-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6168792B2 (ja) * 2013-02-28 2017-07-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010087252A (ja) * 2008-09-30 2010-04-15 Renesas Technology Corp 不揮発性半導体記憶装置
JP2011222938A (ja) * 2009-10-28 2011-11-04 Renesas Electronics Corp 半導体装置およびその製造方法
JP2013021171A (ja) * 2011-07-12 2013-01-31 Renesas Electronics Corp 半導体装置およびその製造方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2016103532A (ja) * 2014-11-27 2016-06-02 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
US10211213B2 (en) 2014-11-27 2019-02-19 Renesas Electronics Corporation Semiconductor device and a manufacturing method thereof
JP2016192430A (ja) * 2015-03-30 2016-11-10 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
TW201444061A (zh) 2014-11-16
US9520504B2 (en) 2016-12-13
CN104022114B (zh) 2018-11-30
TWI594400B (zh) 2017-08-01
US20140239378A1 (en) 2014-08-28
JP6168792B2 (ja) 2017-07-26
CN203826390U (zh) 2014-09-10
CN104022114A (zh) 2014-09-03

Similar Documents

Publication Publication Date Title
US9443991B2 (en) Semiconductor device and method of manufacturing the same
JP6168792B2 (ja) 半導体装置およびその製造方法
JP5936959B2 (ja) 半導体装置の製造方法
JP5613506B2 (ja) 半導体装置
TW201904075A (zh) 半導體裝置及其製造方法
TW201907547A (zh) 半導體裝置及其製造方法
JP2014078661A (ja) 半導体装置およびその製造方法
US20170256556A1 (en) Nonvolatile memory device and method for fabricating the same
JP2011054658A (ja) 不揮発性半導体記憶装置
US9136269B2 (en) Semiconductor device and method of manufacturing the same
JP5638679B2 (ja) 半導体装置の製造方法
US9129858B2 (en) Semiconductor device
JP2011124256A (ja) 半導体装置
KR100763918B1 (ko) 비휘발성 메모리 소자 및 그 제조 방법
JP5898294B2 (ja) 半導体装置の製造方法
JP2016165010A (ja) 半導体装置
JP5385307B2 (ja) 半導体装置
JP2010027966A (ja) 不揮発性半導体記憶装置およびその製造方法
JP2009253144A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20150806

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20150806

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20160602

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20160705

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160902

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20170221

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20170412

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20170620

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20170627

R150 Certificate of patent or registration of utility model

Ref document number: 6168792

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150