CN104022114A - 半导体装置及其制造方法 - Google Patents

半导体装置及其制造方法 Download PDF

Info

Publication number
CN104022114A
CN104022114A CN201410067784.XA CN201410067784A CN104022114A CN 104022114 A CN104022114 A CN 104022114A CN 201410067784 A CN201410067784 A CN 201410067784A CN 104022114 A CN104022114 A CN 104022114A
Authority
CN
China
Prior art keywords
gate electrode
dielectric film
film
memory
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201410067784.XA
Other languages
English (en)
Other versions
CN104022114B (zh
Inventor
鸟羽功一
茶木原启
川岛祥之
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN104022114A publication Critical patent/CN104022114A/zh
Application granted granted Critical
Publication of CN104022114B publication Critical patent/CN104022114B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/10—EEPROM devices comprising charge-trapping gate insulators characterised by the top-view layout
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B43/00—EEPROM devices comprising charge-trapping gate insulators
    • H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

在分裂栅极构造的MONOS型存储器单元中，防止在选择栅电极与存储器栅电极之间引起短路，而使半导体装置的可靠性提高。在具有相互邻接并在第1方向上延伸的选择栅电极（CG1）以及存储器栅电极（MG1）的MONOS存储器中，通过帽绝缘膜（CA1）覆盖第1方向中的选择栅电极（CG1）的端部的分流部（CS1）以外的区域的选择栅电极（CG1）的上表面。存储器栅电极（MG1）相对从帽绝缘膜（CA1）露出的分流部（CS1）的上表面、与帽绝缘膜（CA1）的边界，在帽绝缘膜（CA1）侧终止。

Description

半导体装置及其制造方法
技术领域
本发明涉及半导体装置及其制造技术，特别涉及对具有分裂栅极构造的MONOS（Metal Oxide Nitride Oxide Semiconductor，金属氧化物、氮氧化物半导体）型非易失性存储器单元的半导体装置及其制造适用而有效的技术。
背景技术
作为用作非易失性存储器单元的元件，近年来，以氮化膜为电荷积蓄层的MONOS型非易失性存储器单元（以下有时还简称为MONOS存储器）备受关注。在MONOS型非易失性存储器单元中，除了具有单一的晶体管构造的存储器单元以外，还提出了具有选择栅电极以及存储器栅电极并具有二个晶体管构造的分裂栅极构造的存储器单元。
构成分裂栅极构造的MONOS存储器并在半导体基板上相互邻接的选择栅电极以及存储器栅电极通过介于它们之间的包括电荷积蓄层的绝缘膜电气地绝缘。在使该MONOS存储器动作时，通过针对该电荷积蓄层存取电荷，进行信息的存储以及擦除。
在专利文献1（国际专利公开WO2010/082389号公报）中记载了如下内容：通过在构成分裂栅极构造的MONOS存储器的选择栅电极上设置绝缘膜，防止相互邻接的选择栅电极和存储器栅电极发生短路。
【专利文献1】国际专利公开WO2010/082389号公报
发明内容
为了对选择栅电极以及存储器栅电极的各个供给不同的电位，在各电极的上表面连接栓。此处，在如专利文献1那样用绝缘膜覆盖选择栅电极的上表面的情况下，在作为供电区域的分流区域中，为了在选择栅电极的上表面连接栓，需要使选择栅电极的上表面的一部分从该绝缘膜露出。
此时，在分流区域中与上表面露出的选择栅电极的侧壁邻接地形成了存储器栅电极的情况下，有通过在选择栅电极以及存储器栅电极的上表面形成的硅化物层等，在选择栅电极以及存储器栅电极之间引起短路，半导体措施的可靠性降低的危险。
其他目的和新的特征根据本说明书的记述以及附图将变得明确。
如果简单说明在本申请中公开的实施方式中的代表性的发明的概要，则如下所述。
在一个实施方式的半导体装置中，在具有相互邻接地在第1方向上延伸的选择栅电极以及存储器栅电极的MONOS存储器中，通过帽绝缘膜覆盖在第1方向中的选择栅电极的端部的分流部以外的区域的选择栅电极的上表面。此处，存储器栅电极相比于从帽绝缘膜露出的分流部的上表面与帽绝缘膜的边界更靠近帽绝缘膜侧终止。
另外，在另一实施方式的半导体装置的制造方法中，形成相互邻接地在第1方向上延伸的选择栅电极以及存储器栅电极，通过帽绝缘膜覆盖在第1方向中的选择栅电极的端部的分流部以外的区域的选择栅电极的上表面。此处，存储器栅电极相比于从帽绝缘膜露出的分流部的上表面与帽绝缘膜的边界更靠近帽绝缘膜侧终止。
根据在本申请中公开的一实施方式，能够提高半导体装置的可靠性。
附图说明
图1是示出本发明的实施方式1的半导体装置的主要部分平面图。
图2是示出本发明的实施方式1的半导体装置的主要部分剖面图。
图3（a）是示出本发明的实施方式1的半导体装置的主要部分俯视图。（b）是示出本发明的实施方式1的半导体装置的主要部分俯视图。
图4是示出本发明的实施方式1的半导体装置的主要部分剖面图。
图5是示出本发明的实施方式1的半导体装置的主要部分剖面图。
图6是示出本发明的实施方式1的半导体装置的制造方法的主要部分平面图。
图7是示出本发明的实施方式1的半导体装置的制造方法的主要部分剖面图。
图8是示出接着图7的半导体装置的制造方法的主要部分剖面图。
图9是示出接着图8的半导体装置的制造方法的主要部分剖面图。
图10是示出接着图9的半导体装置的制造方法的主要部分平面图。
图11是示出接着图9的半导体装置的制造方法的主要部分剖面图。
图12是示出接着图10的半导体装置的制造方法的主要部分平面图。
图13是示出接着图12的半导体装置的制造方法的主要部分平面图。
图14是示出接着图12的半导体装置的制造方法的主要部分剖面图。
图15是示出接着图13的半导体装置的制造方法的主要部分平面图。
图16是示出接着图13的半导体装置的制造方法的主要部分剖面图。
图17是示出接着图16的半导体装置的制造方法的主要部分平面图。
图18是示出接着图17的半导体装置的制造方法的主要部分平面图。
图19是示出接着图17的半导体装置的制造方法的主要部分剖面图。
图20是示出接着图19的半导体装置的制造方法的主要部分剖面图。
图21是示出接着图20的半导体装置的制造方法的主要部分剖面图。
图22是示出接着图21的半导体装置的制造方法的主要部分剖面图。
图23是示出接着图22的半导体装置的制造方法的主要部分剖面图。
图24是示出接着图23的半导体装置的制造方法的主要部分剖面图。
图25是示出接着图24的半导体装置的制造方法的主要部分剖面图。
图26是示出接着图25的半导体装置的制造方法的主要部分剖面图。
图27是示出接着图26的半导体装置的制造方法的主要部分剖面图。
图28是示出接着图27的半导体装置的制造方法的主要部分剖面图。
图29是示出接着图28的半导体装置的制造方法的主要部分剖面图。
图30是示出接着图29的半导体装置的制造方法的主要部分剖面图。
图31是示出接着图30的半导体装置的制造方法的主要部分平面图。
图32是示出接着图30的半导体装置的制造方法的主要部分剖面图。
图33是本发明的实施方式1的变形例的半导体装置的主要部分平面图。
图34是本发明的实施方式1的变形例的半导体装置的主要部分平面图。
图35是本发明的实施方式1的变形例的半导体装置的主要部分平面图。
图36是本发明的实施方式1的变形例的半导体装置的主要部分平面图。
图37是示出本发明的实施方式1的变形例的半导体装置的制造方法的主要部分平面图。
图38是示出接着图37的半导体装置的制造方法的主要部分平面图。
图39是示出本发明的实施方式2的半导体装置的制造方法的主要部分平面图。
图40是示出接着图39的半导体装置的制造方法的主要部分平面图。
图41是示出接着图39的半导体装置的制造方法的主要部分剖面图。
图42是示出接着图40的半导体装置的制造方法的主要部分平面图。
图43是示出接着图40的半导体装置的制造方法的主要部分剖面图。
图44是示出接着图42的半导体装置的制造方法的主要部分平面图。
图45是示出接着图44的半导体装置的制造方法的主要部分平面图。
图46是示出接着图44的半导体装置的制造方法的主要部分剖面图。
图47是示出接着图45的半导体装置的制造方法的主要部分平面图。
图48是示出接着图45的半导体装置的制造方法的主要部分剖面图。
图49是示出本发明的实施方式2的变形例的半导体装置的制造方法的主要部分平面图。
图50是示出接着图49的半导体装置的制造方法的主要部分平面图。
图51是示出本发明的实施方式3的半导体装置的制造方法的主要部分平面图。
图52是示出接着图51的半导体装置的制造方法的主要部分平面图。
图53是示出接着图52的半导体装置的制造方法的主要部分平面图。
图54是示出接着图53的半导体装置的制造方法的主要部分平面图。
图55是示出接着图54的半导体装置的制造方法的主要部分平面图。
图56是示出接着图55的半导体装置的制造方法的主要部分平面图。
图57是示出接着图55的半导体装置的制造方法的主要部分剖面图。
图58是示出接着图56的半导体装置的制造方法的主要部分平面图。
图59是示出接着图56的半导体装置的制造方法的主要部分剖面图。
图60是示出本发明的实施方式3的变形例的半导体装置的制造方法的主要部分平面图。
图61是示出接着图60的半导体装置的制造方法的主要部分平面图。
图62是示出比较例的半导体装置的主要部分平面图。
图63是示出比较例的半导体装置的主要部分俯视图。
符号说明
A1：供电区域；B1：活性区域；C1：存储器区域；CA1、CA2、CAE、CAF：帽绝缘膜；CG1、CG2、CGE：选择栅电极；CA、CB、CC、CM、CNT：接触孔；CS：ONO膜；CS1～CS4、CSE：分流部；CSL：电荷积蓄层；DI：n+型的半导体区域；DC：半导体区域；DR：漏极区域；E1：电容元件区域；ES：氮化硅膜；EXD、EXS：n-型的半导体区域；F1：供电区域；FC：选择栅电极；FM：存储器栅电极；G1：低压系nMIS区域；GE1～GE4：栅电极；GF、GFA：栅极绝缘膜；H1：低压系pMIS区域；HL：n型的半导体区域；HNW、NW：n阱；HPW、PW：p阱；I1：高压系nMIS区域；IF：氧化硅膜；IL：层间绝缘膜；J1：高压系pMIS区域；M1：第1层布线；MC1、MC2：存储器单元；MG1、MG2、MGE：存储器栅电极；MS2：分流部；NISO：埋入n阱；NT：氮化硅膜；OB：氧化硅膜；OS：侧墙（sidewall）；OX：绝缘膜；P1：半导体区域；PA、PB、PC、PCE、PLG、PM、PS：栓；PS1：导电膜；PS2：导电膜；PS3：下部电极；PS4：上部电极；PS5、PS6：导电膜；QC1、QC2：选择用nMIS；QM1、QM2：存储器用nMIS；RP1～RP14：抗蚀剂图案；S1：硅化物层；S2：侧墙；SB：半导体基板；SR：源极区域；SW：侧墙；X1、X3：n-型的半导体区域；X2、X4：p-型的半导体区域；XB、XT：绝缘膜；Y1、Y3：n-型的半导体区域；Y2、Y4：p-型的半导体区域。
具体实施方式
以下，根据附图，详细说明实施方式。另外，在用于说明实施方式的所有图中，对具有同一功能的部件附加同一符号，其重复的说明省略。另外，在以下的实施方式中，除了特别必要时以外，原则上不重复同一或者同样的部分的说明。
另外，在以下的实施方式中使用的附图中，即使在平面图中，为了易于观察附图，有时部分性地附加阴影。
（实施方式1）
在本实施方式中，说明在选择用的栅电极（以下简称为选择栅电极）以及存储用的栅电极（以下简称为存储器栅电极）相互隔着绝缘膜邻接的非易失性存储元件中，通过研究各栅电极的图案形状以及选择栅电极上的绝缘膜的形状，防止选择栅电极以及存储器栅电极发生短路。
首先，图1示出作为本实施方式的半导体装置的分裂栅极构造的MONOS存储器的主要部分平面图。另外，图2示出图1的A?A线中的主要部分剖面图。另外，在图1中，仅示出了选择栅电极、存储器栅电极以及介于它们之间的包括电荷积蓄层的绝缘膜、选择栅电极上的绝缘膜以及栓。在图1中，为了易于理解图，对在选择栅电极上形成的帽绝缘膜等绝缘膜附加了阴影。另外，在平面图中，用虚线表示被抗蚀剂图案覆盖的图案的轮廓。
如图1所示，在平面视图时，在半导体基板（未图示）上，形成了多个在沿着半导体基板的主面的第1方向上延伸的选择栅电极CG1、CG2。在沿着半导体基板的主面的方向、且与第1方向正交的第2方向上，交替排列配置了选择栅电极CG1、CG2。另外，选择栅电极CG1在第1方向上图案被切断。即，在第1方向上排列配置了多个在第1方向上延伸的选择栅电极CG1。
此处，在选择栅电极CG1、CG2的正上方，分别形成了例如由氮化硅膜构成的帽绝缘膜CA1、CA2。以在平面视图中与选择栅电极CG1、CG2分别重叠的方式配置了帽绝缘膜CA1、CA2。即，在帽绝缘膜CA1、CA2的正下方，一定分别形成了选择栅电极CG1、CG2。
另外，选择栅电极CG1、CG2的上表面的一部分从帽绝缘膜CA1、CA2分别露出。从帽绝缘膜CA1、CA2露出的区域的选择栅电极CG1、CG2各自的上表面是连接用于对选择栅电极CG1、CG2的各个进行供电的栓PC的供电区域、即分流区域。此处，将从帽绝缘膜CA1、CA2露出的区域的选择栅电极CG1、CG2分别称为分流部CS1、CS2。在分流部CS1、CS2各自的上表面，连接了具有在平面视图时在第2方向上延伸的形状的柱状的栓PC。即，在平面视图中，栓PC具有长方形、或者椭圆等形状。
另外，在图1中，省略了在半导体基板以及在半导体基板的上表面中形成的半导体层、以及元件分离区域等绝缘层的图示，但图1所示的供电区域A1、即第1区域是在半导体基板的上表面形成了元件分离区域的非活性区域，在活性区域B1、即第2区域的半导体基板的上表面形成了源极、漏极区域等半导体层。另外，选择栅电极CG1、CG2的上表面从帽绝缘膜CA1、CA2露出的分流部CS1、CS2都形成于供电区域A1中，在平面视图中形成于与半导体基板的上表面的元件分离区域重叠的区域。
即，分流部CS1、CS2形成于元件分离区域上。因此，即使在分流部CS1、CS2的上表面上连接的栓PC的一部分从分流部CS1、CS2露出而形成，由于该栓PC的一部分与元件分离区域的上表面连接，所以能够防止栓PC以及选择栅电极CG1、CG2对半导体基板导通。
分流部CS1设置于选择栅电极CG1的第1方向的端部。相对于此，分流部CS2是以从选择栅电极CG2的在第1方向上延伸的侧壁向第2方向突出那样的形状设置的，并不是设置于选择栅电极CG2的第1方向的端部。此处，在第1方向上延伸的选择栅电极CG1具有第1侧壁、以及第1侧壁的相反侧的第2侧壁。另外，在第1方向上延伸的选择栅电极CG2具有第3侧壁、以及第3侧壁的相反侧的第4侧壁。第1侧壁～第4侧壁都是在沿着第1方向的方向上延伸的侧壁。相邻的选择栅电极CG1的第1侧壁、和选择栅电极CG2的第3侧壁相互相对。另外，相邻的选择栅电极CG1的第2侧壁、和选择栅电极CG2的第4侧壁相互相对。
分流部CS1被形成为从选择栅电极CG1的第1侧壁侧向第2方向突出。即，选择栅电极CG1的分流部CS1从第1方向中的选择栅电极CG1的端部的第1侧壁朝向相对的选择栅电极CG2的第3侧壁突出。
另外，分流部CS2在第1方向上选择栅电极CG1在中途被切断的部位、即在第1方向上相邻的二个选择栅电极CG1之间的区域中，从选择栅电极CG2的第3侧壁向第2方向突出。即，分流部CS2被配置于在第1方向上相互离开地设置的二个分流部CS1之间。帽绝缘膜CA1在第1方向上延伸，在第2方向上与分流部CS1排列地配置，所以如上所述，关于分流部CS1、CS2，相比于被帽绝缘膜CA1、CA2覆盖的区域的选择栅电极CG1、CG2，使第2方向上的宽度更宽，从而确保了连接栓PC的区域。
在选择栅电极CG1的第2侧壁、以及选择栅电极CG2的第4侧壁中，在第1方向上延伸的存储器栅电极MG1、MG2分别邻接地设置。在选择栅电极CG1与存储器栅电极MG1之间，从选择栅电极CG1的第2侧壁侧朝向存储器栅电极MG1依次形成了绝缘膜XB、电荷积蓄层CSL以及绝缘膜XT。同样地，在选择栅电极CG2与存储器栅电极MG2之间，从选择栅电极CG2的第4侧壁侧朝向存储器栅电极MG2依次形成了绝缘膜XB、电荷积蓄层CSL以及绝缘膜XT。
此处，将由绝缘膜XB、电荷积蓄层CSL以及绝缘膜XT构成的层叠膜称为ONO（Oxide Nitride Oxide，氧化物-氮化物-氧化物）膜CS。选择栅电极CG1以及存储器栅电极MG1之间、以及选择栅电极CG2以及存储器栅电极MG2之间分别通过介有作为绝缘膜的ONO膜CS而被电气地绝缘。在图1以及图2中，将从半导体基板侧、以及选择栅电极CG1、CG2各自的侧壁侧依次形成的绝缘膜XB、电荷积蓄层CSL以及绝缘膜XT的符号表示为XB/CSL/XT。
存储器栅电极MG1、MG2是与选择栅电极CG1的第2侧壁以及选择栅电极CG2的第4侧壁分别邻接地形成的。即，存储器栅电极MG1、MG2被配置成在第2方向上相邻的选择栅电极CG1、CG2之间相对。另外，与选择栅电极CG1同样地，存储器栅电极MG1被配置成在第1方向上被切断，相对于此，存储器栅电极MG2沿着选择栅电极CG2未被切断而延伸。
在第1方向上相邻的分流部CS1之间的区域的附近，在选择栅电极CG2的第4侧壁侧，形成了作为存储器栅电极MG2的供电区域的分流部MS2。在第2方向上，在供电区域A1中，在存储器栅电极MG2的一个侧壁中选择栅电极CG2邻接，在另一个侧壁中形成了电气地处于浮置状态的选择栅电极FC。在平面视图时，选择栅电极FC的周围被存储器栅电极MG2包围。
即，选择栅电极FC是与选择栅电极CG1、CG2同层的导体膜，但未与选择栅电极CG1、CG2连接。另外，在本申请中所称的同层的膜是指，在制造工序中在同一工序中形成的膜。即，考虑了同层的膜彼此相互离开而未成为一体的情况。另外，同层的膜彼此不限于形成为从半导体基板的主面起的同一高度。另外，在选择栅电极FC、与和选择栅电极FC邻接的存储器栅电极MG2之间也介有ONO膜CS。另外，选择栅电极FC的上表面被作为与帽绝缘膜CA1、CA2同层的绝缘膜的帽绝缘膜CAF覆盖。
存储器栅电极MG2是在选择栅电极CG2的侧壁自调整地形成的侧墙状的电极，所以无法如通过构图形成的分流部CS1、CS2那样，形成在平面视图中具有宽的面积的供电区域的图案。另外，存储器栅电极MG1、MG2是自调整地形成的图案，所以与作为存储器栅电极MG1、MG2的延伸方向的第1方向正交的方向、即第2方向中的存储器栅电极MG1、MG2的宽度小。
因此，如果想要简单地在沿着选择栅电极CG2的第4侧壁延伸的存储器栅电极MG2的上表面上连接栓PM，则在由于光掩模偏移等而栓PM的形成位置发生偏移了的情况下，在存储器栅电极MG2与栓PM之间引起连接不良的可能性高。
如上所述，在分流部MS2中，在选择栅电极CG2的第2侧壁侧中，隔着存储器栅电极MG2形成了选择栅电极FC。在选择栅电极FC上形成了帽绝缘膜CAF，但其一部分被去除，从而与存储器栅电极MG2连接的栓PM被形成为与选择栅电极FC连接。在图1的平面图中，未示出通过栓PM，帽绝缘膜CAF的一部分被去除，所以关于剖面的详细在后叙述。
另外，选择栅电极FC是浮置状态，所以即使选择栅电极FC与存储器栅电极MG2电气地短路，选择栅电极CG2和存储器栅电极MG2也并不会电气地短路，所以没有问题。在本实施方式中，以跨在沿着选择栅电极FC的侧壁的存储器栅电极MG2以及选择栅电极FC各自的正上方的方式，形成了用于对存储器栅电极MG2进行供电的栓PM。
这样，通过使与浮置状态的选择栅电极FC邻接的存储器栅电极MG2成为分流部MS2，即使在形成与分流部MS2连接的栓PM的位置发生了偏移的情况下，仍防止存储器栅电极MG2和选择栅电极CG2发生短路。因此，能够扩大针对栓PM的形成位置的偏移的余量，所以能够容易地防止在栓PM与存储器栅电极MG2之间产生导通不良。
另外，在图1中，省略了在半导体基板以及在半导体基板的上表面形成的半导体层以及元件分离区域等绝缘层的图示，但作为连接了栓PM的区域的分流部MS2以及其他分流部被形成于在半导体基板的上表面形成了元件分离区域的供电区域A1。即，分流部MS2形成于元件分离区域上。因此，即使与分流部MS2的上表面连接的栓PM的一部分从分流部MS2露出而形成，由于该栓PM的一部分与元件分离区域的上表面连接，所以栓PM以及存储器栅电极MG2不会与半导体基板导通。
另外，在图1中未示出的区域中，在存储器栅电极MG1的上表面也连接了栓PM。栓PM与分流部MS2同样地，在半导体基板的上表面形成了层间绝缘膜的非活性区域中还与存储器栅电极MG1的上表面连接。
在活性区域B1中，在选择栅电极CG1的第1侧壁侧、以及选择栅电极CG2的第3侧壁侧的半导体基板（未图示）的上表面形成了漏极区域（未图示）。另外，在选择栅电极CG1的第2侧壁侧、以及选择栅电极CG2的第4侧壁侧的半导体基板（未图示）的上表面形成了源极区域（未图示）。
相互邻接的选择栅电极CG1及存储器栅电极MG1、以及以在平面视图中将该选择栅电极CG1及该存储器栅电极MG1夹持的方式配置的源极区域及漏极区域构成存储器单元MC1。另外，相互邻接的选择栅电极CG2及存储器栅电极MG2、以及以在平面视图中将该选择栅电极CG2及该存储器栅电极MG2夹持的方式配置的源极区域及漏极区域构成存储器单元MC2。在第2方向上交替配置了多个存储器单元MC1、MC2，相邻的存储器单元MC1、MC2彼此共享漏极区域或者源极区域中的某一个。
另外，虽然未图示，但在半导体基板上，除了存储器单元MC1、MC2以外，还形成了电容元件、低耐压MISFET（Metal InsulatorSemiconductor Field Effect Transistor，金属绝缘半导体场效应晶体管）、以及驱动电压比低耐压MISFET高的高耐压MISFET等。在后面说明半导体装置的制造工序时使用的图32等示出了这些半导体元件的构造。
接下来，使用图2所示的剖面图，说明构成分裂栅极构造的MONOS存储器的存储器单元MC1、MC2。图2是图1的A-A线中的主要部分剖面图。此处，说明在存储器区域、即形成了存储器单元的区域中形成的非易失性存储器单元的构造。
如图2所示，半导体基板SB由例如p型的单晶硅构成，在其主面（器件形成面）的活性区域中配置了存储器单元MC1、MC2的选择用的n型的MISFET、和存储器用的n型的MISFET。以下，将存储器单元MC1、MC2的选择用的n型的MISFET分别称为选择用nMISQC1、QC2。另外，以下，将存储器单元MC1、MC2的存储器用的n型的MISFET分别称为存储器用nMISQM1、QM2。
另外，在图2中，存储器单元MC1以及MC2具有相互线对称的形状，所以以下主要说明存储器单元MC1的构造，有时省略存储器单元MC2、选择用nMISQC2、以及存储器用nMISQM2的构造的说明。
存储器单元MC1的漏极区域DR具有包含例如相对低浓度的n-型的半导体区域EXD、和相比于该n-型的半导体区域EXD其杂质浓度更高而相对高浓度的n+型的半导体区域DI的、LDD（Lightly DopedDrain：轻掺杂漏极）构造。另外，存储器单元MC1、MC2的源极区域SR具有包括例如相对低浓度的n-型的半导体区域EXS、和相比于该n-型的半导体区域EXS其杂质浓度更高而相对高浓度的n+型的半导体区域DI的、LDD构造。n-型的半导体区域EXD、EXS配置于存储器单元MC1、MC2的沟道区域侧，n+型的半导体区域DI配置于从存储器单元MC1、MC2的沟道区域侧离开n-型的半导体区域EXD、EXS大小的位置。
在漏极区域DR与源极区域SR之间的半导体基板SB的主面上，选择用nMISQC1的选择栅电极CG1、和存储器用nMISQM1的存储器栅电极MG1邻接地在第1方向上延伸。在第1方向上，多个存储器单元MC1、MC2经由形成于半导体基板SB的、例如具有STI（Shallow Trench Isolation，浅沟槽隔离）构造的元件分离区域STI邻接。在选择栅电极CG1的上表面上，隔着绝缘膜OX形成了帽绝缘膜CA1。
在由帽绝缘膜CA1、绝缘膜OX以及选择栅电极CG1构成的层叠膜的单侧面，侧墙状地形成了存储器栅电极MG1。如上所述，在选择栅电极CG1的第1侧壁未形成存储器栅电极MG1，在选择栅电极CG1的第2侧壁邻接地形成存储器栅电极MG1。选择栅电极CG1由例如n型的低电阻多晶硅构成，选择栅电极CG1的栅极长是例如80～120nm程度。另外，存储器栅电极MG1由第2导电膜、例如n型的低电阻多晶硅构成，存储器栅电极MG1的栅极长是例如50～100nm程度。
绝缘膜OX由例如氧化硅膜构成。帽绝缘膜CA1由例如氮化硅、氧化硅、含氮的氧化硅、或者含氮的碳化硅等绝缘膜构成，其厚度是例如50nm程度。另外，半导体基板SB的主面至选择栅电极CG1的上表面的高度是例如140nm程度，半导体基板SB的主面至存储器栅电极MG1的上表面的高度被形成为比选择栅电极CG1的上表面的高度高50nm程度。
进而，在存储器栅电极MG1的上表面中，形成了例如镍硅化物（NiSi）、或者钴硅化物（CoSi2）等那样的硅化物层S1。硅化物层S1的厚度是例如20nm程度。在分裂栅极构造的非易失性存储器单元中，需要对选择栅电极CG1以及存储器栅电极MG1这双方供给电位，其动作速度很大地依赖于选择栅电极CG1以及存储器栅电极MG1的电阻值。因此，优选通过形成硅化物层S1，实现选择栅电极CG1以及存储器栅电极MG1的低电阻化。
在活性区域中，硅化物层S1仅形成于存储器栅电极MG1的上表面，在选择栅电极CG1的上表面未形成。其中，能够通过构成选择栅电极CG1的导电膜的低电阻化等得到期望的动作速度。上述硅化物层S1还形成于构成源极区域SR或者漏极区域DR的n+型的半导体区域DI的上表面。另外，在图2中未示出的分流部中，在选择栅电极CG1的上表面也形成了硅化物层S1。
在选择栅电极CG1与半导体基板SB的主面之间，设置了栅极绝缘膜GF。栅极绝缘膜GF由例如氧化硅构成，其厚度是例如1～5nm程度。在元件分离区域STI上以及隔着栅极绝缘膜GF的半导体基板SB上配置了选择栅电极CG1。在栅极绝缘膜GF下的半导体基板SB的主面中形成了p阱HPW，在p阱HPW的主面中，导入例如B（硼）而形成了p型的半导体区域P1。半导体区域P1是选择用nMISQC1的沟道形成用的半导体区域，通过半导体区域P1，选择用nMISQC1的阈值电压被设定为规定的值。
存储器栅电极MG1隔着栅极绝缘膜、即ONO膜CS设置于选择栅电极CG1的侧面。对选择栅电极CG1和存储器栅电极MG1进行绝缘的ONO膜CS通过由绝缘膜XB、电荷积蓄层CSL以及绝缘膜XT构成的层叠膜构成。另外，在隔着ONO膜CS的半导体基板SB上配置了存储器栅电极MG1。
电荷积蓄层CSL由例如氮化硅构成，其厚度是例如5～20nm程度。绝缘膜XB、XT由例如氧化硅构成，绝缘膜XB的厚度是例如1～10nm程度、绝缘膜XT的厚度是例如4～15nm程度。绝缘膜XB、XT还能够由含氮的氧化硅形成。
在本实施方式中，作为电荷积蓄层CSL使用了具有陷阱能级的绝缘膜。作为具有该陷阱能级的绝缘膜的一个例子，举出了上述氮化硅膜，但不限于氮化硅膜，例如，也可以使用氧化铝膜（铝）、氧化铪膜或者氧化钽膜等具有比氮化硅膜高的介电常数的高介电常数膜。
在选择栅电极CG1的第1侧壁、即与存储器栅电极MG1相反一侧的侧面且是漏极区域DR侧的侧面、和存储器栅电极MG1的单侧面、即相对与选择栅电极CG1邻接的一侧相反侧的侧面且是源极区域SR侧的侧面，分别形成了侧墙SW。侧墙SW通过由例如氧化硅膜OB以及氮化硅膜NT构成的层叠膜构成。氧化硅膜OB的厚度是例如20nm、氮化硅膜NT的厚度是例如25nm。
在绝缘膜XB下、且p型的半导体区域P1与源极区域SR之间的半导体基板SB（p阱HPW）中，导入例如As（砷）或者P（磷）而形成了n型的半导体区域HL。n型的半导体区域HL是存储器用nMISQM1的沟道形成用的半导体区域，通过n型的半导体区域HL，存储器用nMISQM1的阈值电压被设定为规定的值。
存储器单元MC1被层间绝缘膜IL覆盖，在层间绝缘膜IL中形成了到达漏极区域DR的接触孔CNT。层间绝缘膜IL通过由例如氮化硅膜ES以及氮化硅膜ES上的氧化硅膜IF构成的层叠膜构成。
对漏极区域DR，经由在接触孔CNT中埋入的栓PLG，连接了在相对选择栅电极CG1延伸的第1方向正交的第2方向上延伸的第1层布线M1。栓PLG通过由例如由Ti（钛）与TiN（氮化钛）的层叠膜构成的相对薄的势垒膜、和形成为被该势垒膜包围的由W（钨）或者Al（铝）等构成的相对厚的导电膜构成的层叠膜构成。另外，在图2中未示出的区域中，在源极区域SR的上表面上也连接了栓PLG。
此处，图3（a）以及（b）示出对分流部CS1附近的选择栅电极CG1、帽绝缘膜CA1以及存储器栅电极MG1俯视了的构造。图3（a）以及（b）是示出构成本实施方式的半导体装置的分裂栅极构造的MONOS存储器的一部分的主要部分俯视图。图3（a）以及（b）是示出对图1所示的选择栅电极CG1的端部的分流部CS1附近的图案俯视了的图。
如图3（a）所示，在第1方向上延伸的选择栅电极CG1的上表面具有在第1方向的端部从帽绝缘膜CA1露出的分流部CS1，在分流部CS1的选择栅电极CG1的上表面形成了硅化物层S1。分流部CS1设置于选择栅电极CG1的第1侧壁侧，在分流部CS1、和与选择栅电极CG1的第2侧壁邻接地设置的存储器栅电极MG1之间，形成了帽绝缘膜CA1。另外，在比帽绝缘膜CA1往下的区域中，选择栅电极CG1以及存储器栅电极MG1隔着ONO膜CS被相互绝缘。
如图3（a）所示，存储器栅电极MG1是相对包括选择栅电极CG1和帽绝缘膜CA1的层叠膜的侧壁自调整地形成的，所以被形成为高于选择栅电极CG1的高度。在存储器栅电极MG1的上表面形成了硅化物层S1。此处，考虑如图3（b）所示，在存储器栅电极MG1上形成的硅化物层S1异常生长，而形成到比ONO膜CS高的位置的情况。
但是，即使存储器栅电极MG1上的硅化物层S1超过ONO膜CS地形成，由于在从帽绝缘膜CA1露出的分流部CS1、与存储器栅电极MG1以及存储器栅电极MG1上的硅化物层S1之间形成了帽绝缘膜CA1，所以能够防止分流部CS1和存储器栅电极MG1发生短路。
接下来，说明在供电区域形成的存储器栅电极的分流部（参照图4）以及选择栅电极的分流部（参照图5）的构造。图4是沿着图1的B-B线的主要部分剖面图，是存储器栅电极MG2的供电区域的主要部分剖面图。图5是沿着图1的C-C线的主要部分剖面图，是选择栅电极CG1的供电区域的主要部分剖面图。
如图4所示，关于在供电区域形成的存储器栅电极MG2的分流部MS2的构造，存储器栅电极MG2以及选择栅电极FC形成于元件分离区域STI上的点与在图2所示的存储器区域形成的选择用nMISQC1以及存储器用nMISQM1的构造不同。另外，包括帽绝缘膜CA1的绝缘膜的构造也不同。关于这些构造的详细在后叙述。在供电区域的层间绝缘膜IL中，开口了达到硅化物层S1的接触孔CM，该硅化物层S1在选择栅电极FC的侧面隔着ONO膜CS所形成的存储器栅电极MG2的上表面中形成。
接触孔CM形成于供电区域的元件分离区域STI、侧墙SW、存储器栅电极MG2、以及ONO膜CS各自之上。对供电区域的存储器栅电极MG2，经由埋入在接触孔CM中的由导电膜构成的栓PM而连接到第1层布线（未图示）。
此处，接触孔CM具有搭在选择栅电极FC上的形状，在形成了接触孔CM的区域中，选择栅电极FC上的帽绝缘膜CAF以及绝缘膜OX被去除。因此，选择栅电极FC的上表面的一部分从帽绝缘膜CAF以及绝缘膜OX露出并与栓PM相接。另外，在所去除的帽绝缘膜CAF以及绝缘膜OX的侧壁形成的ONO膜CS也被去除。
由此，栓PM与在存储器栅电极MG2上形成的硅化物层S1的选择栅电极FC侧的侧面也接触，所以能够使栓PM与硅化物层S1的接触面积增加，能够使栓PM与存储器栅电极MG2的接触电阻降低。位于栓PM之下的选择栅电极FC不与选择栅电极CG2连接而是浮置状态，所以如上所述，即使对存储器栅电极MG供电的栓PM与选择栅电极FC接触，选择栅电极CG2和存储器栅电极MG2也不会电气地短路。
另外，接触孔CM形成于元件分离区域STI上，所以栓PM也不会与半导体基板SB连接。
另外，如图5所示，在供电区域形成的选择栅电极CG的分流部CS1的构造与在存储器区域形成的选择用nMISQC1（参照图2）的构造不同。在存储器区域形成的选择用nMISQC1中，以覆盖其选择栅电极CG1的上表面的整个面的方式形成了帽绝缘膜CA1，但在供电区域形成的选择栅电极CG1的上表面的一部分上未形成帽绝缘膜CA1。即，选择栅电极CG1的上表面的一部分从帽绝缘膜CA1露出。
另外，在从帽绝缘膜CA1露出的选择栅电极CG1的上表面形成了硅化物层S1。另外，在供电区域的层间绝缘膜IL中，形成了到达在选择栅电极CG1的上表面形成的硅化物层S1的接触孔CC。供电区域的选择栅电极CG1经由埋入在接触孔CC中的由导电膜构成的栓PC，与层间绝缘膜IL上的第1层布线（未图示）连接。
另外，在选择栅电极CG1的上表面、且是第2侧壁侧的上表面上形成了帽绝缘膜CA1，与选择栅电极CG1以及帽绝缘膜CA1的侧壁且是包括该第2侧壁侧的侧壁邻接地形成了ONO膜CS以及存储器栅电极MG1。
此处，为了防止选择栅电极CG1和存储器栅电极MG1经由硅化物层S1等发生短路，形成了覆盖分流部CS1中的选择栅电极CG1的上表面的一部分的帽绝缘膜CA1。在分流部CS1中通过帽绝缘膜CA1覆盖选择栅电极CG1的上表面的一部分的目的在于，防止由于选择栅电极CG1的上表面从绝缘膜露出的区域和存储器栅电极MG1接近，而选择栅电极CG1以及存储器栅电极MG1发生短路。因此，在选择栅电极CG1的正上方形成了帽绝缘膜CA1的区域是形成存储器栅电极MG1的一侧、即选择栅电极CG1的第2侧壁侧。
使用图4如上所述，在供电区域的分流部MS2中，以到达供电区域的存储器用nMISQM2（参照图2）的存储器栅电极MG2的方式，形成在层间绝缘膜IL中所形成的接触孔CM，在接触孔CM的内部埋入栓PM，从而将存储器栅电极MG2和栓PM电连接。
关于自调整地形成的侧墙状的存储器栅电极MG2，平面视图中的宽度窄，所以在栓PM的形成位置偏移了的情况下，有在存储器栅电极MG2以及栓PM之间产生连接不良的危险。另外，在栓PM的形成位置偏移了的情况下，有存储器栅电极MG2以及栓PM之间的接触面积变小，接触电阻增大的危险。
对此，通过使用上述构造，能够在存储器栅电极MG2与栓PM之间良好地得到电连接。另外，能够实现具有非易失性存储器单元的半导体装置的面积的缩小化。另外，能够提高具有非易失性存储器单元的半导体装置的制造成品率。
如图5所示，在选择栅电极CG1的供电区域的分流部CS1中，选择用nMISQC1（参照图2）的选择栅电极CG1的上表面从帽绝缘膜CA1露出，形成了硅化物层S1。
因此，通过与上述接触孔CM相同的工序在层间绝缘膜IL中形成的接触孔CC容易地达到选择栅电极CG1的上表面的硅化物层S1，所以埋入在接触孔CC的内部中的栓PC与选择栅电极CG1之间良好地得到电连接。
另外，在活性区域B1（参照图1）中在选择栅电极CG1的上表面形成了帽绝缘膜CA1，所以在形成硅化物层S1时，也无需考虑存储器栅电极MG1和选择栅电极CG1发生短路等的不良情形。此处，如上所述，在选择栅电极CG1的分流区域中，在选择栅电极CG1之上形成硅化物层S1。此时，在存储器栅电极MG1与选择栅电极CG1之间形成了ONO膜CS，所以没有特别问题，但如上所述，为了消除短路等的不良情形，还能够形成为使存储器栅电极MG1的高度比选择栅电极CG1的高度更低。
接下来，使用图62以及图63所示的比较例，说明本实施方式的半导体装置的效果。图62是比较例的半导体装置的主要部分平面图。图63是比较例的半导体装置的俯视图。图63是对图62所示的图案俯视了的图。图62以及图63所示的选择栅电极以及存储器栅电极是图1所示的相互相邻的选择栅电极CG1以及存储器栅电极MG1的第1方向上的端部、即与分流部CS1的附近对应的图案。
图62以及图63示出构成作为比较例的半导体装置的分裂栅极构造的MONOS存储器的选择栅电极CGE以及存储器栅电极MGE的图案。另外，在图62以及图63中，省略了由半导体基板以及绝缘膜构成的侧墙等的图示。另外，在图62中，省略了硅化物层S1、以及搭在选择栅电极CGE上的存储器栅电极MGE的图示。
如图63所示，选择栅电极CGE在半导体基板（未图示）上经由栅极绝缘膜GF形成，在第1方向上延伸，存储器栅电极MGE与栅极绝缘膜GF的侧壁中的、在第1方向上延伸的侧壁的一个侧壁邻接地侧墙状地形成，在第1方向上延伸。相互邻接的选择栅电极CGE以及存储器栅电极MGE之间通过ONO膜CS被绝缘，存储器栅电极MGE和存储器栅电极MGE之下的半导体基板通过该OMO膜CS被绝缘。
选择栅电极CGE的上表面隔着绝缘膜OX被在第1方向上延伸的帽绝缘膜覆盖，第1方向中的选择栅电极CGE的端部、即分流部CSE的上表面从帽绝缘膜CAE以及绝缘膜OX露出。分流部CSE的选择栅电极CGE的上表面被硅化物层S1覆盖，在该硅化物层S1的上表面，连接了用于对选择栅电极CGE供给电位的栓PCE。
存储器栅电极的上表面被硅化物层S1覆盖。存储器栅电极MGE是自调整地形成于选择栅电极CGE以及帽绝缘膜CAE的侧壁的图案。因此，关于存储器栅电极MGE，相比于形成于分流部CSE的选择栅电极CGE的图案的侧壁中，包括选择栅电极CGE以及帽绝缘膜CAE的层叠图案的侧壁的高度更高。另外，在半导体装置的制造工序中，在选择栅电极CGE被帽绝缘膜CAE覆盖的区域、与选择栅电极CGE的上表面从帽绝缘膜CAE露出的区域的边界的、帽绝缘膜CAE的侧壁中，也侧墙状地形成存储器栅电极MGE。即，在半导体装置的制造工中，在选择栅电极CGE的正上方也形成存储器栅电极MGE。
但是，以搭在选择栅电极CGE上的方式形成的存储器栅电极MGE是应在去除与选择栅电极CGE的在第1方向上延伸的侧壁中的一个侧壁邻接的存储器栅电极MGE的工序中被去除的部分。但是，如果起因于进行湿蚀刻等各向同性蚀刻的时间等而蚀刻量变少，则有在选择栅电极CGE上残留存储器栅电极MGE的一部分的危险。另外，在该存储器栅电极MGE的一部分的表面形成了硅化物层S1。
在该情况下，考虑选择栅电极CGE、和其上的存储器栅电极MGE通过介于其间的ONO膜CS分离，但如果在选择栅电极CGE的上表面和存储器栅电极MGE的上表面形成硅化物层S1，则有经由这些硅化物层S1在选择栅电极CGE以及存储器栅电极MGE之间产生短路的危险。另外，有在选择栅电极CGE上形成的存储器栅电极MGE、和在分流部CSE上连接的栓PCE被连接而引起短路的危险。
另外，即使在选择栅电极CGE上未残留存储器栅电极MGE，在如图62所示，选择栅电极CGE的上表面从帽绝缘膜CAE露出的区域、即分流部CSE和存储器栅电极MGE邻接的情况下，有在选择栅电极CGE以及存储器栅电极MGE之间引起短路的危险。即，如果隔着极薄的绝缘膜的ONO膜CS在相邻的各电极的上表面形成了硅化物层S1（未图示），则有在各电极的上部隔着硅化物层S1，在选择栅电极CGE以及存储器栅电极MGE之间引起短路的危险。
如上所述，存在通过两条路径，在选择栅电极CGE的第1方向中的端部的分流部CSE中，在选择栅电极CGE以及存储器栅电极MGE之间易于引起短路的问题。其是当使在1个方向上延伸的选择栅电极CGE的端部从帽绝缘膜CAE露出，并在该端部设置分流部CSE的情况下，起因于与分流部CS1邻接地设置存储器栅电极MGE而产生的问题。
即，如果如图1所示的选择栅电极CG2那样，不是在第1方向上延伸的图案的端部，而是在途中的第3侧壁设置分流部CS2，则能够隔着帽绝缘膜CA2容易地使分流部CS2、和仅在第4侧壁侧中形成的存储器栅电极MG2绝缘。相对于此，如图62所示，在1个方向上延伸的图案的端部设置了分流部CSE的情况下，起因于如上所述去除存储器栅电极MGE时的蚀刻量少等，有时存储器栅电极MGE绕到选择栅电极CGE的侧壁且是未形成存储器栅电极MGE的侧壁侧来形成。
另外，如上所述在为了避免蚀刻量变得不充分而增加蚀刻工序所花费的时间等的情况下，有时存储器栅电极MGE被过度地去除而后退，活性区域的存储器栅电极MGE被去除一部分。在该情况下，能够用作存储器单元的区域变小，所以无法得到作为非易失性存储元件的期望的性能，产生半导体装置的可靠性降低的问题。
在图2所示那样的活性区域中，选择栅电极CG1的上表面被帽绝缘膜CA1覆盖，所以即使存储器栅电极MG1的上表面的硅化物层S1形成于比ONO膜CS高的位置，也能够防止存储器栅电极MG1与选择栅电极CG1短路。但是，为了对选择栅电极CG1进行供电，有时需要在某一个区域中使选择栅电极CG1的上表面从帽绝缘膜CA1露出。在该情况下，产生如果如图62以及图63所示的上述比较例那样，使第1方向上的选择栅电极CGE的端部从帽绝缘膜CAE露出，则在分流部CSE和存储器栅电极MGE邻接了时，引起短路的问题。
另外，如图1所示，在第1方向上使选择栅电极CG1分离，如图62所示，在选择栅电极CGE的端部中设置分流部CSE的目的在于，极力减小排列了多个存储器单元的布局，紧密地配置半导体元件。另外，能够在作为通过使选择栅电极CG1切断而在其之间的区域中形成的存储器栅电极MG2的供电区域的分流部中确保宽的面积，能够得到扩大针对对存储器栅电极MG2连接栓PM时的位置偏移的余量，进而防止由于位置偏移而栓PM与存储器栅电极MG2的接触面积减少所引起的电阻值的增加的效果。
例如，此处，能够确保对二个存储器栅电极MG2连接在第2方向上延伸的栓PM的区域。相对于此，在不使选择栅电极CG1切断而在第1方向上延伸的情况下，使布局成为最小，所以相比于图1所示的构造，减小存储器栅电极的分流部的面积。在该情况下，认为在供电区域A1中能够对存储器栅电极MG2连接在第1方向上延伸的栓PM的部位仅能够确保一个部位。
另外，如图62所示，在比较例中，使平面视图中的栓PCE的形状成为正方形、或者圆形形状，使栓PCE的第1方向以及第2方向的宽度对齐。即，平面视图中的栓PCE的形状不是如例如长方形或者椭圆等那样在1个方向上延伸的形状。
如上所述，如果起因于选择栅电极CGE的上表面从帽绝缘膜CAE露出的分流部CSE和存储器栅电极MGE邻接，选择栅电极CGE以及存储器栅电极MGE之间发生短路，则包括这些电极的存储器单元无法正常地动作，所以半导体装置的可靠性降低。
相对于此，在作为本实施方式的半导体装置的分裂栅极构造的MONOS存储器中，如图1所示，通过使帽绝缘膜CA1进一步延伸至选择栅电极CG1的端部，在平面视图中，在选择栅电极CG1的第1侧壁侧的分流部CS1、与选择栅电极CG1的第2侧壁侧的存储器栅电极MG1之间介有帽绝缘膜CA1。
即，相比于选择栅电极CG1被帽绝缘膜CA1覆盖的区域、与选择栅电极CG1的上表面从帽绝缘膜CA1露出的区域、即分流部CS1的边界，更靠近第2侧壁侧、即帽绝缘膜CA1侧，使存储器栅电极MG1终止，从而防止存储器栅电极MG1和分流部CS1邻接。即，在第1方向上，存储器栅电极MG1相比于上述边界，更靠近活性区域侧、即源极区域侧终止。
另外，换言之，在第1方向上延伸的存储器栅电极MG1在平面视图中在与帽绝缘膜CA1邻接的部位终止。即，存储器栅电极MG1相比于上述边界并未绕到分流部CS1侧。
另外，换言之，存储器栅电极MG1仅与包括选择栅电极CG1以及帽绝缘膜CA1的层叠膜的侧壁邻接，在与该侧壁邻接的区域终止。
此处，在本实施方式中，使帽绝缘膜CA1的第1方向上的端部比上述比较例更延伸，在第2方向上排列配置了分流部CS1和帽绝缘膜CA1。另外，通过使帽绝缘膜CA1的第1方向上的端部延伸，到达至选择栅电极CG1的第1方向的最端部的正上方。即，在第1方向上，帽绝缘膜CA1延伸至选择栅电极CG1的端部的边、且达到沿着第2方向的边的正上方的部位。通过这样使帽绝缘膜CA1延伸，能够使与选择栅电极CG1的第2侧壁邻接的存储器栅电极MG1更可靠地相对分流部CS1绝缘。
如上所述，在分流部CS1中从帽绝缘膜CA1露出的选择栅电极CG1、与和选择栅电极CG1邻接的存储器栅电极MG1之间，形成在平面视图中介有帽绝缘膜CA1的图案，从而能够防止选择栅电极CG1以及存储器栅电极MG1之间发生短路。由此，能够提高半导体装置的可靠性。
此处，相比于上述比较例，第2方向上的分流部CS1的宽度变窄，所以如果如图62所示在想要使剖面面积小的栓PCE与图1所示的分流部CS1连接时在栓PCE的形成位置中产生了偏移，则有时无法使栓PCE与分流部CS1连接。另外，如果在分流部CS1与栓PCE之间在对位中产生了偏移，则有针对分流部CSE的栓PCE的接触面积缩小，接触电阻增大的危险。因此，在本实施方式中，如图1所示，使栓PC成为在第2方向上延伸的长方形或者椭圆状的形状。
因此，即使设为通过使帽绝缘膜CA1延伸而第2方向上的分流部CS1的宽度变窄，也能够确保分流部CS1至栓PC之间的期望的接触面积，能够可靠地使栓PC与选择栅电极CG1的上表面连接。这样，能够扩大图案以及栓的形成工序中的针对对准偏移的余量，所以半导体装置的制造变得容易，并且，能够提高半导体装置的可靠性。另外，通过使栓PC的第2方向的长度延伸，而使分流部CS1中的选择栅电极CG1的第2方向上的图案的宽度不延伸也可，所以能够防止在第2方向上选择栅电极CG1的布局变大。由此，能够使半导体装置的微细化变得容易。
另外，如图1所示，在本实施方式中，在第2方向上使帽绝缘膜CA1延伸至与分流部CS1邻接的区域。作为为了在平面视图中不使存储器栅电极MG1与分流部CS1邻接而在与帽绝缘膜CA1邻接的区域中使存储器栅电极MG1终止的构造，还考虑如下那样的构造。即，考虑了与图62所示的比较例的帽绝缘膜CAE同样地，在第1方向上比选择栅电极CG1更短地形成帽绝缘膜CA1，进而在同一方向上比帽绝缘膜CA1更短地形成存储器栅电极MG1。
在该情况下，使存储器栅电极MG1终止的位置一定比分流部CS1更处于活性区域B1侧。因此，为了不会由于将存储器栅电极MG1去除一部分时的蚀刻量的偏差而去除活性区域的存储器栅电极MG1，必须在分流部CS1与活性区域B1之间设置某种程度的距离。因此，产生第1方向上的MONOS存储器的栅电极的图案变长，在半导体基板上MONOS存储器所占的面积变大，半导体装置的微细化变得困难的问题。
相对于此，在本实施方式中，通过使帽绝缘膜CA1在第2方向上延伸至与分流部CS1邻接的区域，能够使存储器栅电极MG1在比分流部CS1更近的部位终止。因此，即使未在分流部CS1与活性区域B1之间设置距离来确保余量，也能够在作为非活性区域的供电区域A1内使存储器栅电极MG1在与帽绝缘膜CA1邻接的位置终止。由此，能够容易地实现防止半导体装置的面积增大、并且防止由于活性区域B1的存储器栅电极MG1被去除而半导体装置的可靠性降低。
接下来，使用图6～图32，按照工序顺序，说明具有本实施方式的非易失性存储器单元的半导体装置的制造方法。图7～图9、图11、图14、图16、图19～图30以及图32是半导体装置的制造工序中的存储器区域C1、电容元件区域E1、供电区域F1、低压系nMIS区域G1、低压系pMIS区域H1、高压系nMIS区域I1以及高压系pMIS区域J1的主要部分剖面图。存储器区域C1是与图2对应的位置的剖面图，供电区域F1是与图5的选择栅电极CG1的分流部CS1对应的位置的剖面图。低压系nMIS区域G1、低压系pMIS区域H1、高压系nMIS区域I1以及高压系pMIS区域J1分别是周边电路区域的一部分的区域。
另外，图6、图10、图12、图13、图15、图17、图18以及图31是制造工序中的本实施方式的半导体装置的主要部分平面图。另外，在图6以后的平面图中，附加阴影来表示了在选择栅电极上形成的帽绝缘膜等绝缘膜。
首先，如图6以及图7所示，在作为称为半导体晶片的平面大致圆形形状的半导体的薄板的半导体基板SB的主面中，形成例如槽型的元件分离区域STI以及以被其包围的方式配置的活性区域B1等。即，在半导体基板SB的规定的部位形成了分离槽之后，在半导体基板SB的主面上，堆积例如氧化硅等绝缘膜，进而以使该绝缘膜仅残留在分离槽内的方式，通过CMP（Chemical Mechanical Polishing，化学机械抛光）法等对绝缘膜进行研磨，从而在分离槽内埋入绝缘膜。这样，形成元件分离区域STI。该元件分离区域STI还形成于供电区域以及电容元件区域的半导体基板SB。
如图6所示，供电区域A1的半导体基板（未图示）的上表面被元件分离区域STI覆盖，其他区域成为活性区域B1。
接下来，如图8所示，通过向周边电路区域的半导体基板SB选择性地离子注入n型杂质，形成埋入n阱NISO。接下来，通过向存储器区域C1以及高压系nMIS区域I1的半导体基板SB选择性地离子注入p型杂质，形成p阱HPW，通过向高压系pMIS区域J1的半导体基板SB选择性地离子注入n型杂质，形成n阱HNW。同样地，通过向低压系nMIS区域G1的半导体基板SB选择性地离子注入p型杂质，形成p阱PW，通过向低压系pMIS区域H1的半导体基板SB选择性地离子注入n型杂质，形成n阱NW。
接下来，向存储器区域的半导体基板SB选择性地离子注入p型杂质、例如B（硼）。由此，在存储器区域的半导体基板SB中，形成选择用nMISQC1、QC2（参照图2）的沟道形成用的p型的半导体区域P1。同样地，向周边电路区域的低压系nMIS区域G1、低压系pMIS区域H1、高压系nMIS区域I1以及高压系pMIS区域J1各自的半导体基板SB离子注入规定的杂质。由此，在周边电路区域的低压系nMIS区域G1、低压系pMIS区域H1、高压系nMIS区域I1以及高压系pMIS区域J1各自的半导体基板SB中形成沟道形成用的半导体区域DC。
接下来，通过对半导体基板SB实施氧化处理，在半导体基板SB的主面中，形成由例如氧化硅构成的厚度20nm程度的栅极绝缘膜GFA。接下来，在去除了存储器区域C1、低压系nMIS区域G1以及低压系pMIS区域H1的栅极绝缘膜GFA之后，对半导体基板SB实施氧化处理。由此，在存储器区域C1的半导体基板SB的主面中，形成由例如氧化硅构成的厚度1～5nm程度的栅极绝缘膜GF，同时，在低压系nMIS区域G1以及低压系pMIS区域H1的半导体基板SB的主面中，形成由例如氧化硅构成的厚度1～5nm程度的栅极绝缘膜GF。
接下来，如图9所示，在半导体基板SB的主面上，通过CVD（Chemical Vapor Deposition，化学气相沉积）法堆积了由例如非晶硅构成的导电膜PS1之后，向存储器区域C1、电容元件区域E1以及供电区域F1的导电膜PS1通过离子注入法等导入n型杂质，从而形成n型的导电膜PS2。导电膜PS2的厚度是例如140nm程度。
接下来，在导电膜PS1上以及导电膜PS2上通过CVD法堆积绝缘膜（未图示）以及绝缘膜CAP。在导电膜PS1以及导电膜PS2与绝缘膜CAP之间形成的该绝缘膜（未图示）由例如氧化硅膜构成，是成为图2所示的绝缘膜OX的膜。绝缘膜CAP是例如氮化硅、氧化硅、含氮的氧化硅、碳化硅，其厚度是例如50nm。
接下来，如图10以及图11所示，通过光刻技术以及干蚀刻技术，依次对存储器区域C1、电容元件区域E1、供电区域D1以及供电区域F1的绝缘膜CAP以及导电膜PS2进行构图。由此，如图11所示，在存储器区域C1、供电区域D1以及供电区域F1中，分别形成由导电膜PS2构成的选择用nMISQC1、QC2（参照图2）的选择栅电极CG1、CG2。另外，在供电区域F1中，未示出选择栅电极CG2。存储器区域C1的选择栅电极CG1、CG2的栅极长是例如100nm程度。同时，在电容元件区域E1中形成由导电膜PS2构成的下部电极PS3。
如图10所示，在半导体基板（未图示）上，形成包括选择栅电极CG1以及覆盖选择栅电极CG1的上表面的绝缘膜CAP的层叠膜、包括选择栅电极CG2以及覆盖选择栅电极CG2的上表面的绝缘膜CAP的层叠膜、和选择栅电极FC以及覆盖选择栅电极FC的上表面的绝缘膜CAP。选择栅电极CG1、CG2以及FC各自的上表面都全部被绝缘膜CAP覆盖，所以在图10中，未示出选择栅电极CG1、CG2以及FC，示出其上的绝缘膜CAP的形状。选择栅电极CG1、CG2以及FC、和它们的正上方的绝缘膜CAP在平面视图中具有相同的图案。
选择栅电极CG1、CG2具有在第1方向上延伸的图案。在第2方向上交替配置了多个选择栅电极CG1、CG2，在第1方向上排列配置了多个选择栅电极CG1。即，选择栅电极CG1在元件分离区域STI上被中途切断。在第1方向上延伸的选择栅电极CG1具有在第1方向上延伸的第1侧壁、和其相反侧的第2侧壁，在第1方向上延伸的选择栅电极CG2具有在第1方向上延伸的第3侧壁、和其相反侧的第4侧壁。
在选择栅电极CG1的第1侧壁侧配置的选择栅电极CG2的第3侧壁和该选择栅电极CG1的第1侧壁相对。另外，在该选择栅电极CG1的第2侧壁侧配置的选择栅电极CG2的第4侧壁和该选择栅电极CG1的第2侧壁相对。
此处，在与选择栅电极CG2的第4侧壁侧邻接的区域中，形成由与选择栅电极CG1、CG2同层的导体膜构成的选择栅电极FC。选择栅电极FC未与选择栅电极CG1、CG2连接，相对选择栅电极CG1、CG2电气地绝缘。
接下来，如图12所示，形成覆盖存储器区域C1（参照图11）的活性区域B1、并且覆盖存储器区域的供电区域A1的一部分的抗蚀剂图案RP1。抗蚀剂图案RP1是为了在供电区域A1中通过蚀刻去除选择栅电极CG1、CG2各自的上方的绝缘膜CAP的一部分而设置的掩模图案。在图中，用虚线表示被抗蚀剂图案PR1覆盖的区域的图案的轮廓。关于抗蚀剂图案RP1，使第1方向中的选择栅电极CG1的端部之上的绝缘膜CAP、和向选择栅电极CG2的第3侧壁侧突出的图案之上的绝缘膜CAP露出。此时，抗蚀剂图案RP1在选择栅电极CG1的端部中，覆盖与第2侧壁侧邻接的区域，使相反侧的第1侧壁侧的区域露出。
接下来，如图13以及图14所示，通过将抗蚀剂图案RP1（参照图12）用作掩模的蚀刻，去除供电区域F1的分流区域的一部分、电容元件区域E1以及周边电路区域的绝缘膜CAP。之后，去除抗蚀剂图案RP1（参照图12）。在图13中，分别附加阴影而表示了供电区域F1（参照图14）的选择栅电极CG1、CG2以及FC上残留的帽绝缘膜CA1、CA2以及CAF。此处，在周边电路区域中，需要在后面的工序中形成的低压系nMIS、低压系pMIS、高压系nMIS以及高压系pMIS各自的栅电极上形成硅化物层。因此，需要在该工序中去除周边电路区域的绝缘膜CAP。
另外，如果在图14所示的电容元件区域E1中，使绝缘膜CAP残留，则下部电极PS3与在后面的工序中形成的上部电极之间的电介质膜变得过厚，电容值减少。因此，需要在该工序中去除电容元件区域E1的绝缘膜CAP。另一方面，在供电区域D1中，使绝缘膜CAP残留。其原因为，如果去除绝缘膜CAP，则在后面的工序中在选择栅电极FC上形成硅化物层。供电区域D1是形成向在后面的工序中形成的存储器栅电极MG2进行供电的供电部的区域，所以选择栅极FC上的硅化物层变得不需要。因此，为了防止形成不需要的硅化物层，优选使绝缘膜CAP残留。另外，通过该工序，在选择栅电极CG1上以及选择栅电极CG2上形成帽绝缘膜CA1以及CG2。
另外，在图14中，在供电区域F1中，仅示出了选择栅电极CG1上的帽绝缘膜CA1。在供电区域F1中，帽绝缘膜CA1仅覆盖选择栅电极CG1的第1侧壁的相反侧的第2侧壁侧的上表面，选择栅电极CG1的第1侧壁侧的上表面从帽绝缘膜CA1露出。另外，在该工序中，在图11所示的绝缘膜CAP、与其下的选择栅电极CG1、CG2、下部电极PS3以及导电膜PS1的之间形成的绝缘膜（未图示）也被去除一部分。由此，使选择栅电极CG1、CG2各自的上表面的一部分、和下部电极PS3以及导电膜PS1各自的上表面露出。
接下来，将帽绝缘膜CA1、CA2、选择栅电极CG1、CG2、以及抗蚀剂图案RP1（参照图12）作为掩模，向存储器区域C1的半导体基板SB的主面离子注入n型杂质、例如As（砷）或者P（磷），从而形成存储器用nMISQM1（参照图2）的沟道形成用的n型的半导体区域HL。
如图13所示，选择栅电极CG1的第1方向上的端部处于供电区域A1，选择栅电极CG2被配置成将供电区域A1横切。在选择栅电极CG1的第1方向上的端部中，形成用于连接接触栓的宽度宽的区域且是从帽绝缘膜CA1露出的区域、即分流部CS1。
其原因为，如使用图12说明那样，抗蚀剂图案RP1在选择栅电极CG1的端部中，覆盖与第2侧壁侧邻接的区域，在使相反侧的第1侧壁侧的区域露出的状态下进行蚀刻，从而沿着第2侧壁的区域的帽绝缘膜CA1不会被去除而残留。另外，分流部CS1被形成为从第1侧壁在第2方向上向与第2侧壁侧相反的方向突出。
在图14所示的供电区域F1中，示出了将包括分流部CS1以及一部分的帽绝缘膜CA1的区域沿着第2方向切断了的剖面。通过使用图14说明的工序，在选择栅电极CG1上，形成使分流部CS1露出的帽绝缘膜CA1。
如图13所示，帽绝缘膜CA1的一部分覆盖相对分流部CS1位于第2侧壁侧的选择栅电极CG1的上表面。即，第1方向上的选择栅电极CG1的端部的上表面、且与第2侧壁邻接的区域被在第1方向上延伸而连续地形成的帽绝缘膜CA1覆盖。
另外，选择栅电极CG2在第1方向上未被切断，选择栅电极CG2上的帽绝缘膜CA2沿着选择栅电极CG2的上表面在第1方向上延伸。在供电区域A1中，选择栅电极CG2的一部分构成了选择栅电极CG2的侧壁、且是在第1方向上延伸的第3侧壁以及第4侧壁中的从第3侧壁向第2方向突出的部分、即分流部CS2。分流部CS2的上表面从帽绝缘膜CA2露出。
接下来，如图15以及图16所示，在半导体基板SB的主面上，依次形成例如由氧化硅构成的绝缘膜XB、由氮化硅构成的电荷积蓄层CSL以及由氧化硅构成的绝缘膜XT。能够例示绝缘膜XB通过例如热氧化法或者ISSG氧化法形成，其厚度是例如1～10nm程度，电荷积蓄层CSL通过CVD法形成，其厚度是例如5～20nm程度，绝缘膜XT通过例如CVD法或者ISSG氧化法形成，其厚度是例如4～15nm程度。另外，绝缘膜XB、XT也可以由含氮的氧化硅形成。绝缘膜XB、电荷积蓄层CSL以及绝缘膜XT构成ONO膜CS。
接下来，在图16所示的半导体基板SB的主面上，堆积由低电阻多晶硅构成的存储器栅极形成用的导电膜。该导电膜通过CVD法形成，其厚度是例如50～100nm程度。接下来，通过光刻技术以及干蚀刻技术，用各向异性的干蚀刻法对该导电膜进行深蚀刻。
由此，在存储器区域C1、供电区域D1以及供电区域F1中，在包括帽绝缘膜CA1以及选择栅电极CG1的层叠膜、包括帽绝缘膜CA2以及选择栅电极CG2的层叠膜、和包括帽绝缘膜CAF以及选择栅电极FC的层叠膜各自的两侧面，隔着ONO膜CS形成由该导电膜构成的侧墙S2。同时，在电容元件区域E1中，将抗蚀剂图案RP2作为掩模以覆盖下部电极PS3的方式形成上部电极PS4。另外，在图16的供电区域D1中，仅表示了由包括帽绝缘膜CAF以及选择栅电极FC的层叠膜构成的图案的一个侧壁，另一个侧壁以及与该侧壁邻接的ONO膜CS以及侧墙S2未图示。
另外，虽然未图示，但在选择栅电极CG1的分流部CS1的正上方的区域且是与帽绝缘膜CA1的侧壁邻接的区域、以及选择栅电极CG2的分流部CS2的正上方的区域且是与帽绝缘膜CA2的侧壁邻接的区域中，也形成了ONO膜CS以及侧墙S2。
此时，与包括供电区域F1的选择栅电极CG1的第2侧壁的侧壁、且是与具有选择栅电极CG1以及选择栅电极CG1上的帽绝缘膜CA1的层叠膜的侧壁邻接地形成的侧墙S2相比于与选择栅电极CG1的第1侧壁邻接地形成的侧墙S2的上表面的高度更高。另外，与选择栅电极CG1上的帽绝缘膜CA1的侧壁邻接地，在选择栅电极CG1的上表面的正上方也形成侧墙S2。
如图15所示，在该工序中，在包括选择栅电极CG1、CG2以及FC和帽绝缘膜CA1、CA2以及CAF的图案的侧壁中形成了ONO膜CS以及侧墙S2。由此，包括选择栅电极CG1、CG2以及FC和帽绝缘膜CA1、CA2以及CAF的图案的周围在平面视图中隔着ONO膜CS被侧墙S2包围。
另外，在图15中，示出了与分流部CS1的第1侧壁邻接地形成的侧墙S2、以及与和该第1侧壁相对的选择栅电极CG2的第3侧壁邻接地形成的侧墙S2成为一体的构造。相对于此，在图16的供电区域F1中主要表示包括分流部CS1的选择栅电极CG1，相邻的选择栅电极CG2的图示省略，所以图示为在分流部CS1的第1侧壁形成的侧墙S2不与在相对的侧壁形成的侧墙S2相接。
接下来，如图17所示，在供电区域A1以及活性区域B1中，覆盖选择栅电极CG1、CG2的一部分以及选择栅电极FC，形成覆盖侧墙S2的一部分的抗蚀剂图案RP3。抗蚀剂图案RP3使与选择栅电极CG1的第1侧壁邻接的区域露出，覆盖与选择栅电极CG1的第2侧壁邻接的区域。同样地，抗蚀剂图案RP3使与选择栅电极CG2的第3侧壁邻接的区域露出，覆盖与选择栅电极CG2的第4侧壁邻接的区域。
由此，沿着第1侧壁以及第3侧壁的侧墙S2从抗蚀剂图案RP3露出，沿着第2侧壁、第4侧壁以及选择栅电极FC的侧壁的侧墙S2被抗蚀剂图案RP3。抗蚀剂图案RP3是为了在后面的工序中，通过各向同性蚀刻去除侧墙S2的一部分而设置的掩模图案。在图中，用虚线表示被抗蚀剂图案PR3覆盖的区域的图案的轮廓。
此时，优选与分流部CS1邻接的侧墙S2从抗蚀剂图案RP3完全露出。其原因为，在使用图18以及图19说明的后面的工序中通过蚀刻去除侧墙S2的一部分时，防止与分流部CS1邻接的侧墙S2残留。另外，在该蚀刻工序中，使用各向同性蚀刻，所以利用蚀刻时间的长度，即使分流部CS1的一部分被抗蚀剂图案RP3覆盖，也能够将与分流部CS1邻接的侧墙S2全部去除。
另外，即使是分流部CS1的附近的侧墙S2，在平面视图中针对分流部CS1隔着帽绝缘膜CA1形成的侧墙S2也可以不被抗蚀剂图案RP3覆盖，也可以在之后的蚀刻工序中不去除而残留。
接下来，如图18以及图19所示，将抗蚀剂图案RP3（参照图17）作为掩模，通过湿蚀刻等各向同性蚀刻去除从该掩模露出的侧墙S2。之后，去除抗蚀剂图案RP3。由此，在图19所示的存储器区域C1以及供电区域F1中，仅在由帽绝缘膜CA1以及选择用nMISQC1（参照图2）的选择栅电极CG1构成的层叠膜的单侧面、即第2侧壁中形成存储器用nMISQM1（参照图2）的存储器栅电极MG1。
同样地，在存储器区域C1中，仅在由帽绝缘膜CA2以及选择用nMISQC2的选择栅电极CG2构成的层叠膜的单侧面、即第4侧壁中形成存储器用nMISQM2的存储器栅电极MG2。即，存储器栅电极MG1、MG2由侧墙S2构成。存储器栅电极MG1、MG2的栅极长分别是例如65nm程度。
此时，在供电区域F1中，去除选择栅电极CG1的第1侧壁的侧墙S2，并且去除形成于选择栅电极CG1的正上方并与帽绝缘膜CA1的侧壁邻接地形成的侧墙S2。
另外，在供电区域D1中，存储器栅电极MG2以包围由帽绝缘膜CAF以及选择栅电极FC构成的层叠膜的方式残留。另外，在图19的供电区域D1中，仅表示了由包括帽绝缘膜CAF以及选择栅电极FC的层叠膜构成的图案的、第1方向上的一个侧壁，另一个侧壁以及与该侧壁邻接的ONO膜CS以及存储器栅电极MG2未图示。
接下来，在存储器区域C1中，对由帽绝缘膜CA1以及选择栅电极CG1构成的层叠膜与存储器栅电极MG1之间、以及半导体基板SB与存储器栅电极MG1之间的区域以外的ONO膜CS选择性地进行蚀刻而去除。另外，在存储器区域C1中，对由帽绝缘膜CA2以及选择栅电极CG2构成的层叠膜与存储器栅电极MG2之间、以及半导体基板SB与存储器栅电极MG2之间的区域以外的ONO膜CS选择性地进行蚀刻而去除。
同样地，在电容元件区域E1中，使下部电极PS3与上部电极PS4之间的ONO膜CS残留，在供电区域F1中，使选择栅电极CG1与存储器栅电极MG1之间、以及元件分离区域STI与存储器栅电极MG1之间的ONO膜CS残留，对其他区域的ONO膜CS选择性地进行蚀刻而去除。
在存储器区域C1中，在由帽绝缘膜CA1以及选择栅电极CG1构成的层叠膜的两侧面中隔着ONO膜CS形成侧墙状的存储器栅电极MG1。因此，存储器栅电极MG1距半导体基板SB的主面的高度比选择栅电极CG1距半导体基板SB的主面的高度更高、并且与帽绝缘膜CA1的高度相同或者比其更低地形成。其在供电区域F1中也是同样的。另外，同样地，存储器栅电极MG2距半导体基板SB的主面的高度比选择栅电极CG2距半导体基板SB的主面的高度更高、并且与帽绝缘膜CA2的高度相同或者比其更低地形成。
另外，ONO膜CS形成于由帽绝缘膜CA1以及选择栅电极CG1构成的层叠膜与存储器栅电极MG1之间，所以ONO膜CS的高度比选择栅电极CG1距半导体基板SB的主面的高度更高地形成。其在选择栅电极CG2的侧壁中形成的ONO膜CS也是同样的。
在电容元件区域E1中，将ONO膜CS作为电容绝缘膜、即电介体膜，形成由下部电极PS3和上部电极PS4构成的电容元件，该下部电极PS3由与选择用nMISQC1、QC2（参照图2）的选择栅电极CG1、CG2相同的层的导电膜构成，该上部电极PS4由与存储器用nMISQM1、QM2（参照图2）的存储器栅电极MG1、MG2相同的层的导电膜构成。电容元件构成在输出例如比输入电压高的电压的电源电路中使用的电荷泵电路。电荷泵电路能够通过使用开关等切换多个电容元件的连接状态使电压上升。
另外，电容元件形成于在半导体基板SB形成的元件分离区域STI上，由基板部分和下部电极PS3构成的寄生电容小到可忽略的程度，所以能够稳定地进行上述动作。进而，即使在后面的工序中形成的达到上部电极PS4的接触孔的位置以及达到下部电极PS3的接触孔的位置由于光掩模偏移等而发生了偏移，由于在元件分离区域STI上偏移，所以布线和半导体基板SB也不会经由接触孔发生短路。
在上述侧墙S2的蚀刻工序中，如图18所示，仅在选择栅电极CG1的第2侧壁侧形成存储器栅电极MG1，第1侧壁侧的侧墙S2去除。同样地，仅在选择栅电极CG2的第4侧壁侧形成存储器栅电极MG2，第3侧壁侧的侧墙S2去除。
此处，在图17中从抗蚀剂图案RP3露出的侧墙S2被去除。另外，蚀刻是各向同性蚀刻，所以即使是被抗蚀剂图案RP3覆盖的区域的侧墙S2，也能够以由从抗蚀剂图案RP3露出的区域侧挖入的方式进行蚀刻、去除。即，通过利用了蚀刻的各向同性的侧面蚀刻来去除侧墙S2的一部分。
如图18所示，相比于选择栅电极CG1被帽绝缘膜CA1覆盖的区域、与选择栅电极CG1的上表面从帽绝缘膜CA1露出的区域、即分流部CS1的边界，更靠近第2侧壁侧使存储器栅电极MG1终止。由此，成为在存储器栅电极MG1、与和该存储器栅电极MG1邻接的选择栅电极CG1的分流部CS1之间形成了帽绝缘膜CA1的构造。另外，通过去除选择栅电极CG2的第3侧壁侧的侧墙S2，成为在与选择栅电极CG2邻接的存储器栅电极MG2、与该选择栅电极CG2的分流部CS2之间形成了帽绝缘膜CA2的构造。
另外，选择栅电极FC在平面视图中被ONO膜CS以及存储器栅电极MG2包围。与选择栅电极FC邻接的区域的存储器栅电极MG2被用作存储器栅电极MG2的供电部。
另外，如上所述，在将存储器栅电极MG1去除一部分时，使选择栅电极CG1的第1侧壁侧露出，使用覆盖第2侧壁侧的抗蚀剂图案来进行各向同性蚀刻。因此，在该蚀刻工序中，针对存储器栅电极MG1，以绕到在第1方向上的选择栅电极CG1的端部的周围的方式，从上述第1侧壁侧向第2侧壁侧去除。
接下来，如图20所示，向周边电路区域的低压系nMIS区域G1以及高压系nMIS区域I1的导电膜PS1，通过离子注入法等导入n型杂质，从而形成n型的导电膜PS5。另外，向周边电路区域的低压系pMIS区域H1以及高压系pMIS区域J1的导电膜PS1，通过离子注入法等导入p型杂质，从而形成p型的导电膜PS6。
接下来，如图21所示，通过光刻技术以及干蚀刻技术对周边电路区域的导电膜PS5、PS6进行构图，从而形成由导电膜PS5构成的低压系nMIS的栅电极GE1、由导电膜PS6构成的低压系pMIS的栅电极GE2、由导电膜PS5构成的高压系nMIS的栅电极GE3以及由导电膜PS6构成的高压系pMIS的栅电极GE4。活性区域中的低压系nMIS的栅电极GE1以及低压系pMIS的栅电极GE2的栅极长是例如100nm程度，高压系nMIS的栅电极GE3以及高压系pMIS的栅电极GE4的栅极长是例如400nm程度。
接下来，在周边电路区域的高压系nMIS区域I1的半导体基板SB的主面，将抗蚀剂图案作为掩模，向半导体基板SB的主面离子注入n型杂质、例如As（砷），从而在周边电路区域的高压系nMIS区域I1的半导体基板SB的主面相对栅电极GE3自调整地形成n-型的半导体区域X3。同样地，在周边电路区域的高压系pMIS区域J1的半导体基板SB的主面，将抗蚀剂图案作为掩模，向半导体基板SB的主面离子注入p型杂质、例如氟化硼，从而在周边电路区域的高压系pMIS区域J1的半导体基板SB的主面相对栅电极GE4自调整地形成p-型的半导体区域X4。
接下来，如图22所示，在半导体基板SB的主面上，通过CVD法堆积了由例如氧化硅构成的厚度10nm程度的绝缘膜之后，通过各向异性的干蚀刻法对该绝缘膜进行深蚀刻。由此，在存储器区域C1以及供电区域F1中，在与由帽绝缘膜CA1以及选择栅电极CG1构成的层叠膜的存储器栅电极MG1相反一侧的侧面以及存储器栅电极MG1的侧面形成侧墙SW。同样地，在存储器区域C1中，在与由帽绝缘膜CA2以及选择栅电极CG2构成的层叠膜的存储器栅电极MG2相反一侧的侧面以及存储器栅电极MG2的侧面形成侧墙OS。
在电容元件区域E1中，在上部电极PS4的侧面，在周边电路区域中，在低压系nMIS的栅电极GE1、低压系pMIS的栅电极GE2、高压系nMIS的栅电极GE3以及高压系pMIS的栅电极GE4的两侧面分别形成侧墙OS。侧墙OS的隔板长是例如6nm程度。
通过形成该侧墙OS，在后述周边电路区域的低压系nMIS区域G1形成n-型的半导体区域的工序以及在低压系pMIS区域H1形成p-型的半导体区域的工序中，n-型的半导体区域以及p-型的半导体区域的有效沟道长变大，能够抑制低压系nMIS以及低压系pMIS的短沟道效果。另外，在图2中，未示出该侧墙OS的形状。
接下来，形成其端部位于存储器区域C1的选择栅电极CG1的上表面、并覆盖存储器栅电极MG1侧的选择栅电极CG1的一部分以及存储器栅电极MG1的抗蚀剂图案RP4。另外，抗蚀剂图案RP4的另一端部位于存储器区域C1的选择栅电极CG2的上表面，覆盖存储器栅电极MG2侧的选择栅电极CG2的一部分。即，抗蚀剂图案RP4是在活性区域中在选择栅电极CG2的第1侧壁与选择栅电极CG2的第3侧壁之间的区域开口、并覆盖其他区域的图案。
之后，将选择栅电极CG1、CG2以及抗蚀剂图案RP4作为掩模，向半导体基板SB的主面离子注入n型杂质、例如As（砷），从而在半导体基板SB的主面相对选择栅电极CG自调整地形成n-型的半导体区域EXD。
接下来，如图23所示，在去除了抗蚀剂图案RP4之后，形成其端部位于存储器区域C1的选择栅电极CG1的上表面并覆盖与存储器栅电极MG1相反一侧的选择栅电极CG1的一部分的抗蚀剂图案RP5。关于抗蚀剂图案RP5，其端部位于存储器区域C1的选择栅电极CG2的上表面、并覆盖与存储器栅电极MG2相反一侧的选择栅电极CG2的一部分。即，抗蚀剂图案RP5使选择栅电极CG1的第2侧壁侧、以及选择栅电极CG2的第4侧壁侧的活性区域露出。
之后，将选择栅电极CG1、CG2、存储器栅电极MG1、MG2以及抗蚀剂图案RP5作为掩模向半导体基板SB的主面离子注入n型杂质、例如As（砷），从而在半导体基板SB的主面相对存储器栅电极MG1、MG2自调整地形成n-型的半导体区域EXS。
此处，首先形成n-型的半导体区域EXD，之后形成n-型的半导体区域EXS，但也可以首先形成n-型的半导体区域EXS，之后形成n-型的半导体区域EXD。另外，也可以接着形成n-型的半导体区域EXD的n型杂质的离子注入，向半导体基板SB的主面离子注入p型杂质、例如B（硼），以包围n-型的半导体区域EXD的下部的方式，形成p型的半导体区域。
接下来，如图24所示，在周边电路区域的低压系nMIS区域G1的半导体基板SB的主面中，将抗蚀剂图案作为掩模，向半导体基板SB的主面离子注入n型杂质、例如As（砷），从而在周边电路区域的低压系nMIS区域G1的半导体基板SB的主面相对栅电极GE1自调整地形成n-型的半导体区域X1。同样地，在周边电路区域的低压系pMIS区域H1的半导体基板SB的主面中，将抗蚀剂图案作为掩模，向半导体基板SB的主面离子注入p型杂质、例如氟化硼，从而在周边电路区域的低压系pMIS区域H1的半导体基板SB的主面相对栅电极GE2自调整地形成p-型的半导体区域X2。
接下来，如图25所示，在半导体基板SB的主面上，通过CVD法依次堆积例如氧化硅膜OB（参照图2）以及氮化硅膜NT（参照图2），通过各向异性的干蚀刻法对它们进行深蚀刻。由此，在存储器区域C1以及供电区域F1中，在与由帽绝缘膜CA1以及选择栅电极CG1构成的层叠膜的存储器栅电极MG1相反一侧的侧面以及存储器栅电极MG1的侧面，形成由氧化硅膜OB以及氮化硅膜NT构成的侧墙SW。同样地，在存储器区域C1中，在与由帽绝缘膜CA2以及选择栅电极CG2构成的层叠膜的存储器栅电极MG2相反一侧的侧面以及存储器栅电极MG2的侧面，形成由氧化硅膜OB以及氮化硅膜NT构成的侧墙SW。
同样地，在电容元件区域E1中，在上部电极PS4的侧面形成侧墙SW，在周边电路区域中，在栅电极GE1～GE4的两侧面形成侧墙SW。氧化硅膜OB的厚度是例如20nm程度，氮化硅膜NT的厚度是例如25nm程度。另外，此处，为了对图易于理解，未具体示出氧化硅膜OB以及氮化硅膜NT各自的形状，而示出了作为这些膜的层叠膜的侧墙SW的形状。
接下来，如图26所示，在周边电路区域的低压系pMIS区域H1以及高压系pMIS区域J1的半导体基板SB的主面中，将抗蚀剂图案RP6作为掩模，向半导体基板SB的主面离子注入p型杂质、例如B（硼），从而针对低压系pMIS的栅电极GE2以及高压系pMIS的栅电极GE4，自调整地形成p+型的半导体区域Y2。由此，形成由p-型的半导体区域X4和p+型的半导体区域Y2构成的高压系pMIS的源极、漏极区域SD，形成由p-型的半导体区域X2和p+型的半导体区域Y2构成的低压系pMIS的源极、漏极区域SD。
通过该工序，在低压系pMIS区域H1中，形成包括栅电极GE2以及源极、漏极区域SD的低压系nMIS。另外，在高压系pMIS区域J1中，形成包括栅电极GE4以及源极、漏极区域SD的低压系nMIS。
接下来，如图27所示，在存储器区域C1、以及周边电路区域的低压系nMIS区域G1以及高压系nMIS区域I1的半导体基板SB的主面中，将抗蚀剂图案RP7作为掩模，向半导体基板SB的主面离子注入n型杂质、例如As（砷）或者P（磷）。由此，在存储器区域C1中，针对选择栅电极CG1、CG2、存储器栅电极MG1以及MG2，自调整地形成n+型的半导体区域DI，在周边电路区域中，针对低压系nMIS的栅电极GE1以及高压系nMIS的栅电极GE3，自调整地形成n+型的半导体区域Y1。
由此，在存储器区域C1中，形成由n-型的半导体区域EXD以及n+型的半导体区域DI构成的漏极区域DR、由n-型的半导体区域EXS以及n+型的半导体区域DI构成的源极区域SR。另外，在周边电路区域中，形成由n-型的半导体区域X3和n+型的半导体区域Y1构成的高压系nMIS的源极、漏极区域SD，形成由n-型的半导体区域X1和n+型的半导体区域Y1构成的低压系nMIS的源极、漏极区域SD。
通过该工序，在存储器区域C1中，形成由选择栅电极CG1、源极区域SR以及漏极区域DR构成的选择用nMISQC1、和由选择栅电极CG2、源极区域SR以及漏极区域DR构成的选择用nMISQC2。另外，在存储器区域C1中，形成由存储器栅电极MG1、源极区域SR以及漏极区域DR构成的存储器用nMISQM1、和由存储器栅电极MG2、源极区域SR以及漏极区域DR构成的存储器用nMISQM2。选择用nMISQC1以及存储器用nMISQM1构成分裂栅极构造的MONOS存储器的存储器单元MC1，选择用nMISQC2以及存储器用nMISQM2构成分裂栅极构造的MONOS存储器的存储器单元MC2。
另外，在低压系nMIS区域G1中，形成包括栅电极GE1以及源极、漏极区域SD的低压系nMIS。另外，在高压系nMIS区域I1中，形成包括栅电极GE3以及源极、漏极区域SD的低压系nMIS。
接下来，如图28所示，在存储器区域C1中，在存储器栅电极MG1、MG2、n+型的半导体区域DI各自的上表面形成硅化物层S1。另外，在供电区域F1中，在存储器栅电极MG1的上表面以及选择栅电极CG1的上表面形成硅化物层S1。另外，在供电区域D1中，在存储器栅电极MG2的上表面形成硅化物层S1。在电容元件区域E1中，在与侧墙SW在平面上不重叠的区域中，在上部电极PS4的上表面、和在未图示的区域中从上部电极PS4露出的下部电极PS3的上表面，形成硅化物层S1。
在周边电路区域中，在低压系nMIS的栅电极GE1的上表面以及n+型的半导体区域Y1的上表面、低压系pMIS的栅电极GE2的上表面以及p+型的半导体区域Y2的上表面、高压系nMIS的栅电极GE3的上表面以及n+型的半导体区域Y1的上表面、和高压系pMIS的栅电极GE4的上表面以及p+型的半导体区域Y2的上表面形成硅化物层S1。硅化物层S1通过自对准硅化物技术（Salicide：Self Align silicide）工艺形成。作为硅化物层S1的材料，使用例如镍硅化物或者钴硅化物等。
通过形成硅化物层S1，能够降低硅化物层S1、与在其上部形成的栓等的接触电阻。另外，在存储器区域C1中，能够降低存储器栅电极MG1、MG2、源极区域SR以及漏极区域DR自身的电阻。进而，在周边电路区域中，能够降低低压系nMIS的栅电极GE1、低压系pMIS的栅电极GE2、高压系nMIS的栅电极GE3以及高压系pMIS的栅电极GE4自身的电阻以及源极、漏极区域SD自身的电阻。
接下来，如图29所示，在半导体基板SB的主面上，作为绝缘膜，通过CVD法堆积氮化硅膜ES。该氮化硅膜ES在形成后述接触孔时，作为蚀刻阻挡部发挥功能。
接下来，如图30所示，作为绝缘膜，通过CVD法堆积氧化硅膜IF，形成由氮化硅膜ES以及氧化硅膜IF构成的层间绝缘膜IL。
接下来，如图31以及图32所示，在存储器区域C1中，在层间绝缘膜IL中形成到达漏极区域DR上的硅化物层S1的接触孔CNT。同时，在供电区域F1中，形成到达作为分流部的选择栅电极CG1上的硅化物层S1的接触孔CC。另外，在未图示的区域中，在选择栅电极CG2的分流部中，形成到达选择栅电极CG2之上的硅化物层S1的接触孔，在其内侧埋入栓。在接触孔CNT内、CC内，分别埋入栓PLG、PC。
另外，在供电区域D1中，在层间绝缘膜IL中形成到达存储器栅电极MG2上的硅化物层S1的接触孔CM，在其内侧埋入栓PM。同样地，在未图示的区域中，在层间绝缘膜IL中形成到达存储器栅电极MG1上的硅化物层S1的接触孔，在其内侧埋入栓。
在供电区域D1中，关于存储器栅电极MG2的分流部所形成的接触孔CM，考虑存储器栅电极MG2和接触孔CM的对位余量以及尺寸偏差余量等，成为搭在选择栅电极FC上的形状。此时，在形成接触孔CM的工序中，帽绝缘膜CAF以及其下的绝缘膜OX（参照图4）、和在所去除的帽绝缘膜CAF以及其下的绝缘膜OX的侧壁形成的ONO膜CS被去除。因此，与存储器栅电极MG2连接的栓PM被形成为与选择栅电极FC连接。因此，选择栅电极FC的上表面的一部分从帽绝缘膜CAF以及绝缘膜OX露出，并与栓PM相接。
另外，在所去除的帽绝缘膜CAF以及绝缘膜OX的侧壁形成的ONO膜CS也被去除，所以栓PM也与在存储器栅电极MG2上形成的硅化物层S1的选择栅电极FC侧的侧面接触。因此，能够使栓PM与硅化物层S1的接触面积增加，能够使栓PM与存储器栅电极MG2的接触电阻降低。位于栓PM之下的选择栅电极FC未与选择栅电极CG2连接而是浮置状态，所以如上所述，即使对存储器栅电极MG供电的栓PM与选择栅电极FC接触，选择栅电极CG2和存储器栅电极MG2也不会电气地短路。
另外，在电容元件区域E1中，在上部电极PS4和下部电极PS3在平面上不重叠的部分中，在形成了达到上部电极PS4以及下部电极PS3各自的上表面的硅化物层S1的接触孔CB之后，在各接触孔CB内埋入栓PB。在图32中，为了简化说明，例示了达到上部电极PS4的接触孔CB。
进而，在周边电路区域中，低压系nMIS、低压系pMIS、高压系nMIS以及高压系pMIS中，形成达到各个栅电极GE1～GE4上以及源极、漏极区域SD上的硅化物层S1的接触孔CA，通过栓PA埋入在这些接触孔CA各自的内侧。在图32中，为了简化说明，例示了到达低压系nMIS以及低压系pMIS的源极、漏极区域SD的接触孔CA以及栓PA。
栓PLG、PC、PM、PA、PB由包括例如由Ti（钛）和TiN（氮化钛）的层叠膜构成的相对薄的势垒膜、以及以被该势垒膜包围的方式形成的由W（钨）或者Al（铝）等构成的相对厚的导电膜的层叠膜构成。之后，在层间绝缘膜IL上，形成以例如Cu（铜）或者Al（铝）为主成分的第1层布线（图示省略），从而本实施方式的半导体装置完成。在其以后，经由通常的半导体装置的制造工序，制造具有非易失性存储器的半导体装置。
在图31中，省略了层间绝缘膜等半导体元件上的绝缘膜以及侧墙的图示。如图31所示，关于栓PLG，平面视图中的第1方向以及第2方向的边的长度大致相同。相对于此，栓PC具有在第2方向上延伸的长方形、或者椭圆形形状。另外，栓PM具有在第1方向上延伸的长方形、或者椭圆形形状。
如图31所示，在平面视图中具有在第2方向上延伸的长方形的形状的栓PC与分流部CS1、CS2连接。另外，在平面视图中具有在第1方向上延伸的长方形的形状的栓PM与存储器栅电极MG2的分流部连接。存储器栅电极MG2的分流部是指，与包括电气地处于浮置状态的选择栅电极FC以及其上的帽绝缘膜CAF的层叠膜的侧壁邻接的区域的存储器栅电极MG2。
栓PM被形成为具有在与该分流部的存储器栅电极MG2的延伸方向正交的方向上延伸的长方形的形状，并跨越存储器栅电极MG2。栓PM还与覆盖选择栅电极FC的上表面的帽绝缘膜CAF的上表面连接。
接下来，说明本实施方式的半导体装置的制造方法的效果。考虑如使用图62以及图63说明的比较例那样，作为选择栅电极CGE的上表面露出的区域的分流部CSE、和与选择栅电极CGE邻接的存储器栅电极MGE邻接，在分流部CSE与存储器栅电极MGE之间未形成绝缘膜的情况。在该情况下，相互接近的选择栅电极CG1以及存储器栅电极MGE有经由在各自的上表面形成的硅化物层S1（参照图63）导通的危险。
因此，在本实施方式中，如图31所示，以使帽绝缘膜CA1延伸至在第2方向上与分流部CS1邻接的区域的选择栅电极CG1的正上方的方式形成，使分流部CS1、和选择栅电极CG1的第2侧壁侧的存储器栅电极MG1分离。因此，即使隔着帽绝缘膜CA1在与分流部CS1邻接的存储器栅电极MG1的上表面形成了硅化物层S1（参照图32的供电区域F1），由于存储器栅电极MG1以及其上的硅化物层S1与分流部CS1之间被帽绝缘膜CA1绝缘，所以也能够防止引起短路。
这样，通过帽绝缘膜CA1覆盖存储器栅电极MG1邻接的区域且是与选择栅电极CG1的第2侧壁邻接的区域的选择栅电极CG1的上表面，从而存储器栅电极MG1通过ONO膜CS以及帽绝缘膜CA1与选择栅电极CG1绝缘。即使以超过ONO膜CS的方式膨胀而形成了存储器栅电极MG1的上表面的硅化物层S1，由于与硅化物层S1和选择栅电极CG1的第2侧壁邻接的区域的选择栅电极CG1的上表面被帽绝缘膜CA1覆盖，所以也能够防止存储器栅电极MG1经由硅化物层S1对选择栅电极CG1导通。
因此，能够防止包括选择栅电极CG1以及存储器栅电极MG1的MONOS存储器由于上述导通而无法正常地动作，提高具有该MONOS存储器的半导体装置的可靠性。
另外，在使用图62以及图63来说明的比较例中引起的短路的问题的原因之一是由于使用图18以及图19说明的存储器栅电极MG1的蚀刻工序中的蚀刻量的不足的缘故。相对于此，在本实施方式中，使第1方向中的帽绝缘膜CA1的形成区域延伸，使与选择栅电极CG1的第2侧壁邻接的区域的覆盖选择栅电极CG1的上表面的区域延伸。由此，能够增加针对上述蚀刻量的过少或者过多的余量。
即，能够防止通过上述蚀刻量过少，而如使用图63说明那样分流部CSE和存储器栅电极MGE邻接。另外，能够防止通过上述蚀刻量过多，活性区域B1的存储器栅电极MG1被去除，MONOS存储器无法发挥期望的性能。因此，通过扩大存储器栅电极MG1的蚀刻量的余量，能够提高半导体装置的可靠性。
接下来，作为本实施方式的变形例，使用图33～图36，说明具有变更了选择栅电极、帽绝缘膜或者存储器栅电极的图案的构造的半导体装置。图33～图36是示出包括图1所示的分流部CS1附近的选择栅电极CG1、选择栅电极CG1上的帽绝缘膜CA1、与选择栅电极CG1邻接的存储器栅电极MG1、和介于这些选择栅电极CG1以及存储器栅电极MG1之间的ONO膜CS的存储器单元的主要部分平面图。
首先，考虑如图33所示，存储器栅电极MG1以及ONO膜CS不仅在选择栅电极CG1的在第1方向上延伸的侧壁中，而且还在选择栅电极CG1的端部中，绕至与选择栅电极CG1的在第2方向上延伸的侧壁邻接的区域而形成。在使用图18以及图19说明的存储器栅电极MG1以及ONO膜CS的去除工序中蚀刻不充分的情况下，这样，以绕到第1方向上的选择栅电极CG1的端部的方式，形成存储器栅电极MG1。
即使在这样的情况下，由于在上表面从帽绝缘膜CA1露出的区域的选择栅电极CG1与存储器栅电极MG1之间介有帽绝缘膜CA1以及ONO膜CS，所以能够防止在存储器栅电极MG1以及选择栅电极CG1之间引起短路。
另外，考虑如图34所示，第1方向上的分流部CS1、选择栅电极CG1、帽绝缘膜CA1以及存储器栅电极MG1的最端部在第2方向上对齐的情况。即使在该情况下，与图33所示的变形例同样地，在上表面从帽绝缘膜CA1露出的区域的选择栅电极CG1与存储器栅电极MG1之间介有帽绝缘膜CA1以及ONO膜CS，所以能够防止在存储器栅电极MG1以及选择栅电极CG1之间引起短路。
另外，考虑如图35所示，第1方向上的帽绝缘膜CA1的端部未到达同方向上的选择栅电极CG1的最端部的情况。即使在这样的情况下，由于在分流部CS1与存储器栅电极MG1之间介有帽绝缘膜CA1以及ONO膜CS，也能够防止在存储器栅电极MG1以及选择栅电极CG1之间引起短路。
另外，考虑如图36所示，由选择栅电极CG1以及其正上方的帽绝缘膜CA1的层叠膜构成的图案在分流部CS1的附近其一部分向第2侧壁侧突出。这样，在该层叠膜中形成从第2侧壁向第2方向突出的区域的目的在于，扩大针对使用图18以及图19说明的存储器栅电极MG1以及ONO膜CS的去除工序中的蚀刻量的过少或者过多的余量。
即，如果如图36所示，在选择栅电极CG1的侧壁中形成凹凸，则能够延伸存储器栅电极MG1在供电区域A1中相接的选择栅电极CG1的侧壁的长度。因此，能够防止由于上述蚀刻量过少，而如使用图63说明那样分流部CSE和存储器栅电极MGE邻接的情况。另外，能够防止由于上述蚀刻量过多，活性区域B1的存储器栅电极MG1被去除，MONOS存储器无法发挥期望的性能。
另外，如果如图36所示，在帽绝缘膜CA1的侧壁形成凸部，则第2方向上的帽绝缘膜CA1的宽度一部分变大，所以能够防止当形成在使分流部CS1露出时使用的抗蚀剂图案（参照图12）的位置偏移了的情况下，在存储器栅电极MG1与分流部CS1之间残留的帽绝缘膜CA1被全部去除。
如上所述，通过扩大加工帽绝缘膜CA1时的蚀刻、以及存储器栅电极MG1的蚀刻的余量，能够提高半导体装置的可靠性。即使针对具有这样的图案的选择栅电极CG1以及帽绝缘膜CA1的存储器单元，通过应用本实施方式，也能够防止在存储器栅电极MG1以及选择栅电极CG1之间引起短路。
另外，以下，作为本实施方式的变形例，使用图37以及图38来说明在使用图15～图19说明的存储器栅电极MG1、MG2的形成工序中，不使用各向同性蚀刻，而使用各向异性蚀刻将侧墙S2（参照图15）去除一部分的方法。图37以及图38分别对应于图17以及图18。即，图37以及图38是示出作为变形例的制造工序中的半导体装置的主要部分平面图。
该变形例相比于使用图6～图32说明的半导体装置的制造方法，图17所示的抗蚀剂图案的形状、以及通过之后的蚀刻加工的存储器栅电极的形状不同。此处，首先，进行与使用图6～图16说明的工序同样的工序。
接下来，如图37所示，形成抗蚀剂图案RP8。抗蚀剂图案RP8是与抗蚀剂图案RP3（参照图17）同样地，使选择栅电极CG1的第1侧壁、选择栅电极CG2的第3侧壁、以及与分流部CS1的侧壁以及CS2的侧壁邻接的侧墙S2露出的膜。但是，抗蚀剂图案RP8使选择栅电极CG1的第2侧壁侧的一部分的侧墙S2也露出。
在后面的工序中，将抗蚀剂图案RP8作为掩模，去除从抗蚀剂图案RP8露出的侧墙S2。但是，在之后的侧墙S2的去除工序中，与使用图18以及图19说明的方法不同，使用各向异性蚀刻对侧墙S2进行加工。
即，在如上所述形成了抗蚀剂图案RP8之后，如图38所示，将抗蚀剂图案RP8作为掩模，通过各向异性蚀刻去除抗从蚀剂图案RP8露出的侧墙S2，从而形成存储器栅电极MG1、MG2以及FM，之后去除抗蚀剂图案RP8。由于使用各向异性蚀刻，所以在该工序中被抗蚀剂图案RP8（参照图37）覆盖的侧墙S2不会被去除而残留，成为存储器栅电极MG1、MG2或者FM。
为了避免存储器栅电极和选择栅电极CG1的短路，在使用图37说明的工序中，去除与分流部CS1邻接的区域的侧墙S2，所以认为必须使该区域的侧墙S2全部从抗蚀剂图案RP8露出，但也可以不一定使与分流部CS1邻接的侧墙S2全部露出。即，即使如图37所示，在接近分流部CS1的侧墙S2被抗蚀剂图案RP8覆盖了的状态下进行使用图38说明的蚀刻工序，由通过该蚀刻工序残留的侧墙S2构成的存储器栅电极FM（参照图38）电气地成为浮置状态即可。
在该变形例中，为了形成浮置状态的存储器栅电极FM，如图37所示，使在接近分流部CS1的侧墙S2、与在活性区域B1中被抗蚀剂图案RP8覆盖的侧墙S2之间的沿着第2侧壁的一部分的侧墙S2从抗蚀剂图案RP8露出。如果通过各向异性蚀刻去除从这样的形状的抗蚀剂图案RP8露出的侧墙S2，则能够使该侧墙S2切断。
即，关于图37所示的抗蚀剂图案RP8，在作为非活性区域的供电区域A1中使与第2侧壁邻接的区域的侧墙S2露出，所以从抗蚀剂图案RP8露出的区域的侧墙S2通过使用图38说明的各向异性蚀刻被去除。因此，由以夹着在第1方向上从抗蚀剂图案RP8露出的区域的方式被切断的侧墙S2构成的存储器栅电极FM是在供电区域A1中处于浮置状态的图案，所以即使与分流部CS1短路，也没有问题。
如上所述被切断了的存储器栅电极FM未形成在活性区域B1中是重要的。因此，关于抗蚀剂图案RP8使侧墙S2露出的区域，需要在供电区域A1中，一定使与在平面视图中与帽绝缘膜CA1的侧壁重叠的第2侧壁邻接的侧墙S2露出。另外，为了使侧墙S2完全切断，需要在从与该侧墙S2邻接的侧壁、即第2侧壁正交的方向、即第2方向上的侧墙S2的一个端部到另一个端部，使侧墙S2全部从抗蚀剂图案RP8露出。
将如以上那样说明的抗蚀剂图案作为掩模，进行各向异性蚀刻，如图38所示，能够分离地形成在活性区域B1中形成、由沿着选择栅电极CG1的第2侧壁的侧墙S2构成的存储器栅电极MG1、和由接近分流部CS1的侧墙S2构成的存储器栅电极FM。存储器栅电极FM电气地处于浮置状态，所以即使存储器栅电极FM与分流部CS1导通也没有问题。
（实施方式2）
在所述实施方式1中，说明了相比于图62以及图63所示的比较例，使帽绝缘膜的图案延伸，从而防止选择栅电极和存储器栅电极的短路的构造。在本实施方式中，说明设为使帽绝缘膜的形状与图62以及图63所示的比较例相同，通过使存储器栅电极进一步后退，防止选择栅电极和存储器栅电极发生短路的技术。
以下，使用图39～图48，说明本实施方式的半导体装置的制造方法。图39、图40、图42、图44、图45以及图47是制造工序中的本实施方式的半导体装置的主要部分平面图。图41、图43、图46以及图48是制造工序中的本实施方式的半导体装置的主要部分剖面图。
使用图39～图48说明的工序分别对应于使用图12～图19、图31以及图32说明的工序，所以有时省略这些工序的详细的说明。所述实施方式1以及本实施方式的特征以及大的差异在于，各图案在平面视图中的形状、以及对存储器栅电极进行加工时的蚀刻条件等，各半导体元件的制造工序的步骤等在各个实施方式中是共通的，所以省略了关于使用剖面图进行说明的工序的详细的说明。
首先，进行与使用图6～图11说明的工序同样的工序。接下来，如图39所示，在半导体基板上形成抗蚀剂图案RP9。关于抗蚀剂图案RP9，与图12所示的抗蚀剂图案RP1同样地，使在成为分流部的区域、即第1方向上的选择栅电极CG1的端部以及在供电区域A1中从选择栅电极CG2的第3侧壁突出的图案各自之上形成的绝缘膜CAP露出。
上述结构与抗蚀剂图案RP1相同，但关于抗蚀剂图案RP9，在使第1方向上的选择栅电极CG1的端部之上的绝缘膜CAP的上表面的整个面露出这一点上与所述实施方式1不同。即，使第1方向上的绝缘膜CAP的端部的上表面在第2方向上从一个端部至另一个端部全部从抗蚀剂图案RP9露出。
即，第1方向上的绝缘膜CAP的端部的上表面从与选择栅电极CG1的第1侧壁侧邻接的区域到与第2侧壁侧邻接的区域全部从抗蚀剂图案RP9露出。该抗蚀剂图案RP9具有与为了形成作为比较例示出的图62以及图63所示的帽绝缘膜CAE而使用的抗蚀剂图案相同的图案。
另外，图39的平面图所示的布局相比于图12所示的布局，成为选择栅电极CG1的分流部的区域至活性区域B1的距离更大。
接下来，如图40以及图41所示，通过将抗蚀剂图案RP9（参照图39）用作掩模的蚀刻，去除供电区域F1的分流区域的一部分、电容元件区域E1以及周边电路区域的绝缘膜CAP。之后，去除抗蚀剂图案RP9（参照图39）。
与所述实施方式1不同，在图39中选择栅电极CG1的端部全部从抗蚀剂图案RP9露出，所以通过去除从抗蚀剂图案RP9露出的区域的绝缘膜CAP，如图40所示，在第1方向上的选择栅电极CG1的端部形成从帽绝缘膜CA1露出的分流部CS3。分流部CS3是在第1方向上的选择栅电极CG1的端部，从第1侧壁到第2侧壁从帽绝缘膜CA1露出的选择栅电极CG1的一部分。
图40所示的选择栅电极CG1的分流部CS3的图案具有与作为比较例在图62以及图63中示出的分流部CSE同样的形状。图41所示的构造相比于所述实施方式1的图14所示的构造，在供电区域F1的选择栅电极CG1的正上方未形成帽绝缘膜这一点不同。
接下来，如图42以及图43所示，进行与使用图15以及图16说明的工序同样的工序，从而在半导体基板上形成ONO膜CS以及侧墙S2。图42所示的构造相比于图15所示的构造，帽绝缘膜CA1的第1方向上的端部不延伸至选择栅电极CG1的相同方向上的端部，分流部CS3比分流部CS1（参照图15）在第2方向上更宽地形成这一点不同。此时，虽然未图示，但在选择栅电极CG1的分流部CS3的正上方的区域、且是与帽绝缘膜CA1的侧壁邻接的区域中，也形成了ONO膜CS以及侧墙S2。
如上所述，帽绝缘膜CA1的一部分未如所述实施方式1那样延伸到与分流部CS3在第2方向上相邻的区域。即，分流部CS3与帽绝缘膜CA1的在平面视图中的边界线是沿着相对所述第2方向并行的线。
在图43所示的供电区域F1的选择栅电极CG1上未形成帽绝缘膜，所以在供电区域F1的剖面中仅在选择栅电极CG1的两侧的侧壁中形成了ONO膜CS以及侧墙S2。
接下来，如图44所示，在半导体基板上形成抗蚀剂图案RP10。抗蚀剂图案RP10也可以是与图17所示的抗蚀剂图案RP3相同的形状的图案，但图44所示的抗蚀剂图案RP10具有比抗蚀剂图案RP3更大幅地覆盖选择栅电极CG1的形状。另外，抗蚀剂图案RP10具有与在形成作为比较例在图62以及图63中示出的存储器栅电极MGE时使用的抗蚀剂图案同样的形状。
接下来，如图45以及图46所示，将抗蚀剂图案RP10（参照图44）作为掩模，通过湿蚀刻等各向同性蚀刻，去除从该掩模露出的侧墙S2。之后，去除抗蚀剂图案RP10。由此，在图46所示的存储器区域C1中，仅在由帽绝缘膜CA1以及选择栅电极CG1构成的层叠膜的单侧面、即第2侧壁形成存储器栅电极MG1。同样地，在存储器区域C1中，仅在由帽绝缘膜CA2以及选择栅电极CG2构成的层叠膜的单侧面、即第4侧壁形成存储器栅电极MG2。另外，在供电区域D1中，在由帽绝缘膜CAF以及选择栅电极FC构成的层叠膜的侧壁形成存储器栅电极MG1。此时，在供电区域F1中，选择栅电极CG1的侧壁的侧墙S2全部去除。
之后，对未被存储器栅电极MG1、MG2以及上部电极PS4覆盖的ONO膜CS选择性地进行蚀刻而去除。
此处，如图45所示，通过各向同性蚀刻，使存储器栅电极MG1以及ONO膜CS的第1方向上的端部后退至该方向上的分流部CS3与活性区域B1之间的区域。即，在第1方向上，相比于存储器栅电极MG1的端部，帽绝缘膜CA1延伸到分流部CS3侧。
这样，在本实施方式中，相比于在所述实施方式1中如图17所示的构造，使存储器栅电极MG1进一步向活性区域B1侧后退。即，相比于图17所示的构造，图45所示的存储器栅电极MG1的端部在远离分流部CS3的位置终止。因此，在本实施方式中，相比于所述实施方式1，延长进行对侧墙S2（参照图44）进行加工的各向同性蚀刻的时间，而增加了侧墙S2的蚀刻量。
如图46所示，此处，与在所述实施方式1中示出的图19不同，在供电区域F1中在选择栅电极CG1上未形成帽绝缘膜CA1，并且，在选择栅电极CG1的两侧的侧壁中都未形成ONO膜CS以及存储器栅电极MG1。
接下来，通过进行与使用图20～图30说明的工序同样的工序，形成各半导体元件，在用层间绝缘膜覆盖了这些半导体元件之后，如图47以及图48所示，分别形成埋入贯通层间绝缘膜IL的接触孔CA、CB、CC、CM以及CNT的栓PA、PB、PS、PM以及PLG。另外，形成埋入使分流部CS2露出的接触孔的栓PC（参照图47）。此处，如图47所示，在MONOS存储器的供电区域A1中，形成栓PC、PM以及PS，在MONOS存储器的活性区域B1中，形成栓PLG。
之后，在层间绝缘膜IL上形成以例如Cu（铜）或者Al（铝）为主成分的第1层布线（图示省略），从而本实施方式的半导体装置完成。在其以后，经由通常的半导体装置的制造工序，制造具有非易失性存储器的半导体装置。
在本实施方式中，与所述实施方式1同样地，不使存储器栅电极MG1与分流部CS3邻接，在平面视图中在与帽绝缘膜CA1邻接的部位使存储器栅电极MG1终止，从而能够防止存储器栅电极MG1和选择栅电极CG1发生短路，提高半导体装置的可靠性。
栓PS对应于在所述实施方式1中图31所示的栓PC，是为了对选择栅电极CG1进行供电而与分流部CS3连接的柱状的导电体。如图47以及图48的供电区域F1所示，栓PS与栓PC（参照图31以及图32）不同，在平面视图中具有正方形或者圆形的形状，不在沿着半导体基板SB的主面的方向上延伸。
在所述实施方式1中，如图31所示使帽绝缘膜CA1在第1方向上延伸至选择栅电极CG1的最端部的正上方，所以分流部CS1的面积变小，针对栓形成的位置偏移的余量变小。作为其对策，在所述实施方式1中，使栓PC的形状成为在第2方向上延伸的形状。
相对于此，在本实施方式中，如图47所示，在第1方向上帽绝缘膜CA1比分流部CS3更靠近活性区域B1侧终止，所以能够比所述实施方式1的分流部CS1（参照图31）更大幅确保分流部CS3的面积。因此，针对栓形成的偏移的余量变大，即使使栓PS的在平面视图中的形状比所述实施方式1小，也能够防止起因于对位的偏移而栓PS相对分流部CS3其接触面积变小、或者栓PS不与分流部CS3连接。因此，能够防止半导体装置的可靠性降低。
另外，如上所述，防止分流部CS3的面积变小，同时不使存储器栅电极MG1与分流部CS3邻接，从而防止由于选择栅电极CG1以及存储器栅电极MG1之间的短路而半导体装置的可靠性降低。即，为了防止该短路不使分流部CS3的面积变窄，所以无需以扩大针对使栓PS和分流部CS3连接时的位置偏移的余量为目的来增大分流部CS3的面积。因此，能够防止半导体装置的面积增大。
另外，在本实施方式中，在第1方向上比分流部CS3更接近活性区域B1的区域中使帽绝缘膜CA1终止，在比帽绝缘膜CA1的该终端部更接近活性区域B1的区域中，使与帽绝缘膜CA1邻接的存储器栅电极终止。在第1方向上延伸的存储器栅电极MG1的终端部的位置由使用图45以及图46说明的蚀刻工序中的蚀刻量决定。关于该蚀刻量，通过进行蚀刻的时间的长度等进行调整，但难以正确地控制，所以预想产生某种程度的偏差。
即，在通过上述蚀刻工序使存储器栅电极MG1终止时，如果存储器栅电极MG1的端部起因于上述蚀刻量的偏差，相比于帽绝缘膜CA1的端部在分流部CS3侧终止，则未被帽绝缘膜CA1覆盖的分流部CS3和存储器栅电极MG1邻接。因此，产生分流部CS3以及存储器栅电极MG1之间短路的危险。
另外，在通过上述蚀刻工序使存储器栅电极MG1终止时，如果存储器栅电极MG1在活性区域B1中终止，则产生包括该存储器栅电极MG1的MONOS存储器无法正常地动作的问题。
因此，在本实施方式中，相比于所述实施方式1，通过使从第1方向上的分流部CS3至形成了具有该分流部CS3的选择栅电极CG1的活性区域B1的距离延伸，更易于在该方向上在从帽绝缘膜CA1的端部至该活性区域B1之间使存储器栅电极MG1终止。即，通过扩大即使形成存储器栅电极MG1的端部也不会有问题的区域，扩大针对上述蚀刻量的偏差的余量，能够防止发生上述分流部CS3以及存储器栅电极MG1之间的短路、或者MONOS存储器的动作不良。由此，能够提高半导体装置的可靠性。
另外，此处，通过增加使用图45以及图46说明的蚀刻工序中的蚀刻量，从而使存储器栅电极MG1在比图62以及图63所示的比较例远离分流部CS3的区域、且是通过帽绝缘膜CA1覆盖了选择栅电极CG1的区域中终止。即，仅通过增加上述蚀刻量，就能够防止选择栅电极CG1与存储器栅电极MG1的短路，所以相对上述比较例，无需新准备用于变更帽绝缘膜CA1、栓的图案的掩模。
同样地，关于在通过使用图45以及图46说明的蚀刻工序来形成存储器栅电极MG1时使用的抗蚀剂图案RP10（参照图44），无需为了制造本实施方式的半导体装置而特别准备，而能够利用为了形成上述比较例的存储器栅电极MGE（参照图62）而使用的图案。根据以上，无需新设计准备掩模，所以能够降低半导体装置的制造成本。
另外，由于在本实施方式中以增加蚀刻量为特征，所以在进行使用图42以及图43说明的工序的阶段中，能够如上述比较例那样，在选择栅电极CG1的正上方的分流部CS3附近，容易地去除由在帽绝缘膜CA1的侧壁形成的ONO膜CS以及侧墙S2构成的侧墙。即，相比于制造使用图62以及图63说明的比较例的半导体装置的工序，形成存储器栅电极MG1（参照图45）时的蚀刻量更大，所以能够防止起因于存储器栅电极MG1残留在分流部CS3（参照图45）的正上方而引起短路。
另外，在本实施方式中，作为变形例也可以形成如图36所示那样向选择栅电极CG1的第2侧壁侧突出的图案。在应用于本实施方式中的情况下，考虑在例如图45所示的分流部CS3与活性区域B1之间形成该突出图案，在供电区域A1中形成沿着包括选择栅电极CG1以及其上的帽绝缘膜CA1的该突出图案的存储器栅电极MG1。由此，能够扩大针对形成存储器栅电极MG1时的蚀刻量的偏差的余量。
另外，以下，作为本实施方式的变形例，使用图49以及图50，说明在使用图42～图46说明的存储器栅电极MG1、MG2的形成工序中，不使用各向同性蚀刻而使用各向异性蚀刻将侧墙S2（参照图42）的一部分去除的方法。图49以及图50分别对应于图44以及图45。即，图49以及图50是示出变形例的制造工序中的半导体装置的主要部分平面图。
该变形例相比于使用图39～图46说明的半导体装置的制造方法，图44所示的抗蚀剂图案的形状、以及通过之后的蚀刻加工的存储器栅电极的形状的一部分不同。此处，首先，进行与使用图6～图11以及图39～图42说明的工序同样的工序。
接下来，如图49所示，形成抗蚀剂图案RP11。抗蚀剂图案RP11是与抗蚀剂图案RP10（参照图44）同样地，使选择栅电极CG1的第1侧壁、选择栅电极CG2的第3侧壁、以及与分流部CS3的侧壁及CS2的侧壁邻接的侧墙S2露出的膜。但是，抗蚀剂图案RP11也使选择栅电极CG1的第2侧壁侧的一部分的侧墙S2露出。
在后面的工序中，将抗蚀剂图案RP11作为掩模，去除从抗蚀剂图案RP11露出的侧墙S2。但是，在之后的侧墙S2的去除工序中，使用各向异性蚀刻来加工侧墙S2。
即，在如上所述形成了抗蚀剂图案RP11之后，如图50所示，将抗蚀剂图案RP11作为掩模，通过各向异性蚀刻去除从抗蚀剂图案RP11露出的侧墙S2，从而形成存储器栅电极MG1、MG2以及FM，之后去除抗蚀剂图案RP11。由于使用各向异性蚀刻，所以在该工序中被抗蚀剂图案RP11（参照图49）覆盖的侧墙S2未被去除而残留，成为存储器栅电极MG1、MG2或者FM。
为了避免存储器栅电极与选择栅电极CG1的短路，在使用图49说明的工序中，认为是必须使与分流部CS3邻接的侧墙S2全部从抗蚀剂图案RP11露出，但也可以不必使与分流部CS3邻接的侧墙S2全部露出。其原因为，当由通过蚀刻工序与分流部CS3邻接地残留的侧墙S2的一部分构成的存储器栅电极FM（参照图50）电气地成为浮置状态就没有问题。
在该变形例中，使在供电区域A1中与第2侧壁邻接的侧墙S2的一部分从抗蚀剂图案RP11露出，将抗蚀剂图案RP11作为掩模而进行蚀刻，从而形成浮置状态的存储器栅电极FM。此处，存储器栅电极FM未形成于活性区域B1中、以及从存储器栅电极FM切断而形成于活性区域B1中的存储器栅电极MG1相比于第1方向上的帽绝缘膜CA1的端部更靠近活性区域B1侧而终止是重要的。
因此，关于抗蚀剂图案RP11使侧墙S2露出的区域，需要必须在供电区域A1中，使在平面视图中与和帽绝缘膜CA1的侧壁重叠的第2侧壁邻接的侧墙S2露出。另外，为了将侧墙S2完全切断，需要从与该侧墙S2邻接的侧壁、即第2侧壁正交的方向、即第2方向上的侧墙S2的一个端部到另一个端部使侧墙S2全部从抗蚀剂图案RP11露出。
将如以上那样说明的抗蚀剂图案作为掩模而进行各向异性蚀刻，如图50所示，能够分离地形成形成于活性区域B1中、由沿着选择栅电极CG1的第2侧壁的侧墙S2构成的存储器栅电极MG1、和由与分流部CS3接近的侧墙S2构成的存储器栅电极FM。存储器栅电极FM电气地处于浮置状态，所以即使存储器栅电极FM与分流部CS3导通也没有问题。
（实施方式3）
在所述实施方式1以及2中，说明了在第1方向上将选择栅电极切断的情况下，防止选择栅电极和存储器栅电极的短路的构造。在本实施方式中，说明在第2方向上交替配置的选择栅电极CG1、CG2这两方具有在第1方向上不切断而延伸的图案的情况下，防止选择栅电极和存储器栅电极短路的技术。
以下，使用图51～图59，说明本实施方式的半导体装置的制造方法。图51～图56以及图58是制造工序中的本实施方式的半导体装置的主要部分平面图。图57以及图59是制造工序中的本实施方式的半导体装置的主要部分剖面图。
图51对应于使用图10以及图11说明的工序。使用图52～图57、图58、图59说明的工序分别对应于使用图12、图13、图15、图17、图18、图19、图31以及图32说明的工序。所述实施方式1以及本实施方式的特征以及大的差异在于各图案在平面视图中的形状等，各半导体元件的制造工序的步骤等在各个实施方式中共通，所以省略一部分使用剖面图的说明。另外，省略MONOS存储器以外的半导体元件的形成工序的详细的说明。
首先，进行与使用图6～图9说明的工序同样的工序。接下来，如图51所示，通过光刻技术以及干蚀刻技术对绝缘膜CAP以及导电膜PS2（参照图9）依次进行构图，从而分别形成在第1方向上延伸的选择栅电极CG1、CG2，并且，形成与选择栅电极CG1、CG2分离的选择栅电极FC。选择栅电极CG1、CG2以及FC都是由导电膜PS2（参照图9）构成的同层的膜。
如图51所示，在半导体基板（未图示）上，形成包括选择栅电极CG1以及覆盖选择栅电极CG1的上表面的绝缘膜CAP的层叠膜、包括选择栅电极CG2以及覆盖选择栅电极CG2的上表面的绝缘膜CAP的层叠膜、和选择栅电极FC以及覆盖选择栅电极FC的上表面的绝缘膜CAP。选择栅电极CG1、CG2以及FC各自的上表面都全部被绝缘膜CAP覆盖，所以在图51中，未示出选择栅电极CG1、CG2以及FC，而示出其上的绝缘膜CAP的形状。选择栅电极CG1、CG2以及FC、和它们正上方的绝缘膜CAP在平面视图中具有相同的图案。
选择栅电极CG1、CG2具有在第1方向上延伸的图案，选择栅电极CG1、CG2在第2方向上交替配置了多个。此处，选择栅电极CG1与选择栅电极CG2同样地在第1方向上延伸，在供电区域A1中未被中途切断。其与选择栅电极CG1上的绝缘膜CAP也相同。在1个方向上延伸的选择栅电极CG1具有在第1方向上延伸的第1侧壁、和其相反侧的第2侧壁，在第1方向上延伸的选择栅电极CG2具有在第1方向上延伸的第3侧壁、和其相反侧的第4侧壁。
在选择栅电极CG1的第1侧壁侧配置的选择栅电极CG2的第3侧壁和该选择栅电极CG1的第1侧壁相对。另外，在该选择栅电极CG1的第2侧壁侧配置的选择栅电极CG2的第4侧壁和该选择栅电极CG1的第2侧壁相对。
此处，在与选择栅电极CG2的第4侧壁侧邻接的区域、且是选择栅电极CG1的第1侧壁与选择栅电极CG2的第4侧壁之间，形成由与选择栅电极CG1、CG2同层的导体膜构成的选择栅电极FC。选择栅电极FC未与选择栅电极CG1、CG2连接，针对选择栅电极CG1、CG2电气地绝缘。选择栅电极FC是与所述实施方式1同样地，用于形成沿着选择栅电极CG2形成的存储器栅电极的供电部的浮置图案。
选择栅电极CG2在一部分中具有从选择栅电极CG2的第3侧壁朝向选择栅电极CG1的第1侧壁向第2方向突出那样的形状的图案，同样地，选择栅电极CG1在一部分中具有从选择栅电极CG1的第1侧壁朝向选择栅电极CG2的第3侧壁向第2方向突出那样的形状的图案。
接下来，如图52所示，在半导体基板上形成抗蚀剂图案RP12。关于抗蚀剂图案RP12，与图12所示的抗蚀剂图案RP1同样地，使成为分流部的区域、即在选择栅电极CG1的第1侧壁以及选择栅电极CG2的第3侧壁中突出的图案各自之上形成的绝缘膜CAP露出。另外，关于抗蚀剂图案RP12，不使在第1方向上延伸的绝缘膜CAP、选择栅电极FC上的绝缘膜CAP以及存储器区域的活性区域B1露出。
接下来，如图53所示，通过将抗蚀剂图案RP12（参照图52）用作掩模的蚀刻，去除供电区域F1的分流区域的一部分、电容元件区域E1以及周边电路区域的绝缘膜CAP。之后，去除抗蚀剂图案RP12（参照图52）。由此，在选择栅电极CG1的第1侧壁以及选择栅电极CG2的第3侧壁中突出的图案的上表面露出。另外，通过该工序，在选择栅电极CG1上以及选择栅电极CG2上分别形成由绝缘膜CAP构成的帽绝缘膜CA1、CA2。另外，以下，将选择栅电极FC上的绝缘膜CAP称为帽绝缘膜CAF。
此时，在第1方向上延伸的选择栅电极CG1、CG2各自之上的帽绝缘膜CA1、CA2分别在第1方向上不被切断，覆盖在第1方向上延伸的选择栅电极CG1、CG2的上表面而在第1方向上延伸。
另外，将由从选择栅电极CG2的第3侧壁朝向选择栅电极CG1的第1侧壁侧突出的选择栅电极CG2构成的图案的、从帽绝缘膜CA2露出的区域称为分流部CS2。另外，将由从选择栅电极CG1的第1侧壁朝向选择栅电极CG2的第3侧壁侧突出的选择栅电极CG1构成的图案的、从帽绝缘膜CA1露出的区域称为分流部CS4。
接下来，如图54所示，进行与使用图15以及图16说明的工序同样的工序，从而在半导体基板上形成ONO膜CS以及侧墙S2。由ONO膜CS以及侧墙S2构成的侧墙状的层叠膜与选择栅电极CG1、CG2以及FC各自的所有侧壁邻接地形成。即，选择栅电极CG1、CG2以及FC的各个在平面视图中隔着ONO膜CS被侧墙S2包围。此时，虽然未图示，但在选择栅电极CG1的分流部CS4的正上方的区域且与帽绝缘膜CA1的侧壁邻接的区域中，也形成了ONO膜CS以及侧墙S2。
接下来，如图55所示，在半导体基板上形成抗蚀剂图案RP13。抗蚀剂图案RP13使选择栅电极CG1的第1侧壁的附近的侧墙S2、选择栅电极CG2的第3侧壁的附近的侧墙S2、以及选择栅电极FC与选择栅电极CG1的第2侧壁之间的区域露出。另外，在无需如后所述那样使在选择栅电极CG1的第2侧壁形成的存储器栅电极在选择栅电极FC的附近处切断的情况下，如上所述，抗蚀剂图案RP13无需使选择栅电极FC与选择栅电极CG1的第2侧壁之间的区域露出。
抗蚀剂图案RP13覆盖在除了上述选择栅电极FC以及选择栅电极CG1的第2侧壁之间的区域以外的选择栅电极CG1的第2侧壁的附近、以及选择栅电极CG2的第4侧壁的附近分别形成的侧墙S2。
接下来，如图56以及图57所示，将抗蚀剂图案RP13（参照图55）作为掩模，通过湿蚀刻等各向同性蚀刻去除从该掩模露出的侧墙S2。之后，去除抗蚀剂图案RP13。由此，仅在作为由帽绝缘膜CA1以及选择栅电极CG1构成的层叠膜的单侧面的第2侧壁形成邻接的存储器栅电极MG1。同样地，仅在作为由帽绝缘膜CA2以及选择栅电极CG2构成的层叠膜的单侧面的第4侧壁形成存储器栅电极MG2。
此时，在图57所示的供电区域F1中，选择栅电极CG1的侧壁的侧墙S2全部去除。与存储器区域C1不同而在供电区域F1中未在选择栅电极CG1的第2侧壁侧形成存储器栅电极MG1的原因在于，图55所示的抗蚀剂图案RP13使选择栅电极FC与选择栅电极CG1的第2侧壁之间的区域露出，使分流部CS4的第2侧壁侧的侧墙S2露出。另外，图57所示的供电区域F1所示的剖面是将分流部CS4沿着第2方向切断了的情况的剖面。
之后，对未被存储器栅电极MG1、MG2以及上部电极PS4覆盖的ONO膜CS选择性地进行蚀刻而去除。
此处，在供电区域D1中，在第1方向上隔开间隔配置了由选择栅电极FC以及其上的帽绝缘膜CAF构成的层叠膜。这样，在第1方向上排列的各层叠膜之间形成的槽的内侧的侧壁以及底面被ONO膜CS覆盖，该槽被在ONO膜CS上形成的存储器栅电极MG2埋入。
接下来，通过进行与使用图20～图30说明的工序同样的工序来形成各半导体元件，在用层间绝缘膜覆盖了这些半导体元件之后，如图58以及图59所示，分别形成埋入贯通层间绝缘膜IL的接触孔CA、CB、CC、CM以及CNT的栓PA、PB、PC、PM以及PLG。此处，如图58所示，在MONOS存储器的供电区域A1中形成栓PM以及栓PC，在MONOS存储器的活性区域B1中形成栓PLG。
如图59所示，在本实施方式中，在供电区域F1中未在选择栅电极CG1的第2侧壁形成ONO膜CS以及存储器栅电极MG1（参照图32）的点上不同。但是，在如后所述那样无需将存储器栅电极MG1切断的情况下，与图32所示的构造同样地，与供电区域F1的选择栅电极CG1的第2侧壁邻接地形成存储器栅电极MG1。
另外，在供电区域D1中，在由选择栅电极FC以及帽绝缘膜CAF构成的层叠膜间被埋入的存储器栅电极MG2上，连接栓PM，栓PM与存储器栅电极MG2电连接。此时，栓PM贯通与存储器栅电极MG2邻接的区域的氮化硅膜ES以及帽绝缘膜CAF而与选择栅电极FC接触。此时，栓PM在存储器栅电极MG的侧壁所形成的ONO膜CS上与存储器栅电极MG2上的硅化物层S1连接。因此，能够使栓PM与硅化物层S1的接触面积增加，能够使栓PM与存储器栅电极MG2的接触电阻降低。
如图58所示，不论存储器栅电极MG1在第1方向上在选择栅电极FC的附近处被切断还是未被切断，无论哪一种都在选择栅电极CG1的分流部CS4与和选择栅电极CG1邻接的存储器栅电极MG1之间，形成了在第1方向上延伸的帽绝缘膜CA1。同样地，在选择栅电极CG2的分流部CS2与和选择栅电极CG2邻接的存储器栅电极MG2之间，形成了在第1方向上延伸的帽绝缘膜CA2。
之后，在层间绝缘膜IL上，形成以例如Cu（铜）或者Al（铝）为主成分的第1层布线（图示省略），从而本实施方式的半导体装置完成。在其以后，经由通常的半导体装置的制造工序，制造具有非易失性存储器的半导体装置。
在本实施方式中，与所述实施方式1同样地，不使存储器栅电极MG1与分流部CS4邻接，在平面视图中在分流部CS4与存储器栅电极MG1之间介有帽绝缘膜CA1，从而能够防止选择栅电极CG1和存储器栅电极MG1发生短路，提高半导体装置的可靠性。同样地，通过在平面视图中在分流部CS2与存储器栅电极MG2之间介有帽绝缘膜CA2，能够防止选择栅电极CG2和存储器栅电极MG2发生短路，而提高半导体装置的可靠性。
在本实施方式中，在第1方向上选择栅电极CG1不被切断而延伸，使不是在第1方向上的选择栅电极CG1的端部而是在所延伸的选择栅电极CG1的一个侧壁侧形成的分流部CS4、和在另一个侧壁侧形成的存储器栅电极MG1电气地绝缘即可。因此，通过在选择栅电极CG1上形成在第1方向上延伸的帽绝缘膜CA1，能够容易地防止短路。
即，在所述实施方式1以及2中说明的半导体装置中，在第1方向上延伸的选择栅电极的端部设置了分流部，所以需要在分流部与帽绝缘膜的边界的附近使存储器栅电极终止。在该情况下，有存储器栅电极和分流部易于接近而引起短路的危险。
相对于此，在本实施方式中，使在第1方向上延伸的图案的两侧的侧壁中形成的分流部CS4和存储器栅电极MG1绝缘。在该情况下，如果在选择栅电极CG1上形成在第1方向上延伸的帽绝缘膜CA1，则能够防止在分流部CS4与帽绝缘膜CA1的边界的附近形成存储器栅电极MG1，所以易于使分流部CS4和存储器栅电极MG1绝缘。
另外，在本实施方式中，为了防止与选择栅电极CG1的第2侧壁邻接地形成的存储器栅电极MG1、和与选择栅电极FC的侧壁邻接地形成的存储器栅电极MG2接触等而选择栅电极CG1和相邻的存储器栅电极MG2短路，在供电区域A1中在一部分的第2侧壁的附近未形成存储器栅电极MG1。存储器栅电极MG2的分流部形成于与在选择栅电极CG2的第4侧壁侧形成的选择栅电极FC邻接的位置，所以存储器栅电极MG2的分流部接近与上述第4侧壁相对的选择栅电极CG1的第2侧壁。
相对于此，在本实施方式中，在为了设置存储器栅电极MG2的分流部而形成的选择栅电极FC的附近，将存储器栅电极MG1在第1方向上切断。因此，在选择栅电极FC的侧壁、且与选择栅电极CG1的第2侧壁侧相对的侧壁未形成存储器栅电极MG2。由此，在存储器栅电极MG2的分流部的附近，与存储器栅电极MG2邻接的选择栅电极CG2的第4侧壁相对的选择栅电极CG1的第2侧壁从存储器栅电极MG1露出。
但是，需要采用上述那样的构造的情况限于在第2方向上选择栅电极CG1、CG2之间的距离短、且为了极力减小各栅电极等的布局而选择栅电极CG1的第2侧壁和选择栅电极FC接近的情况。因此，在选择栅电极CG1的第2侧壁与选择栅电极FC之间的间隔中有余量的情况下，也可以形成与选择栅电极CG1的第2侧壁、或者与选择栅电极CG1的第2侧壁侧相对的选择栅电极FC的侧壁中的某一方或者两方邻接的存储器栅电极。
即，存储器栅电极MG1也可以在第1方向上不切断，而沿着选择栅电极CG1的第2侧壁形成。
另外，在所述实施方式2中，分流部CS3（参照图47）与帽绝缘膜CA1（参照图47）的边界是沿着第2方向的。相对于此，在本实施方式中，针对由选择栅电极CG1以及其上的帽绝缘膜CA1构成的在第1方向上延伸的层叠膜，形成作为以从选择栅电极CG1的第1侧壁向第2方向突出的方式形成的选择栅电极CG1的一部分的分流部CS4，分流部CS4的上表面从帽绝缘膜CA1露出。即，分流部CS4与帽绝缘膜CA1的边界并行地沿着选择栅电极CG1的延伸方向、即第1方向。
在本实施方式中，关于选择栅电极CG1、CG2之间的距离，即使与所述实施方式1以及2等同，确保较大的作为选择栅电极CG1、CG2的供电部的分流部CS4、CS2各自的在第2方向上的面积这一情况比所述实施方式1以及2更困难。
因此，在本实施方式中，通过使在分流部CS2、CS4的上表面连接的栓PC成为在平面视图中在第2方向上延伸的长方形或者椭圆等形状，能够扩大针对形成栓PC时的位置偏移的余量，并且，防止栓PC的接触面积缩小所引起的电阻值的增加。
如以上叙述，在本实施方式中，能够使在第1方向上延伸的选择栅电极的一个侧壁中形成的分流部、和在另一个侧壁中形成的存储器栅电极绝缘，所以能够防止在选择栅电极以及存储器栅电极之间产生短路。因此，能够提高半导体装置的可靠性。
另外，以下，作为本实施方式的变形例，使用图60以及图61，说明在使用图54～图56说明的存储器栅电极MG1、MG2的形成工序中，不使用各向同性蚀刻而使用各向异性蚀刻将侧墙S2（参照图54）去除一部分的方法。图60以及图61分别对应于图55以及图56。即，图60以及图61是示出作为变形例的制造工序中的半导体装置的主要部分平面图。
该变形例相比于使用图54～图56说明的半导体装置的制造方法，在图55所示的抗蚀剂图案的形状、以及通过之后的蚀刻来加工的存储器栅电极的形状上有一部分不同。此处，首先，进行与使用图6～图9以及图51～图54说明的工序同样的工序。
接下来，如图60所示，形成抗蚀剂图案RP14。抗蚀剂图案RP14是与抗蚀剂图案RP13（参照图55）同样地，使选择栅电极CG1的第1侧壁、选择栅电极CG2的第3侧壁、以及与分流部CS4的侧壁及CS2的侧壁邻接的侧墙S2露出的膜。但是，关于抗蚀剂图案RP14，使选择栅电极CG1的第2侧壁侧的侧墙S2在比抗蚀剂图案RP13更宽的区域中露出。另外，关于抗蚀剂图案RP14，使与选择栅电极FC的侧壁、且是与选择栅电极CG1的第2侧壁相对的侧壁邻接的侧墙S2在比抗蚀剂图案RP13更宽的区域中露出。
接下来，如图61所示，将抗蚀剂图案RP14作为掩模，去除从抗蚀剂图案RP14露出的侧墙S2，从而形成存储器栅电极MG1、MG2。但是，此处，使用各向异性蚀刻来加工侧墙S2。由此得到的图案与使用图56说明的构造大致相同。
在本变形例中，并非如使用图38以及图50说明那样，形成电气地浮置状态的存储器栅电极，而使用抗蚀剂图案RP14进行各向异性蚀刻，该抗蚀剂图案RP14使通过在使用图55以及图56说明的工序中进行的通过各向同性蚀刻来去除侧墙S2而得到的区域露出。
即，在使用图55以及图56说明的侧墙S2的蚀刻工序中，通过使用各向同性蚀刻，从而通过侧面蚀刻使被抗蚀剂图案RP13覆盖的区域的侧墙S2的一部分后退而去除。在此处说明的变形例中，使用各向异性蚀刻，所以被抗蚀剂图案RP14覆盖的侧墙S2未被去除。
因此，如图60所示，在供电区域A1中扩大抗蚀剂图案RP14使侧墙S2露出的侧墙的范围，从而能够通过各向异性蚀刻将侧墙S2加工为期望的形状。能够加工侧墙S2，与选择栅电极CG1的第2侧壁以及选择栅电极CG2的第4侧壁的各个邻接地形成图61所示的存储器栅电极MG1、MG2。另外，此处，通过去除供电区域A1的选择栅电极FC与选择栅电极CG1之间的侧墙S2，防止存储器栅电极MG1和存储器栅电极MG2导通。
另外，如果如上所述选择栅电极FC与选择栅电极CG1之间充分分离，而与选择栅电极FC和选择栅电极CG1各自的侧壁邻接的侧墙S2不接触，则无需在相互相对的选择栅电极CG1的第2侧壁以及选择栅电极CG2的第4侧壁之间去除侧墙S2。
以上，根据实施方式，具体说明了由本发明者完成的发明，但本发明不限于所述实施方式，当然能够在不脱离其要旨的范围内实现各种变更。
另外，以下记载实施方式中记载的内容的一部分。
（1）一种半导体装置的制造方法，其特征在于，包括：
（a）在半导体基板上形成第1栅极绝缘膜的工序；
（b）在所述第1栅极绝缘膜上形成第1导电膜的工序；
（c）在所述第1导电膜上形成第2绝缘膜的工序；
（d）通过加工所述第2绝缘膜以及所述第1导电膜，形成包括第1选择栅电极和第1帽绝缘膜的第1层叠膜的工序，该第1选择栅电极由所述第1导电膜构成，并在半导体基板上的第1区域以及第2区域在沿着所述半导体基板的主面的第1方向上延伸，该第1帽绝缘膜由所述第1选择栅电极上的所述第2绝缘膜构成，并在所述第1方向上延伸；
（e）使在所述第1方向上延伸的所述第1选择栅电极上的所述第1帽绝缘膜残留，去除所述第1区域的、从在所述第1方向上延伸的所述第1选择栅电极的第1侧壁向与所述第1方向正交的第2方向突出的所述第1选择栅电极之上的所述第1帽绝缘膜，从而形成由从所述第1帽绝缘膜露出的所述第1选择栅电极构成的第1供电部的工序；
（f）在所述（e）工序之后，在所述半导体基板上形成包括电荷积蓄层的第2栅极绝缘膜的工序；
（g）在所述第2栅极绝缘膜上形成第2导电膜的工序；
（h）通过对所述第2导电膜实施各向异性蚀刻，使与所述第1选择栅电极的侧壁邻接的侧墙状的所述第2导电膜残留的工序；
（i）在所述（h）工序之后，去除与所述第1选择栅电极的所述第1侧壁邻接的所述第2导电膜，从而形成与所述第1选择栅电极的所述第1侧壁的相反侧的第2侧壁邻接的由所述第2导电膜构成的第1存储器栅电极的工序；
（j）在所述（i）工序之后，在所述第2区域的所述半导体基板形成第1源极区域以及第1漏极区域的工序；
（k）在所述（j）工序之后，在所述第1存储器栅电极的上表面、所述第1供电部的上表面、所述第1源极区域以及所述第1漏极区域的上表面的各个中形成硅化物层的工序；以及
（l）在所述（k）工序之后，在所述第1供电部的上表面连接第1栓的工序，
在平面视图中，在所述第1供电部与所述第1存储器栅电极之间形成了所述第1帽绝缘膜。
（2）在（1）记载的半导体装置的制造方法中，
所述第1栓具有在平面视图中在所述第2方向上延伸的形状。
（3）在（1）记载的半导体装置的制造方法中，
在所述（d）工序中，通过加工所述第2绝缘膜以及所述第1导电膜，形成由第2选择栅电极和第2帽绝缘膜构成的第2层叠膜，该第2选择栅电极由所述第1导电膜构成，并在半导体基板上的第1区域以及第2区域在所述第1方向上延伸，该第2帽绝缘膜由所述第2选择栅电极上的所述第2绝缘膜构成，并在所述第1方向上延伸，
在所述第2方向上，交替排列配置多个所述第1选择栅电极以及所述第2选择栅电极，使所述第2选择栅电极的在所述第1方向上延伸的第3侧壁和所述第1侧壁相对，
在所述（e）工序中，使在所述第1区域以及所述第2区域中在所述第1方向上延伸的所述第2选择栅电极上的所述第2帽绝缘膜残留，去除从所述第2选择栅电极的所述第3侧壁向所述第2方向突出的所述第2选择栅电极上的所述第2帽绝缘膜，从而形成由从所述第2帽绝缘膜露出的所述第2选择栅电极构成的第2供电部，
在所述（h）工序中，通过对所述第2导电膜实施各向异性蚀刻，使与所述第2选择栅电极的侧壁邻接的侧墙状的所述第2导电膜残留，
在所述（i）工序中，去除与所述第2选择栅电极的所述第3侧壁邻接的所述第2导电膜，从而形成与所述第2选择栅电极的所述第3侧壁的相反侧的第4侧壁邻接的由所述第2导电膜构成的第2存储器栅电极，
在所述（j）工序中，在所述第2区域的所述半导体基板中形成第2源极区域以及第2漏极区域，
在所述（k）工序中，在所述第2存储器栅电极的上表面、所述第2供电部的上表面、所述第2源极区域以及所述第2漏极区域的上表面的各个中形成硅化物层，
在所述（l）工序中，在所述第2供电部的上表面连接第2栓，
在所述第1区域中，与所述第2选择栅电极的第4侧壁邻接地形成所述第2存储器栅电极的第3供电部，
在所述第3供电部的附近，在所述第1方向上所述第1存储器栅电极被切断，所述第2侧壁从所述第1存储器栅电极露出。

Claims (20)

1.一种半导体装置，其特征在于，具有：
第1层叠膜，隔着第1栅极绝缘膜形成在半导体基板上，由在沿着所述半导体基板的主面的第1方向上延伸的、第1选择栅电极以及所述第1选择栅电极上的第1帽绝缘膜构成；
第1存储器栅电极，隔着包括第1电荷积蓄层的第2栅极绝缘膜而与所述第1选择栅电极的在所述第1方向上延伸的第1侧壁的相反侧的第2侧壁邻接，所述第1存储器栅电极在所述第1方向上延伸；
第1供电部，是所述第1方向中的所述第1选择栅电极的端部，在平面视图中所述第1供电部从所述第1帽绝缘膜露出；以及
第1栓，与所述第1供电部的上表面连接，
所述第1存储器栅电极相比于平面视图中的所述第1供电部以及所述第1帽绝缘膜之间的边界更靠所述第1帽绝缘膜侧终止。
2.根据权利要求1所述的半导体装置，其特征在于，
在平面视图中，在所述第1供电部与所述第1存储器栅电极之间形成有所述第1帽绝缘膜。
3.根据权利要求1所述的半导体装置，其特征在于，具有：
第2层叠膜，隔着第3栅极绝缘膜形成在所述半导体基板上，由在所述第1方向上延伸的、第2选择栅电极以及所述第2选择栅电极上的第2帽绝缘膜构成；
第2存储器栅电极，隔着包括第2电荷积蓄层的第4栅极绝缘膜而与所述第2选择栅电极的在所述第1方向上延伸的第3侧壁的相反侧的第4侧壁邻接，所述第2存储器栅电极在所述第1方向上延伸；
第2供电部，是所述第2选择栅电极的一部分，所述第2供电部从所述第2选择栅电极的所述第3侧壁，向与所述第1方向正交的第2方向突出，在平面视图中从所述第2帽绝缘膜露出；以及
第2栓，与所述第2供电部的上表面连接，
在所述第2方向上交替排列配置了多个所述第1选择栅电极以及所述第2选择栅电极，
所述第1侧壁以及所述第3侧壁被相对地配置，
在所述第1方向上排列配置了多个所述第1选择栅电极，针对在所述第1方向上相邻的所述第1选择栅电极彼此之间的区域，在所述第2方向上配置了所述第2供电部以及所述第2存储器栅电极的第3供电部。
4.根据权利要求2所述的半导体装置，其特征在于，
在所述第1选择栅电极的正上方，在与所述第1方向正交的第2方向中排列配置了所述第1供电部以及所述第1帽绝缘膜。
5.根据权利要求4所述的半导体装置，其特征在于，
在平面视图中，所述第1帽绝缘膜的端部到达所述第1方向中的所述第1选择栅电极的最终端部。
6.根据权利要求1所述的半导体装置，其特征在于，
所述边界从平面视图中的所述第1侧壁达到所述第2侧壁，沿着与所述第1方向正交的第2方向。
7.根据权利要求1所述的半导体装置，其特征在于，
所述第1栓具有在平面视图中在与所述第1方向正交的第2方向上延伸的形状。
8.根据权利要求7所述的半导体装置，其特征在于，
所述第1供电部被形成在元件分离区域上，该元件分离区域被形成于所述半导体基板的主面，
所述第1栓的一部分与所述元件分离区域的上表面相接。
9.根据权利要求7所述的半导体装置，其特征在于，
所述第2栅极绝缘膜包括由第1绝缘膜、形成在所述第1绝缘膜上的所述第1电荷积蓄层以及形成在所述第1电荷积蓄层上的第2绝缘膜构成的第3层叠膜。
10.根据权利要求1所述的半导体装置，其特征在于，
所述第1供电部形成在元件分离区域上，该元件分离区域被形成于所述半导体基板的主面，
所述第1层叠膜的一部分在所述元件分离区域上从所述第2侧壁向与所述第1方向正交的第2方向突出。
11.一种半导体装置，其特征在于，具有：
第1层叠膜，隔着第1栅极绝缘膜形成在半导体基板上，由在沿着所述半导体基板的主面的第1方向上延伸的、第1选择栅电极以及所述第1选择栅电极上的第1帽绝缘膜构成；
第1存储器栅电极，隔着包括第1电荷积蓄层的第2栅极绝缘膜而与所述第1选择栅电极的、在所述第1方向上延伸的第1侧壁的相反侧的第2侧壁邻接，所述第1存储器栅电极在所述第1方向上延伸；
第1供电部，是所述第1选择栅电极的一部分，所述第1供电部从所述第1侧壁向与所述第1方向正交的第2方向突出，在平面视图中从所述第1帽绝缘膜露出；以及
第1栓，与所述第1供电部的上表面连接；
在平面视图中，在所述第1供电部与所述第1存储器栅电极之间形成有所述第1帽绝缘膜。
12.根据权利要求11所述的半导体装置，其特征在于，
所述第1栓具有在平面视图中在所述第2方向上延伸的形状。
13.根据权利要求11所述的半导体装置，其特征在于，具有：
第2层叠膜，隔着第3栅极绝缘膜形成在所述半导体基板上，由在所述第1方向上延伸的、第2选择栅电极以及所述第2选择栅电极上的第2帽绝缘膜构成；
第2存储器栅电极，隔着包括第2电荷积蓄层的第4栅极绝缘膜而与所述第2选择栅电极的、在所述第1方向上延伸的第3侧壁的相反侧的第4侧壁邻接，所述第2存储器栅电极在所述第1方向上延伸；
第2供电部，是所述第2选择栅电极的一部分，所述第2供电部从所述第2选择栅电极的所述第3侧壁向所述第2方向突出，在平面视图中从所述第2帽绝缘膜露出；
第2栓，与所述第2供电部的上表面连接；以及
所述第2存储器栅电极的第3供电部，在所述第1区域中，与所述第2选择栅电极的所述第4侧壁邻接地形成，
在所述第2方向上交替排列配置了多个所述第1选择栅电极以及所述第2选择栅电极，
所述第2侧壁以及所述第4侧壁被相对地配置，
在所述第3供电部的近旁，在所述第1方向中所述第1存储器栅电极被切断，所述第2侧壁从所述第1存储器栅电极露出。
14.一种半导体装置的制造方法，其特征在于，包括：
（a）在半导体基板上形成第1栅极绝缘膜的工序；
（b）在所述第1栅极绝缘膜上形成第1导电膜的工序；
（c）在所述第1导电膜上形成第2绝缘膜的工序；
（d）通过加工所述第2绝缘膜以及所述第1导电膜，形成包括第1选择栅电极和第1帽绝缘膜的第1层叠膜的工序，该第1选择栅电极由所述第1导电膜构成、并在半导体基板上的第1区域以及第2区域在沿着所述半导体基板的主面的第1方向上延伸，该第1帽绝缘膜由所述第1选择栅电极上的所述第2绝缘膜构成、并在所述第1方向上延伸；
（e）使所述第2区域的所述第1选择栅电极上的所述第1帽绝缘膜残留，去除所述第1区域的、在所述第1方向中的所述第1选择栅电极的端部之上的所述第1帽绝缘膜，从而形成由从所述第1帽绝缘膜露出的所述第1选择栅电极构成的第1供电部的工序；
（f）在所述（e）工序之后，在所述半导体基板上形成包括电荷积蓄层的第2栅极绝缘膜的工序；
（g）在所述第2栅极绝缘膜上形成第2导电膜的工序；
（h）通过对所述第2导电膜实施各向异性蚀刻，使与所述第1选择栅电极的侧壁邻接的侧墙状的所述第2导电膜残留的工序；
（i）在所述（h）工序之后，通过去除与所述第1选择栅电极的在所述第1方向上延伸的第1侧壁邻接的所述第2导电膜，形成与所述第1选择栅电极的所述第1侧壁的相反侧的第2侧壁邻接的由所述第2导电膜构成的第1存储器栅电极的工序；
（j）在所述（i）工序之后，在所述第2区域的所述半导体基板中形成第1源极区域以及第1漏极区域的工序；
（k）在所述（j）工序之后，在所述第1存储器栅电极的上表面、所述第1供电部的上表面、所述第1源极区域以及所述第1漏极区域的上表面的各自中形成硅化物层的工序；以及
（l）在所述（k）工序之后，在所述第1供电部的上表面连接第1栓的工序，
所述第1存储器栅电极相比于平面视图中的所述第1供电部以及所述第1帽绝缘膜之间的边界更靠近所述第1帽绝缘膜侧终止。
15.根据权利要求14所述的半导体装置的制造方法，其特征在于，
在平面视图中，在所述第1供电部与所述第1存储器栅电极之间形成所述第1帽绝缘膜。
16.根据权利要求14所述的半导体装置的制造方法，其特征在于，
在所述（d）工序中，所述第1选择栅电极在所述第1方向上排列形成多个，
通过加工所述第2绝缘膜以及所述第1导电膜，形成由第2选择栅电极和第2帽绝缘膜构成的第2层叠膜，该第2选择栅电极由所述第1导电膜构成、并在半导体基板上的所述第1区域以及所述第2区域在所述第1方向上延伸，该第2帽绝缘膜由所述第2选择栅电极上的所述第2绝缘膜构成、并在所述第1方向上延伸，
在与所述第1方向正交的第2方向上，交替排列配置多个所述第1选择栅电极以及所述第2选择栅电极，使所述第2选择栅电极的在所述第1方向上延伸的第3侧壁和所述第1侧壁相对，
在所述（e）工序中，使在所述第1区域以及所述第2区域中在所述第1方向上延伸的所述第2选择栅电极上的所述第2帽绝缘膜残留，去除从所述第2选择栅电极的所述第3侧壁突出的所述第2选择栅电极上的所述第2帽绝缘膜，从而形成由从所述第2帽绝缘膜露出的所述第2选择栅电极构成的第2供电部，
在所述（h）工序中，通过对所述第2导电膜实施各向异性蚀刻，使与所述第2选择栅电极的侧壁邻接的侧墙状的所述第2导电膜残留，
在所述（i）工序中，通过去除与所述第2选择栅电极的所述第3侧壁邻接的所述第2导电膜，形成与所述第2选择栅电极的所述第3侧壁的相反侧的第4侧壁邻接的由所述第2导电膜构成的第2存储器栅电极，
在所述（j）工序中，在所述第2区域的所述半导体基板中形成第2源极区域以及第2漏极区域，
在所述（k）工序中，在所述第2存储器栅电极的上表面、所述第2供电部的上表面、所述第2源极区域以及所述第2漏极区域的上表面的各自中形成硅化物层，
在所述（l）工序中，在所述第2供电部的上表面连接第2栓，
针对在所述第1方向上相邻的所述第1选择栅电极彼此之间的区域，在所述第2方向上配置所述第2供电部以及所述第2存储器栅电极的第3供电部。
17.根据权利要求15所述的半导体装置的制造方法，其特征在于，
在所述第1选择栅电极的正上方，在与所述第1方向正交的第2方向上排列配置了所述第1供电部以及所述第1帽绝缘膜。
18.根据权利要求14所述的半导体装置的制造方法，其特征在于，
在所述（i）工序中，通过利用各向同性蚀刻去除所述第2导电膜的一部分，使所述第2导电膜的侧壁后退而形成所述第1存储器栅电极。
19.根据权利要求18所述的半导体装置的制造方法，其特征在于，
所述第1供电部形成在元件分离区域上，该元件分离区域被形成于所述半导体基板的主面，
所述第1层叠膜的一部分在所述元件分离区域上从所述第2侧壁向与所述第1方向正交的第2方向突出。
20.根据权利要求14所述的半导体装置的制造方法，其特征在于，
在所述（i）工序中，通过利用各向异性蚀刻去除所述第2导电膜的一部分，在所述第1供电部的附近形成由所述第2导电膜构成的所述第1存储器栅电极、和由所述第2导电膜构成并与所述第1存储器栅电极绝缘的第3存储器栅电极。
CN201410067784.XA 2013-02-28 2014-02-27 半导体装置及其制造方法 Active CN104022114B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013039678A JP6168792B2 (ja) 2013-02-28 2013-02-28 半導体装置およびその製造方法
JP2013-039678 2013-02-28

Publications (2)

Publication Number Publication Date
CN104022114A true CN104022114A (zh) 2014-09-03
CN104022114B CN104022114B (zh) 2018-11-30

Family

ID=51387270

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201420084985.6U Withdrawn - After Issue CN203826390U (zh) 2013-02-28 2014-02-27 半导体装置
CN201410067784.XA Active CN104022114B (zh) 2013-02-28 2014-02-27 半导体装置及其制造方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201420084985.6U Withdrawn - After Issue CN203826390U (zh) 2013-02-28 2014-02-27 半导体装置

Country Status (4)

Country Link
US (1) US9520504B2 (zh)
JP (1) JP6168792B2 (zh)
CN (2) CN203826390U (zh)
TW (1) TWI594400B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105655339A (zh) * 2014-11-27 2016-06-08 瑞萨电子株式会社 半导体器件及其制造方法
CN106252354A (zh) * 2015-06-08 2016-12-21 台湾积体电路制造股份有限公司 用于嵌入式闪存的双控制栅极间隔结构
CN108076670A (zh) * 2015-10-01 2018-05-25 株式会社佛罗迪亚 非易失性半导体存储装置

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6168792B2 (ja) * 2013-02-28 2017-07-26 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6385873B2 (ja) * 2015-03-30 2018-09-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6434841B2 (ja) * 2015-03-30 2018-12-05 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP6629142B2 (ja) * 2016-06-03 2020-01-15 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101714559A (zh) * 2008-09-30 2010-05-26 株式会社瑞萨科技 非易失性半导体存储器件
US20110095348A1 (en) * 2009-10-28 2011-04-28 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
CN203826390U (zh) * 2013-02-28 2014-09-10 瑞萨电子株式会社 半导体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000286349A (ja) * 1999-03-31 2000-10-13 Sony Corp 半導体装置およびその製造方法
JP2008159650A (ja) * 2006-12-21 2008-07-10 Renesas Technology Corp 半導体装置およびその製造方法
WO2010082328A1 (ja) 2009-01-15 2010-07-22 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
JP2013021171A (ja) * 2011-07-12 2013-01-31 Renesas Electronics Corp 半導体装置およびその製造方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101714559A (zh) * 2008-09-30 2010-05-26 株式会社瑞萨科技 非易失性半导体存储器件
US20110095348A1 (en) * 2009-10-28 2011-04-28 Renesas Electronics Corporation Semiconductor device and method of manufacturing the same
CN203826390U (zh) * 2013-02-28 2014-09-10 瑞萨电子株式会社 半导体装置

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105655339A (zh) * 2014-11-27 2016-06-08 瑞萨电子株式会社 半导体器件及其制造方法
CN105655339B (zh) * 2014-11-27 2020-12-25 瑞萨电子株式会社 半导体器件及其制造方法
CN106252354A (zh) * 2015-06-08 2016-12-21 台湾积体电路制造股份有限公司 用于嵌入式闪存的双控制栅极间隔结构
CN106252354B (zh) * 2015-06-08 2019-04-23 台湾积体电路制造股份有限公司 用于嵌入式闪存的双控制栅极间隔结构
CN108076670A (zh) * 2015-10-01 2018-05-25 株式会社佛罗迪亚 非易失性半导体存储装置
CN108076670B (zh) * 2015-10-01 2021-12-03 株式会社佛罗迪亚 非易失性半导体存储装置

Also Published As

Publication number Publication date
CN203826390U (zh) 2014-09-10
JP6168792B2 (ja) 2017-07-26
US9520504B2 (en) 2016-12-13
US20140239378A1 (en) 2014-08-28
CN104022114B (zh) 2018-11-30
JP2014168002A (ja) 2014-09-11
TW201444061A (zh) 2014-11-16
TWI594400B (zh) 2017-08-01

Similar Documents

Publication Publication Date Title
CN203826390U (zh) 半导体装置
US9443991B2 (en) Semiconductor device and method of manufacturing the same
CN107123649B (zh) 用于制造半导体器件的方法
TWI540706B (zh) Semiconductor device and method for manufacturing semiconductor device
JP5936959B2 (ja) 半導体装置の製造方法
US11183510B2 (en) Manufacturing method of semiconductor device and semiconductor device
CN111640789B (zh) 半导体器件及其制造方法
US11251190B2 (en) Memory arrays comprising strings of memory cells and methods used in forming a memory array comprising strings of memory cells
JP2001284556A (ja) 不揮発性半導体記憶装置およびその製造方法
TW201639159A (zh) 半導體裝置及其製造方法
US20210167089A1 (en) Memory Array And A Method Used In Forming A Memory Array
US20170256556A1 (en) Nonvolatile memory device and method for fabricating the same
TWI798688B (zh) 半導體記憶體元件
US20220302154A1 (en) Memory Arrays Comprising Strings Of Memory Cells And Methods Used In Forming A Memory Array Comprising Strings Of Memory Cells
EP4304314A1 (en) Semiconductor memory device
JP2016165010A (ja) 半導体装置
TW202315133A (zh) 半導體裝置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa, Japan

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant