CN101714559A - 非易失性半导体存储器件 - Google Patents

Abstract

本发明提供一种非易失性半导体存储器件，该半导体存储器件使供电布线ESL的一端配置在终端部TE1上，并使另一端配置在终端部TE2上，并且，将供电布线ESL的中央部配置在虚拟部DMY上。换句话说就是，由于终端部TE1和终端部TE2、以及虚拟部DMY是大体上相同的高度，因此，从终端部TE1上经由虚拟部DMY上到终端部TE2上所配置的供电布线ESL的大部分被形成为相同高度。采用本发明，能够提高非易失性半导体存储器件的可靠性，特别是能够对分裂栅型晶体管的存储器栅电极确实地进行供电。

Description

非易失性半导体存储器件

技术领域

本发明是有关一种非易失性半导体存储器件，特别是关于一种适用于包含在控制栅电极的侧壁经由绝缘膜形成存储器栅电极的存储单元的非易失性半导体存储器件的有效技术。

背景技术

在日本公开特许公报特开2006-49737号公报(专利文献1)中公开了一种技术，其在提高半导体器件的性能的同时提高制造成品率。具体来说，存储单元被配置成多个阵列状，在第一方向(x方向)排列的存储单元的选择栅电极通过选择栅极线连接，存储器栅电极通过存储器栅极线连接。经由源极区域邻接的存储单元的存储器栅电极各自连接的存储器栅极线彼此没有电连接。选择栅极线具有在第一方向(x方向)上延伸的第一部分和一端连接到第一部分而在第二方向(y方向)上延伸的第二部分。存储器栅极线经由绝缘膜在选择栅极线的侧壁上形成，从选择栅极线的第二部分上到元件隔离区上具有在第一方向(x方向)上延伸的接触部，经由填埋了在接触部上形成的接触窗的插头来与布线连接。

在日本公开特许公报特开2006-54292号公报(专利文献2)中公开了一种技术，其在标准CMOS逻辑处理中削减用来混载非挥发存储器所需的追加光罩张数而能够谋求缩短制造期间与降低成本。具体来说就是，利用侧壁结构，在栅电极被硅物化的分裂栅型存储单元中，与选择栅电极邻接配置孤立的补助图案。在两者的间隙填充侧壁栅极的多晶硅对自我整合地形成的布线部取得接触孔(contact)。由于接触孔可以与补助图案及元件隔离区重迭，所以在考虑占有面积上时可实现设计最优化。

在日本公开特许公报特开2007-189063号公报(专利文献3)中公开了一种技术，其提供了能够谋求扩大工艺裕度(process margin)的半导体存储器件与该器件的制造方法的技术。具体来说，构成存储器栅极布线等的多晶硅膜，形成与从位于控制栅极布线的其中一个侧面上的部分朝向与所述控制栅极布线所在一侧相反的一侧延伸的部分，该部分即为焊垫部(pad)。并形成接触窗(contact hole)以使所述焊垫部露出。使得位于控制栅极布线的其中一个侧面上的多晶硅膜的部分的高度在控制栅极布线的高度以下，并使得构成存储器栅极布线等的多晶硅膜不与控制栅极布线平面性地重迭。

《专利文献1》

日本公开特许公报特开2006-49737号公报

《专利文献2》

日本公开特许公报特开2006-54292号公报

《专利文献3》

日本公开特许公报特开2007-189063号公报

发明内容

作为能够电性写入及删除的非易失性半导体存储器件，EEPROM(Elec-trically Erasable and Programmable Read OnlyMemory：电子可程序化的只读存储器)和闪存被广泛使用。现在被广泛使用的EEPROM和闪存所代表的这些非易失性半导体存储器件(存储器)，在MOS(Metal Oxide Semiconductor：金属氧化物半导体)晶体管的栅电极下，具有被氧化硅膜包围的导电性的悬浮栅电极和陷阱(trap)性绝缘膜等电荷积蓄膜，利用因在悬浮栅电极和陷阱性绝缘膜的电荷积蓄状态的不同而晶体管的阈值不同来存储信息。

所述陷阱性绝缘膜是指具有能够积蓄电荷的陷阱能级(traplevel)的绝缘膜，能够举出氮化硅膜等作为一例。在具有陷阱性绝缘膜的非易失性半导体存储器件中，通过对陷阱性绝缘膜的电荷注入及放出来使MOS晶体管的阈值移位、并作为存储单元产生动作。像这样的以陷阱性绝缘膜作为电荷积蓄膜的非易失性半导体存储器件称为MONOS(Metal Oxide Nitride Oxide Semiconductor)型晶体管，与在电荷积蓄膜使用导电性的悬浮栅电极的情况相比，由于在离散性的陷阱能级积蓄电荷，因此数据保持的可靠性良好。并且，由于数据保持的可靠性良好，所以能够将陷阱性绝缘膜上下的氧化硅膜的薄膜厚度薄膜化，具有能够使得写入及删除动作时低电压化等优点。

作为MONOS型晶体管的一例，有分裂栅型(split-gate)晶体管。所述分裂栅型晶体管具有如下结构，即在控制栅电极的侧壁经由绝缘膜形成侧壁(sidewall)形状的存储器栅电极。在非易失性半导体存储器件中，在存储单元采用上述的分裂栅型晶体管，采取将所述存储单元阵列状配置的结构。具体来说就是，如果说明非易失性半导体存储器件的布置的一部分，例如，第一存储单元阵列区域、供电区域和第二存储单元阵列区域沿着第一方向(x方向)并列。此时，例如以夹在第一存储单元阵列区域和第二存储单元阵列区域的方式来配置供电区域。供电区域是用来向在存储单元阵列区域形成的存储单元供给电压的区域。具体地说就是，成为用来向构成存储单元的分裂栅型晶体管的控制栅电极和存储器栅电极供给电压的区域。

以下说明有关上述的第一存储单元阵列区域、第二存储单元阵列区域和供电区域的结构。首先，沿着第一方向(x方向)形成从第一存储单元阵列区域向供电区域延伸的第一控制栅电极。并且，配置有沿着第一方向(x方向)延伸到供电区域内且与第一控制栅电极电连接的台座部。并且，配置有沿着第一方向(x方向)从供电区域向第二存储单元阵列区域延伸并且在供电区域内与台座部电连接的第二控制栅电极。此时，第一控制栅电极、台座部和第二控制栅电极被配置成一直线状。在被配置成一直线状的第一控制栅电极、台座部和第二控制栅电极各自的侧壁经由绝缘膜形成有在第一方向(x方向)延伸的侧壁(sidewall)状的存储器栅电极。

以下说明：此时，在供电区域中，向存储器栅电极供给电压的结构。在供电区域中，存储器栅电极被形成在台座部的侧壁。在所述存储器栅电极电连接有供电布线。供电布线具体地说就是其一端搭上台座部上，从所述一端向台座部的侧壁延长进而将另一端向成为台座部的基础的半导体衬底空出的空间拉出的方式沿着第二方向(y方向)来加以形成。由此，供电布线将与在台座部的侧壁形成的存储器栅电极电连接。并且，供电布线在配置于半导体衬底空出的空间的另一端与插头连接而与上层的布线连接。由此，可经由供电布线来向存储器栅电极供给电压。

所述供电布线是加工构成存储器栅电极的多晶硅膜而形成。换句话说就是，存储器栅电极在形成了控制栅电极(包含台座部)的半导体衬底上经由绝缘膜形成多晶硅膜，通过对所述多晶硅膜进行异向性蚀刻，在控制栅电极(包含台座部)侧壁作为侧壁(sidewall)而形成。形成这样的存储器栅电极的过程中同时也形成供电布线。换句话说就是在供电区域中，向构成存储器栅电极的多晶硅膜实施供电布线的图案化的状态下来进行蚀刻。由此，在供电区域中，在台座部的侧壁形成侧壁(sidewall)状的存储器栅电极，同时可由与构成所述存储器栅电极的多晶硅膜相同的多晶硅膜来形成供电布线。

对供电布线的图案化是在多晶硅膜上形成抗蚀膜之后、对所述抗蚀膜采用微影技术图案化，并进行以图案化后的抗蚀膜为光罩的蚀刻。供电布线的一端搭上台座部，并且另一端被配置在成为台座部的基础的半导体衬底上，所以供电布线成为跨越因台座部造成的段差的上下来形成。因此，用来形成供电布线的抗蚀膜也将在因台座部造成的段差上被图案化。这一点意味着如果对抗蚀膜进行曝光处理时，将难以对在段差的上下形成的抗蚀膜的双方对准焦点。换句话说就是，台座部的高度与控制栅电极的高度相同，都有着较高的高度，因此将大于使曝光光成像的成像光学系的焦点深度。为此，如果对在台座部上形成的抗蚀膜对准焦点，则与在半导体衬底(基础)上形成的抗蚀膜焦点将无法对准，相反地，如果将焦点对准半导体衬底(基础)上形成的抗蚀膜，对台座上形成的抗蚀膜则焦点将无法对准。

此时，在焦点不一致或模糊的状态下对抗蚀膜进行图案化之后，以所述图案的抗蚀膜做为光罩来对多晶硅膜进行蚀刻。如此一来，将无法正常进行以抗蚀膜作为光罩的对多晶硅膜的图案化，从而产生加工多晶硅膜所获得的供电布线的形状不良。例如，在半导体衬底(基础)上的供电布线的另一端被去除了超过必要部分后的结果，将成为与应该在供电布线的另一端连接的插头无法连接的状态。换句话说就是，由于供电布线的形状不良，将在供电布线和插头之间产生连接不良。如果供电布线和插头成为非导通，则将变成无法从外部经由供电布线来对存储器栅电极供给电压。换句话说就是将变成无法对存储器栅电极供给电压而无法向存储单元进行数据的写入或是删除，从而降低非易失性半导体存储器件的可靠性。

本发明的目的在于提供能够提高非易失性半导体存储器件的可靠性的技术，特别是提供一种能够确实地对分裂栅型晶体管的存储器栅电极进行供电的技术。

本发明的所述内容及所述内容以外的目的和新特征在本说明书的描述及附图说明中写明。

下面简要说明关于本专利申请书中所公开的发明中具有代表性的实施方式的概要。

根据具有代表性的实施方式所制造的非易失性半导体存储器件，在半导体衬底具备：第一存储单元阵列区域、第二存储单元阵列区域、由上述第一存储单元阵列区域和上述第二存储单元阵列区域所夹的供电区域；其中，上述第一存储单元阵列区域、上述第二存储单元阵列区域及上述供电区域并列在第一方向上。并且，具有：(a)沿着上述第一方向从上述第一存储单元阵列区域延伸到上述供电区域并且在上述供电区域内具有第一终端部的第一控制栅电极，(b)在上述第一控制栅电极的侧壁经由第一绝缘膜而形成并且在上述第一方向上延伸的第一存储器栅电极。还具有：(c)沿着上述第一方向从上述第二存储单元阵列区域延伸到上述供电区域并且在上述供电区域内具有第二终端部的第二控制栅电极，(d)在上述第二控制栅电极的侧壁经由第二绝缘膜形成并且在上述第一方向上延伸的第二存储器栅电极。此时，上述第一控制栅电极和上述第二控制栅电极被配置成一直线状并且将上述第一终端部和上述第二终端部隔开来配置。其中，非易失性半导体存储器件具备：(e)供电布线，其一端配置于上述第一终端部上并且另一端配置于上述第二终端部上，(f)与上述供电布线电连接的插头。并且，上述供电布线是将形成上述第一存储器栅电极及上述第二存储器栅电极的第一导体膜进行加工而形成，并且经由上述供电布线上述第一存储器栅电极和上述第二存储器栅电极电连接。并且，经由上述供电布线来对上述第一存储器栅电极及上述第二存储器栅电极施加规定电压。

附图说明

图1是示出本案发明人研究的比较例中的非易失性半导体存储器件的布置结构图。

图2是沿图1的A-A线切断的剖面图。

图3是沿图1的B-B线切断的剖面图。

图4是示出比较例中的非易失性半导体存储器件制作工艺的剖面图。

图5是示出接着图4的非易失性半导体存储器件制作工艺的剖面图。

图6是示出接着图5的非易失性半导体存储器件制作工艺的剖面图。

图7是示出接着图6的非易失性半导体存储器件制作工艺的剖面图。

图8是示出接着图7的非易失性半导体存储器件制作工艺的剖面图。

图9是示出接着图8的非易失性半导体存储器件制作工艺的剖面图。

图10是示出接着图9的非易失性半导体存储器件制作工艺的剖面图。

图11是示出接着图10的非易失性半导体存储器件制作工艺的剖面图。

图12是示出本发明的实施方式1中的非易失性半导体存储器件的布置结构图。

图13是沿图12的A-A线切断的剖面图。

图14是沿图12的B-B线切断的剖面图。

图15是示出本发明的实施方式1中的非易失性半导体存储器件制作工艺的剖面图。

图16是示出接着图15的非易失性半导体存储器件制作工艺的剖面图。

图17是示出接着图16的非易失性半导体存储器件制作工艺的剖面图。

图18是示出接着图17的非易失性半导体存储器件制作工艺的剖面图。

图19是示出接着图18的非易失性半导体存储器件制作工艺的剖面图。

图20是示出接着图19的非易失性半导体存储器件制作工艺的剖面图。

图21是示出接着图20的非易失性半导体存储器件制作工艺的剖面图。

图22是示出接着图21的非易失性半导体存储器件制作工艺的剖面图。

图23是示出本发明的实施方式2中的非易失性半导体存储器件的布置结构图。

图24是示出本发明的实施方式3中的非易失性半导体存储器件的布置结构图。

图25是沿图24的A-A线切断的剖面图。

图26是沿图24的B-B线切断的剖面图。

图27是示出本发明的实施方式4中的非易失性半导体存储器件的布置结构图。

图28是示出本发明的实施方式5中的非易失性半导体存储器件的布置结构图。

图29是沿图28的A-A线切断的剖面图。

图30是沿图28的B-B线切断的剖面图。

标号说明

1S：半导体衬底

10：氮化硅膜

11：氧化硅膜

Act1：有源区域

Act2：有源区域

Act3：有源区域

CG：控制栅电极

CG1：控制栅电极

CG1a：控制栅电极

CG1b：控制栅电极

CG2：控制栅电极

CG2a：控制栅电极

CG2b：控制栅电极

CNT：接触窗

CNT1：接触窗

CNT2：接触窗

CS：硅化钴膜

DMY：虚拟部

EC：电荷积蓄膜

ESL：供电布线

ESR：供电区域

EV1：电位阻挡膜

EV2：电位阻挡膜

EX1：低浓度杂质扩散区域

EX2：低浓度杂质扩散区域

FR1：抗蚀膜

GOX：栅极绝缘膜

IF1：氧化硅膜

IF2：氮化硅膜

IF3：氧化硅膜

IL：层间绝缘膜

MCA：存储单元阵列区域

MCA1：存储单元阵列区域

MCA2：存储单元阵列区域

MCA3：存储单元阵列区域

MD：高浓度杂质扩散区域

MG：存储器栅电极

MG1a：存储器栅电极

MG1b：存储器栅电极

MG2a：存储器栅电极

MG2b：存储器栅电极

MS：高浓度杂质扩散区域

MV：n型半导体区域

NISO：阱区分隔层

PED：台座部

PF1：多晶硅膜

PF2：多晶硅膜

PLG：插头

PLG1：插头

PLG2：插头

PWL：p型阱区

STI：元件隔离区

SW：侧壁

TE1：终端部

TE2：终端部

具体实施方式

下面简要说明关于本专利申请书中所公开的发明中根据具有代表性的实施方式所得到的效果。

能够提高非易失性半导体存储器件的可靠性。特别是能确实地进行对分裂栅型晶体管的存储器栅电极的供电。

在以下实施方式中，为了方便，在必要时将几个部分或将实施方式分割来说明，除了需要特别说明的以外，这些都不是彼此独立且无关系的，而是与其它一部分或者全部的变形例、详细内容及补充说明等相互关联的。另外，在以下实施方式中提及要素数等(包括个数、数值、量、范围等)时，除了特别说明及原理上已经明确限定了特定的数量等除外，所述的特定数并非指固定的数量，而是可大于等于该特定数或可小于等于该特定数。而且，在以下实施方式中，除了特别说明及原理上已经明确了是必要时除外，所述的构成要素(包括要素步骤等)也并非是必须的要素。同样地，在以下实施方式中提及的构成要素等的形状、位置关系等时，除了特别说明时及原理上已经明确了并非如此时，实质上包括与所述形状等相近或者类似的。同理，所述的数值及范围也同样包括与其相近的。

以下根据附图详细说明本发明的实施方式。为了说明实施方式的所有图中，原则上对具有同一功能的构件采用同一符号，省略掉重复的说明。另外，在除了需要特别说明的以外，对具有同一或同样的部分原则上不进行重复说明。

另外，在实施方式所用的图中，为了使图面简单易懂，有时会省略掉剖面图的剖面线或者给平面图加上剖面线。

(实施方式1)

首先，在说明本实施方式1的半导体器件之前，参照附图(图1～图11)说明本案发明人所研讨的技术(比较例)。具体地说就是在说明比较例的结构之后，说明制造所述结构的制作工艺的同时说明比较例的课题。

图1是示出比较例中的非易失性半导体存储器件的布置结构的一部分的平面图。如图1所示，比较例中的非易失性半导体存储器件，例如沿着X轴方向配置了存储单元阵列区域MCA1和存储单元阵列区域MCA2，以被夹在所述存储单元阵列区域MCA1和存储单元阵列区域MCA2之间的方式配置了供电区域(shunt分流区域)ESR。存储单元阵列区域MCA1、MCA2是存储单元形成为阵列状的区域，供电区域ESR是用来向存储单元阵列区域MCA1、MCA2供给电压的区域。换句话说，由于向存储单元进行写入动作、删除动作及读出动作时，必须施加规定电压，因此，为了在进行这些动作时向存储单元供给规定的电压，设置了供电区域ESR。

下面说明上述的比较例中的存储单元阵列区域MCA1、存储单元阵列区域MCA2和供电区域ESR的结构。首先，在存储单元阵列区域MCA1形成有根据元件隔离区STI所分隔的有源区域Act1，并在所述有源区域Act1形成有多个存储单元。同样地，在存储单元阵列区域MCA2也形成有根据元件隔离区STI分隔的有源区域Act2，在所述有源区域Act2形成有多个存储单元。另一方面，在整个供电区域ESR的半导体衬底内，元件隔离区STI被整面形成。

形成有控制栅电极CG1，其沿着X轴方向从存储单元阵列区域MCA1延伸到供电区域ESR上。并且，配置台座部PED，其沿着X轴方向上延伸到供电区域ESR内并与控制栅电极CG1电连接。而且，还配置有控制栅电极CG2，其沿着X轴方向从供电区域ESR延伸到存储单元阵列区域MCA2上、并在供电区域ESR内与台座部PED电连接。此时，控制栅电极CG1、台座部PED和控制栅电极CG2被配置成一直线状。在被配置成一直线状的控制栅电极CG1、台座部PED和控制栅电极CG2各自的侧壁上经由绝缘膜形成了在X轴方向上延伸的侧壁(sidewall)状的存储器栅电极MG。

以下说明此时的在供电区域ESR中向存储器栅电极MG供给电压的结构。在供电区域ESR中，存储器栅电极MG形成于台座部PED的侧壁。在所述存储器栅电极MG电连接了供电布线ESL。具体地说就是供电布线ESL的一端搭在台座部PED上，从所述一端朝向台座部PED的侧壁延伸，而且，沿着y轴方向来形成以使另一端朝向成为台座部PED的基座的半导体衬底空出的空间拉出。由此，供电布线ESL将与在台座部PED的侧壁形成的存储器栅电极MG电连接。并且，供电布线ESL与通过配置在半导体衬底空出的空间的另一端与插头PLG2连接而与上层布线连接。另外，供电布线ESL的宽度大于侧壁(sidewall)状的存储器栅电极MG的宽度(存储器栅电极MG的栅极长方向的长度)。换句话说就是，供电布线ESL是具有比在存储单元阵列区域MCA所使用的存储器栅电极MG宽度更大的区域。更具体来说就是，以大于插头PLG1直径的宽度来形成。由此，能够经由供电布线ESL来向存储器栅电极MG供给电压。并且，控制栅电极CG1、CG2将能够通过抵达台座部PED的插头PLG1来供给电压。

比较例中的非易失性半导体存储器件的布置结构如上所述。下面，说明有关在图1所示的存储单元阵列区域MCA1、MCA2所形成的存储单元的结构、以及在供电区域ESR形成的供电布线ESL的结构。

图2是沿图1的A-A线切断的剖面图，是表示存储单元的结构图。其中，虽然说明了比较例的存储单元的结构，但是，存储单元的结构是与后述的本实施方式1的存储单元为同样结构。因此，在本说明书中虽然是作为比较例说明存储单元的结构，但是，图2所示的存储单元的结构及动作，也可说是在本实施方式1的存储单元的结构及动作。换句话说，比较例和本实施方式1的不同之处，并非在于存储单元的结构，而是在于向存储单元供给电压的供电区域ESR的结构。

如图2所示，在存储单元形成区域中，在半导体衬底1S上形成由n型半导体区域构成的阱区(well)分隔层NISO，在所述阱区分隔层NISO上形成p型阱区PWL。并且，在所述p型阱区PWL上形成存储单元。所述存储单元由选择存储单元的选择部和存储信息的存储部构成。首先，说明有关选择存储单元的选择部的结构。存储单元具有在半导体衬底1S(p型阱区PWL)上形成的栅极绝缘膜GOX，在所述栅极绝缘膜GOX上形成控制栅电极(控制电极)CG。栅极绝缘膜GOX例如由氧化硅膜形成，控制栅电极CG例如由在多晶硅膜PF1和在多晶硅膜PF1上形成的硅化钴(cobalt silicide)膜CS形成。硅化钴膜CS是为了用于控制栅电极CG的低电阻化而形成的。所述控制栅电极CG具有选择存储单元的功能。换言之就是，通过控制栅电极CG选择特定的存储单元，并向所选择的存储单元进行写入动作、删除动作或是读出动作。另外，本实施方式中，作为硅化物膜虽然仅举出了硅化钴膜CS的例子，但是，并不仅限于此，也能够使用硅化镍(nickel silicide)或硅化铂(Platinum silicide)等其它膜。下面说明中的硅化钴膜CS时也是同样。

其次，说明有关存储单元的存储部的结构。在控制栅电极CG一侧的侧壁经由由绝缘膜构成的层叠膜形成存储器栅电极MG。存储器栅电极MG具有在控制栅电极CG一侧的侧壁形成的侧壁(sidewall)状的形状，由在多晶硅膜PF2和在多晶硅膜PF2上形成的硅化钴膜CS形成。硅化钴膜CS是为了用于存储器栅电极MG的低电阻化而形成的。

控制栅电极CG和存储器栅电极MG之间、以及存储器栅电极MG和半导体衬底1S之间形成层叠膜。所述层叠膜由在半导体衬底1S上形成的电位阻挡膜EV1、在电位阻挡膜EV1上形成的电荷积蓄膜EC、以及在电荷积蓄膜EC上形成的电位阻挡膜EV2构成。电位阻挡膜EV1例如由氧化硅膜IF1形成，作为与存储器栅电极MG半导体衬底1S之间形成的栅极绝缘膜发挥作用。由所述氧化硅膜IF1构成的电位阻挡膜也具有作为通道绝缘膜的功能。例如存储单元的存储部，由于从半导体衬底1S经由电位阻挡膜EV1向电荷积蓄膜EC注入电子或向电荷积蓄膜EC注入空穴来进行信息的存储和删除，电位阻挡膜EV1也作为通道绝缘膜发挥作用。再者，所述电位阻挡膜EV1，并不限定为氧化硅膜，也可以以导入氮的氧化硅膜来形成。

并且，在所述电位阻挡膜EV1上形成的电荷积蓄膜EC，具有积蓄电荷的功能。具体地地说就是，在本比较例中，由氮化硅膜IF2来形成电荷积蓄膜EC。在本比较例的存储单元的存储部中，根据是否在电荷积蓄膜EC积蓄有电荷，经由控制流过存储器栅电极MG底下的半导体衬底1S内的电流来存储信息。换句话说就是根据在电荷积蓄膜EC是否有积蓄电荷，利用流过存储器栅电极MG底下的半导体衬底1S内的电流的阈值电压的变化而存储信息。

本比较例中，作为电荷积蓄膜EC使用具有陷阱能级的绝缘膜。氮化硅膜IF2能够作为具有所述陷阱能级的绝缘膜的一例，但是，并不仅限于氮化硅膜IF2，也可以使用介电常数高于氮化硅膜的高介电常数膜，例如氧化铝膜(氧化铝)、氧化铪膜或是氧化钽膜等。如果使用具有陷阱能级的绝缘膜作为电荷积蓄膜EC，电荷将为在绝缘膜所形成的陷阱能级捕陷。如上所述，经由在陷阱能级捕陷电荷，将电荷积蓄在绝缘膜中。

作为电荷积蓄膜EC向来主要使用多晶硅膜，作为电荷积蓄膜EC使用多晶硅膜时，如果包围电荷积蓄膜EC的电位阻挡膜EV1或是电位阻挡膜EV2的任何地方的一部分有所缺陷，由于电荷积蓄膜EC为导体膜(conductor film)，可能因发生异常漏电流而使在电荷积蓄膜EC所积蓄的电荷完全流失。

其中，作为电荷积蓄膜EC，向来使用了绝缘体的氮化硅膜IF2。此时，有助于数据储存的电荷将被积蓄到存在于氮化硅膜IF2中的离散的陷阱能级(捕陷准位)。因此，即使包围电荷积蓄膜EC的电位阻挡膜EV1和电位阻挡膜EV2中的一部分产生缺陷，由于电荷被积蓄在电荷积蓄膜EC的离散性的陷阱能级，因此将不会产生所有的电荷从电荷积蓄膜EC流失。因此，能够提高的数据保持的可靠性。

基于这样的理由，作为电荷积蓄膜EC并不仅限于氮化硅膜IF2，经由使用类似离散性的陷阱能级之类的膜，将能够提高数据保持的可靠性。并且，在本比较例中，作为电荷积蓄膜EC使用数据保持特性良好的氮化硅膜IF2。为此，将能够使得防止电荷从电荷积蓄膜EC的流出所设置的电位阻挡膜EV1及电位阻挡膜EV2的薄膜厚度变薄。由此，也将有的一个优点是：能够使得驱动存储单元的电压低电压化。并且，作为电荷积蓄膜EC，可以使用将硅形成为多个粒状的硅及奈米点(silicon nanodot)。

其次，在控制栅电极CG的侧壁当中，在其中一侧形成有存储器栅电极MG，但是，在另外一侧形成有由氧化硅膜构成的侧壁SW。同样地，存储器栅电极MG的侧壁当中，其中一侧形成有控制栅电极CG，另外一侧也形成有由氧化硅膜构成的侧壁SW。

在半导体衬底1S内，与控制栅电极CG整合形成了n型半导体区域MV，并且，在位于侧壁SW的正下面的半导体衬底1S内，形成有n型半导体区域的一对浅的低浓度杂质扩散区域EX1、EX2，在邻接这一对浅的低浓度杂质扩散区域EX1、EX2的外侧区域形成有一对深的高浓度杂质扩散区域MS、MD。所述深的高浓度杂质扩散区域MS、MD也是n型半导体区域，在高浓度杂质扩散区域MS、MD表面形成有硅化钴膜CS。通过一对低浓度杂质扩散区域EX1、EX2和一对高浓度杂质扩散区域MS、MD，将形成存储单元的源极区域或是漏极区域。经由以低浓度杂质扩散区域EX1、EX2和高浓度杂质扩散区域MS、MD来形成源极区域和漏极区域，将能够使得源极区域和漏极区域为LDD(Lightly Doped Drain：轻掺杂漏极)结构。其中，将栅极绝缘膜GOX、以及在栅极绝缘膜GOX上形成的控制栅电极CG、以及上述的源极区域和漏极区域所构成的晶体管称为选择晶体管。另一方面，由电位阻挡膜EV1、电荷积蓄膜EC及电位阻挡膜EV2构成的层叠膜、以及在所述层叠膜上形成的存储器栅电极MG、上述的源极区域和漏极区域所构成的晶体管称为内存晶体管。由此，存储单元的选择部由选择晶体管构成，存储单元的存储部由内存晶体管构成。如上所述来构成存储单元。

接着，说明与存储单元连接的布线结构。在存储单元上，以覆盖存储单元的方式形成有由氮化硅膜10及氧化硅膜11构成的层间绝缘膜IL。在所述层间绝缘膜IL上，形成有贯通层间绝缘膜IL并抵达构成源极区域和漏极区域的硅化钴膜CS的接触窗CNT。在接触窗CNT内部，形成有作为阻挡导体膜的钛/氮化钛膜，以填埋接触窗CNT的方式形成钨膜。如上所述，经由在接触窗CNT填埋钛/氮化钛膜及钨膜来形成导电性的插头PLG。并且，虽然在图2中没有示出，但实际上在层间绝缘膜IL上形成有布线，且所述布线和插头PLG电连接。布线例如由钛/氮化钛膜、铝膜及钛/氮化钛膜的层叠膜形成。

在本比较例的存储单元为如上所述的结构，以下说明有关存储单元的动作。其中，使对控制栅电极CG施加的电压为Vcg、对存储器栅电极MG施加的电压为Vmg。而且，使得对源极区域和漏极区域所施加的电压分别为Vs、Vd，对半导体衬底1S(p型阱区PWL)施加的电压为Vb。对电荷积蓄膜，即氮化硅膜的电子注入定义为“写入”、对氮化硅膜的空穴(孔)的注入定义为“删除”。

首先，说明有关写入动作。通过被称为所谓源极侧注入方式的热电子写入来进行写入动作。作为写入电压，例如使得对源极区域施加的电压Vs为6V，对存储器栅电极MG施加的电压Vmg为12V，对控制栅电极CG施加的电压Vcg为1.5V。并且，使得对漏极区域施加的电压Vd控制成写入时的通道电流为某个设定值。此时的电压Vd是根据信道电流的设定值与具有控制栅电极CG的选择晶体管的阈值电压来决定，例如为1V左右。对p型阱区PWL(半导体衬底1S)施加的电压Vb为0V。

下面举出施加这样的电压进行写入动作时的电荷运动。如上所述，经由在对源极区域施加的电压Vs和对漏极区域施加的电压Vd之间给予电位差，电子(elevtron)沿着源极区域和漏极区域之间形成的信道区域流动。沿着信道区域流动的电子，在控制栅电极CG和存储器栅电极MG的境界附近下的信道区域(源极区域和漏极区域之间)被加速成为热电子(hot electron)。并且，根据对存储器栅电极MG施加的正电压(Vmg＝12V)的垂直方向电场，在存储器栅电极MG底下的氮化硅膜(电荷积蓄膜EC)中注入了热电子。注入的热电子为氮化硅膜中的陷阱能级捕陷，结果，电子被积蓄到氮化硅膜并使得内存晶体管的阈值电压上升。如上所述地进行了写入动作。

接着，说明有关删除动作。删除动作例如通过使用了带间穿隧现象的BTBT(Band to Band Tunneling：带对带穿隧)删除来进行。在BTBT删除中，例如使对存储器栅电极MG施加的电压Vmg为-6V、对源极区域施加的电压Vs为6V、对控制栅电极CG施加的电压Vcg为0V、对漏极区域施加的电压为0V。由此，根据在源极区域和存储器栅电极之间施加的电压，在源极区域端部因带间穿隧现象生成的空穴，经由对源极区域施加的高电压被加速成为热孔。并且，热孔的一部分为存储器栅电极MG施加的负电压拉近，并被注入到氮化硅膜中。注入的热孔为氮化硅膜内的陷阱能级捕陷，内存晶体管的阈值电压下降。如上所述地进行了删除动作。

其次，说明有关读出的动作。读出是使对漏极区域施加的电压Vd为Vdd(1.5V)、对源极区域施加的电压Vs为0V、对控制栅电极CG施加的电压Vcg为Vdd(1.5V)、对存储器栅电极MG施加的电压Vmg为Vdd(1.5V)，流入与写入时反方向的电流来进行(写入)。将对漏极区域施加的电压Vd和对源极区域施加的电压Vs替换，分别为0V、1.5V，也可以是与写入时的电流方向相同地进行读出。此时，存储单元为写入状态、且阈值电压高的情况下，电流不流向存储单元。另一方面，存储单元为删除状态、而阈值电压低时，电流流向存储单元。

如上所述，能够通过查出是否有电流流向存储单元来判别存储单元是在写入状态或是删除状态。具体来说，通过读出放大器来查出是否有电流流向存储单元。例如，为了查出是否有电流流向存储单元，使用基准电流(reference current)。换句话说，如果存储单元为删除状态时，读出时的读出电流流动，将所述读出电流和基准电流加以比较。基准电流设定为低于删除状态的读出电流，将读出电流和基准电流加以比较的结果，读出电流大于基准电流下，则判断存储单元为删除状态。另一方面，如果存储单元为写入状态时，则读出电流不流动。换句话说就是将读出电流和基准电流进行比较，当读出电流小于基准电流时，则判断存储单元为写入状态。如上所述，能够进行读出的动作。

接着，说明本比较例中有关在供电区域ESR形成的供电布线ESL的结构。图3是沿图1的B-B线切断的剖面图，是表示供电布线ESL的结构图。如图3所示，在半导体衬底1S上形成有元件隔离区STI，在所述元件隔离区STI上经由栅极绝缘膜GOX形成台座部PED。台座部PED是由与存储单元的控制栅电极CG(参照图2)同层的膜来形成，具体地说就是由多晶硅膜PF1和硅化钴膜CS的层叠膜构成。

并且，从台座部PED到下层的半导体衬底1S上形成有供电布线ESL。供电布线ESL是经由由氧化硅膜IF1、氮化硅膜IF2及氧化硅膜IF3构成的层叠膜、具体地说就是形成为：一端搭在台座部PED上并从该端向着台座部PED的侧壁延伸，并且另一端向成为台座部PED的基础的半导体衬底1S空出的空间拉出。供电布线ESL由和图2所示的存储单元的存储器栅电极MG和同层的膜来形成，具体地说就是由多晶硅膜PF2、与在所述多晶硅膜PF2上形成的硅化钴膜CS构成。此时，如图1所示，存储器栅电极MG在台座部PED的侧壁形成，在存储器栅电极MG与供电布线ESL电连接。在供电布线ESL的侧壁形成有侧壁SW，在包含所述供电布线ESL上的半导体衬底1S上形成了层间绝缘膜IL。层间绝缘膜IL由氮化硅膜10和氧化硅膜11的层叠膜构成。所述层间绝缘膜IL上形成有贯通层间绝缘膜IL的接触窗CNT2，通过用导电材料填埋所述接触窗CNT2来形成插头PLG2。供电布线ESL在被配置在半导体衬底1S空出的空间的另一端，与所述插头PLG2连接而与上层的布线连接。由此，可通过供电布线ESL对存储器栅电极MG供给电压。如上所述，在比较例中的供电布线ESL是沿着半导体衬底1S和台座部PED的段差而形成，因此产生以下的问题。有关此问题点，以制造供电布线ESL的制作工艺为例来做说明。

图4～图11是说明比较例中的供电布线ESL的制作工艺图，所述供电布线ESL是利用形成在存储单元阵列区域所形成的存储单元的制作工艺来加以形成。图4～图11中，在左侧区域示出存储单元阵列区域MCA，而在右侧区域示出供电区域ESR。

首先，如图4所示，准备由导入了硼(B)等p型杂质的单结晶硅构成的半导体衬底1S。此时，半导体衬底1S成为大体上为圆盘状的半导体晶圆的状态。并且，在半导体衬底1S的供电区域ESR形成元件隔离区STI。

接着，在存储单元阵列区域MCA的半导体衬底1S内导入杂质而形成阱区分隔层NISO。阱区分隔层NISO经由在半导体衬底1S内导入磷和砷等n型杂质来形成。并且，在半导体衬底1S导入杂质形成p型阱区PWL。p型阱区PWL例如通过离子植入法在半导体衬底1S导入硼等p型杂质加以形成。

其次，如图5所示，在半导体衬底1S上形成栅极绝缘膜GOX。栅极绝缘膜GOX例如能够以氧化硅膜形成、或者例如使用热氧化法来形成。并且，在栅极绝缘膜GOX上形成多晶硅膜PF1。多晶硅膜PF1例如能够使用CVD法来形成。其后，使用微影技术及离子植入法来在多晶硅膜PF1中导入磷和砷等n型杂质。

接着，如图6所示，以图案化后的抗蚀膜为光罩进行蚀刻来加工多晶硅膜PF1，在存储单元阵列区域MCA形成控制栅电极CG，在供电区域ESR形成台座部PED。如上所述，在存储单元阵列区域MCA形成的控制栅电极CG和在供电区域ESR形成的台座部PED，通过加工同样的多晶硅膜PF1来形成。此时，在供电区域ESR中，在形成有台座部PED的区域和没形成有台座部PED的区域之间产生段差。其后，在存储单元阵列区域MCA中，采用微影技术及离子植入法，形成n型半导体区域MV。

此后，如图7所示，在半导体衬底1S上形成由氧化硅膜IF1、氮化硅膜IF2及氧化硅膜IF3构成的层叠膜，在所述层叠膜上形成多晶硅膜PF2。此时，供电区域ESR中，反映了台座部PED所带来的段差并形成了层叠膜和多晶硅膜PF2。

接着，如图8所示，半导体衬底1S上涂布抗蚀膜FR1之后，对所述抗蚀膜FR1进行图案化。此时，在供电区域ESR中形成有供电布线的区域将被抗蚀膜FR1覆盖。其中，供电布线以一端搭上台座部PED而另一端被配置在成为台座部PED的基础的半导体衬底1S上的方式，供电布线跨越因台座部PED造成的段差的上下来形成。因此，用来形成供电布线的抗蚀膜FR1也将因台座部PED造成的段差上被图案化。这意味着在对抗蚀膜FR1进行曝光处理时，对在段差的上下形成的抗蚀膜FR1双方聚焦将变得困难。换句话说就是，台座部PED的高度与控制栅电极CG的高度相同，有着较高的高度，因此将比使曝光光成像的成像光学系的焦点深度大。为此，如过与在台座部PED上形成的抗蚀膜FR1的焦点对准，则将与在半导体衬底(基础)上形成的抗蚀膜FR1焦点不合，相反地，如果与在半导体衬底(基础)上形成的抗蚀膜FR1焦点对准则将与在台座部PED上形成的抗蚀膜焦点变得不合。因此，为了使焦点散焦为最低限度，设定成使得曝光光的焦点对准段差的中间。但是，即使如上所述进行调整焦点位置，在台座部PED上形成的抗蚀膜FR1和在半导体衬底1S上形成的抗蚀膜FR1由于焦点并未对准，因此，在散焦的状态下进行曝光。

此时，如果对抗蚀膜FR1进行曝光及显像处理，如图8所示，将产生以下现象，即原本应为抗蚀膜FR1所覆盖的区域(图8中虚线所示部分)的抗蚀膜FR1被去除的现象，由于跨越因台座部PED所造成的段差形成的抗蚀膜FR1，将无法以覆盖应该形成的供电布线的整体的方式来被图案化(如图8实线所示)。

并且，如图9所示，以这样的图案化的抗蚀膜FR1为光罩来对作为基础膜的多晶硅膜PF2及层叠膜(氧化硅膜IF1、氮化硅膜IF2、氧化硅膜IF3)进行蚀刻。如此一来，在供电区域ESR中，形成由多晶硅膜PF2构成的供电布线ESL。但是，此时所形成的供电布线ESL，如上所述由于抗蚀膜FR1未被正常进行图案化的结果，被形成为比设计值收缩的状态。

另一方面，在存储单元阵列区域MCA，经由对多晶硅膜PF2及层叠膜(氧化硅膜IF1、氮化硅膜IF2、氧化硅膜IF3)进行蚀刻，在控制栅电极CG的侧壁隔着层叠膜形成侧壁(sidewall)状的存储器栅电极MG。并且，供电布线ESL以大于侧壁(sidewall)状的存储器栅电极MG的宽度(存储器栅电极MG的栅极长方向的长度)的宽度加以形成。换句话说就是，供电布线ESL是具有大于在存储单元阵列区域MCA使用的存储器栅电极MG的宽度的区域。更具体来说就是，以大于插头PLG1直径的宽度来形成。这一点在之后的实施方式中也是同样的。

并且，此时，虽然层叠膜由氧化硅膜IF1、氮化硅膜IF2及氧化硅膜IF3构成，但是，这些膜中，例如氧化硅膜IF1成为电位阻挡膜EV1、氮化硅膜IF2成为电荷积蓄膜EC。并且，氧化硅膜IF3成为电位阻挡膜EV2。再者，如果对多晶硅膜PF2及层叠膜进行异向性蚀刻，在控制栅电极CG两侧侧壁将形成存储器栅电极MG，此后，通过使用微影技术及蚀刻技术，将在控制栅电极CG一侧的侧壁形成的存储器栅电极MG加以去除。

其次，如图10所示，通过使用微影技术及离子植入法，在存储单元阵列区域MCA形成整合到控制栅电极CG和存储器栅电极MG的浅的低浓度杂质扩散区域EX1、EX2。浅的低浓度杂质扩散区域EX1、EX2是导入了磷和砷等n型杂质的n型半导体区域。

其后，在半导体衬底1S上形成氧化硅膜。氧化硅膜例如能够使用CVD法来形成。并且，经由将氧化硅膜进行异向性蚀刻来形成侧壁SW。在存储单元阵列区域MCA中，在控制栅电极CG的侧壁及存储器栅电极MG的侧壁形成了侧壁SW。同样地，在供电区域ESR中，在供电布线ESL两端部的侧壁形成了侧壁SW。

接着，通过使用微影技术及离子植入法，在存储单元阵列区域MCA形成整合到侧壁SW的深的高浓度杂质扩散区域MS、MD。深的高浓度杂质扩散区域MS、MD是导入了磷和砷等n型杂质的n型半导体区域。

其次，在半导体衬底1S上形成钴膜之后，通过实施热处理，在存储单元阵列区域MCA中，使构成控制栅电极CG及存储器栅电极MG的多晶硅膜PF1、PF2与钴膜进行反应，从而形成硅化钴膜CS。由此，控制栅电极CG及存储器栅电极MG将各自成为多晶硅膜PF1、PF2和硅化钴膜CS的迭层结构。同样地，即使在高浓度杂质扩散区域MS、MD表面中，硅和钴膜也进行反应而形成硅化钴膜CS。

另一方面，在供电区域ESR中，在构成供电布线ESL的多晶硅膜PF2的表面也形成硅化钴膜CS。由此，供电布线ESL将成为由多晶硅膜PF2和硅化钴膜CS所构成。

如上所述，将能够在半导体衬底1S的存储单元阵列区域MCA形成多个存储单元、而在供电区域ESR形成供电布线ESL。

其次，参照图11说明有关布线制作工艺。如图11所示，在半导体衬底1S的主面上形成层间绝缘膜IL。所述层间绝缘膜IL例如由氮化硅膜10和氧化硅膜11形成。此后，例如使用CMP(ChemicalMechanical Polishing：化学机械研磨)法对层间绝缘膜IL的表面进行平坦化。

接着，使用微影技术及蚀刻法技术在层间绝缘膜IL形成接触窗。例如在存储单元阵列区域MCA形成接触窗CNT，在供电区域ESR形成接触窗CNT2。

其后，在包含接触窗CNT、CNT2底面及内壁的层间绝缘膜IL上形成钛/氮化钛膜。钛/氮化钛膜是由钛膜和氮化钛膜的层叠膜构成，例如通过溅射法来形成。并且，以填埋接触窗CNT、CNT2的方式在半导体衬底1S主面的整面形成钨膜。所述钨膜例如能够使用CVD法来形成。并且，例如以CMP法来去除层间绝缘膜IL上形成的不要的钛/氮化钛膜及钨膜，能够能形成插头PLG及插头PLG2。

其中，如果着眼于供电区域ESR，一般结构为将插头PLG2形成为与供电布线ESL连接，但如上所述，由于供电布线ESL收缩形成的结果，将有可能导致出现供电布线ESL和插头PLG2无法电连接的情况。此时，如果供电布线ESL和插头PLG2成为非导通，将变得无法从外部经由供电布线ESL来对存储器栅电极MG供给电压。换句话说，由于无法向存储器栅电极MG供给电压，即因此将变得无法向存储单元进行数据的写入或是进行删除，因此产生使非易失性半导体存储器件的可靠性降低的问题。

如同上所述，在比较例中，由于跨越台座部PED与半导体衬底1S之间的段差来形成供电布线ESL，因此，必然地将成为跨越段差来对抗蚀膜FR1进行图案化。结果使得对在段差上下形成的抗蚀膜FR1双方对准曝光光的焦点变得困难，并产生抗蚀膜FR1的形状不良。因此，在形状不良的抗蚀膜FR1对多晶硅膜PF2进行图案化，将造成加工多晶硅膜PF2而形成的供电布线ESL的收缩。所述结果使供电布线ESL和插头PLG2成为电性非导通的状态，而将变得无法经由供电布线ESL来向存储器栅电极MG供给电压。

其中，本实施方式1的目的在于：通过提供一种技术，该技术能够确实地对分裂栅型晶体管的存储器栅电极进行供电，从而能够提高非易失性半导体存储器件的可靠性。以下说明有关实现这一目的本实施方式1的技术思想。

图12是表示本实施方式1中的非易失性半导体存储器件的布置结构图。如图12所示，本实施方式1中的非易失性半导体存储器件沿着X轴方向(第一方向)并列配置有存储单元阵列区域MCA1、MCA2、MCA3，以被夹在存储单元阵列区域MCA1和存储单元阵列区域MCA2之间或是被夹在存储单元阵列区域MCA1和存储单元阵列区域MCA3之间的方式来配置供电区域ESR。

存储单元阵列区域MCA1、MCA2、MCA3是多个存储单元形成为阵列状的区域，供电区域ESR是用来向存储单元阵列区域MCA1、MCA2、MCA3供给电压的区域。换句话说，由于在向存储单元进行写入动作、删除动作及读出动作时必须施加规定的电压，因此，为了在进行这些动作时向存储单元供给规定的电压，而设置了供电区域ESR。

以下说明有关上述本实施方式1的存储单元阵列区域MCA1、MCA2、MCA3和供电区域ESR的结构。首先，存储单元阵列区域MCA1、MCA2、MCA3具有同样的结构。具体来说就是，在存储单元阵列区域MCA1，形成有以元件隔离区STI分隔的有源区域Act1，在所述有源区域Act1形成有多个存储单元。同样地，在存储单元阵列区域MCA2，形成有以元件隔离区STI分隔的有源区域Act2，在所述有源区域Act2形成有多个存储单元。并且，在存储单元阵列区域MCA3也形成有以元件隔离区STI分隔的有源区域Act3，在所述有源区域Act3形成有多个存储单元。另一方面，跨越供电区域ESR的半导体衬底内，在一面上形成元件隔离区STI。

接着，说明着眼于存储单元阵列区域MCA1、MCA2和被存储单元阵列区域MCA1、MCA2所夹的供电区域的布置结构。如图12所示，形成有沿着X轴方向从存储单元阵列区域MCA1延伸到供电区域ESR的控制栅电极CG1a。并且，在存储单元阵列区域MCA1内于X轴方向上延伸的控制栅电极CG1a在供电区域ESR内与终端部TE1连接。换句话说就是，控制栅电极CG1a在供电区域ESR内为终端。位于供电区域ESR的终端部TE1的y轴方向的宽度大于控制栅电极CG1a的宽度。所述终端部TE1与插头PLG1电连接，经由所述插头PLG1向控制栅电极CG1a供给规定的电压。

而且，还形成有沿着X轴方向从存储单元阵列区域MCA2延伸到供电区域ESR的控制栅电极CG2a。并且，在存储单元阵列区域MCA2内的X轴方向上延伸的控制栅电极CG2a，在供电区域ESR内与终端部TE2连接。位于供电区域ESR的终端部TE2的y轴方向的宽度大于控制栅电极CG2a的宽度。在所述终端部TE2电连接有插头PLG1，经由所述插头PLG1向控制栅电极CG2a供给规定的电压。

此时，控制栅电极CG1a和控制栅电极CG2a被配置成为一直线状。在成一直线状配置的控制栅电极CG1a的侧壁隔着绝缘膜形成有沿着X轴方向上延伸的侧壁(sidewall)状的存储器栅电极MG1a。同样地，在控制栅电极CG2a的侧壁隔着绝缘膜形成有沿着X轴方向上延伸的侧壁(sidewall)状的存储器栅电极MG2a。在控制栅电极CG 1a的侧壁形成的存储器栅电极MG1a也形成在终端部TE1的侧壁，形成为包围住终端部TE1周围。同样地，在控制栅电极CG2a的侧壁形成的存储器栅电极MG2a，也形成在终端部TE2侧壁，并形成为包围住终端部TE2周围的方式。

其次，在存储单元阵列区域MCA1中，控制栅电极CG1b在X轴方向上延伸并与在X轴方向上延伸的控制栅电极CG1a邻接且平行，并且，配置有台座部PED，其沿着X轴方向在供电区域ESR内延伸并且与控制栅电极CG1b电连接。并且，配置有控制栅电极CG2b，其沿X轴方向从供电区域ESR延伸到存储单元阵列区域MCA2上并且与供电区域ESR内的台座部PED电连接。此时，控制栅电极CG1b和台座部PED和控制栅电极CG2b被配置成一直线状。在配置成一直线状的控制栅电极CG1b、台座部PED和控制栅电极CG2b的各自的侧壁，隔着绝缘膜形成有沿X轴方向上延伸的侧壁(sidewall)状的存储器栅电极MG1b和存储器栅电极MG2b。在台座部PED电连接有插头PLG1，经由所述插头PLG1向控制栅电极CG1b和控制栅电极CG2b供给规定的电压。

在存储单元阵列区域MCA1内交替配置有控制栅电极CG1a和控制栅电极CG1b，多个存储单元以阵列状来形成。于此，控制栅电极CG1a和控制栅电极CG1b在存储单元阵列区域MCA1内结构上没有不同，在与存储单元阵列区域MCA1邻接的供电区域ESR的结构不同。换句话说，控制栅电极CG1a是在供电区域ESR中与终端部TE1连接的结构，对此，控制栅电极CG1b是在供电区域ESR中与台座部PED连接的结构。为此，本实施方式1中，将在存储单元阵列区域MCA1内并行配置的控制栅电极区分为控制栅电极CG1a和控制栅电极CG1b。

但如图12所示，在配置于存储单元阵列区域MCA1左侧的供电区域ESR中，如上所述，控制栅电极CG1a构成为与终端部TE1连接，控制栅电极CG1b构成为与台座部PED连接。相对于此，在配置于存储单元阵列区域MCA1右侧的供电区域ESR中，相反地，控制栅电极CG1a构成为与台座部连接，控制栅电极CG1b构成为与终端部连接。

其次，说明有关本实施方式1的特征。如图12所示，在供电区域ESR中，终端部TE1和终端部TE2之间形成有虚拟(dummy)部DMY。使得所述虚拟部DMY的高度与终端部TE1和终端部TE2的高度大体上相等。并且，终端部TE1、虚拟部DMY和终端部TE2被配置在一直线上，从终端部TE1上经由虚拟部DMY上跨到终端部TE2上形成供电布线ESL。因此，供电布线ESL与在终端部TE1侧壁形成的存储器栅电极MG1a电连接、并且与在终端部TE2侧壁形成的存储器栅电极MG2a电连接。换句话说就是，存储器栅电极MG1a和存储器栅电极MG2a经由供电布线ESL电连接。并且，供电布线ESL形成在虚拟部DMY上，在所述虚拟部DMY上插头PLG2电连接到供电布线ESL。由此，从插头PLG2向供电布线ESL供给电压，向供电布线ESL供给的供给电压被供给到与供电布线ESL电连接的存储器栅电极MG1a和存储器栅电极MG2a。换句话说就是，经由供电布线ESL能够向存储器栅电极MG1a和存储器栅电极MG2a供给规定的电压。

本实施方式1的特征在于供电布线ESL的布置结构。如图12所示，在本实施方式1中的供电布线ESL，将供电布线ESL的一端配置于终端部TE1上，并且将另一端配置在终端部TE2上，而且，将供电布线ESL的中央部配置在虚拟部DMY上。由此，能够以同样的高度来形成供电布线ESL的大部分。换句话说就是，由于终端部TE1和终端部TE2、以及虚拟部DMY大体上是同样高度，从终端部TE1上经由虚拟部DMY上配置到终端部TE2上的供电布线ESL的大部分将形成为同样高度。如上所述，经由使供电布线ESL的大部分为同样高度，将供电布线ESL图案化时使用的抗蚀膜的高度也成为一定。所述结果，将能够消除对抗蚀膜实施曝光处理时的焦点偏差，抑制抗蚀膜的形状不良。因此，能够形成反映了正常的供电布线ESL形状的抗蚀膜，而能够来对供电布线ESL正常进行图案化。为此，将能够使得供电布线ESL和插头PLG2确实进行电连接，并确实进行对分裂栅型晶体管的存储器栅电极MG1a、MG2a的供电。换句话说，根据本实施方式1将能够提高非易失性半导体存储器件的可靠性。

下面说明有关供电布线ESL的详细结构。图13是沿图12的A-A线切断的剖面图。如图13所示，在半导体衬底1S形成有元件隔离区STI，在所述元件隔离区STI上经由栅极绝缘膜GOX形成有终端部TE1、终端部TE2以及虚拟部DMY。此时，虚拟部DMY位于终端部TE1及终端部TE2之间。换句话说就是，虚拟部DMY是与控制栅电极CG1a和控制栅电极CG2a没有电连接的区域。终端部TE1、终端部TE2和虚拟部DMY是由相同的多晶硅膜PF1形成，在终端部TE1和终端部TE2之间设置虚拟部DMY。使终端部TE1、终端部TE2及虚拟部DMY以大体上相同的高度来形成，构成终端部TE1、终端部TE2及虚拟部DMY的多晶硅膜PF1是与构成如图12所示的控制栅电极CG1a和控制栅电极CG2a的膜同样的膜。另外，在构成终端部TE1和终端部TE2的多晶硅膜PF1的表面形成有硅化钴膜CS。

如图13所示，从终端部TE1隔着虚拟部DMY跨越终端部TE2形成了供电布线ESL。具体来说，是通过终端部TE1的表面一部分和侧面之后、从元件隔离区STI上覆盖虚拟部DMY的侧面和表面、并且从元件隔离区STI上经过终端部TE2的侧面和表面的一部分形成层叠膜，在所述层叠膜上形成供电布线ESL。层叠膜由氧化硅膜IF1、氮化硅膜IF2及氧化硅膜IF3构成。另一方面，供电布线ESL由多晶硅膜PF2、和在所述多晶硅膜PF2的表面形成的硅化钴膜CS形成。构成供电布线ESL的多晶硅膜PF2是与构成如图12所示的存储器栅电极MG1a和存储器栅电极MG2a的膜同样的膜。

如上所述，在本实施方式1中，供电布线ESL的一端配置到终端部TE1上，并且另一端配置到终端部TE2上。而且，供电布线ESL的中央部配置到虚拟部DMY上。因此，由于供电布线ESL的大部分配置在终端部TE1、终端部TE2及虚拟部DMY上，因此供电布线ESL的大部分将维持相同的高度。

此时，如图13所示，在终端部TE1和虚拟部DMY之间的区域、以及终端部TE2和虚拟部DMY之间的区域中，供电布线ESL将成为配置在元件隔离区STI上。换句话说就是，本实施方式1中的供电布线ESL的大部分的区域配置在相同高度的终端部TE1、终端部TE2及虚拟部DMY上，但是，供电布线ESL的一部分将成为配置在元件隔离区STI上。换句话说就是，配置在元件隔离区STI上的供电布线ESL的一部分，与配置在终端部TE1、终端部TE2及虚拟部DMY上的供电布线ESL的大部分之间产生段差。但是，配置在元件隔离区STI上的供电布线ESL的一部分是非常窄的区域，因此不会产生问题。产生段差的供电布线ESL的一部分是非常窄的区域，在对供电布线ESL进行图案化时，在多晶硅膜PF2上形成的抗蚀膜可不反映大致的所述段差而形成。换句话说就是，用来形成供电布线ESL的抗蚀膜的形状，将成为反映配置在终端部TE1、终端部TE2及虚拟部DMY上的多晶硅膜PF2的平坦性的形状。为此，对抗蚀膜实施曝光处理时将能够抑制焦点偏差。

在本实施方式1中重点在于：构成为使供电布线ESL的两端部的高度相同。由此，将能够抑制在供电布线ESL两端部产生段差。如比较例中所说明的，如果在供电布线ESL的两端部上产生段差，在对供电布线ESL进行图案化时所使用的抗蚀膜也反映了段差的形状。为此，将无法正常进行抗蚀膜的图案化，供电布线ESL的两端部将收缩。换句话说就是，供电布线ESL的收缩，如果在供电布线ESL两端部产生段差则把它当作问题而将容易明显化，如果在供电布线ESL的两端部以外的地方，即使产生一些段差也难以引起供电布线ESL的收缩，从而不会造成明显的问题。于此，本实施方式1中，将供电布线ESL两端部为同样高度。结果在供电布线ESL两端部实施曝光处理时能够抑制曝光光的焦点偏差，正常地来形成抗蚀膜。这一点意味着不产生供电布线ESL的收缩而能够对供电布线ESL进行正常地图案化。并且，本实施方式1中，使供电布线ESL的两端部为同样高度，并且在供电布线ESL的中央部形成与两端部同样高度的虚拟部DMY。由此，能够使得供电布线ESL的大部分为同样高度，所以对供电布线ESL进行图案化时所使用的抗蚀膜的高度也更为固定。此结果，将消除在对抗蚀膜实施曝光处理时的焦点偏差，从而能够抑制抗蚀膜的形状不良。因此，能够形成反映了正常的供电布线ESL的形状的抗蚀膜，从而能够对供电布线ESL进行正常的图案化。

其次，如图13所示，在供电布线ESL两侧的侧壁形成有侧壁SW，以覆盖所述供电布线ESL、终端部TE1及终端部TE2的方式形成有层间绝缘膜IL。层间绝缘膜IL例如由氮化硅膜10和氧化硅膜11构成。并且，在所述层间绝缘膜IL形成有抵达终端部TE1和终端部TE2的接触窗CNT1，在所述接触窗CNT1填埋有由钛/氮化钛膜及钨膜构成的导电材料形成的插头PLG1。所述插头PLG1与图标中被省略的布线连接，经由插头PLG1向终端部TE1和终端部TE2供给电压。从终端部TE1与如图12所示的控制栅电极CG1a电连接，终端部TE2与如图12所示的控制栅电极CG2a电连接，所以，从插头PLG1经由终端部TE1向控制栅电极CG1a供给电压，从插头PLG1经由终端部TE2向控制栅电极CG2a供给电压。

并且，如图13所示，在层间绝缘膜IL形成有抵达供电布线ESL的接触窗CNT2，在所述接触窗CNT2填埋有由钛/氮化钛膜及钨膜构成的导电材料形成的插头PLG2。所述插头PLG2与未图标中被省略的布线连接，经由插头PLG2向供电布线ESL供给电压。供电布线ESL与如图12所示的存储器栅电极MG1a和存储器栅电极MG2a电连接，所以从插头PLG2经由供电布线ESL向存储器栅电极MG1a和存储器栅电极MG2a供给电压。

特别是，在本实施方式1中所示的是为了使插头PLG2连接于供电布线ESL的中央部。换句话说，也可说是插头PLG2是形成在配置于供电布线ESL中央部下配置的虚拟部DMY上。由此，则能够确实将供电布线ESL和插头PLG2电连接。例如，如果为供电布线ESL端部连接插头PLG2和供电布线ESL的结构，插头PLG2在供电布线ESL的长度方向发生位置偏移时，供电布线ESL和插头PLG2成为非导通的可能性变高。对此，如为在供电布线ESL中央部与插头PLG2连接的结构，即使插头PLG2在供电布线ESL的长度方向偏离也能确保供电布线ESL和插头PLG2的导通状态。换句话说就是，经由在供电布线ESL中央部的虚拟部DMY上形成插头PLG2，将能够确保对于插头PLG2位置偏差的范围(margin)。

接着，图14是沿图12的B-B线切断的剖面图。如图14所示，在半导体衬底1S上形成元件隔离区STI，并在所述元件隔离区STI上经由栅极绝缘膜GOX形成了台座部PED和虚拟部DMY。虚拟部DMY设置在如图14所示的两侧的台座部PED之间。所述台座部PED和虚拟部DMY是通过加工相同的多晶硅膜PF1来形成。并且，台座部PED由所述多晶硅膜PF1和在多晶硅膜PF1表面形成的硅化钴膜CS构成，虚拟部DMY由多晶硅膜PF1构成。构成台座部PED及虚拟部DMY的多晶硅膜PF1是与构成如图12所示的控制栅电极CG1b和控制栅电极CG2b的膜同样的膜。

在台座部PED的侧壁和虚拟部DMY的侧壁，隔着层叠膜形成有多晶硅膜PF2。此时，层叠膜由氧化硅膜IF1和氮化硅膜IF2和氧化硅膜IF3构成。并且，在虚拟部DMY上隔着上述的层叠膜配置有供电布线ESL。所述供电布线ESL由多晶硅膜PF2和在所述多晶硅膜PF2表面形成的硅化钴膜CS形成。

换句话说就是虚拟部DMY是并未分别与半导体衬底1S、控制栅电极CG1b、控制栅电极CG2b、存储器栅电极MG1a、以及存储器栅电极MG2a电连接的区域，其为浮动(floating)的状态。

包含台座部PED上及供电布线ESL上的半导体衬底1S上形成有层间绝缘膜IL。层间绝缘膜IL由氮化硅膜10和氧化硅膜11形成。并且，形成有贯通所述层间绝缘膜IL并抵达供电布线ESL的接触窗CNT2，在所述接触窗CNT2形成有填埋了由钛/氮化钛膜及钨膜构成的导电材料并形成插头PLG2。在所述插头PLG2与图标中被省略的布线连接，通过插头PLG2向供电布线ESL供给电压。供电布线ESL与如图12所示的存储器栅电极MG1a和存储器栅电极MG2a电连接，因此从插头PLG2经由供电布线ESL向侧壁(sidewall)形状的存储器栅电极MG1a和存储器栅电极MG2a供给电压。

本实施方式1中的非易失性半导体存储器件的结构如上所述，下面说明其特征。换句话说就是，如图12及图13所示，在本实施方式1中，供电布线ESL的一端配置在终端部TE1上，并且供电布线ESL的另一端配置在终端部TE2上，而且，将供电布线ESL的中央部配置在虚拟部DMY上。由此，供电布线ESL的大部分形成为同样高度。这一点是本实施方式1的明显特征。

通过使供电布线ESL的大部分为同样高度，对供电布线ESL进行图案化时所使用的抗蚀膜的高度也成为一定。结果将消除在对抗蚀膜实施曝光处理时的焦点偏差，从而能够抑制抗蚀膜的形状不良。因此，能够形成反映了正常的供电布线ESL的形状的抗蚀膜，能够将供电布线ESL正常地进行图案化。为此，将能够使得供电布线ESL和插头PLG2确实地进行电连接，从而能够确实地对分裂栅型晶体管的存储器栅电极MG1a、MG2a供电。

而且，本实施方式1中，经由如图12所示的布置结构，将能够获得如以下所示的显著效果。如图12所示，在存储单元阵列区域MCA1形成的存储器栅电极MG1a、和在存储单元阵列区域MCA2形成的存储器栅电极MG2a，经由供电布线ESL电连接。通过重复所述结构，与存储器栅电极MG1a和存储器栅电极MG2a配置成一直线状的其它存储器栅电极也以供电布线来连接。换句话说就是，在图12中，虽然图示有用供电布线ESL连接存储器栅电极MG1a和存储器栅电极MG2a，但是，例如与存储器栅电极MG1a配置成一直线状的其它存储器栅电极也通过其它的供电布线电连接。从这一点看，以如图12所示的布置结构，被配置成一直线状配置的存储器栅电极，在多处与供电布线连接而互相电连接。因此，即使连接配置成一直线状的存储器栅电极之间的一条供电布线与插头成为非导通，只要与其它供电布线当中的至少一条与插头导通，则能够对配置成一直线状的所有的存储器栅电极供给电压。这意味着对于与供电布线连接的插头的不良的容许范围变大。如上所述，如果根据图12所示的布置结构，将能够获得提高非易失性半导体存储器件的可靠性的显著效果。

其次，参照附图说明有关本实施方式1中的非易失性半导体存储器件的制造方法。图15～图22是用来说明在本实施方式1中的供电布线ESL的制作工艺图，所述供电布线ESL是利用在存储单元阵列区域形成的存储单元的制作工艺来加以形成。图15～图22中，在左侧区域示出存储单元阵列区域MCA，在右侧区域示出供电区域ESR。

首先，如图15所示，准备由导入了硼(B)等p型杂质的硅单结晶的半导体衬底1S。此时，半导体衬底1S大体上为圆盘状的半导体晶圆的状态。并且，在半导体衬底1S的供电区域ESR形成元件隔离区STI。元件隔离区STI是设置用来使得元件互相不干涉。所述元件隔离区STI，能够使用例如LOCOS(1ocal Oxidation of silicon：硅局部氧化)法和STI(shallow trench isolation：浅沟渠隔离)法形成。例如，在STI法中，按如下所述来形成元件隔离区STI。换句话说就是，在半导体衬底1S使用微影技术及蚀刻技术形成元件分隔沟。并且，在半导体衬底1S上形成氧化硅膜来填埋元件分隔沟，之后，通过化学机械研磨法(CMP：chemical mechanical polishing)去除半导体衬底1S上不要的氧化硅膜。由此，能够形成仅在单元分隔沟内填埋有氧化硅膜的元件隔离区STI。

接着，在存储单元阵列区域MCA的半导体衬底1S内导入杂质并形成阱区分隔层NISO。阱区分隔层NISO是通过在半导体衬底1S内导入磷和砷等n型杂质来形成。并且，在半导体衬底1S导入杂质并形成p型阱区PWL。p型阱区PWL例如通过离子植入法在半导体衬底1S导入硼等p型杂质来形成。

其次，如图16所示，在半导体衬底1S上形成栅极绝缘膜GOX。栅极绝缘膜GOX例如能够由氧化硅膜形成，如使用热氧化法来形成。但是，栅极绝缘膜GOX并非仅限定于氧化硅膜而是能够进行种种变更，例如，可以以氮氧化硅膜(SiON)来作为栅极绝缘膜GOX。换句话说，也可以是在栅极绝缘膜GOX与半导体衬底1S界面使氮偏析的结构。与氧化硅膜相比，氮氧化硅膜抑制膜中的界面准位的发生、或是降低电子陷阱(trap)的效果较好。因此，能够提高栅极绝缘膜GOX的热载子抗性及提高绝缘抗性。并且，与氧化硅膜相比，杂质难以贯通氮氧化硅膜。为此，通过在栅极绝缘膜GOX使用氮氧化硅膜，将能够抑制由于栅电极中的杂质扩散到半导体衬底1S一侧所引起的阈值电压的变动。例如，在NO、NO2或是NH3等含有氮的气氛中对半导体衬底1S进行热处理即可形成氮氧化硅膜。并且，在半导体衬底1S的表面形成由氧化硅膜构成的栅极绝缘膜GOX之后，在含氮的气氛中对半导体衬底1S进行热处理，使得栅极绝缘膜GOX与半导体衬底1S的界面对氮进行偏析也能够获得同样的效果。

并且，栅极绝缘膜GOX例如也可以由比氧化硅膜介电常数高的高介电常数膜来形成。以前，由于从绝缘抗性高，硅-氧化硅界面的电性及物性的稳定性等良好的这一观点来看，氧化硅膜被作为栅极绝缘膜使用GOX。但是，随着元件的细微化，有关栅极绝缘膜GOX的薄膜厚度也被要求极薄化。如上所述，使用薄的氧化硅膜作为栅极绝缘膜GOX时，流过MISFET的信道的电子将穿过以氧化硅膜形成的障壁流向栅电极，产生所谓的通道电流(channel current)。

其中，通过使用介电常数高于氧化硅膜的材料，即使容量相同，也开始使用能够增加物理性薄膜厚度的高介电常数膜。如果通过高介电常数膜，即使使得容量相同也能够增加物理性薄膜厚度，因此能够降低漏电流。特别是，虽然氮化硅膜是介电常数高于氧化硅膜的膜，但是，在本实施方式1中，最好是使用介电常数高于所述氮化硅膜的高介电常数膜。

例如，作为介电常数高于氮化硅膜的高介电常数膜，虽然使用了铪氧化物之一的氧化铪膜(HfO2膜)，也能改为氧化铪膜，使用HfAlOx膜、HfON膜、HfSiO膜、HfSiON膜(铪膜)，HfAlO膜之类的铪类绝缘膜。而且，对这些铪类绝缘膜也能使用导入了氧化钽、氧化铌、氧化钛、氧化锆、氧化镧、氧化钇等氧化物的铪类绝缘膜。与氧化铪膜同样地，由于铪类绝缘膜的介电常数高于氧化硅膜和氮氧化硅膜，因此能够与使用氧化铪膜的情况获得同样效果。

其次，在栅极绝缘膜GOX上形成多晶硅膜PF1。多晶硅膜PF1例如能够使用CVD法来形成。此后，使用微影技术及离子植入法在多晶硅膜PF1中导入磷和砷等n型杂质。

接着，如图17所示，通过已图案化的抗蚀膜为光罩的蚀刻法来加工多晶硅膜PF1，在存储单元阵列区域MCA形成控制栅电极CG，在供电区域ESR形成终端部TE1、终端部TE2以及虚拟部DMY。如上所述，在存储单元阵列区域MCA形成的控制栅电极CG、以及在供电区域ESR形成的终端部TE1、终端部TE2和虚拟部DMY，通过加工相同的多晶硅膜PF1来形成。为此，终端部TE1、终端部TE2和虚拟部DMY变得大体高度相同。在供电区域ESR中，终端部TE1和终端部TE2之间形成虚拟部DMY。为此，产生由于终端部TE1和虚拟部DMY之间的间隙、以及终端部TE2和虚拟部DMY之间的间隙所带来的段差。此后，在存储单元阵列区域MCA中，采用微影技术及离子植入法来形成n型半导体区域MV。

此后，如图18所示，在半导体衬底1S上形成由氧化硅膜IF1、氮化硅膜IF2及氧化硅膜IF3构成的层叠膜，在所述层叠膜上形成多晶硅膜PF2。此时，在供电区域ESR中，反映由于终端部TE1和虚拟部DMY之间的间隙所造成的段差、以及反映由于终端部TE2和虚拟部DMY之间的间隙所造成的段差，并形成层叠膜和多晶硅膜PF2。

接着，如图19所示，在半导体衬底1S上涂布抗蚀膜FR1之后，将所述抗蚀膜FR1进行图案化。此时，在供电区域ESR形成供电布线的区域为抗蚀膜FR1所覆盖。其中，将供电布线的一端配置在终端部TE1上，并且将另一端配置在终端部TE2上，而且，使供电布线的中央部配置在虚拟部DMY上。由此，由于供电布线的大部分将成为同样高度，所以在多晶硅膜PF2上的抗蚀膜FR1将为平坦的形状。在此，由于终端部TE1和虚拟部DMY之间的间隙、以及终端部TE2和虚拟部DMY之间的间隙是由极小的区域所构成，为了忠实地反映这些间隙的形状而不形成抗蚀膜FR1，从而确保了抗蚀膜FR1的平坦性。换句话说就是，通过使供电布线的大部分成为同样高度，以使得将供电布线图案化时所使用的抗蚀膜FR1高度也大致一定。结果消除了对抗蚀膜FR1实施曝光处理时的焦点偏差，从而能够抑制抗蚀膜FR1的形状不良。因此，能形成反映了正常的供电布线的形状的抗蚀膜FR1，如图20所示通过以所述已图案化的抗蚀膜FR1为光罩的蚀刻法，能够对供电布线ESL正常地进行图案化。换句话说就是，以已被图案化的抗蚀膜FR1为光罩，将作为基础膜的多晶硅膜PF2及层叠膜(氧化硅膜IF1、氮化硅膜IF2、氧化硅膜IF3)进行蚀刻。于是，在供电区域ESR中，形成了由多晶硅膜PF2构成的供电布线ESL。此时形成的供电布线ESL由于抗蚀膜FR1被正常进行了图案化，因此，以接近设计值的状态来正常形成。

另一方面，在存储单元阵列区域MCA中，通过将多晶硅膜PF2及层叠膜(氧化硅膜IF1、氮化硅膜IF2、氧化硅膜IF3)进行蚀刻，在控制栅电极CG的侧壁隔着层叠膜形成侧壁(sidewall)状的存储器栅电极MG。此时，层叠膜由氧化硅膜IF1、氮化硅膜IF2及氧化硅膜IF3构成，但是，这些膜中，例如氧化硅膜IF1成为电位阻挡膜EV1，氮化硅膜IF2成为电荷积蓄膜EC。并且，氧化硅膜IF3成为电位阻挡膜EV2。再者，如果将多晶硅膜PF2及层叠膜进行异向性蚀刻，在控制栅电极CG两侧的侧壁形成存储器栅电极MG，此后，通过使用微影技术及蚀刻法技术去除在控制栅电极CG一侧的侧壁所形成的存储器栅电极MG。

其次，如图21所示，通过使用微影技术及离子植入法，在存储单元阵列区域MCA形成整合了控制栅电极CG和存储器栅电极MG的浅的低浓度杂质扩散区域EX1、EX2。浅的低浓度杂质扩散区域EX1、EX2是导入磷和砷等n型杂质的n型半导体区域。

此后，在半导体衬底1S上形成氧化硅膜。氧化硅膜例如可使用CVD法来形成。并且，通过将氧化硅膜进行异向性蚀刻来形成侧壁SW。在存储单元阵列区域MCA中，在控制栅电极CG的侧壁及存储器栅电极MG的侧壁形成侧壁SW。同样地，在供电区域ESR中，在供电布线ESL两端部的侧壁来形成侧壁SW。使这些侧壁SW由氧化硅膜的单层膜形成，但是，并不仅限于此，例如也可以形成由氮化硅膜和氧化硅膜的层叠膜构成的侧壁SW。

接着，通过使用微影技术及离子植入法，在存储单元阵列区域MCA来形成整合于侧壁SW的深的高浓度杂质扩散区域MS、MD。深的高浓度杂质扩散区域MS、MD是导入了磷和砷等n型杂质的n型半导体区域。由此，通过以浅的低浓度杂质扩散区域EX1、EX2和深的高浓度杂质扩散区域MS、MD来形成存储单元的源极区域与漏极区域。如上所述，通过以浅的低浓度杂质扩散区域EX1、EX2和深的高浓度杂质扩散区域MS、MD来形成源极区域及漏极区域，能够使得源极区域和漏极区域为LDD(Lightly Doped Drain：轻掺杂漏极)结构。如上所述，形成了深的高浓度杂质扩散区域MS、MD之后进行1000℃左右的热处理。由此，进行导入的杂质的活性化。

其次，在半导体衬底1S上形成钴膜之后，通过实施热处理，在存储单元阵列区域MCA中，使构成控制栅电极CG及存储器栅电极MG的多晶硅膜PF1、PF2与钴膜发生反应，并形成硅化钴膜CS。由此，控制栅电极CG及存储器栅电极MG分别为多晶硅膜PF1、PF2和硅化钴膜CS的迭层构造。同样地，在高浓度杂质扩散区域MS、MD的表面中硅和钴膜也发生反应而形成硅化钴膜CS。

另一方面，在供电区域ESR中，在构成供电布线ESL的多晶硅膜PF2的表面形成硅化钴膜CS。由此，供电布线ESL成为由多晶硅膜PF2和硅化钴膜CS构成。再者，本实施方式1中，虽然为使得硅化钴膜CS形成的结构，但是，例如也可以为使硅化镍膜和硅化钛膜形成以取代硅化钴膜CS。

如上所述，能够在半导体衬底1S的存储单元阵列区域MCA形成多个存储单元，而在供电区域ESR形成供电布线ESL。

其次，参照图22来说明有关布线制作工艺。如图22所示，在半导体衬底1S的主面上形成层间绝缘膜IL。所述层间绝缘膜IL例如由氮化硅膜10和氧化硅膜11来形成。其后，例如使用CMP(Chemical Mechanical Polishing)法来使层间绝缘膜IL的表面平坦化。

接着，使用微影技术及蚀刻法技术来在层间绝缘膜IL上形成接触窗。例如在存储单元阵列区域MCA形成接触窗CNT，在供电区域ESR形成接触窗CNT1及接触窗CNT2。

此后，在包含接触窗CNT、CNT1、CNT2的底面及内壁的层间绝缘膜IL上形成钛/氮化钛膜。钛/氮化钛膜由钛膜和氮化钛膜的层叠膜构成，例如能够通过使用溅射法来形成。所述钛/氮化钛膜例如在防止后道工序填埋的膜的材料的钨扩散到硅中、即具有所有阻挡性。

并且，以将接触窗CNT、CNT2填埋的方式来在半导体衬底1S的主面的整面形成钨膜。所述钨膜例如能够通过CVD法加以形成。并且，例如通过CMP法来去除在层间绝缘膜IL上形成的不必要的钛/氮化钛膜及钨膜，能够形成插头PLG、插头PLG1及插头PLG2。

其次，虽然附图中没有示出，在层间绝缘膜IL1及插头PLG、PLG1、PLG2上依序形成钛/氮化钛膜、含铜的铝膜、钛/氮化钛膜。这些膜例如能够以溅射法形成。接着，使用微影技术及蚀刻技术对这些膜进行图案化来形成布线。而且，在布线的上层形成布线，在此省略说明。如上所述，最终形成了本实施方式1中的非易失性半导体存储器件。

(实施方式2)

下面参照附图来说明实施方式2中的非易失性半导体存储器件。图23是表示本实施方式2中的非易失性半导体存储器件的布置结构图。本实施方式2和上述实施方式1的不同点在于：在供电区域ESR形成的虚拟部DMY的尺寸不相同。具体来说，如果比较图12和图23，如图23所示的虚拟部DMY的y轴方向的宽度大于如图12所示的虚拟部DMY的y轴方向的宽度。如上所述，本实施方式2的特征在于：在图23中，使得虚拟部DMY的y轴方向的宽度大于终端部TE1的y轴方向的宽度和终端部TE2的y轴方向的宽度。

其次，说明有关虚拟部DMY的y轴方向的宽度大于终端部TE1的y轴方向的宽度和终端部TE2的y轴方向的宽度的优点。如图23所示，供电布线ESL配置在终端部TE1、终端部TE2及虚拟部DMY上。此时，例如考虑供电布线ESL在偏离y轴方向形成的情况。此时，如果虚拟部DMY的y轴方向的宽度小，即使供电布线ESL仅稍微偏离y轴方向时，供电布线ESL的一部分也从虚拟部DMY上偏离。如此一来，可能容易产生供电布线ESL的形状不良。所以，在本实施方式2中，使得虚拟部DMY的y方向的宽度形成为较大。由此，即使是供电布线ESL在y轴方向少许偏离时，也能够将供电布线ESL配置在虚拟部DMY上。结果使供电布线ESL将能够在虚拟部DMY上稳定地形成，从而能够抑制供电布线ESL的形状不良。换句话说就是，根据本实施方式2，通过增大虚拟部DMY的y轴方向的宽度，将能够获得确保在供电布线ESL的y轴方向的对准余地而得到显著效果。

并且，如果增大虚拟部DMY的y轴方向的宽度，将有可能产生与邻接的台座部PED接触，所以如图23所示，缩小台座部PED的y轴方向的宽度。

(实施方式3)

在上述实施方式1中，虽然说明了有关在供电区域ESR形成虚拟部DMY的例子，本实施方式3中，将说明有关在供电区域ESR不设置虚拟部DMY的例子。图24是表示本实施方式3中的非易失性半导体存储器件的布置结构图。示出本实施方式3中的布置结构的图24和示出上述实施方式1中的布置结构的图12在大体上具有相同的结构，但是，在图24中在供电区域ESR没有设置虚拟部DMY这一点上存在不同。

在图24中，在供电区域ESR形成有终端部TE1和终端部TE2，配置供电布线ESL使得其一端配置在终端部TE1上，并且另一端配置在终端部TE2上。此时，在供电布线ESL的中央部正下面没有设置虚拟部。

图25是沿图24的A-A线切断的剖面图。如图25所示，在半导体衬底1S上形成元件隔离区STI，在所述元件隔离区STI上隔着栅极绝缘膜GOX形成有终端部TE1以及终端部TE2。终端部TE1及终端部TE2大体上为相同高度，构成终端部TE1和终端部TE2的多晶硅膜PF1是与构成如图24所示的控制栅电极CG1a和控制栅电极CG2a的膜同样的膜。再者，在构成终端部TE1和终端部TE2的多晶硅膜PF1的表面形成硅化钴膜CS。

如图25所示，从终端部TE1跨越终端部TE2形成有供电布线ESL。具体来说，通过终端部TE1表面的一部分和侧面之后，通过元件隔离区STI上，而且，从元件隔离区STI上经过终端部TE2的侧面和表面的一部分形成层叠膜，在所述层叠膜上形成供电布线ESL。层叠膜由氧化硅膜IF1、氮化硅膜IF2及氧化硅膜IF3构成。另一方面，供电布线ESL由多晶硅膜PF2和在所述多晶硅膜PF2表面形成的硅化钴膜CS形成。构成供电布线ESL的多晶硅膜PF2是与构成如图12所示的存储器栅电极MG1a和存储器栅电极MG2a的膜同样的膜。

如上所述，在本实施方式3中，供电布线ESL的一端配置在终端部TE1上，并且供电布线ESL的另一端配置在终端部TE2上。另一方面，供电布线ESL的中央部被配置在元件隔离区STI上。

如图25所示，在供电布线ESL两侧的侧壁形成有侧壁SW，以覆盖所述供电布线ESL以及终端部TE1和终端部TE2的方式来形成层间绝缘膜IL。层间绝缘膜IL例如由氮化硅膜10和氧化硅膜11构成。并且，在所述层间绝缘膜IL形成有抵达终端部TE1和终端部TE2的接触窗CNT1，在所述接触窗CNT1形成有由钛/氮化钛膜及钨膜构成的导电材料所填埋的插头PLG1。所述插头PLG1与图中未示出的布线连接，经由插头PLG1来向终端部TE1和终端部TE2供给电压。终端部TE1与如图24所示的控制栅电极CG1a电连接，终端部TE2与如图24所示的控制栅电极CG2a电连接，所以从插头PLG1经由终端部TE1向控制栅电极CG1a供给电压，从插头PLG1经由终端部TE2向控制栅电极CG2a供给电压。

而且，如图25所示，在层间绝缘膜IL形成有抵达供电布线ESL的接触窗CNT2，在所述接触窗CNT2填埋有由钛/氮化钛膜及钨膜构成的导电材料并形成的插头PLG2。所述插头PLG2与图中未示出的布线连接，经由插头PLG2向供电布线ESL供给电压。供电布线ESL与如图24所示的存储器栅电极MG1a和存储器栅电极MG2a电连接，从插头PLG2经由供电布线ESL向存储器栅电极MG1a和存储器栅电极MG2a供给电压。

其次，图26是沿图24的B-B线切断的剖面图。如图26所示，在半导体衬底1S上形成元件隔离区STI，在所述元件隔离区STI上隔着栅极绝缘膜GOX形成台座部PED。所述台座部PED通过加工多晶硅膜PF1来形成。并且，台座部PED由所述多晶硅薄膜PF1和在多晶硅膜PF1表面形成的硅化钴膜CS所构成。构成台座部PED的多晶硅膜PF1是与如图24所示的控制栅电极CG1b和构成控制栅电极CG2b的膜同样的膜。

在台座部PED的侧壁及台座部PED间的元件隔离区STI上，隔着层叠膜形成有多晶硅膜PF2。此时，层叠膜由氧化硅膜IF1、氮化硅膜IF2和氧化硅膜IF3构成。在台座部PED间的元件隔离区STI上形成的多晶硅膜PF2构成供电布线ESL，所述供电布线ESL由多晶硅膜PF2和在所述多晶硅膜PF2表面形成的硅化钴膜CS形成。

在包含台座部PED上及供电布线ESL上的半导体衬底1S上形成层间绝缘膜IL。层间绝缘膜IL由氮化硅膜10和氧化硅膜11形成。并且，形成有贯通所述层间绝缘膜IL并抵达供电布线ESL的接触窗CNT2，在所述接触窗CNT2形成有由钛/氮化钛膜及钨膜构成的导电材料填埋形成的插头PLG2。所述插头PLG2与图中未示出的布线连接，经由插头PLG2向供电布线ESL供给电压。供电布线ESL与如图12所示的存储器栅电极MG1a和存储器栅电极MG2a电连接，因此从插头PLG2经由供电布线ESL向存储器栅电极MG1a和存储器栅电极MG2a供给电压。

在本实施方式3中的非易失性半导体存储器件的结构如上所述，其特征在于：供电布线ESL两端部的高度相同。由此，能够抑制在供电布线ESL两端部产生段差。如在比较例中所作的说明，如果在供电布线ESL的两端部上产生段差，在将供电布线ESL进行图案化时所使用的抗蚀膜也反映段差的形状。为此，抗蚀膜的图案化将不能正常进行，供电布线ESL的两端部将收缩。换句话说就是，由于在供电布线ESL的两端部产生段差，供电布线ESL的收缩将被作为问题而影响更加明显，但是即使在供电布线ESL的两端部以外的地方产生少许的段差也难以发生供电布线ESL的收缩，因而不会成为明显的问题。在此，本实施方式3中，供电布线ESL的两端部为同样高度。结果就能够在供电布线ESL的两端部中抑制实施曝光处理时曝光光的焦点偏差，以使抗蚀膜正常形成。

但是，由于在本实施方式3中，在供电布线ESL的中央部正下面没设置有虚拟部，如图25所示，在供电布线ESL的两端部和中央部将产生段差。此时，使焦点对准到在供电布线ESL的两端部上所形成的抗蚀膜，并对抗蚀膜进行曝光处理。因此，在供电布线ESL中央部上形成的抗蚀膜有可能发生焦点偏差。但是，即使对在供电布线ESL中央部上形成的抗蚀膜在焦点偏差的状态下进行曝光处理，由于所述抗蚀膜是覆盖供电布线ESL中央部的膜并不存在大的问题。换句话说就是，如果在供电布线ESL的两端部产生段差，则由于抗蚀膜的形状不良造成的供电布线ESL的收缩的问题将变得更加明显，但是在供电布线ESL的两端部以外的地方即使产生少许的段差，供电布线ESL的收缩也难以发生，从而不会引发明显的问题。换句话说就是，在本实施方式3中，因为至少是供电布线ESL两端部的高度相同的结构，因此能够以接近于正常的状态来对供电布线ESL进行图案化。为此，按照本实施方式3的方法，将能够提高非易失性半导体存储器件的可靠性。

(实施方式4)

在实施方式4中，以在供电布线ESL中央部正下面不设置虚拟部为前提，说明对成为对供电布线ESL进行图案化时的光罩的抗蚀膜的形状进行研讨的例子。

图27是表示本实施方式4中的非易失性半导体存储器件的布置结构图。在图27中，本实施方式4的特征在于：供电布线ESL中央部的宽度大于供电布线ESL端部的宽度。具体来说就是，如图27所示，供电布线ESL的一端配置在终端部TE1上，且另一端配置在终端部TE2上。此时，在供电布线ESL中央部的正下面没设置有虚拟部。为此，虽然在供电布线ESL的两端部维持着同样高度，但是在供电布线ESL两端部和中央部之间产生段差。

在形成供电布线ESL时，如果将焦点对准在供电布线ESL两端部上所形成的抗蚀膜来对抗蚀膜进行曝光处理的话，对供电布线ESL中央部上的抗蚀膜将有可能发生焦点偏差。但是，如在上述实施方式3所做的说明，即使对于在供电布线ESL中央部上形成的抗蚀膜在焦点偏差的状态下进行曝光处理，由于所述抗蚀膜是覆盖供电布线ESL中央部的膜，所以不会引发大的问题。换句话说就是，由于抗蚀膜的形状不良造成的供电布线ESL的收缩，在供电布线ESL两端部的产生段差，则供电布线ESL的收缩将变得更加明显，但是若是在供电布线ESL两端部以外的地方多产生少许的段差，供电布线ESL的收缩也将难以发生，从而不会引发明显的问题。

在供电布线ESL中央部中，由于焦点偏差造成的抗蚀膜的形状不良，作为供电布线ESL的收缩并不明显，但是作为供电布线ESL的宽度(y轴方向的宽度)变小的现象却很明显。从这一点来看，在本实施方式4中，以供电布线ESL中央部的宽度(y轴方向的宽度)大于供电布线ESL两端部的宽度(y轴方向的宽度)的方式来进行图案化。由此，即使在供电布线ESL的中央部中，发生由于焦点偏差造成的抗蚀膜的形状不良，也能够抑制在供电布线ESL中央部的布线宽度的狭小化。换句话说，由于预先在使供电布线ESL中央部的宽度大于两端部的宽度的条件下进行图案化，因此即使产生布线宽度的狭小化，也能够抑制供电布线ESL中央部的宽度变得窄于供电布线ESL两端部的宽度。

而且，如果使得供电布线ESL中央部的宽度大于供电布线ESL两端部的宽度则能够获得如下所示的效果。换句话说就是，如图27所示，在本实施方式4中，供电布线ESL中央部起到作为与插头PLG2连接的区域的作用。从这一点来看，如果使得供电布线ESL中央部的宽度增大，则将容易地确保与插头PLG2导通。换句话说就是，若是根据本实施方式4通过增大供电布线ESL中央部的宽度，将能够谋求扩大与插头PLG2配合余地的显著效果。根据本实施方式4所述，结果将能够提高非易失性半导体存储器件的可靠性。

(实施方式5)

在本实施方式5中，说明在虚拟部DMY和台座部PED之间设置供电布线ESL的例子。图28是表示本实施方式5中的非易失性半导体存储器件的布置结构图。示出本实施方式5中的布置结构图28和示出上述实施方式1中的布置结构图12大体上具有同样的结构，但是，图28中，在供电区域ESR中，跨越虚拟部DMY和台座部PED形成有供电布线ESL的这一点上存在不同。

在图28中，在供电区域ESR中形成有终端部TE1和终端部TE2，在终端部TE1和终端部TE2之间设置了虚拟部DMY。并且，在终端部TE1、虚拟部DMY及终端部TE2朝着X轴方向并排成一列，并形成了与此列并行的台座部PED。本实施方式5的特征在于：跨越上述的虚拟部DMY和台座部PED朝着y轴方向配置有供电布线ESL。

图29是沿图28的A-A线切断的剖面图。如图29所示，在半导体衬底1S上形成元件隔离区STI，在所述元件隔离区STI上隔着栅极绝缘膜GOX形成终端部TE1、终端部TE2和虚拟部DMY。虚拟部DMY设在如图29所示的终端部TE1和终端部TE2之间。所述终端部TE1、终端部TE2和虚拟部DMY，通过加工同样的多晶硅膜PF1来形成。并且，终端部TE1和终端部TE2由所述多晶硅膜PF1和在多晶硅膜PF1表面形成的硅化钴膜CS构成，虚拟部DMY由多晶硅膜PF1构成。构成终端部TE1、终端部TE2及虚拟部DMY的多晶硅膜PF1与如图28所示的构成控制栅电极CG1a和结构控制栅电极CG2a的膜为同样的膜。

在终端部TE1的侧壁、终端部TE2侧壁和虚拟部DMY的侧壁，隔着层叠膜形成有多晶硅膜PF2。此时，层叠膜由氧化硅膜IF1、氮化硅膜IF2和氧化硅膜IF3构成。并且，在虚拟部DMY上经由上述的层叠膜配置有供电布线ESL。所述供电布线ESL由多晶硅膜PF2和在所述多晶硅膜PF2表面形成的硅化钴膜CS形成。

其次，如图29所示，在供电布线ESL两侧的侧壁形成有侧壁SW，以覆盖所述供电布线ESL、终端部TE1及终端部TE2的方式形成层间绝缘膜IL。层间绝缘膜IL例如由氮化硅膜10和氧化硅膜11形成。并且，在所述层间绝缘膜IL形成有抵达终端部TE1和终端部TE2的接触窗CNT1，在所述接触窗CNT1形成有由填埋有钛/氮化钛膜及钨膜构成的导电材料的插头PLG1。所述插头PLG1与图中未示出的布线连接，并经由插头PLG1向终端部TE1和终端部TE2供给电压。由于终端部TE1与如图28所示的控制栅电极CG 1a电连接，终端部TE2与如图28所示的控制栅电极CG2a电连接，所以从插头PLG1经由终端部TE1向控制栅电极CG1a供给电压，从插头PLG1经由终端部TE2向控制栅电极CG2a供给电压。

并且，如图29所示，在层间绝缘膜IL中，形成有抵达供电布线ESL的接触窗CNT2，在所述接触窗CNT2形成有由填埋钛/氮化钛膜及钨膜构成的导电材料的插头PLG2。所述插头PLG2与图中未示出的布线连接，经由插头PLG2向供电布线ESL供给电压。由于供电布线ESL与如图28所示的存储器栅电极MG1b和存储器栅电极MG2b电连接，所以从插头PLG2经由供电布线ESL向存储器栅电极MG1b和存储器栅电极MG2b供给电压。

图30是沿图28的B-B线切断的剖面图。如图30所示，在半导体衬底1S形成元件隔离区STI，在所述元件隔离区STI上隔着栅极绝缘膜GOX形成有台座部PED及虚拟部DMY。台座部PED和虚拟部DMY同样由多晶硅膜PF1形成。台座部PED及虚拟部DMY以大体上同样的高度来形成，构成台座部PED及虚拟部DMY的多晶硅膜PF1是与构成如图28所示的控制栅电极CG1b和控制栅电极CG2b的膜同样的膜。台座部PED的y轴方向的宽度大于控制栅电极CG1b的y轴方向的宽度和控制栅电极CG2b的y轴方向的宽度。

如图30所示，从台座部PED跨越到虚拟部DMY来形成供电布线ESL。具体来说，通过台座部PED表面的一部分和侧面之后，以从元件隔离区STI上覆盖虚拟部DMY侧面和表面的一部分的方式来形成层叠膜，在所述层叠膜上形成供电布线ESL。层叠膜由氧化硅膜IF 1、氮化硅膜IF2及氧化硅膜IF3构成。另一方面，供电布线ESL由多晶硅膜PF2和在所述多晶硅膜PF2表面形成的硅化钴膜CS形成。构成供电布线ESL的多晶硅膜PF2是与构成如图28所示的存储器栅电极MG1b和存储器栅电极MG2b的膜同样的膜。

在包含台座部PED上及供电布线ESL上的半导体衬底1S上形成层间绝缘膜IL。层间绝缘膜IL由氮化硅膜10和氧化硅膜11构成。并且，形成有贯通所述层间绝缘膜IL并抵达供电布线ESL的接触窗CNT2，在所述接触窗CNT2，填埋了由钛/氮化钛膜及钨膜构成的导电材料来形成插头PLG2。所述插头PLG2与图中未示出的布线连接，经由插头PLG2向供电布线ESL供给电压。隔着供电布线在虚拟部DMY上形成插头PLG2。供电布线ESL与如图28所示的存储器栅电极MG1b和存储器栅电极MG2b电连接，因此从插头PLG2经由供电布线ESL向侧壁(sidewall)形状的存储器栅电极MG1b和存储器栅电极MG2b供给电压。

在本实施方式5中的非易失性半导体存储器件如上述构成，下面下说明该特征。换句话说就是，如图28及图30所示，在本实施方式5中的供电布线ESL的一端配置在台座部PED上，且另一端配置在虚拟部DMY上。由此，将供电布线ESL的两端部以同样的高度来形成。这一点是本实施方式5的明显特征。

通过将供电布线ESL两端部设为同样高度，对供电布线ESL进行图案化时所使用的抗蚀膜的高度也成为一定。结果将能消除对抗蚀膜实施曝光处理时的焦点偏差，并能够抑制抗蚀膜的形状不良。因此，能形成反映了正常的供电布线ESL形状的抗蚀膜，能够对供电布线ESL正常地进行图案化。为此，将能够确实使供电布线ESL和插头PLG2电连接，并能够确实地对分裂栅型晶体管的存储器栅电极MG1b、MG2b进行供电。

并且，根据本实施方式5也将能够获得以下所示的效果。例如，在供电布线ESL形成为在X轴方向上延伸时，在y轴方向的偏离使边距(margin)将变得严格。因此，需要确保对y轴方向的边距，这也意味着调整在y轴方向排列配置的多个控制栅电极之间的距离。因为调整在y轴方向排列配置的多个控制栅电极间的距离，不仅是对于供电区域、对于存储单元阵列区域也带来影响。

对此，如图28所示，在本实施方式5中的供电布线ESL跨越虚拟部DMY和台座部PED朝着y轴方向形成。因此，如果供电布线ESL产生位置偏差时，对X轴方向的偏差使边距变得严格。为此，需要确保对供电布线ESL的X轴方向配合的余地。这可以通过调整供电区域ESR的X轴方向的宽度来使其对应。换句话说就是，仅调整供电区域ESR的布置结构就能够使其对应，而不需要调整存储单元阵列区域的布置结构。因此，能够获得以下的显著效果，即：在没有大幅度变更非易失性半导体存储器件的布置结构的情况下，即可确保在供电布线ESL的X轴方向上的配合的余地。

以上按照实施方式具体地说明了根据本案发明人所研发出的发明，本发明并不限于上述的实施方式，在不超出该要旨的范围能够进行种种变更，在此不再重复说明。

本发明能够广泛地利用在制造半导体器件的制造业上。

Claims (20)

1.一种非易失性半导体存储器件，其在半导体衬底上具备：第一存储单元阵列区域；第二存储单元阵列区域；以及由上述第一存储单元阵列区域和上述第二存储单元阵列区域所夹的供电区域，且上述第一存储单元阵列区域、上述第二存储单元阵列区域以及上述供电区域并列于第一方向上；还具有：(a)第一控制栅电极，沿着上述第一方向从上述第一存储单元阵列区域延伸到上述供电区域，并且在上述供电区域内具有第一终端部；(b)第一存储器栅电极，经由第一绝缘膜而形成在上述第一控制栅电极的侧壁上且在上述第一方向上延伸；(c)第二控制栅电极，沿着上述第一方向从上述第二存储单元阵列区域延伸到上述供电区域，并且在上述供电区域内具有第二终端部；以及(d)第二存储器栅电极，经由第二绝缘膜而形成在上述第二控制栅电极的侧壁上且在上述第一方向上延伸；其中，上述第一控制栅电极和上述第二控制栅电极被配置成一直线状，并且上述第一终端部和上述第二终端部被隔开而配置；

其特征在于，还具有：

(e)供电布线，一端配置于上述第一终端部上且另一端配置于上述第二终端部上；和

(f)与上述供电布线电连接的插头，其中，

上述供电布线是对形成有上述第一存储器栅电极和上述第二存储器栅电极的第一导体膜进行加工而形成的，且上述第一存储器栅电极和上述第二存储器栅电极经由上述供电布线电连接，并经由上述供电布线来对上述第一存储器栅电极和上述第二存储器栅电极施加规定电压。

2.根据权利要求1所记载的非易失性半导体存储器件，其特征在于，在上述第一终端部和上述第二终端部之间形成有虚拟部。

3.根据权利要求2所记载的非易失性半导体存储器件，其特征在于，上述供电布线被配置在上述虚拟部上。

4.根据权利要求3所记载的非易失性半导体存储器件，其特征在于，上述虚拟部的高度与上述第一控制栅电极和上述第二控制栅电极的高度相同。

5.根据权利要求4所记载的非易失性半导体存储器件，其特征在于，上述虚拟部是对形成有上述第一控制栅电极和上述第二控制栅电极的第二导体膜进行加工而形成的。

6.根据权利要求3所记载的非易失性半导体存储器件，其特征在于，经由上述供电布线而在上述虚拟部上形成有上述插头。

7.根据权利要求2所记载的非易失性半导体存储器件，其特征在于，在将与上述第一方向垂直的方向作为第二方向时，上述虚拟部的上述第二方向的宽度大于上述第一终端部的上述第二方向的宽度和上述第二终端部的上述第二方向的宽度。

8.根据权利要求1所记载的非易失性半导体存储器件，其特征在于，在将与上述第一方向垂直的方向作为第二方向时，上述供电布线的中央部中的上述第二方向的宽度大于在上述供电布线的端部中的上述第二方向的宽度。

9.根据权利要求1所记载的非易失性半导体存储器件，其特征在于，上述第一存储器栅电极和上述第二存储器栅电极具有侧壁形状。

10.根据权利要求1所记载的非易失性半导体存储器件，其特征在于，在上述第一存储单元阵列区域形成的第一存储单元具有：在上述半导体衬底上形成的第一栅极绝缘膜；在上述第一栅极绝缘膜上形成的上述第一控制栅电极；在上述第一控制栅电极的侧壁形成的上述第一存储器栅电极；在上述第一控制栅电极和上述第一存储器栅电极之间以及在上述第一存储器栅电极和上述半导体衬底之间形成的上述第一绝缘膜；在上述半导体衬底内形成的第一源极区域；以及在上述半导体衬底内形成的第一漏极区域，在上述第二存储单元阵列区域形成的第二存储单元具有：在上述半导体衬底上形成的第二栅极绝缘膜；在上述第二栅极绝缘膜上形成的上述第二控制栅电极；在上述第二控制栅电极的侧壁形成的上述第二存储器栅电极；在上述第二控制栅电极和上述第二存储器栅电极之间以及在上述第二存储器栅电极和上述半导体衬底之间形成的上述第二绝缘膜；在上述半导体衬底内形成的第二源极区域；以及在上述半导体衬底内形成的第二漏极区域。

11.根据权利要求10所记载的非易失性半导体存储器件，其特征在于，上述第一绝缘膜和上述第二绝缘膜由层叠膜形成，该层叠膜由第一电位阻挡膜、在上述第一电位阻挡膜上形成的电荷积蓄膜、以及在上述电荷积蓄膜上形成的第二电位阻挡膜构成。

12.根据权利要求11所记载的非易失性半导体存储器件，其特征在于，上述第一电位阻挡膜和上述第二电位阻挡膜由氧化硅膜形成，上述电荷积蓄膜由氮化硅膜形成。

13.根据权利要求1所记载的非易失性半导体存储器件，其特征在于，上述第一导体膜具有多晶硅膜。

14.根据权利要求5所记载的非易失性半导体存储器件，其特征在于，上述第二导体膜具有多晶硅膜。

15.一种非易失性半导体存储器件，其在半导体衬底上具备：第一存储单元阵列区域；第二存储单元阵列区域；以及由上述第一存储单元阵列区域和上述第二存储单元阵列区域所夹的供电区域，且上述第一存储单元阵列区域、上述第二存储单元阵列区域以及上述供电区域并列于第一方向上；还具有：(a)第一控制栅电极，沿着上述第一方向从上述第一存储单元阵列区域延伸到上述供电区域，(b)台座部，沿着上述第一方向延伸到在上述供电区域内延伸并且与上述第一控制栅电极电连接，(c)第二控制栅电极，沿着上述第一方向从上述供电区域延伸到上述第二存储单元阵列区域并且在上述供电区域内与上述台座部电连接，(d)存储器栅电极，在配置成一直线状的上述第一控制栅电极、上述台座部和上述第二控制栅电极的各自的侧壁上经由绝缘膜而形成并且在上述第一方向上延伸，以及(e)虚拟部，形成于上述供电区域且从上述台座部在与上述第一方向垂直的第二方向一侧隔开而配置；

其特征在于，还具有：

(f)供电布线，一端配置在上述虚拟部上且另一端配置在上述台座部上；和

(g)与上述供电布线电连接的插头，其中，

上述供电布线是对形成有上述存储器栅电极的第一导体膜进行加工而形成的，而且上述供电布线与上述存储器栅电极电连接，并经由上述供电布线来对上述存储器栅电极施加规定电压。

16.根据权利要求15所记载的非易失性半导体存储器件，其特征在于，当将与上述第一方向垂直的方向作为第二方向时，上述台座部的上述第二方向的宽度大于上述第一控制栅电极的上述第二方向的宽度和上述第二控制栅电极的上述第二方向的宽度。

17.根据权利要求15所记载的非易失性半导体存储器件，其特征在于，上述台座部的高度和上述虚拟部的高度相同。

18.根据权利要求17所记载的非易失性半导体存储器件，其特征在于，上述虚拟部和上述台座部是对形成有上述第一控制栅电极和上述第二控制栅电极的第二导体膜进行加工而形成的。

19.根据权利要求15所记载的非易失性半导体存储器件，其特征在于，经由上述供电布线而在上述虚拟部上形成有上述插头。

20.根据权利要求15所记载的非易失性半导体存储器件，其特征在于，上述存储器栅电极呈侧壁形状。

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