CN106252354A - 用于嵌入式闪存的双控制栅极间隔结构 - Google Patents

用于嵌入式闪存的双控制栅极间隔结构 Download PDF

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Abstract

本公开涉及一种分离式栅极闪存单元。在一些实施中，分离式栅极闪存单元具有与半导体衬底通过栅极介电层分隔开的选择栅极。控制栅极布置在选择栅极的一侧上。电荷捕获层具有设置在选择栅极和控制栅极之间的垂直部分以及在控制栅极下方延伸的横向部分。第一控制栅极间隔件布置在电荷捕获层的横向部分上且沿着控制栅极的外侧壁连续延伸。第二控制栅极间隔件布置在电荷捕获层的横向部分上且沿着第一控制栅极间隔件的外侧壁延伸。第一和第二控制栅极间隔件的底表面与控制栅极的底表面大致共平面。本发明还提供了一种集成电路(IC)以及形成分离式栅极存储器件的方法。

Description

用于嵌入式闪存的双控制栅极间隔结构
技术领域
本发明涉及半导体领域，更具体地，涉及用于嵌入式闪存的双控制栅极间隔结构。
背景技术
闪存是一种能够电擦除且快速重新编程的电子非易失性计算机存储介质。其用于多种电子器件和设备中。为了存储信息，闪存包括具有电荷存储组件的存储单元的寻址阵列。闪存单元的常见类型包括堆叠式栅极存储单元和分离式栅极存储单元。与堆叠式栅极存储单元相比，分离式栅极存储单元具有较高的注入效率、对短沟道效应的较低敏感性以及更好的避免过度擦除(over erase)。
发明内容
根据本发明的一个方面，提供了一种分离式栅极存储单元，包括：
选择栅极，与半导体衬底通过栅极介电层分隔开；
控制栅极，布置在选择栅极的一侧；
电荷捕获层，具有设置在选择栅极和控制栅极之间的垂直部分以及在控制栅极下方延伸的横向部分；
第一控制栅极间隔件，布置在电荷捕获层的横向部分上且沿着控制栅极的外侧壁连续延伸；以及
第二控制栅极间隔件，布置在电荷捕获层的横向部分上且沿着第一控制栅极间隔件的外侧壁延伸，其中，第一控制栅极间隔件的底表面和第二控制栅极间隔件的底表面与控制栅极的底表面大致共平面。
根据本发明的一个实施例，第一控制栅极间隔件和第二控制栅极间隔件包括氮化硅(SiN)。
根据本发明的一个实施例，还包括：
邻接选择栅极的与电荷捕获层相对的内侧壁的第一侧壁间隔件以及邻接第二控制栅极间隔件的外侧壁的第二侧壁间隔件。
根据本发明的一个实施例，电荷捕获层的横向部分具有与第二控制栅极间隔件的外侧壁对准且被第二侧壁间隔件覆盖的侧壁。
根据本发明的一个实施例，第一侧壁间隔件的上表面和第二侧壁间隔件的上表面、第一控制栅极间隔件的上表面和第二控制栅极间隔件的上表面、控制栅极的上表面以及电荷捕获层的上表面与选择栅极的上表面共平面。
根据本发明的一个实施例，第一侧壁间隔件和第二侧壁间隔件邻接栅极介电层。
根据本发明的一个实施例，第一侧壁间隔件将第二侧壁间隔件和控制栅极完全分隔开。
根据本发明的一个实施例，控制栅极具有邻接第一侧壁间隔件的大致垂直侧壁。
根据本发明的一个实施例，还包括：
源极/漏极区，设置在处于选择栅极和控制栅极的相对侧的半导体衬底中。
根据本发明的另一方面，提供了一种集成电路(IC)，包括：
选择栅极，与半导体衬底通过栅极介电层分隔开；
电荷捕获层，具有设置在选择栅极和控制栅极之间的垂直部分和设置在控制栅极和栅极介电层之间的横向部分；
第一控制栅极间隔件，邻接电荷捕获层的横向部分且覆盖控制栅极的与电荷捕获层的垂直部分相对的侧壁；以及
第二控制栅极间隔件，邻接电荷捕获层的横向部分和第一控制栅极间隔件。
根据本发明的一个实施例，还包括：
第一对选择栅极，布置在半导体衬底的第一区上方且被第一距离分隔开；
第二对选择栅极，被第二距离分隔开且布置在半导体衬底的第二区上方，半导体衬底的第二区与半导体衬底的第一区横向分隔开；以及
其中，第一对选择栅极和第二对选择栅极邻接电荷捕获层，电荷捕获层具有设置在选择栅极和控制栅极的相邻侧壁之间的垂直部分和邻接控制栅极、第一控制栅极间隔件和第二控制栅极间隔件的横向部分。
根据本发明的一个实施例，第二距离小于第一距离。
根据本发明的一个实施例，第二距离小于或等于约100nm。
根据本发明的又一方面，提供了一种形成分离式栅极存储器件的方法，该方法包括：
在半导体衬底上方形成选择栅极；
在半导体衬底上方形成电荷捕获层，电荷捕获层具有垂直部分和横向部分，其中，垂直部分邻接选择栅极的外侧壁；
在横向部分上方直接形成控制栅极，其中，控制栅极沿着垂直部分的外侧壁延伸；
在横向部分上方直接形成第一控制栅极间隔件，第一控制栅极间隔件沿着控制栅极的外侧壁延伸；以及
在横向部分上方直接形成第二控制栅极间隔件，第二控制栅极间隔件沿着第一控制栅极间隔件的外侧壁延伸。
根据本发明的一个实施例，形成控制栅极包括：
在电荷捕获层上形成控制栅极材料；
蚀刻控制栅极材料以形成邻接电荷捕获层的上表面和电荷捕获层的侧壁的控制栅极前体；
形成邻接控制栅极前体中的一个的侧壁和电荷捕获层的上表面的第一控制栅极间隔件；以及
凹陷控制栅极材料以形成控制栅极。
根据本发明的一个实施例，在凹陷控制栅极材料之前形成第一控制栅极间隔件并且在凹陷控制栅极材料之后形成第二控制栅极间隔件。
根据本发明的一个实施例，控制栅极前体具有从第一控制栅极间隔件和电荷捕获层之间开始单调递增的高度。
根据本发明的一个实施例，形成控制栅极包括：
实施第三蚀刻且去除选择栅极的共享共同源极的内侧壁之间的控制栅极结构，之后形成第二控制栅极间隔件，从而形成控制栅极。
根据本发明的一个实施例，还包括：
实施平坦化工艺，平坦化工艺沿着第一控制栅极间隔件的上表面、第二控制栅极间隔件的上表面、控制栅极的上表面和选择栅极的上表面形成大致平坦的表面。
根据本发明的一个实施例，还包括：
在衬底中形成源极/漏极区，其中，源极/漏极区布置在选择栅极之间且邻接控制栅极的外侧壁；
在源极/漏极区的上表面上直接形成硅化物层；以及
形成延伸至源极/漏极区的接触件。
附图说明
当结合附图进行阅读时，通过下列详细的描述，可以更好地理解本公开的各方面。应该强调的是，根据工业中的标准实践，没有按比例绘制各种部件。实际上，为了清楚地讨论，可以任意地增加或减小各种部件的尺寸。
图1A示出了根据本公开的一些实施例的两对分离式栅极闪存单元的截面图。
图1B示出了分离式栅极闪存单元的一些实施例的截面图。
图2示出了具有不同间隔的两组分离式栅极闪存单元阵列的一些实施例的截面图。
图3示出了形成成对的分离式栅极存储单元的方法的一些实施例的流程图。
图4至图15示出了形成分离式栅极闪存单元的方法处于制造的各个阶段的截面图的一些实施例。
具体实施方式
下列公开提供了用于实现所提供主题的不同特征的多种不同实施例或实例。以下将描述组件和布置的特定实例以简化本发明。当然，这些仅是实例并且不旨在限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触的实施例，也可以包括其他部件可以形成在第一部件和第二部件之间使得第一部件和第二部件不直接接触的实施例。另外，本发明可以在多个实例中重复参考符号和/或字符。这种重复用于简化和清楚，并且其本身不表示所述多个实施例和/或配置之间的关系。
此外，在此可使用诸如“在…之下”、“在…下面”、“下面的”、“在…上面”、以及“上面的”等的空间关系术语，以容易的描述如图中所示的一个元件或部件与另一元件(多个元件)或部件(多个部件)的关系。除图中所示的方位之外，空间关系术语将包括使用或操作中的装置的各种不同的方位。装置可以以其他方式定位(旋转90度或在其他方位)，并且通过在此使用的空间关系描述符进行相应地解释。
分离式栅极闪存通常包括存储数据位的分离式栅极存储单元阵列。分离式栅极存储单元包括设置在位于半导体衬底内的沟道区上方的选择栅极(SG)和控制栅极(CG)。SG和CG被电荷捕获层横向分隔开，该电荷捕获层被配置成捕获与存储在存储单元中的数据位相对应的预定数量的电荷。通常，为了制造闪存单元的CG，导电控制栅极材料沉积在SG上方并且介电材料沉积在控制栅极材料上方。在单个蚀刻步骤中图案化控制栅极材料和介电材料以形成CG前体和沿着CG前体的上部分延伸的介电间隔件。沿着介电间隔件下方的CG前体的侧壁形成BARC(底部抗反射涂层)涂层，以保护CG前体的暴露出的侧壁(位于介电间隔件的下方)不受凹陷CG前体的上表面以形成控制栅极的后续蚀刻工艺的影响。
不幸的是，BARC涂层的不均匀性可为这种工艺的问题。例如，不同的分离式栅极闪存单元阵列可在闪存单元之间具有不同的间隔。不同的间隔使得位于不同的分离式栅极闪存单元阵列上方的BARC涂层很难实现均匀的厚度(例如，被较小间隔分隔开的闪存单元会具有比被较大间隔分隔开的闪存单元更大的上面BARC涂层厚度)。BARC涂层的这种不均匀性将导致BARC涂层在剥离后仍留有残渣。该残渣给后续的处理步骤带来不利影响且导致不完整的CG凹陷和CG损坏。
因此，本公开涉及改进的分离式栅极闪存单元的结构以及相关的处理方法。该处理方法形成沿着CG前体的侧壁的整个长度延伸的介电间隔件，从而在没有使用BARC涂层的情况下为CG前体的侧壁提供保护。在一些实施例中，产生的分离式栅极闪存单元包括通过栅极介电层与半导体衬底分隔开的选择栅极。控制栅极布置在选择栅极的一侧并且具有垂直部分的电荷捕获层设置在选择栅极和控制栅极之间。电荷捕获层具有在控制栅极下方延伸的横向部分。第一控制栅极间隔件布置在电荷捕获层的横向部分上且沿着控制栅极的外侧壁连续延伸。第二控制栅极间隔件布置在电荷捕获层的横向部分上且沿着第一控制栅极间隔件的外侧壁延伸。第一和第二控制栅极间隔件的底表面与控制栅极的底表面大致共平面。有利地是，分离式栅极闪存单元免受如先前工艺的不均匀BARC涂层问题，因此提供了更好的可靠性。
图1A示出了包括分离式栅极存储单元的集成电路100a的一些实施例的截面图。
集成电路100a包括布置在半导体衬底102上方的第一对分离式栅极闪存单元104和第二对分离式栅极闪存单元106。第一对分离式栅极闪存单元104和第二对分离式栅极闪存单元106具有分别包括选择栅极112和控制栅极116的分离式栅极闪存单元，选择栅极112和控制栅极116设置在于半导体衬底102内的源极/漏极区126之间延伸的沟道区130上方。选择栅极112与半导体衬底102被栅极介电层114分隔开。控制栅极116与半导体衬底102被栅极介电层114和被电荷捕获层110垂直分隔开。控制栅极116与选择栅极112被电荷捕获层110横向分隔开。
双侧壁间隔件108布置在电荷捕获层110上方。双侧壁间隔件108具有与控制栅极116的底表面大致共平面的底表面。在一些实施例中，双侧壁间隔件108包括第一控制栅极间隔件120和第二控制栅极间隔件122。第一控制栅极间隔件120布置在电荷捕获层110上方且沿着控制栅极116的外侧壁延伸。第二控制栅极间隔件122布置在电荷捕获层110上且沿着第一控制栅极间隔件120的外侧壁延伸。侧壁间隔件124可设置在栅极介电层114上方且邻接选择栅极112(与电荷捕获层110相对)和电荷捕获层110以及第二控制栅极间隔件122。
因为第一控制栅极间隔件120沿着控制栅极116的侧壁的整个长度延伸，所以第一控制栅极间隔件120能够保护控制栅极116的侧壁免受在制造集成电路100a(未使用BARC涂层)期间用于凹陷控制栅极116的上表面的蚀刻工艺的影响。图1B示出了分离式栅极闪存单元100b的更详细实施例的截面图。
分离式栅极闪存单元100b包括设置在半导体衬底102上方的选择栅极(SG)112。SG 112与半导体衬底102被栅极介电层114分隔开。控制栅极(CG)116布置在SG 112的一侧上。在一些实施例中，SG 112和CG 116为具有平坦顶表面和侧壁的立方体形状，这样有益于临界尺寸控制、间隔件形成以及渗漏控制。在一些实施例中，SG 112和CG 116包括掺杂多晶硅。在其他实施例中，SG 112和CG 116可包括诸如(例如)金属的其他导电材料。
被配置成存储电荷的电荷捕获层110具有垂直部分118a和横向部分118b。垂直部分118a设置在SG 112和CG 116的相邻侧壁之间。横向部分118b在CG 116下方延伸。在一些实施例中，电荷捕获层110包括夹设在两个介电层(例如，氧化层)之间的电荷捕获组件(例如，氮化层或随意布置的球状硅点层)。在操作分离式栅极闪存单元100b期间，介电层被构造成向和从电荷捕获组件促进电子隧道，使得电荷捕获组件能够保持捕获到的电子，捕获到的电子以与存储在分离式栅极闪存单元100b内的数据状态相对应的方式改变分离式栅极闪存单元100b的阈值电压。
第一控制栅极间隔件120直接设置在电荷捕获层110的横向部分118b的上方并且沿着CG 116的外侧壁(与垂直部分118a相对)延伸。第一控制栅极间隔件120在蚀刻工艺期间保护CG 116的侧壁。在一些实施例中，第一控制栅极间隔件120可包括氮化硅。第一控制栅极间隔件120邻接CG116的外侧壁117。在一些实施例中，第一控制栅极间隔件120和控制栅极116具有大致相同的高度，使得第一控制栅极间隔件120沿着控制栅极116的外侧壁117的整个长度延伸。
第二控制栅极间隔件122直接设置在电荷捕获层110的横向部分118b的上方并且沿着第一控制栅极间隔件120的外侧壁121(与CG 116相对)延伸。第二控制栅极间隔件122可包括氮化硅。第二控制栅极间隔件122邻接第一控制栅极间隔件120的外侧壁121。在一些实施例中，第二控制栅极间隔件122和第一控制栅极间隔件120具有大致相同的高度，使得第二控制栅极间隔件122沿着第一控制栅极间隔件120的外侧壁121的整个长度延伸。
第一侧壁间隔件124a沿着SG 112的外侧壁(与电荷捕获层110相对)设置在栅极介电层114上方。第二侧壁间隔件124bb设置在栅极介电层114上方且沿着第二控制栅极间隔件122的外侧壁123(与第一控制栅极间隔件120相对)延伸。第二侧壁间隔件124b覆盖电荷捕获层的横向部分118b的侧壁。在一些实施例中，第一侧壁间隔件124a和第二侧壁间隔件124b可包括氮化硅。在一些实施例中，在制造分离式栅极闪存单元100b期间实施的平坦化工艺导致第一侧壁间隔件124a和第二侧壁间隔件124b的上表面、第一控制栅极间隔件120和第二控制栅极间隔件122、电荷捕获层110的垂直部分118a、CG 116和SG 112共平面。
源极/漏极区126设置在半导体衬底102内且位于第一侧壁间隔件124a和第二侧壁间隔件124b的相对侧上。在一些实施例中，邻近第一侧壁间隔件124a的源极/漏极区126可用作相邻的分离式栅极闪存单元(未示出)的共享或共同漏极区。在一些实施例中，硅化物层128可设置在源极/漏极区126的顶表面上。层间介电(ILD)层130布置在半导体衬底102上方。导电接触件132垂直穿过ILD层130延伸至硅化物层128，以在源极/漏极区126和上面的金属互连层(未示出)之间提供电连接。
在操作期间，SG 112连接至字线(WL)(未示出)以控制分离式栅极闪存单元100b的接入。电荷载体(例如，空穴或电子)能够通过位于源极/漏极区126之间的导电沟道区注入电荷捕获层110。例如，低电压可施加至SG 112以在SG 112下方形成反型沟道(inversion channel)。在低电压被施加给SG 112时，高电压被施加给CG 116，这样吸引或排斥电荷载体至电荷捕获层110或从电荷捕获层110吸引或排斥电荷载体。低SG电压在编程期间有助于将漏电流降至最小，这样与标准的单晶体管存储器相比引起相对较小的编程功率。
图2示出了具有带有不同间隔的两组分离式栅极闪存单元阵列的集成电路(IC)200的一些实施例的截面图。
半导体衬底102包括第一区102a，其与第二区102b横向间隔开。第一分离式栅极闪存单元阵列202设置在第一区102a上方并且第二分离式栅极闪存单元阵列204设置在第二区102b上方。在一些实施例中，第一区102a和第二区102b可包括提供不同用途的结构。例如，在一些实施例中，第一区102a可包括用于存储数据位的第一分离式栅极闪存单元阵列202，而第二区102b可包括用作电容器的第二分离式栅极闪存单元阵列204。在一些实施例中，第一阵列202是闪存阵列，第一距离206a和第二距离208a的范围在约20nm和约300nm之间。在一些实施例中，第二阵列204用作电容器，第三距离206b的范围在约20nm和约300nm之间，并且第四距离208b小于约100nm。
在一些实施例中，第一阵列202和/或第二阵列204的不同元件可不同地间隔开。例如，在一些实施例中，第一阵列202的第一侧壁间隔件124a被第一距离206a分隔开并且第一阵列202的第二侧壁间隔件124b被第二距离208a分隔开。同样地，第二阵列204的第一侧壁间隔件124a被大于第一距离206a的第三距离206b分隔开并且第二阵列204的第二侧壁间隔件124b被大于第二距离208a的第四距离208b分隔开。不同阵列的存储单元之间的一般间隔可描述为这些单个距离的平均值。即，第一阵列202的第一间隔可描述为第一距离206a和第二距离208a的平均值，并且第二阵列204的第二间隔可描述为第三距离206b和第四距离208b的平均值。换言之，第一间隔＝(206a+208a)/2；并且第二间隔＝(206b+208b)/2。因为第一控制栅极间隔件120用于保护控制栅极116，所以消除了具有不同间隔的阵列之间的不均匀的BARC涂层沉积和完全去除BARC涂层的问题。
参照图3，提供了一种用于制造集成电路的方法300的一些实施例的流程图。有利地是，方法300不包括BARC涂层工艺，而是在凹陷控制栅极前体期间使用第一控制栅极间隔件来保护控制栅极的侧壁。
在302中，选择栅极形成在半导体衬底上方。
在304中，电荷捕获层形成在半导体衬底上方，电荷捕获层具有垂直部分和横向部分。控制栅极材料然后沉积在电荷捕获层上方。
在306中，控制栅极前体直接形成在电荷捕获层的横向部分上方，并且控制栅极结构同时形成在相邻的选择栅极之间。
在308中，第一控制栅极间隔件直接形成在电荷捕获层的横向部分上方。第一控制栅极间隔件沿着电荷捕获层的垂直部分的外侧壁延伸。
在310中，控制栅极前体被凹陷以形成控制栅极。
在312中，第二控制栅极间隔件直接形成在电荷捕获层的横向部分上方。第二控制栅极间隔件沿着第一控制栅极间隔件的外侧壁延伸。
在314中，去除相邻的选择栅极的内侧壁之间的控制栅极结构。
在316中，去除电荷捕获层的未被控制栅极和控制栅极间隔件覆盖的部分。
在318中，形成源极/漏极区，之后在源极/漏极区上方形成硅化物层。
在320中，沿着选择栅极的内侧壁和第二控制栅极间隔件的外侧壁形成侧壁间隔件。
在322中，实施平坦化工艺，之后形成ILD层。然后形成接触件以欧姆连接至源极/漏极区。
尽管在本文中示出了所公开的方法300并将其描述为一系列的动作或事件，但是应该理解，这些动作或事件的所示顺序不应解释为限制意义。例如，可以以不同的顺序发生一些动作和/或一些动作可与除了本文所示和/或描述的动作或事件以外的其他动作或事件同时发生。此外，不是所有的动作可被要求实现本文描述的一个或多个方面或实施例，并且本文描述的一个或多个动作可在一个或多个单独的动作和/或阶段中进行。
参照图4至图15，提供了根据一些实施例的形成一对分离式栅极存储单元的方法的截面图。尽管图4至图15描述了方法300，但是应该理解，图4至图15所公开的结构不限于这种方法。
图4示出了对应于动作302的截面图400的一些实施例。
如截面图400所示，提供了具有第一区102a和第二区102b的半导体衬底102。第一选择栅极阵列202’形成在第一区上方并且第二选择栅极阵列204’设置在第二区上方。第一选择栅极202’阵列和第二选择栅极204’阵列分别包括选择栅极(SG)112’和设置于其上方的相应的SG掩模402。在形成SG 112’之前，栅极介电层114’可形成在半导体衬底102上。第一选择栅极阵列202’的相邻SG 112’(其共享共同的源极区)被第一选择栅极间隔206a’分隔开，而第二选择栅极阵列204’的相邻SG 112’被第二选择栅极间隔206b’分隔开。在一些实施例中，第二选择栅极间隔206b’小于第一选择栅极间隔206a’。
半导体衬底102通常为厚度均匀且平坦的。此外，半导体衬底102是n型或p型，并且例如可为诸如Si块体晶圆或绝缘体上硅(SOI)晶圆的硅晶圆。如果存在，SOI衬底包括高质量硅的有源层，其与处理晶圆被掩埋的氧化物层分隔开。栅极介电层114可以是诸如二氧化硅的氧化物、或高k介电材料。SG 112’由诸如掺杂多晶硅的导电材料制成。SG掩模402通常包括氮，并且在一些实施例中可以是氮化硅。
图5示出了对应于动作304的截面图500的一些实施例。
如截面图500所示，电荷捕获层110’形成在SG掩模402、SG 112’、栅极介电层114’和半导体衬底102的暴露表面上。在一些实施例中，通过等离子体增强化学汽相沉积(PECVD)可形成电荷捕获层110’。在一个实施例中，电荷捕获层110’包括夹设在两个二氧化硅层之间的电荷捕获氮化硅层，以产生通常被称为“ONO”层的三层堆叠件。在其他实施例中，电荷捕获层110’可包括富硅氮化物膜或硅纳米颗粒点层、或包括但不限于以各种化学计量的硅、氧、和氮的任意膜。
在形成电荷捕获层110’之后，实施沉积工艺502，在电荷捕获层110’上方形成控制栅极(CG)材料116’。在一些实施例中，控制栅极材料116’可以是例如掺杂多晶硅或金属。CG材料116’可通过诸如化学汽相沉积(CVD)或物理汽相沉积(PVD)的沉积技术形成。
图6示出了对应于动作306的截面图600的一些实施例。
如截面图600所示，对CG材料116’进行第一蚀刻602以沿着SG 112’的侧壁形成CG前体116”。CG前体116”’具有单调递增向电荷捕获层110’的高度。第一蚀刻还形成在相邻SG 112’的内侧壁(面对面)之间形成的CG结构115”。在各种实施例中，使用干蚀刻剂(例如，RIE蚀刻、等离子体蚀刻等)或湿蚀刻剂(例如，氢氟酸)可实施第一蚀刻602。
图7示出了对应于动作308的截面图700的一些实施例。
如截面图700所示，第一CG间隔件120’直接形成在电荷捕获层110’的横向部分118b上方。第一CG间隔件120’沿着CG前体116”的外侧壁(与SG相对)垂直对准。在一些实施例中，通过沉积氮化物和选择性地蚀刻氮化物形成第一控制栅极间隔件120’，以形成第一CG间隔件120’。在一些实施例中，第一CG间隔件120’包括氮化硅。
图8示出了对应于动作310的截面图800的一些实施例。
如图截面图800所示，实施第二蚀刻802以凹陷控制栅极前体116”且形成CG 116”’。第一控制栅极间隔件120’保护沿着SG 112’的外侧壁设置的CG前体116”的侧壁。在一些实施例中，使用干蚀刻剂(例如，RIE蚀刻、等离子体蚀刻等)或湿蚀刻剂(例如，氢氟酸)可实施第二蚀刻802。第二蚀刻802将控制栅极前体凹陷至与SG 112’的高度大致相等的高度水平。用在第二蚀刻802中的蚀刻剂可对电荷捕获层110’和第一控制栅极间隔件120’具有高选择性，以至于不会损坏电荷捕获层110’和第一控制栅极间隔件120’。
图9示出了对应于动作312的截面图900的一些实施例。
如截面图900所示，第二CG间隔件122’直接形成在电荷捕获层110’的横向部分118b上方。第二CG间隔件122’沿着第一CG间隔件120’的外侧壁(与CG 116”’相对)延伸。第二CG间隔件122’还在CG 116”’的上表面上方形成密封件。第二CG间隔件122’在将来的蚀刻步骤期间保护CG116”’。在一些实施例中，通过沉积氮化物和选择性地蚀刻氮化物形成第二控制栅极间隔件122’，以形成第二CG间隔件122’。在一些实施例中，第二CG间隔件122’包括氮化硅。在一些实施例中，第一和第二CG间隔件122’的底表面与CG 116”’的底表面大致共平面。
图10示出了对应于动作314的截面图1000的一些实施例。
如截面图1000所示，实施第三蚀刻1002以去除形成在相邻SG112’之间的CG结构115”’。在一些实施例中，第三蚀刻1002包括在第一区102a和第二区102b上方形成图案化的硬掩模1004，以及暴露出半导体衬底102的上表面，以去除相邻SG 112’的内侧壁之间的CG结构115”’。在各个实施例中，用于第三蚀刻1002中的蚀刻剂可以是干蚀刻剂(例如，RIE蚀刻、等离子体蚀刻等)或湿蚀刻剂(例如，氢氟酸)。
图11示出了对应于动作316的截面图1100的一些实施例。
如截面图1100所示，实施第五蚀刻1102以去除电荷捕获层110’的暴露部分(未被CG 116”’以及第一和第二CG间隔件120’和122’覆盖的部分的)。在一些实施例中，使用干蚀刻剂(例如，RIE蚀刻、等离子体蚀刻等)或湿蚀刻剂(例如，氢氟酸)可实施第五蚀刻1102。
图12示出了对应于动作318的截面图1200的一些实施例。
如截面图1200所示，在相邻的SG 112’之间以及CG 116”’之间形成源极/漏极区126。在一些实施例中，一种或多种掺杂剂种类(例如，硼、磷等)大致注入进半导体衬底102的未掩模区中，以形成源极/漏极区126。硅化物层128还直接形成在源极/漏极区126的上表面上方。硅化物层128提供源极/漏极区126和之后形成于其上方的接触件之间的欧姆连接。
图13示出了对应于动作320的截面图1300的一些实施例。
如截面图1300所示，侧壁间隔件材料124沿着CG 116”’、第一CG间隔件120’和第二CG间隔件122’、SG掩模402和SG 112’的暴露表面形成在半导体衬底102上方。侧壁间隔件材料124邻接SG 112’的内侧壁(面对面)的外侧壁、硅化物层128的顶表面、第二CG间隔件122’的外侧壁和倾斜或锥形顶表面、第一CG间隔件120’的上表面、和SG掩模402的上表面和暴露侧壁。在一些实施例中，侧壁间隔件材料124可以是氮化硅。
图14示出了对应于动作320和322的截面图1400的一些实施例。
如截面图1400所示，蚀刻侧壁间隔件材料124以形成沿着SG 112’的内侧壁延伸的第一侧壁间隔件124a和沿着第二控制栅极间隔件122’的外侧壁延伸的第二侧壁间隔件124b。随后还实施平坦化工艺，以形成SG 112、CG 116、电荷捕获层110、第一控制栅极间隔件120’和第二控制栅极间隔件122，它们具有沿着水平面1402平坦化的上表面。形成例如低k材料的层间介电(ILD)层130以填充硅化物层128上方的空间以及覆盖工件。
图15示出了对应于动作322的截面图1500的一些实施例。
如截面图1500所示，形成穿过ILD层130延伸至源极/漏极区126的接触件132。在一些实施例中，接触件132包括诸如铜、金或钨的金属。在一些实施例中，通过实施图案化蚀刻以在ILD层130中产生开口，然后用金属填充开口来形成接触件132。
因此，本公开涉及在不使用BARC涂层的情况下形成分离式栅极闪存单元的方法，以及相关的结构。
在一些实施例中，本公开涉及一种分离式栅极闪存单元，其包括与半导体衬底通过栅极介电层分隔开的选择栅极。控制栅极布置在选择栅极的一侧。具有垂直部分的电荷捕获层设置在选择栅极和控制栅极之间，并且电荷捕获层的横向部分在控制栅极下方延伸。第一控制栅极间隔件布置在电荷捕获层的横向部分上并且沿着控制栅极的外侧壁连续延伸。第二控制栅极间隔件布置在电荷捕获层的横向部分上并且沿着第一控制栅极间隔件的外侧壁延伸。第一和第二控制栅极间隔件的底表面与控制栅极的底表面大致共平面。
在另一个实施例中，本公开涉及一种集成电路(IC)。IC包括与半导体衬底通过栅极介电层分隔开的选择栅极。具有垂直部分的电荷捕获层设置在选择栅极和控制栅极之间，并且电荷捕获层的横向部分设置在控制栅极和栅极介电层之间。第一控制栅极间隔件邻接电荷捕获层的横向部分且覆盖控制栅极的与电荷捕获层的垂直部分相对的侧壁。第二控制栅极间隔件邻接电荷捕获层的横向部分和第一控制栅极间隔件。
在另一个实施例中，本公开涉及一种形成分离式栅极存储单元的方法。该方法包括在半导体衬底上方形成选择栅极。该方法还包括在半导体衬底上方形成电荷捕获层，电荷捕获层具有垂直部分和横向部分，其中，垂直部分邻接选择栅极的外侧壁。该方法还包括在横向部分上方直接形成控制栅极，其中，控制栅极沿着垂直部分的外侧壁延伸。该方法还包括在横向部分上方直接形成第一控制栅极间隔件，第一控制栅极间隔件沿着控制栅极的外侧壁延伸。该方法还包括在横向部分上方直接形成第二控制栅极间隔件，第二控制栅极间隔件沿着第一控制栅极间隔件的外侧壁延伸。
上面论述了若干实施例的部件，使得本领域的技术人员可以更好地理解本公开的各个方面。本领域的技术人员应该理解，可以很容易地使用本公开作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的工艺和结构。本领域的技术人员也应该意识到，这种等效构造并不背离本公开的精神和范围，并且在不背离本公开的精神和范围的情况下，可以进行多种变化、更换以及改变。

Claims (10)

1.一种分离式栅极存储单元，包括：
选择栅极，与半导体衬底通过栅极介电层分隔开；
控制栅极，布置在所述选择栅极的一侧；
电荷捕获层，具有设置在所述选择栅极和所述控制栅极之间的垂直部分以及在所述控制栅极下方延伸的横向部分；
第一控制栅极间隔件，布置在所述电荷捕获层的所述横向部分上且沿着所述控制栅极的外侧壁连续延伸；以及
第二控制栅极间隔件，布置在所述电荷捕获层的所述横向部分上且沿着所述第一控制栅极间隔件的外侧壁延伸，其中，所述第一控制栅极间隔件的底表面和所述第二控制栅极间隔件的底表面与所述控制栅极的底表面大致共平面。
2.根据权利要求1所述的分离式栅极存储单元，其中，所述第一控制栅极间隔件和所述第二控制栅极间隔件包括氮化硅(SiN)。
3.根据权利要求1所述的分离式栅极存储单元，还包括：
邻接所述选择栅极的与所述电荷捕获层相对的内侧壁的第一侧壁间隔件以及邻接所述第二控制栅极间隔件的外侧壁的第二侧壁间隔件。
4.根据权利要求3所述的分离式栅极存储单元，其中，所述电荷捕获层的所述横向部分具有与所述第二控制栅极间隔件的所述外侧壁对准且被所述第二侧壁间隔件覆盖的侧壁。
5.根据权利要求3所述的分离式栅极存储单元，其中，所述第一侧壁间隔件的上表面和所述第二侧壁间隔件的上表面、所述第一控制栅极间隔件的上表面和所述第二控制栅极间隔件的上表面、所述控制栅极的上表面以及所述电荷捕获层的上表面与所述选择栅极的上表面共平面。
6.根据权利要求3所述的分离式栅极存储单元，其中，所述第一侧壁间隔件和所述第二侧壁间隔件邻接所述栅极介电层。
7.根据权利要求3所述的分离式栅极存储单元，其中，所述第一侧壁间隔件将所述第二侧壁间隔件和所述控制栅极完全分隔开。
8.根据权利要求3所述的分离式栅极存储单元，其中，所述控制栅极具有邻接所述第一侧壁间隔件的大致垂直侧壁。
9.一种集成电路(IC)，包括：
选择栅极，与半导体衬底通过栅极介电层分隔开；
电荷捕获层，具有设置在所述选择栅极和控制栅极之间的垂直部分和设置在所述控制栅极和所述栅极介电层之间的横向部分；
第一控制栅极间隔件，邻接所述电荷捕获层的所述横向部分且覆盖所述控制栅极的与所述电荷捕获层的所述垂直部分相对的侧壁；以及
第二控制栅极间隔件，邻接所述电荷捕获层的所述横向部分和所述第一控制栅极间隔件。
10.一种形成分离式栅极存储器件的方法，所述方法包括：
在半导体衬底上方形成选择栅极；
在所述半导体衬底上方形成电荷捕获层，所述电荷捕获层具有垂直部分和横向部分，其中，所述垂直部分邻接所述选择栅极的外侧壁；
在所述横向部分上方直接形成控制栅极，其中，所述控制栅极沿着所述垂直部分的外侧壁延伸；
在所述横向部分上方直接形成第一控制栅极间隔件，所述第一控制栅极间隔件沿着所述控制栅极的外侧壁延伸；以及
在所述横向部分上方直接形成第二控制栅极间隔件，所述第二控制栅极间隔件沿着所述第一控制栅极间隔件的外侧壁延伸。
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