CN105870324A - 薄膜存储器技术的l形电容器 - Google Patents

薄膜存储器技术的l形电容器 Download PDF

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Abstract

本发明涉及一种非平面的FEOL(前道工序)电容器和一种相关的制造方法，该非平面的FEOL电容器包括设置在电极间的电荷捕获介电层。在一些实施例中，非平面的FEOL电容器具有设置在衬底上方的第一电极。电荷捕获介电层在衬底上设置在邻近第一电极的位置处。电荷捕获介电层具有“L”形，具有在第一方向上延伸的横向部分和在第二方向上延伸的垂直部分。第二电极布置在横向部分上，并通过垂直部分与第一电极间隔开。本发明还提供了薄膜存储器技术的L形电容器。

Description

薄膜存储器技术的L形电容器
相关申请的交叉参考
本申请要求于2015年2月6日提交的第62/112,701号美国临时专利申请的优先权。
技术领域
本发明一般地涉及半导体技术领域，更具体地，涉及半导体器件及其形成方法。
背景技术
闪速存储器是可以电擦除和重新编程的电子的非易失性计算机存储介质。该闪速存储器用于各种各样的电子器件和设备(如，消费电子产品、汽车等)。常见类型的闪速存储单元包括堆叠栅极存储单元和分离栅极存储单元。与堆叠栅极存储单元相比，分离栅极存储单元具有以下一些优点：诸如更低的功耗、更高的注入效率、更不易受短沟道效应的影响以及过擦除不敏感性。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种集成电容器，包括：第一电极，设置在衬底上方；电荷捕获介电层，在所述衬底上设置在邻近所述第一电极的位置处，其中，所述电荷捕获介电层包括“L”形或“U”形，并且具有在第一方向上延伸的横向部分和在不同于所述第一方向的第二方向上延伸的垂直部分；以及第二电极，布置在所述横向部分上，并通过所述垂直部分与所述第一电极间隔开。
在该电容器中，所述电荷捕获介电层包括：第一介电层，设置在所述衬底上方；多个量子点，设置在所述第一介电层上方；以及第二介电层，设置在所述第一介电层和所述多个量子点上方。
在该电容器中，所述第一电极耦合至接地端或可变电压值，并且所述第二电极耦合至可变电压值或接地端。
在该电容器中，所述第一电极和所述第二电极位于集成芯片的外围区域中，所述集成芯片的外围区域围绕包括多个存储单元的嵌入式存储区域。
在该电容器中，所述第一电极和所述第二电极设置在具有第一掺杂类型的第一阱区上方；以及所述嵌入式存储区域设置在第二阱区上方，所述第二阱区具有所述第一掺杂类型或者第二掺杂类型。
在该电容器中，所述第一电极和所述第二电极在所述衬底上方设置在通过边界区域与分离栅极闪速存储单元横向间隔开的位置处，所述边界区域包括一个或多个隔离结构和伪结构。
在该电容器中，所述第一电极和所述第二电极包括掺杂的多晶硅。
该电容器还包括：栅极介电层，设置在所述衬底上方，其中，所述第一电极和所述电荷捕获介电层邻接所述栅极介电层的顶面或者所述第一电极邻接所述栅极介电层的顶面。
该电容器还包括：第二电荷捕获介电层，设置在所述第一电极的与所述电荷捕获介电层相对的一侧上，其中，所述第二电荷捕获介电层包括在所述第一方向上延伸的第二横向部分和在所述第二方向上延伸的第二垂直部分；以及第三电极，布置在所述第二横向部分上，并通过所述第二垂直部分与所述第一电极间隔开。
在该电容器中，所述第二电极和所述第三电极电耦合至第一电压值或接地端；以及其中，所述第一电极电耦合至所述接地端或所述第一电压值。
在该电容器中，所述第一方向基本上垂直于所述第二方向。
根据本发明的另一方面，提供了一种集成芯片，包括：栅极介电层，设置在半导体衬底上方；第一电极，邻接所述栅极介电层的顶面；电荷捕获介电层，在邻近所述第一电极的位置处邻接所述栅极介电层的顶面，其中，所述电荷捕获介电层包括在第一方向上延伸的横向部分和在不同于所述第一方向的第二方向上延伸的垂直部分；第二电极，布置在所述横向部分上，并通过所述垂直部分与所述第一电极间隔开；以及分离栅极闪速存储单元，在所述半导体衬底上方设置在通过边界区域与所述第一电极和所述第二电极横向间隔开的位置处。
在集成芯片中，所述电荷捕获介电层包括：第一介电层，设置在所述半导体上方；多个量子点，设置在所述第一介电层上方；以及第二介电层，设置在所述第一介电层和所述多个量子点上方。
在集成芯片中，所述第一方向基本上垂直于所述第二方向。
在集成芯片中，其中，所述第一电极和所述第二电极设置在具有第一掺杂类型的第一阱区上方；以及其中，所述分离栅极闪速存储单元设置在第二阱区上方，所述第二阱区具有所述第一掺杂类型或者第二掺杂类型。
在集成芯片中，所述第一电极和所述第二电极包括掺杂的多晶硅。
该集成芯片还包括：第二电荷捕获介电层，设置在所述第一电极的与所述电荷捕获介电层相对的一侧上，其中，所述第二电荷捕获介电层包括在所述第一方向上延伸的第二横向部分和在所述第二方向上延伸的第二垂直部分；以及第三电极，布置在所述第二横向部分上，并通过所述第二垂直部分与所述第一电极间隔开。
在集成芯片中，所述第一电极耦合至接地端或可变电压值，并且所述第二电极耦合至所述可变电压值或所述接地端。
根据本发明的又一方面，提供了一种形成集成芯片的方法，包括：在半导体衬底上方形成选择栅极层，所述半导体衬底具有与外围区域横向间隔开的嵌入式存储区域；图案化所述选择栅极层，以在所述嵌入式存储区域中形成选择栅极，并在所述外围区域中形成第一多个电容器电极；在所述选择栅极和所述第一多个电容器电极上方形成电荷捕获介电层；在所述电荷捕获介电层上方形成控制栅极层；以及图案化所述控制栅极层，以在所述嵌入式存储区域中形成控制栅极，并在所述外围区域中形成第二多个电容器电极。
在该方法中，所述第一多个电容器电极包括第一电容器电极；其中，所述电荷捕获介电层包括“L”形或者“U”形，具有在第一方向上延伸的横向部分和在不同于所述第一方向的第二方向上延伸的垂直部分；以及其中，所述第二多个电容器电极包括布置在所述横向部分上的第二电容器电极，所述第二电容器电极通过所述垂直部分与所述第一电容器电极间隔开。
附图说明
当结合附图进行阅读时，根据下面详细描述可以更好地理解本发明。应该强调的是，根据工业中的标准实践，各种部件没有被按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增加或减少。
图1示出了具有电荷捕获介电层的非平面的FEOL(前道工序)电容器的一些实施例的截面图。
图2示出了具有电荷捕获介电层的非平面的FEOL电容器的一些附加的实施例截面图。
图3A至图3B示出了具有电荷捕获介电层的非平面的FEOL电容器的一些附加的实施例的截面图。
图4示出了位于具有嵌入式存储单元的集成芯片的外围区域中的非平面的FEOL电容器的一些实施例的截面图。
图5A至图5B示出了具有嵌入式闪速存储器和非平面的FEOL电容器的集成芯片的BEOL连接的一些实施例。
图6示出了形成具有电荷捕获介电层的非平面的FEOL电容器的方法的一些实施例的流程图。
图7示出了形成具有电荷捕获介电层的非平面的FEOL电容器的方法的一些附加的实施例的流程图。
图8至图17示出了形成非平面的FEOL电容器具有电荷捕获介电层的集成芯片的方法的截面图的一些实施例。
具体实施方式
以下公开内容提供了许多不同实施例或实例，用于实现所提供主题的不同特征。以下将描述部件和布置的特定实例以简化本发明。当然，这些仅是实例并且不意欲限制本发明。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件形成为直接邻接的实施例，也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件不直接邻接的实施例。另外，本发明可以在多个实例中重复参考标号和/或字符。这种重复是为了简化和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。
此外，为了便于描述，本文中可以使用诸如“在…下方”、“在…下面”、“下部”、“在…上面”、“上部”等空间关系术语以描述如图所示的一个元件或部件与另一元件或部件的关系。除图中所示的方位之外，空间关系术语意欲包括使用或操作过程中的器件的不同的方位。装置可以以其它方式定位(旋转90度或在其他方位)，并且在本文中使用的空间关系描述符可同样地作相应地解释。
嵌入式存储器在现代的集成芯片中是常见的。嵌入式存储器是位于与逻辑功能(如，处理器或ASIC)相同的集成芯片管芯上的电子存储器。一种常见类型的嵌入式存储器是嵌入式闪速存储器。嵌入式闪速存储单元包括布置在闪速存储单元的第一和第二源极/漏极区之间的选择栅极。闪速存储单元还包括布置在选择栅极旁边的控制栅极。控制栅极通过电荷捕获介电层与选择栅极间隔开。
数据可以通过对选择栅极和控制栅极施加电压被写入这样的闪速存储单元。现代的闪速存储器通常需要高压(如，电压约大于或约等于14V)来实施擦除和编程操作。为了实现高压，可以使用集成电荷泵。集成电荷泵使用电容器来存储电荷，然后释放电荷，以实现高压。通常，平面的PIP(多晶硅-多晶硅间绝缘体-多晶硅，poly-interpoly-poly)电容器用于集成电荷泵电路中。然而，这种PIP电容器的高度小于闪速存储单元的选择栅极和控制栅极的高度。应该意识到，在制造期间，高度越小会使制造期间所使用在电容器的区域中的掩模层变得越薄。较薄的掩模层不能给PIP电容器下面的衬底提供足够的保护，导致衬底损坏，从而器件性能降低。
因此，本发明涉及非平面的FEOL电容器及相关的制造方法，该非平面的FEOL电容器包括设置在电极之间的电荷捕获介电层。根据使电极所具有的高度基本上等于分离栅极存储单元的选择栅极和控制栅极的高度的工艺形成该非平面的FEOL电容器，由此减轻对下面的衬底的损坏。在一些实施例中，非平面的FEOL电容器包括设置在衬底上方的第一电极。电荷捕获介电层在衬底上设置在邻近第一电极的位置处。电荷捕获介电层包括“L”形，具有在第一方向上延伸的横向部分和在第二方向上延伸的垂直部分。第二电极布置在横向部分上，并通过垂直部分与第一电极间隔开。非平面的FEOL电容器相比于其占位面积(由于其横向和垂直部分)而提供相对较大的电容。而且，由于不需要图案化电容器的顶部极板，所以非平面的FEOL电容器具有相对较低的成本。
图1示出了具有电荷捕获介电层的非平面的前道工序(FEOL)电容器的一些实施例的截面图。应该意识到，术语FEOL衬里指的是集成芯片的预金属互连层，使得在形成后道工序(BEOL)金属互连件(如，器件接触件、金属互连线和通孔互连件)之前形成FEOL电容器。
非平面的FEOL电容器100包括设置在半导体衬底102上的栅极介电层104。包括导电材料的第一电极106设置在半导体衬底102上方的覆盖栅极介电层104的位置处。在一些实施例中，例如，第一电极106可包括掺杂的多晶硅或金属(如，铝)。在一些实施例中，第一电极106可邻接栅极介电层104的顶面。
电荷捕获介电层108设置在半导体衬底102上方的覆盖栅极介电层104的位置处并且邻接第一电极106的侧壁。电荷捕获介电层108包括“L”形。该“L”形具有在第一方向118上延伸的横向部分和在第二方向120上延伸的垂直部分。在一些实施例中，第一方向118可基本垂直于第二方向120。垂直部分可邻接第一电极106的侧壁，而横向部分可邻接栅极介电层104的顶面。在一些这样的实施例中，第一电极106和电荷捕获介电层108可具有沿着平面基本对齐的底面。在可选实施例中，电荷捕获介电层108的横向部分邻接半导体衬底102的顶面，而不邻接栅极介电层104的顶面。
电荷捕获介电层108可包括三层结构。在一些实施例中，三层结构可包括氧化物-氮化物-氧化物(ONO)结构，其中，该结构具有第一氧化物层、设置在第一氧化物层上方的氮化物层和设置在氮化物层上方的第二氧化物层。在其他实施例中，三层结构可包括氧化物-纳米晶体-氧化物(ONCO)结构，该结构具有第一介电层110、设置在第一介电层110上方的多个量子点112和设置在第一介电层110和多个量子点112上方的第二介电层114。在一些实施例中，第一介电层110和第二介电层114可包括氧化物。在一些实施例中，多个量子点112可包括硅量子点。在其他实施例中，多个量子点112可包括其他材料，诸如镓、砷化镓、石墨烯等。
第二电极116布置在电荷捕获介电层108的横向部分的上方。第二电极116通过电荷捕获介电层108的垂直部分与第一电极106横向间隔开。在一些实施例中，第二电极116可邻接电荷捕获介电层108的横向部分和垂直部分。在一些实施例中，例如，第二电极116可包括掺杂的多晶硅或金属。
在操作期间，将不同的电压施加给第一电极106和第二电极116。不同的电压将在第一电极106与第二电极116之间生成电势差。电势差生成延伸穿过电荷捕获介电层108的电场。电场会使具有第一符号的电荷(如，正电荷)聚集在第一电极106上，而使具有相反的第二符号的电荷(如，负电荷)聚集在第二电极116上。电荷的电势将能量储存在非平面的FEOL电容器100中。
图2示出了具有电荷捕获介电层的非平面的FEOL电容器200的一些附加的实施例的截面图。
非平面的FEOL电容器200包括设置在栅极介电层104上方的多个电极。多个电极包括布置在栅极介电层104的顶面上的第一电极106a和第二电极106b。多个电极还包括通过电荷捕获介电层202(如，ONO层或ONCO层)与栅极介电层104垂直间隔开的第三电极116a、第四电极116b和第五电极116c。第一电极106a横向布置第三电极116a与第四电极116b之间，并且第二电极106b横向布置在第四电极116b与第五电极116c之间。在多个实施例中，多个电极可包括掺杂的多晶硅或金属。
电荷捕获介电层202包括通过第一电极106a和第二电极106b而横向间隔开的第一部件202a、第二部件202b和第三部件202c。在一些实施例中，非平面的FEOL电容器200可包括对称结构。例如，第一部件202a和第三部件202c可关于延伸穿过第二部件202b的对称轴对称。
电荷捕获介电层202的第一部件202a具有“L”形，该“L”形包括在第三电极116a下面横向延伸的第一横向部分和在第一电极106a与第三电极116a之间延伸的第一垂直部分。在一些实施例中，第一横向部分邻接栅极介电层104，而第一垂直部分邻接第一电极106a和第三电极116a的侧壁。电荷捕获介电层202的第二部件202b设置在第一电极106a的与第一部件202a相对的一侧上。第二部件202b具有“U”形，其中，该“U”形包括在第四电极116b下面横向延伸的第二横向部分、在第一电极106a与第四电极116b之间延伸的第二垂直部分和在第二电极106b与第四电极116b之间延伸的第三垂直部分。电荷捕获介电层202的第三部件202c设置在第二电极106b的与第二部件202b相对的一侧上。第三部件202c具有“L”形，该“L”形包括在第五电极116c下面横向延伸的第三横向部分和在第二电极106b与第五电极116c之间延伸的第四垂直部分。
电荷捕获介电层202的部件202a至202c中的每一个都具有横向电容和垂直电容。例如，电荷捕获介电层202的第一部件202a具有介于电极116a与半导体衬底102之间的垂直电容CV。电荷捕获介电层202的第一部件202a具有介于电极116a与电极106a之间的横向电容CL。因此，非平面的FEOL电容器202的电容等于电荷捕获介电层202的部件202a至202c中的每一个的横向电容(介于电极106a与116a之间，介于电极106a与116b之间，介于电极116b与106b之间，以及介于电极106b与116c之间)和垂直电容(介于电极116a与半导体衬底102之间，介于电极116b与半导体衬底102之间，以及介于电极116c与半导体衬底102之间)的和。
图3A示出了具有电荷捕获介电层的非平面的FEOL电容器300a的一些附加的实施例的截面图。
非平面的FEOL电容器300a包括布置在半导体衬底102上方的介电材料302。在一些实施例中，控制栅极硬掩模层304位于横向邻接第三电极116a和第五电极116c的位置处。在一些这样的实施例中，控制栅极硬掩模层304所具有的侧壁与电荷捕获介电层202的侧壁基本对齐。在一些实施例中，控制栅极硬掩模层304还可覆盖第三电极116a、第四电极116b和第五电极116c。在这样的实施例中，控制栅极硬掩模层304可邻接电荷捕获介电层202的第一部件202a、第二部件202b和第三部件202c的侧壁。例如，控制栅极硬掩模层304可包括氮化硅(SiN)。
在一些实施例中，选择栅极硬掩模层308可布置在第一电极106a和第二电极106b上方。在一些实施例中，选择栅极硬掩模层308所具有的侧壁与第一电极106a和第二电极106b的侧壁基本对齐。此外，间隔件层306可布置在第三电极116a和第五电极116c的外边缘的上方。例如，间隔件层306可包括氮化硅(SiN)。在一些实施例中，间隔件层306所具有的侧壁与第三电极116a和第五电极116c的侧壁基本对齐。
层间介电(ILD)层310位于介电材料302上方。在一些实施例中，ILD层310可包括低k介电层、超低k介电层、极低k介电层和/或二氧化硅层。包括导电材料的多个接触件312垂直延伸穿过ILD层310，以邻接多个电极。在一些实施例中，多个接触件312可将电极116a至116c连接至第一电势，并且将电极106a至106b以及衬底102连接至接地端。在另一些实施例中，多个接触件312可将电极116a至116c连接至接地端，并且将电极106a至106b连接至第一电势。在一些实施例中，多个接触件312可包括钨、铜和/或铝。尽管多个接触件312示出为接触第三电极116a、第四电极116b和第五电极116c，但是应该意识到，附加的接触件(未示出)也可延伸穿过ILD层，以邻接第一电极106a和第二电极106b。
在一些实施例中，如图3A所示，非平面的FEOL电容器300a可包括具有不同宽度的电极116a至116c的“类单元(cell like)”布局。由于这种布局类似于分离栅极闪速存储单元中的电极的宽度，所以这种布局为“类单元”，其中这种布局具有更小的漏电极以提高热电子注入。在这样的实施例中，电极106a和106b的相对侧的电极具有不同的宽度。例如，电极116a具有第一宽度w1，而电极116b具有大于第一宽度w1的更大的第二宽度w1′。
在一些可选实施例中，如图3B所示，非平面的FEOL电容器300b可包括具有基本相等的宽度的电极116a’、116b和116c’的“类电源(sourcelike)”布局。在这种实施例中，电极106a和106b的相对侧的电极具有基本相等的宽度。例如，电极116a’、电极116b和电极116c’具有第二宽度w1′。
图4示出了位于具有嵌入式存储单元的集成芯片400的外围区域中的非平面的FEOL电容器的一些实施例的截面图。
集成芯片400包括嵌入式存储区域402和外围区域414。嵌入式存储区域402通过边界区域410与外围区域414间隔开。边界区域410被配置为提供嵌入式存储区域402与外围区域414之间的电隔离。
嵌入式存储区域402包括多个存储单元。在一些实施例中，嵌入式存储区域402包括一对分离栅极闪存单元403，该闪存单元包括第一存储单元403a和第二存储单元403b。在一些实施例中，该对分离栅极闪存单元403设置在具有第一掺杂类型(如，p型掺杂)的第一阱区404的上方。在一些实施例中，第一存储单元403a和第二存储单元403b关于对称轴互为镜像。
该对分离栅极闪存单元403包括两个单独的源极/漏极区406a、406c和存储单元403a、403b之间共享的共同的源极/漏极区406b。第一存储单元403a和第二存储单元403b分别包括选择栅极SG1、SG2和控制栅极CG1、CG2，并且这些栅极布置在单元的相应的沟道区的上方。选择栅极SG1和SG2包括导电的选择栅极材料(如，掺杂的多晶硅)，并且控制栅极CG1和CG2包括导电的控制栅极材料(如，掺杂的多晶硅)。电荷捕获介电层202在相应的存储单元403a和403b中设置在控制栅极CG1、CG2与选择栅极SG1、SG2之间。选择栅极SG1和SG2间隔开距离d1。在一些实施例中，介电材料408设置在选择栅极SG1与SG2之间。在这种实施例中，包括导电材料(如，钨、氮化钛等)的接触件312垂直延伸穿过介电材料408到达下面的共享漏极区406b。
边界区域410包括一个或多个隔离结构412。在一些实施例中，该一个或多个隔离结构412可包括延伸进半导体衬底102中的浅沟槽隔离(STI)结构。在一些实施例中，边界区域410还包括电闲置的(electrically inactive)伪结构411。在一些实施例中，伪结构411包括设置在栅极介电层104上方的伪选择栅极SGd。伪选择栅极SGd邻接相对侧的电荷捕获介电层202。电荷捕获介电层202将伪选择栅极SGd与伪控制栅极CGd间隔开。伪控制栅极CGd和伪选择栅极SGd是电闲置的(即，不与BEOL金属互连层连接)。
外围区域414包括具有非平面的FEOL电容器415的电容器区416a和包括多个逻辑元件的逻辑区416b。非平面的FEOL电容器415包括多个电极E1至E5。电极E1和E2包括与选择栅极SG1和SG2相同的选择栅极材料。电极E3至E5包括与控制栅极CG1和CG2相同的控制栅极材料。在一些实施例中，电极E1和E2间隔开的距离d2大于距离d1。多个电极E1至E5所具有的顶面与分离栅极闪速存储单元403的控制栅极CG1、CG2和选择栅极SG1、SG2的顶面基本对齐。在一些实施例中，非平面的FEOL电容器415设置在具有的第二掺杂类型(如，n型掺杂)的第二阱区418的上方，该第二掺杂类型不同于第一阱区404的第一掺杂类型。在可选实施例中，第二阱区418具有第一掺杂类型。
多个逻辑元件可包括高k金属栅极晶体管417。该高k金属栅极晶体管417包括高k介电层420和上面的替换金属栅电极422。在一些实施例中，高k介电层420可包括底部高温氧化物层和上面的高k介电层，例如，该高k介电层包括氧化铪(HfO)、硅铪氧化物(HfSiO)、铝铪氧化物(HfAlO)或钽铪氧化物(HfTaO)。在一些实施例中，蚀刻停止层(未示出)布置在高k介电层420与上面的替换金属栅电极422之间。
图5A至图5B示出了具有嵌入式闪速存储器和非平面的FEOL电容器的集成芯片500的金属互连方案的一些实施例。
如图5A所示，在一些实施例中，非平面的FEOL电容器415的电极E1和E2电连接至接地端。非平面的FEOL电容器415的电极E3至E5电连接至具有可变电压值的共享金属互连线。半导体衬底102也连接至接地端。通过将电极E1、E2和半导体衬底102连接至接地端，以及将电极E3至E5连接至可变电压值，在电极E1、E2与电极E3至E5之间以及在电极E3至E5与半导体衬底102之间形成电容。
应该意识到，不管嵌入式存储区域402中的分离栅极存储单元的类型如何，非平面的FEOL电容器415的连接保持相同。例如，图5A示出了不具有漏极控制栅极的分离栅极存储单元502。在这样的分离栅极存储单元502中，选择栅极SG1和SG2连接在一起。图5B示出了具有介于选择栅极SG1与SG2之间的漏极控制栅极CG3的分离栅极存储单元504。在这样的分离栅极存储单元504中，选择栅极SG1和SG2连接至接地端。
图6示出了形成具有非平面的FEOL电容器的集成芯片的方法600的一些实施例的流程图，该非平面的FEOL电容器具有电荷捕获介电层。
尽管本文所公开方法(如，方法600和700)被示出并描述为一系列的步骤或事件，但是应该意识到，所示出的这样的步骤或事件的顺序不应该被理解为限制的意思。例如，除了本文中所示出的和/或本文中所描述的步骤之外，一些步骤以不同的顺序出现和/或与其他的步骤同时出现。而且，并不是所有示出的步骤都是实现一个或多个方面或本文中所描述的实施例所必需的。而且，可以在一个或多个分离的步骤和/或阶段中实施本文所描述的一个或多个步骤。
在步骤602中，形成嵌入式闪速存储单元。该嵌入式闪速存储单元具有通过电荷捕获介电层与控制栅极间隔开的选择栅极。
在步骤604中，非平面的FEOL电容器连同嵌入式闪速存储单元一起同时形成。非平面的FEOL电容器包括多个电极，该多个电极的顶面与嵌入式闪速存储单元的控制栅极和选择栅极基本共面。应该意识到，术语“同时”并不意味着用于形成非平面的FEOL电容器和嵌入式闪速存储单元的所有的制造步骤是同时执行的，而是用于形成非平面的FEOL电容器和嵌入式闪速存储单元的制造步骤中的至少一个步骤是同时执行的。
在步骤606中，介电材料形成在嵌入式闪速存储单元和非平面的FEOL电容器的上方。
在步骤608中，接触件形成在介电材料中。
图7示出了形成具有非平面的FEOL电容器的集成芯片的方法700的一些附加的实施例的流程图，该非平面的FEOL电容器具有电荷捕获介电层。
在步骤702中，选择栅极层形成在栅极介电层与衬底上方。
在步骤704中，图案化选择栅极材料，以在分离栅极闪速存储单元中形成选择栅极，并在非平面的FEOL电容器中形成第一多个电容器电极。
在步骤706中，电荷捕获介电层形成在选择栅极和第一多个电容器电极上方。
在步骤708中，控制栅极层形成在电荷捕获介电层上方。
在步骤710中，图案化控制栅极层，以在分离栅极闪速存储单元中形成控制栅极，并在非平面的FEOL电容器中形成第二多个电容器电极。
在步骤712中，执行回蚀刻工艺，以使控制栅极和第二多个电容器电极凹进。
在步骤714中，去除设置在分离栅极闪速存储单元的选择栅极之间的控制栅极(即，漏极侧控制栅极)。
在步骤716中，选择性地去除电荷捕获介电层。
在步骤718中，介电材料形成在衬底上方。
在步骤720中，执行平坦化工艺，使选择栅极、控制栅极和电容器电极的上表面共面。
在步骤722中，接触件形成在介电材料上方的层间介电层中。
图8至图17是形成具有非平面的FEOL电容器的集成芯片的方法的截面图的一些实施例，其中，该非平面的FEOL电容器具有电荷捕获介电层。尽管关于方法700描述图8至图17，但是应该意识到，图8至图17中所公开的结构并不限制于这种方法，而是该结构可以作为独立于该方法的单独的结构。
图8示出了对应于步骤702至704的集成芯片的截面图800的一些实施例。
如截面图800所示，集成芯片包括具有嵌入式存储区域402和外围区域414的半导体衬底102，其中嵌入式存储区域402与外围区域414通过边界区域410间隔开。嵌入式存储区域402包括具有第一掺杂类型(如，p型掺杂)的第一阱区404。外围区域414包括具有第二掺杂类型(如，n型掺杂)的第二阱区418，或者第一掺杂类型的第二阱区418。
栅极介电层802(如，SiO2)形成在半导体衬底102上方。在一些实施例中，栅极介电层802包括氧化物(如，SiO2)，通过热工艺或通过沉积工艺(如，化学汽相沉积(CVD)、物理汽相沉积(PVD)、原子层沉积(ALD)等)的方法形成该氧化物。选择栅极层804形成在栅极介电层802上方。在一些实施例中，选择栅极层804可包括通过沉积工艺(如，CVD、PVD、ALD等)形成的掺杂多晶硅或金属。
在沉积之后，根据被配置为限定选择栅极材料堆叠件808的选择栅极硬掩模层806来图案化选择栅极层804。在一些实施例中，选择栅极硬掩模层806可包括第一硬掩模层806a和上面的第二硬掩模层806b。可根据光刻工艺来图案化选择栅极硬掩模层806。然后，将选择栅极层804选择性在未被选择栅极硬掩模层806掩蔽的区域中暴露于蚀刻剂，以在嵌入式存储区域402中形成选择栅极SG1、SG2，在边界区域410中形成伪选择栅极SGd，以及在外围区域414中形成第一多个电容器电极E1、E2。在一些实施例中，选择栅极硬掩模层806可包括一种或多种氧化物(如，SiO2)或氮化物(如，SiN)。
图9示出了对应于步骤706至708的集成芯片的截面图900的一些实施例。
如截面图900所示，电荷捕获介电层902形成在半导体衬底102和选择栅极材料堆叠件808上方。电荷捕获介电层902邻接选择栅极材料堆叠件808之间的栅极介电层802、图案化的选择栅极层804的侧壁和选择栅极硬掩模层806的顶面。在一些实施例中，电荷捕获介电层902可包括三层结构。在一些实施例中，三层结构可具有第一介电层110、设置在第一介电层110上方的多个量子点112以及设置在第一介电层110和多个量子点112上方的第二介电层114。
控制栅极层904共形地形成在电荷捕获介电层902上。在一些实施例中，控制栅极层904可包括掺杂的多晶硅。在一些实施例中，控制栅极层904可包括通过沉积工艺(如，CVD、PVD、ALD等)所形成的掺杂的多晶硅或金属。间隔件层906共形地形成在控制栅极层904上。在一些实施例中，间隔件层906可包括通过沉积工艺所形成的氧化物(如，SiO2)或氮化物(如，SiN)。
图10示出了对应于步骤710的集成芯片的截面图1000的一些实施例。
如截面图1000所示，图案化控制栅极层904。在一些实施例中，通过执行第一蚀刻工艺来图案化控制栅极层1002，从而将衬底暴露于第一蚀刻剂1004，该第一蚀刻剂1004被配置为去除控制栅极层1002和间隔件层306的部分。第一蚀刻工艺保留控制栅极层1002的垂直部分和沿着电荷捕获介电层902的侧壁所设置的间隔件层306。在一些实施例中，第一蚀刻剂1004包括干蚀刻(如，使用四氟化碳(CF4)、六氟化硫(SF6)、三氟化氮(NF3)等的等离子体蚀刻)。
图11示出了对应于步骤712的集成芯片的截面图1100的一些实施例。
如截面图1100所示，执行回蚀刻工艺以使控制栅极层1002凹进，从而在嵌入式存储区域402中形成控制栅极CG1至CG3，并在外围区域414中形成第二多个电容器电极E3至E5。回蚀刻工艺选择性地将控制栅极层1002暴露于第二蚀刻剂1104。第二蚀刻剂1104具有大蚀刻选择性，该蚀刻剂蚀刻控制栅极层1002(如，多晶硅)而基本上不蚀刻间隔件层306(如，氧化物和/或氮化物材料)。该回蚀刻工艺减小了控制栅极层1002的高度，使得控制栅极CG1至CG3和第二多个电容器电极E3至E5所具有的上表面与选择栅极SG1、SG2和第一多个电容器电极E1、E2的上表面基本对齐。在一些实施例中，掩模层1102可设置在衬底和电荷捕获介电层902上方。在一些实施例中，掩模层1102可包括通过旋涂或其他适当的方法形成在衬底上的底部抗反射涂层(BARC)。BARC在嵌入式存储区域402与外围区域414之间具有基本均匀的厚度。
图12示出了对应于步骤714的集成芯片的截面图1200的一些实施例。
如截面图1200所示，控制栅极硬掩模层304形成在控制栅极CG1至CG3和第二多个电容器电极E3至E5上。可通过沉积工艺和随后的蚀刻工艺来形成控制栅极硬掩模层304。在一些实施例中，例如，控制栅极硬掩模层304可包括氧化物或氮化物。
图13至图14示出了对应于步骤714的集成芯片的截面图1300和1400的一些实施例。
如截面图1300所示，掩模结构1302形成在衬底上方。在一些实施例中，掩模结构1302可包括通过旋涂或其他适当的方法形成在衬底上的BARC 1304。BARC 1304在嵌入式存储区域402与外围区域414之间具有基本均匀的厚度。BARC 1304被配置为在随后执行的蚀刻期间保护衬底。掩模结构1302还可包括覆盖BARC 1304的光刻胶层1306。掩模结构1302包括分离栅极闪速存储单元的控制栅极CG3(即，介于选择栅极SG1与SG2之间)上方的开口1308。
如截面图1400所示，实施第二蚀刻工艺，以去除控制栅极CG3(即，漏极侧控制栅极)。第二蚀刻工艺根据掩模结构1302选择性地将控制栅极CG3暴露于第三蚀刻剂1402中。将第三蚀刻剂1402配置为去除控制栅极CG3。在一些实施例中，第三蚀刻剂1402包括干蚀刻剂。
图15示出了对应于步骤716的集成芯片的截面图1500的一些实施例。
如截面图1500所示，选择性地去除电荷捕获介电层202。可通过将衬底暴露于第四蚀刻剂1502来去除电荷捕获介电层202。
随后，可根据上层中的开口在第一阱区404中形成源极/漏极延伸区域(未示出)。例如，可通过用掺杂物(诸如，硼(B)或磷(P))注入衬底来形成源极和漏极区。随后可通过退火工艺迫使掺杂物进入半导体衬底102。
图16示出了对应于步骤718至720的集成芯片的截面图1600的一些实施例。
如截面图1600所示，介电材料302形成在半导体衬底102上，并且随后执行平坦化工艺。平坦化工艺去除了衬里1602以上的材料，使选择栅极SG1、SG2和控制栅极CG1、CG2以及电容器电极E1至E5的上表面共面。在一些实施例中，介电材料302可包括通过沉积工艺(如，CVD、PVD等)的方法所形成的氧化硅。在一些实施例中，例如，平坦化工艺可包括化学机械抛光(CMP)工艺。
图17示出了对应于步骤722的集成芯片的截面图1700的一些实施例。
如截面图1700所示，接触件312形成在覆盖介电层302的层间介电(ILD)层310中。接触件312可通过以下步骤来形成：选择性地蚀刻ILD层310以形成开口，随后在开口中沉积导电材料。在一些实施例中，例如，导电材料可包括钨(W)或氮化钛(TiN)。
因此，本发明涉及一种非平面的FEOL(前道工序)电容器和一种相关的制造方法，该非平面的FEOL电容器包括设置在电极之间的电荷捕获介电层。
在一些实施例中，本发明涉及一种集成电容器。该集成电容器包括设置在衬底上方的第一电极。电荷捕获介电层设置在衬底上的邻近第一电极的位置处。电荷捕获介电层构成“L”形，具有在第一方向上延伸的横向部分和在不同于第一方向的第二方向上延伸的垂直部分。第二电极布置在横向部分上，并通过垂直部分与第一电极间隔开。
在其他的实施例中，本发明涉及一种集成芯片。该集成芯片包括设置在半导体衬底上方的栅极介电层和邻接栅极介电层的顶面的第一电极。电荷捕获介电层在邻近第一电极的位置处邻接栅极介电层的顶面。电荷捕获介电层包括在第一方向上延伸的横向部分和在不同于第一方向的第二方向上延伸的垂直部分。第二电极布置在横向部分上，并通过垂直部分与第一电极间隔开。分离栅极闪速存储单元在通过边界区域与第一电极横向间隔开的位置处设置在衬底上方。
在又一个实施例中，本发明涉及一种形成集成芯片的方法。该方法包括：在半导体衬底上方形成选择栅极层，该半导体衬底具有与外围区域横向间隔开的嵌入式存储区域；并且图案化选择栅极层，以在嵌入式存储区域中形成选择栅极，并在外围区域中形成第一多个电容器电极。该方法还包括在选择栅极和第一多个电容器电极上方形成电荷捕获介电层。该方法还包括：在电荷捕获介电层上方形成控制栅极层；并且图案化控制栅极层，以在嵌入式存储区域中形成控制栅极，并在外围区域中形成第二多个电容器电极。
上面论述了若干实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或更改其他用于达到与这里所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员也应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (10)

1.一种集成电容器，包括：
第一电极，设置在衬底上方；
电荷捕获介电层，在所述衬底上设置在邻近所述第一电极的位置处，其中，所述电荷捕获介电层包括“L”形或“U”形，并且具有在第一方向上延伸的横向部分和在不同于所述第一方向的第二方向上延伸的垂直部分；以及
第二电极，布置在所述横向部分上，并通过所述垂直部分与所述第一电极间隔开。
2.根据权利要求1所述的电容器，其中，所述电荷捕获介电层包括：
第一介电层，设置在所述衬底上方；
多个量子点，设置在所述第一介电层上方；以及
第二介电层，设置在所述第一介电层和所述多个量子点上方。
3.根据权利要求1所述的电容器，其中，所述第一电极耦合至接地端或可变电压值，并且所述第二电极耦合至可变电压值或接地端。
4.根据权利要求1所述的电容器，其中，所述第一电极和所述第二电极位于集成芯片的外围区域中，所述集成芯片的外围区域围绕包括多个存储单元的嵌入式存储区域。
5.根据权利要求4所述的电容器，
其中，所述第一电极和所述第二电极设置在具有第一掺杂类型的第一阱区上方；以及
所述嵌入式存储区域设置在第二阱区上方，所述第二阱区具有所述第一掺杂类型或者第二掺杂类型。
6.根据权利要求1所述的电容器，其中，所述第一电极和所述第二电极在所述衬底上方设置在通过边界区域与分离栅极闪速存储单元横向间隔开的位置处，所述边界区域包括一个或多个隔离结构和伪结构。
7.根据权利要求1所述的电容器，其中，所述第一电极和所述第二电极包括掺杂的多晶硅。
8.根据权利要求1所述的电容器，还包括：
栅极介电层，设置在所述衬底上方，其中，所述第一电极和所述电荷捕获介电层邻接所述栅极介电层的顶面或者所述第一电极邻接所述栅极介电层的顶面。
9.一种集成芯片，包括：
栅极介电层，设置在半导体衬底上方；
第一电极，邻接所述栅极介电层的顶面；
电荷捕获介电层，在邻近所述第一电极的位置处邻接所述栅极介电层的顶面或者所述半导体衬底的顶面，其中，所述电荷捕获介电层包括在第一方向上延伸的横向部分和在不同于所述第一方向的第二方向上延伸的垂直部分；
第二电极，布置在所述横向部分上，并通过所述垂直部分与所述第一电极间隔开；以及
分离栅极闪速存储单元，在所述半导体衬底上方设置在通过边界区域与所述第一电极和所述第二电极横向间隔开的位置处。
10.一种形成集成芯片的方法，包括：
在半导体衬底上方形成选择栅极层，所述半导体衬底具有与外围区域横向间隔开的嵌入式存储区域；
图案化所述选择栅极层，以在所述嵌入式存储区域中形成选择栅极，并在所述外围区域中形成第一多个电容器电极；
在所述选择栅极和所述第一多个电容器电极上方形成电荷捕获介电层；
在所述电荷捕获介电层上方形成控制栅极层；以及
图案化所述控制栅极层，以在所述嵌入式存储区域中形成控制栅极，并在所述外围区域中形成第二多个电容器电极。
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