KR100648294B1 - 반도체 소자의 캐패시터 및 그 제조 방법 - Google Patents

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Abstract

면적이 증대되어 캐패시턴스 값이 향상된 캐패시터 및 그 제조방법에 있어서, 상기 캐패시터는 반도체 기판 상에 트랜치를 구비한 산화막 패턴; 상기 트랜치의 내벽에 형성된 불연속적인 양자점들(Quantum dots); 상기 양자점들을 감싸며, 상기 트랜치 내벽과 바닥에 형성된 하부전극; 상기 하부전극 상에 형성된 유전막; 및, 상기 유전막 상에 형성된 상부전극을 포함한다.
캐패시터, 양자점(Quantum dot), 하부전극, 상부전극

Description

반도체 소자의 캐패시터 및 그 제조 방법 {Capacitor of Semiconductor device and method of manufacturing the same}
도 1은 본 발명의 일실시예에 따른 반도체 소자의 캐패시터를 구비하는 기판의 단면도이다.
도 2 내지 도 10은 본 발명에 따른 반도체 소자의 캐패시터를 제조하는 방법을 설명하기 위한 단면도이다.
(도면의 주요부분에 대한 부호의 설명)
100 : 반도체 기판 110 : 소자 분리막
120a, 120b : 불순물 영역 130 : 게이트 패턴
140 : 층간 절연막 150 : 콘택
200a : 식각 방지막 패턴 210a : 산화막 패턴
220 : 트랜치 230 : 양자점들
240a : 하부전극 250 : 유전막
260 : 상부전극
본 발명은 반도체 장치 및 그 제조 방법에 관련된 것이다. 보다 상세하게는 반도체의 캐패시터 및 그 제조 방법에 관한 것이다.
디램과 같이 캐패시터 및 트랜지스터가 단위 메모리 셀을 구성하는 반도체 소자에 있어서 셀 캐패시턴스의 증가는 메모리 셀의 독출능력을 향상시키고 소프트 에러율을 감소시키는 역할을 하므로 반도체 소자의 특성에 있어 중요한 역할을 한다. 그런데, 반도체 소자의 집적도가 점차 증가함에 따라 하나의 칩에서 단위 셀이 차지하는 면적이 줄어들게 되어 셀 캐패시터의 영역이 감소하였다. 이를 극복하기 위하여 기존의 스택 구조 대신 단위 셀 면적이 증대된 실린더형 구조를 채택하게 되었다. 하지만, 구조를 실리더 형으로 변경하는 것만으로는 셀 캐패시턴스를 크게 하는 데 한계가 있다.
셀 캐패시턴스를 증가하기 위하여 HSG(hemisphere shaped grain)을 하부전극 상에 사용하여 셀 면적을 증가시킬 수 있으나, 디자인 룰이 줄어듬에 따라 상기 HSG들이 서로 엉겨 붙는 문제가 발생한다.
또한, 금속막을 하부전극 및 상부전극으로 사용하는 MIM (Metal-Insulator-Metal) 캐패시터 구조에 있어서 셀 캐패시턴스를 증가하기 위한 한 방법으로 각 실린더의 크기를 늘려 주면 되는데, 이는 이웃 셀과 붙어(Bridge) 버리는 불량이 발생할 수 있다. 또 다른 방법으로는 실린더의 높이를 증가시키면 되는데, 이는 주변 회로부와의 단차를 증가시켜 금속 콘택, 또는 금속 배선 공정 등의 후속 사진 공정의 마진 확보를 어렵게 만든다.
따라서 본 발명이 속하는 기술 분야에서 캐패시터 전극 면적을 증가시킬 수 있는 새로운 캐패시터 형성 방법이 여전히 요구되고 있다.
본 발명의 목적은 본 발명이 속하는 기술 분야에서의 요구에 부응하여 캐패시터 전극 면적을 증가시킬 수 있는 새로운 캐패시터 형성 방법 및 그에 따른 캐패시터를 제공하는 것이다.
본 발명의 목적은 여기에 제한되지 않으며, 언급되지 않은 또 다른 목적들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자의 캐패시터는 반도체 기판 상에 트랜치를 구비한 산화막 패턴; 상기 트랜치의 내벽에 형성된 불연속적인 양자점들(Quantum dots); 상기 양자점들을 감싸며, 상기 트랜치 내벽과 바닥에 형성된 하부전극; 상기 하부전극 상에 형성된 유전막; 및, 상기 유전막 상에 형성된 상부전극을 포함한다.
상기 양자점들은 폴리 실리콘 양자점들, 실리콘 질화막 양자점들, 또는 실리콘 산화막 양자점들일 수 있다.
상기한 본 발명의 목적을 달성하기 위한 본 발명의 다른 실시예에 따른 반도체 소자의 캐패시터는 반도체 기판 내의 불순물 영역과 전기적 연결을 위해 층간 절연막에 형성된 콘택; 상기 층간 절연막 상에 형성되고 상기 콘택 및 양측의 층간 절연막을 노출시키는 트랜치를 구비하는 산화막 패턴; 상기 트랜치의 내벽과 바닥에 형성된 불연속적인 양자점들; 상기 양자점들을 감싸며, 상기 트랜치의 내벽과 바닥에 형성된 하부전극; 상기 산화막 패턴 상부와 상기 하부전극 상에 차례로 형성된 유전막과 상부전극을 포함한다.
상기한 본 발명의 다른 목적을 달성하기 위하여 본 발명의 일실시예에 따른 반도체 소자의 캐패시터 제조 방법은 반도체 기판 상에 트랜치를 구비하는 산화막 패턴을 형성하는 단계; 상기 트랜치의 내벽과 바닥에 양자점들을 형성하는 단계; 상기 양자점들을 감싸며, 상기 트랜치의 내벽과 바닥에 하부전극을 형성하는 단계; 상기 하부전극 상에 유전막을 형성하는 단계; 및, 상기 유전막 상에 상부전극을 형성하는 단계를 포함한다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예(실린더형 캐패시터)들에 한정되는 것이 아니라 서로 다른 다양한 형태(프래너형 캐패시터 등)로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 따라서, 몇몇 실시예들에서, 잘 알려진 공정 단계들, 잘 알려진 소자 구조 및 잘 알려진 기술들은 본 발명이 모호하게 해석되어지는 것을 피하기 위하여 구체적으로 설명되지 않는다. 여기에 설명되고 예시되는 각 실시예는 그것의 상보적인 실시예도 포함한다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 캐패시터를 구비하는 기 판의 단면도이다.
도 1를 참조하면, 액티브 영역과 필드 영역을 구분하게 하는 소자 분리막(110)을 구비한 반도체 기판(100)에 불순물 영역(120a, 120b)이 형성되어 있다.
상기 불순물 영역(120a)는 비트라인(도시 안함)이 전기적으로 연결되는 부분이고, 또 불순물 영역(120b)는 캐패시터의 하부전극이 전기적으로 연결되는 부분이다.
트랜지스터의 소스와 드레인으로 사용되는 상기 불순물 영역(120a, 120b)들 사이의 기판 상부에 게이트 패턴(130)이 형성되어 있다. 예를 들어, 상기 게이트 패턴(130)은 폴리실리콘 막, 금속막 또는 이들의 복합막으로 형성될 수 있다.
상기 반도체 기판(100) 상부에 비트라인, 콘택패드, 트랜지스터 등을 절연시키기 위한 층간절연막(140)이 형성되어 있다.상기 층간 절연막(140)은 단일막일 수도 있고 복합막일 수도 있다.
캐패시터와 하부 불순물 영역(120b)을 전기적으로 연결하기 위한 콘택(150)이 층간절연막(140)에 형성되어 있다. 상기 콘택(150)은 텅스텐(Tusten), 구리(Copper) 또는 폴리 실리콘과 같은 도전 물질로 형성된다. 상기 도전물질의 상기 층간절연막(140)으로의 확산을 방지하기 위한 배리어 층(도시 안함)이 콘택(150)의 양 측벽에 개재할 수 있다.
트랜치(220)를 구비하는 산화막 패턴(210a)이 층간절연막(140) 상에 형성되어 있다. 상기 트랜치(220)는 콘택(150) 및 그 양측의 층간절연막을 노출시킨다. 산화막 패턴(210a)과 층간절연막(140) 사이에 식각방지막 패턴(200a)이 개재할 수 있다.
상기 식각 방지막 패턴(200a)은 실리콘 질화막(Silicon Nitride; SiN) 또는 실리콘 산질화막(Silicon Oxynitride; SiON) 일 수 있다.
상기 산화막 패턴(210a)은 화학 기상 증착법 (chemical vapor deposition; CVD)로 이루어진 산화막 일 수 있다. 예를 들면 BPSG막, HDP 막, Low-k막 등이다.
예를 들어 상기 산화막 패턴(210a)는 약 9500 Å에서 약12000 Å의 높이를 갖는다.
상기 트랜치(220)의 내벽(220a)에 불연속적인 양자점들(Quantum dots, 230)이 형성되어 있다. 상기 양자점들(230)은 트랜치 내벽(220a)의 표면적을 증가시킨다. 상기 양자점들(230)은 화학기상 층착법(CVD)으로 싸일렌(SiH4) 가스 또는 디클로실란 (DCS; SiH 2 Cl 2) 가스와 수소(H2) 가스를 조합하여 형성될 수 있다.
여기서, 상기 양자점들(230)은 폴리 실리콘 양자점들, 실리콘 질화막 양자점들, 또는 실리콘 산화막 양자점들 일 수있다.
상기 양자점들(230)의 크기는 예를 들어 약 2nm내지 약 10nm이다.
또한, 상기 트랜치(220)의 내벽(220a)과 바닥(220b)에 상기 양자점들(230)이 형성되어 있다.
양자점들(230)이 형성된 트랜치 내벽(220a)과 바닥(220b)에 하부전극(240a)이 형성되어 있다. 즉, 하부전극(240a)은 상기 양자점들(230)을 감싸며, 상기 트랜치의 내벽(220a)과 바닥(220b)에 형성되어, 하부전극(240a)이 표면은 양자점들 에 대응하여 굴곡이 지고 이는 표면적 증가로 나타난다.
상기 하부전극(240a)은 폴리실리콘막 또는 금속막일 수 있다. 예를 들어, 상기 금속막은 티타늄 질화막(TiN) 또는 류테늄막(Ru) 일 수 있다.
상기 산화막 패턴(210a)의 상부와 상기 하부전극(240a) 상에 유전막(250)이 형성되어 있다.
예를 들어, 상기 유전막(250)은 실리콘 산화막, 실리콘 산화질화막, 또는 고유전막 일 수 있다. 상기 고유전막은 탄탈륨 산화막(TaO), 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 또는 이들의 조합일 수 있다.
상기 유전막(250) 상에 상부전극(260)이 형성되어 있다.
예를 들어, 상부전극(260)은 폴리실리콘막 또는 금속막일 수 있다. 여기서 상기 금속막은 티타늄 질화막(TiN) 또는 류테늄막(Ru) 일 수 있다.
도 2 내지 도 10은 본 발명에 따른 반도체 소자의 캐패시터를 제조하는 방법을 설명하기 위한 단면도이다.
도 2를 참조하면, 반도체 기판(100)에 액티브 영역과 필드 영역을 구별하는 소자 분리막(110)을 형성한다. 소자분리막은 기판의 소정부분을 식각하고 여기에 절연물질을 매립하여 형성하거나, 기판의 소정부분에 대한 산화 공정을 진행하여 형성할 수 도 있다.
상기 반도체 기판 상에 게이트 패턴(130)을 형성한다. 상기 게이트 패턴(130)은 폴리실리콘으로만 형성할 수도 있고, 폴리실리콘과 실리사이드 막 또는 금속막으로 이루어 질수도 있다.
불순물 이온 주입 공정을 진행하여 트랜지스터의 소스와 드레인 역할을 할 불순물 영역(120a, 120b)을 형성한다. 일반적으로 셀 트랜지스터는 N형이므로, N형 불순물을 이온주입하여 형성할 수 있다. 예를 들면, 인산(P) 또는 비소(As) 등을 불순물로 사용할 수 있다.
또한, 상기 불순물 영역(120a, 120b)는 저농도 영역과 고농도 영역으로 구성 될 수 있다.
바람직하게는, 상기 불순물 영역(120a, 120b)은 상기 게이트 패턴(130)을 이온 주입 마스크로 하여 셀프 얼라인 시켜 형성한다.
상기 게이트 패턴(130)과 상기 반도체 기판(100) 상에 층간 절연막(140)을 증착한다. 상기 층간 절연막(140)은 각 반도체 제품의 구조와 특성에 따라 다른 물질과 높이로 증착될 수있다.
또한, 상기 층간 절연막(140)은 단일층일 수도 있고, 복합막일 수도 있다.
여기서, 상기 층간 절연막(140)은 여러 가지 구조를 포함 할 수 있다. 예를 들면, 비트라인, 패드 콘택 등이다.
이렇게 형성된 상기 층간 절연막(140)에 사진식각 공정을 통해 홀(Hole, 도시 안함)을 형성한 후, 텅스텐(Tusten), 구리(Copper) 또는 폴리 실리콘과 같은 도전 물질로 채워 넣어 콘택(150)을 완성한다. 바람직하게는 상기 도전막 물질을 채우기 전에 추가로 상기 도전물질의 확산을 방지하기 위한 배리어 층(도시 안함)을 형성할 수 있다.
예를 들어, 상기 배리어 층(도시안 함)은 텅스텐을 도전물질로 사용하는 경 우 티타늄(Ti), 티타늄 질화막(TiN) 또는 이들의 적층막으로 이루어 질수 있다.
또한, 구리를 도전물질로 사용하는 경우 탄탈륨(Ta), 탄탈륨 질화막(TaN) 또는 이들의 적층막으로 이루어 질 수 있다.
여기서, 상기 콘택(150)은 직접 상기 반도체 기판 내의 불순물 영역(120b)과 연결될 수도 있고, 패드 콘택 등을 통해 간접적으로 상기 불순물 영역(120b)와 연결될 수도 있다.
도 3을 참조하면, 상기 층간 절연막(140) 상에 식각 방지막(200)과 산화막(210)을 차례로 증착한다.
상기 식각 방지막(200)은 향후 트랜치(220)를 형성하기 위한 식각 공정시 층간 절연막(140)과 콘택(150)을 보호하는 역할을 한다.
여기에서, 상기 식각 방지막(200)은 실리콘 질화막(Silicon Nitride; SiN) 또는 실리콘 산질화막(Silicon Oxynitride; SiON) 일 수 있다.
또한, 상기 산화막(210)은 화학 기상 증착법 (chemical vapor deposition; CVD)로 이루어진 산화막 일 수 있다. 예를 들면 BPSG막, HDP 막, Low-k막 등이다.
여기서 상기 산화막(210)의 높이는 각 반도체 제품에서 원하는 셀 캐패시턴스와 공정 능력에 따라 다르겠지만, 예를 들어 약 9500 Å내지 약12000 Å의 높이를 갖는다.
도 4를 참조하면, 상기 산화막(210)과 상기 식각 방지막(200)을 차례로 식각하여 캐패시터가 형성될 트랜치(220)를 형성한다. 상기 트랜치(220)의 크기는 각 반도체 제품에서 원하는 셀 캐패시턴스와 디자인 룰에 따라 달라질 수 있다.
바람직하게는, 상기 식각 공정을 두 단계로 나누어 처음에는 상기 산화막(200)만을 식각하고, 다음으로 상기 식각 방지막(210)을 제거한다.
도 5를 참조하면, 상기 트랜치(220)의 내벽(220a)과 바닥(220b)를 포함한 산화막 패턴(210a) 전면에 저압화학기상 층착법(LPCVD)으로 싸일렌(SiH4) 가스 또는 디클로로실란 (DCS; SiH2 Cl2) 가스와 수소(H2) 가스를 조합한 소스를 사용하여 불연속적인 폴리 실리콘 양자점들(Quantum dots, 230)을 형성한다.
예를 들면 약 500℃ 내지 약 600℃ 공정에서 약 2nm내지 약 10nm 크기로 형성된 다.
추가적으로 상기 폴리실리콘 양자점들(230)을 산화(Oxidation)시켜 실리콘 산화막 양자점들(230)로 변환 할 수 있다.
또는, 추가적으로 상기 폴리실리콘 양자점(230)을 질화(Nitridation)시켜 실리콘 질화막 양자점들(230)로 변환 할 수 있다.
이와 같이, 상기 양자점들(230)은 폴리실리콘 양자점들, 실리콘 산화막 양자점들, 또는 실리콘 질화막 양자점들 일수 있으며, 이는 각 반도체 제품의 특성과 콘택 저항 등을 고려하여 적용하면 된다.
도 6을 참조하면, 상기 트랜치(220)의 내벽(220a)과 바닥(220b)를 포함한 산화막 패턴(210a) 전면에, 상기 양자점들(230)을 감싸는 하부전극막(240)을 증착한다. 따라서, 하부전극막(240)의 표면은 양자점들(230)의 형상에 대응하는 표면 형상을 가지게 된다.
상기 하부전극막(240)은 폴리실리콘막 또는 금속막일 수 있다. 바람직하게는 상기 금속막은 티타늄 질화막(TiN) 또는 류테늄막(Ru) 일 수 있다.
바람직하게는, 상기 하부전극막(240)은 약 300Å 정도로 형성한다다.
필요에 따라서, 상기 하부전극막(240)을 증착하기 전에 세정 공정을 진행하여 오염을 막을 수 있다.
도 7을 참조하면, 상기 하부전극막(240)과 상기 양자점들(230)을 이웃 셀과 분리하는 노드분리 공정을 진행하기 위하여 희생막(245)을 증착한다.
상기 희생막(245)은 실리콘 산화막 또는, 포토 레지스트를 포함한 물질일 수 있다.
도 8을 참조하면, 상기 희생막(245)을 이용하여 이웃 셀과 노드(node)를 분리한다.
에치 백 (Etch back) 공정 또는 화학 기계적 폴리싱(CMP)공정을 이용하여 상기 산화막 패턴(210a) 상부에 있던 하부전극막(240)과 양자점들(230)을 제거하여 하부전극(240a)를 형성한다.
여기서, 상기 노드 분리 공정시 공정 안정성을 위하여 상기 산화막 패턴(210a) 상부의 일부가 제거 될 수 있다.
다음에 상기 희생막(245)를 에슁이나 습식 식각 등을 통해 제거한다.
도 9를 참조하면, 상기 산화막 패턴(210a) 상부와 상기 하부전극(240a) 상에 유전막(250)을 형성한다.
예를 들어, 상기 유전막(250)은 실리콘 산화막, 실리콘 산화질화막, 또는 고유전막 일 수 있다. 상기 고유전막은 탄탈륨 산화막(TaO), 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 또는 이들의 조합일 수 있다.
필요에 따라서, 상기 유전막(250)을 형성하기 전에 세정 공정을 진행 할 수 있다.
도 10을 참조하면, 상기 유전막(250) 상에 상부전극(260)을 형성한다.
예를 들어 상기 상부전극(260)은 폴리실리콘막 또는 금속막일 수 있다.상기 금속막은 티타늄 질화막(TiN) 또는 류테늄막(Ru) 일 수 있다.
필요에 따라서, 상기 상부전극(260)을 형성하기 전에 세정 공정을 진행 할 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실린더형(Cylinder type) 캐패시터의 실시예들을 설명하였지만, 본 명세서에서 사용된 용어 및 표현들은 서술의 목적으로 사용된 것일 뿐 어떠한 제한을 가지는 것은 아니며, 이와 같은 용어 및 표현의 사용은 도시되고 기술된 구성 요소 또는 그 일부분들의 등가물을 배제하고자 하는 것이 아니며, 청구된 발명의 범주 안에서 다양한 변형이 가능함은 물론이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상술한 바와 같이 본 발명에 따른 반도체 소자의 캐패시터는 불연속적인 양자점들을 구비하여 하부전극 및 상부전극의 면적을 증가시켜 캐패시턴스를 크게 향상 하게 된다.

Claims (20)

  1. 반도체 기판 상에 형성된 트랜치를 구비한 산화막 패턴;
    상기 트랜치의 내벽에 형성된 불연속적인 양자점들(Quantum dots);
    상기 양자점들을 감싸며, 상기 트랜치 내벽과 바닥에 형성된 하부전극;
    상기 하부전극 상에 형성된 유전막; 및
    상기 유전막 상에 형성된 상부전극을 포함하는 반도체 소자의 캐패시터.
  2. 제1 항에 있어서,
    상기 양자점들은 폴리 실리콘 양자점들, 실리콘 질화막 양자점들, 또는 실리콘 산화막 양자점들인 것을 특징으로 하는 반도체 소자의 캐패시터.
  3. 제2 항에 있어서,
    상기 트랜치의 바닥에 상기 양자점들을 더 포함하는 반도체 소자의 캐패시터.
  4. 제2 항에 있어서,
    상기 캐패시터와 상기 반도체 기판 내의 불순물 영역을 전기적으로 연결하는 콘택을 구비하는 층간절연막을 상기 기판과 상기 산화막 패턴 사이에 더 포함하는 반도체 소자의 캐패시터.
  5. 제4 항에 있어서,
    상기 콘택의 상부면이 상기 트랜치 내의 하부전극과 전기적으로 연결되어 있는 것을 특징으로 하는 반도체 소자의 캐패시터.
  6. 제4 항에 있어서,
    상기 산화막 패턴과 상기 층간절연막 사이에 상기 산화막 패턴에 대해서 식각 선택성을 가지는 식각 방지막을 더 포함하는 반도체 소자의 캐페시터.
  7. 반도체 기판 내의 불순물 영역과 전기적 연결을 위해 층간 절연막에 형성된 콘택;
    상기 반도체 기판 및 상기 콘택 상에 형성된 트랜치를 구비한 산화막 패턴;
    상기 트랜치의 내벽과 바닥에 형성된 불연속적인 양자점들(Quantum dots);
    상기 양자점들을 감싸며, 상기 트랜치의 내벽과 바닥에 형성된 하부전극; 및
    상기 산화막 패턴 상부와 상기 하부전극 상에 차례로 형성된 유전막과 상부전극을 포함하는 반도체 소자의 캐패시터.
  8. 제7 항에 있어서,
    상기 양자점들은 폴리 실리콘 양자점들, 실리콘 질화막 양자점들, 또는 실리콘 산화막 양자점들인 것을 특징으로 하는 반도체 소자의 캐패시터.
  9. 제8 항에 있어서,
    상기 하부전극과 상기 상부전극은 폴리실리콘막, 또는 금속막인 것을 특징으로 하는 반도체 소자의 캐패시터.
  10. 제9 항에 있어서,
    상기 금속막은 티타늄 질화막(TiN) 또는 류테늄막(Ru)인 것을 특징으로 하는 반도체 소자의 캐패시터.
  11. 제8 항에 있어서,
    상기 유전막은 실리콘 산화막, 실리콘 산화질화막, 또는 고유전막인 것을 특징으로 하는 반도체 소자의 캐패시터.
  12. 제11 항에 있어서,
    상기 고유전막은 탄탈륨 산화막(TaO), 알루미늄 산화막(AlO), 하프늄 산화막(HfO), 또는 이들의 조합인 것을 특징으로 하는 반도체 소자의 캐패시터.
  13. 반도체 기판 상에 트랜치를 구비하는 산화막 패턴을 형성하는 단계;
    상기 트랜치의 내벽과 바닥에 양자점들(Quantum dots)을 형성하는 단계;
    상기 양자점들을 감싸며, 상기 트랜치의 내벽과 바닥에 하부전극을 형성하는 단계;
    상기 하부전극 상에 유전막을 형성하는 단계; 및
    상기 유전막 상에 상부전극을 형성하는 단계를 포함하는 반도체 소자의 캐패시터 제조방법.
  14. 제13 항에 있어서,
    상기 양자점들을 형성하는 단계는,
    상기 산화막 패턴 전면에 저압화상기상증착(LPCVD) 공정을 이용하여 폴리실리콘 양자점들을 형성하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  15. 제14 항에 있어서,
    상기 저압화상기상증착(LPCVD) 공정은 싸일렌(SiH4) 가스 또는 디클로로실란 (DCS; SiH2 Cl2) 가스와 수소(H2) 가스의 조합으로 이루어진 소스를 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  16. 제14 항에 있어서,
    상기 폴리실리콘 양자점들을 산화(Oxidation)시켜 실리콘 산화막 양자점들을 형성하는 단계를 더 포함하는 반도체 소자의 캐패시터 제조방법.
  17. 제14 항에 있어서,
    상기 폴리실리콘 양자점들을 질화(Nitridation)시켜 실리콘 질화막 양자점들을 형성하는 단계를 더 포함하는 반도체 소자의 캐패시터 제조방법.
  18. 제13 항에 있어서,
    상기 하부전극을 형성하는 단계는,
    상기 산화막 패턴 전면에 하부전극막을 증착하는 단계;
    상기 트랜치를 포함한 상기 산화막 패턴 전면에 희생막을 증착하는 단계;
    상기 희생막을 이용하여 이웃 셀과 노드를 분리하는 단계; 및
    상기 희생막을 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  19. 제18 항에 있어서,
    상기 노드를 분리하는 단계는,
    에치백 공정 또는 화학기계적 폴리싱(CMP) 공정을 이용하는 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
  20. 제18 항에 있어서,
    상기 희생막은 포토레지스트를 포함한 물질로 이루어진 것을 특징으로 하는 반도체 소자의 캐패시터 제조방법.
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