KR20060106317A - 반도체 소자의 커패시터 제조 방법 - Google Patents

반도체 소자의 커패시터 제조 방법 Download PDF

Info

Publication number
KR20060106317A
KR20060106317A KR1020050028949A KR20050028949A KR20060106317A KR 20060106317 A KR20060106317 A KR 20060106317A KR 1020050028949 A KR1020050028949 A KR 1020050028949A KR 20050028949 A KR20050028949 A KR 20050028949A KR 20060106317 A KR20060106317 A KR 20060106317A
Authority
KR
South Korea
Prior art keywords
layer
pattern
film
hard mask
capacitor
Prior art date
Application number
KR1020050028949A
Other languages
English (en)
Inventor
김도형
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020050028949A priority Critical patent/KR20060106317A/ko
Publication of KR20060106317A publication Critical patent/KR20060106317A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H01L28/91—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions made by depositing layers, e.g. by depositing alternating conductive and insulating layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)

Abstract

실린더 형상의 반도체 소자의 커패시터 제조 방법에서, 콘택 플러그를 포함하는 반도체 기판 상에 몰드막을 형성한다. 몰드막 상에 하드 마스크 패턴과 포토레지스트 패턴을 순차적으로 형성한다. 하드 마스크 패턴과 포토레지스트 패턴을 식각 마스크로 사용하여 몰드막을 식각함으로서, 콘택 플러그의 상부면을 노출시키는 개구부를 갖는 몰드막 패턴을 형성한다. 하드 마스크 패턴과 포토레지스트 패턴을 동일한 습식 식각액을 사용하여 동시에 제거한다. 개구부를 한정하는 몰드막 패턴의 측벽 및 저면에 실린더형 하부 전극을 형성한다. 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성한다. 이와 같은 방법에 의하면, 몰드막의 높이를 증가시키더라도 몰드막 패턴이 변형되지 않기 때문에, 커패시턴스가 증가된 커패시터를 용이하게 형성할 수 있다.

Description

반도체 소자의 커패시터 제조 방법{Method for forming a capacitor of semiconductor device}
도 1은 종래의 커패시터 제조 방법에 의하여 형성된 개구부를 나타내는 SEM 사진이다.
도 2 내지 도 4, 도 6 내지 도 8 그리고 도 11 내지 도 13은 본 발명의 일 실시예에 따른 반도체 소자의 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 5 및 도 9는 보론 질화막(BN)과 실리콘 질화막(SiN)의 식각률을 비교하는 그래프들이다.
도 10은 도 8에 도시된 개구부를 나타내는 SEM 사진이다.
* 도면의 주요부분에 대한 부호의 설명 *
100 : 반도체 기판 102 : 소자 분리막
104 : 게이트 106 : 소스/드레인
108a : 제1패드 전극 108b : 제2패드 전극
109 : 제1층간 절연막 110 : 비트 라인
112 : 제2층간 절연막 116 : 식각 저지막
118 : 제1산화막 118a : 제1산화막 패턴
119 : 제2산화막 119a : 제2산화막 패턴
120 : 몰드막 120a : 몰드 구조물
122 : 하드 마스크층 122a : 하드 마스크 패턴
124 : 포토레지스트층 124a : 포토레지스트 패턴
126 : 마스크층 126a : 마스크 구조물
128 : 개구부 130 : 도전막
130a : 하부 전극 132 : 희생층
134 : 유전막 136 : 상부 전극
본 발명은 커패시터 제조 방법에 관한 것이다. 보다 상세하게는, 실린더 형상의 반도체 소자용 커패시터 제조 방법에 관한 것이다.
최근, 고집적된 반도체 소자를 제작하기 위해 반도체 소자의 디자인 룰을 축소시킴으로서, 반도체 소자의 하나의 셀(cell)이 차지하는 단위 면적이 감소되고 있다. 특히, 디램(dynamic random access memory; 이하, DRAM이라 한다)에 있어서, 소자 동작을 위해 큰 축적 용량을 필요로 하는 커패시터는 단위 면적이 감소됨에 따라 정전 용량을 확보하는데 많은 어려움이 따르고 있다.
일반적으로, 커패시터의 축적 용량(C)은 하기의 식으로 산출된다.
Figure 112005018227863-PAT00001
여기서, 유전율을 나타내는
Figure 112005018227863-PAT00002
및
Figure 112005018227863-PAT00003
는 각각 진공 중에서의 유전율 및 커패시터 유전체막의 유전율을 의미하고, A는 커패시터의 유효면적을 나타내며, d는 유전체막의 두께를 의미한다. 상기하는 식으로부터 알 수 있듯이, 축적 용량을 향상시키기 위해서는 높은 유전율을 갖는 유전체막을 형성하는 방법, 커패시터의 유효 면적을 증가시키는 방법 등을 고려할 수 있다.
그러나, 유전체막의 두께를 감소시키는 방법은 현재와 같이 고집적된 메모리 장치에 적용되기에는 한계가 있다. 또한, Ta2O5, Ta2O5N, Al2O5, HfO2 및 TiO2 등의 금속 산화물 및 페로브스카이트(Perovskite) 구조의 (Ba, Sr)TiO3(BST), SrTiO3, BaTiO3, PZT 및 PLZT 등과 같은 고유전율의 물질을 이용하여 유전체막을 형성하는 공정들이 알려져 있지만, 공정 안정화 및 신뢰성 문제로 인해 현재의 공정에 채택하기에는 어려움이 많다. 따라서, 현재의 반도체 소자의 제조 공정의 제반 상황을 고려할 때, 커패시터의 유효 면적의 증가를 통하여 축적 용량을 향상시키는 방법이 가장 적합한 것으로 평가될 수 있다.
상기 커패시터의 유효 면적을 증가시키기 위해, 커패시터 구조는 초기의 평면 커패시터 구조에서 스택(stack)형 또는 트렌치(trench)형 커패시터 구조로, 다시 실린더(cylinder)형 커패시터 또는 핀(fin)형 커패시터 등 스토리지 전극의 면적을 증대시키기 위한 구조로 기술 변화가 이루어져 오고 있다. 예를 들면, 미합중국 특허 제5,656,536호에는 왕관 형상의 적층형 커패시터가 개시되어 있고, 미합중국 특허 제5,716,884호 및 제5,807,782호에는 핀 형상의 적층형 커패시터가 개시되 어 있다.
이와는 달리, 미합중국 특허 제5,877,052호에는 스토리지 전극의 상부에 반구형 실리콘 그레인(hemispherical grain; 이하 'HSG'라고 한다)을 형성하여 커패시터의 축적 용량을 증가시키는 방법이 개시되어 있다. 또한, 미합중국 특허 제5,956,587호에는 상술한 방법들을 결합하여 실린더형 스토리지 전극의 상부에 HSG층을 형성하는 방법이 개시되어 있다.
그러나, 현재는 디자인 룰이 더욱 축소되면서 스토리지 노드(storage node)의 폭이 좁아지고, 이에 따라 커패시터의 면적 감소를 보상하기 위하여 스토리지 노드의 높이를 증가시키는 방법으로 상기 면적 감소에 따른 축적 용량의 감소를 보상하고 있다. 상기 스토리지 노드의 높이는 주로 스토리지 노드를 형성하기 위한 몰드 산화막의 높이에 의해서 결정된다. 현재 디자인 룰에 필요한 커패시턴스를 확보하기 위해 상기 몰드 산화막의 높이를 15,000Å 이상 형성하고 있다.
몰드 산화막의 높이가 높아짐에 따라, 후속되는 스토리지 노드가 형성되는 개구부를 만들기 위한 건식 식각(dry etch)시 몰드 산화막 하부 영역에 패턴이 변형되는 문제가 발생되고 있다. 도 1은 몰드 산화막의 하부 영역에 패턴 변형이 발생된 개구부를 나타내는 SEM 사진으로서, 상기 패턴 변형에 의해 개구부가 부분적으로만 형성되어 있다. 상기 패턴 변형은 스토리지 노드의 형성을 방해하여 반도체 소자의 불량(fail)을 발생시키는 주요한 원인이 된다.
상기와 같은 문제점은 종횡비(aspect ratio)가 큰 개구부를 형성하는 건식식각 공정에 요구되는 식각 마스크가 불완전하기 때문이다. 구체적으로, 일반적인 식 각 마스크로 사용되는 포토레지스트 패턴은 상기 건식식각 공정 시에 식각 가스에 의해 서서히 식각된다. 상기 몰드 산화막의 높이가 매우 높을 때는 상기 건식식각 공정 시간이 길어지므로 상기 식각 가스에 의해 상기 포토레지스트 패턴이 변형되기 쉬우며, 상기 포토레지스트가 변형되는 경우 식각 마스크로서의 역할을 온전히 수행하지 못하게 된다.
상기 포토레지스트 패턴을 보강하기 위하여 다수의 막질층을 상기 포토레지스트 패턴 하부에 형성하는 방법이 이용되고 있으나, 이러한 방법은 공정이 복잡해지기 때문에 커패시터를 제조하는 데 소요되는 공정 시간이 길어져 경제성에서 불리하다.
따라서, 본 발명의 목적은 커패시터의 높이를 안정적으로 증가시키면서 제조 공정이 단순화된 반도체 소자의 커패시터 제조 방법을 제공하는 데 있다.
상기 목적을 달성하기 위한 본 발명의 일 측면에 따른 반도체 소자의 커패시터 제조 방법은 콘택 플러그를 포함하는 반도체 기판 상에 몰드막을 형성하는 단계, 상기 몰드막 상에 하드 마스크 패턴과 포토레지스트 패턴을 순차적으로 형성하는 단계, 상기 하드 마스크 패턴과 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 몰드막을 식각함으로서, 상기 콘택 플러그의 상부면을 노출시키는 개구부를 갖는 몰드막 패턴을 형성하는 단계, 상기 하드 마스크 패턴과 상기 포토레지스트 패턴을 동일한 습식 식각액을 사용하여 동시에 제거하는 단계, 상기 개구부 를 한정하는 몰드막 패턴의 측벽 및 저면에 실린더형 하부 전극을 형성하는 단계, 및 상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성하는 단계를 포함한다.
본 발명의 일 실시예에 따르면, 상기 하드 마스크층은 보론 질화막(BN)을 포함하고, 상기 습식 식각액은 황산(H2SO4)을 포함한다.
또한, 상기 하드 마스크 패턴과 상기 포토레지스트 패턴을 제거하기 전에, 상기 포토레지스트 패턴에 대하여 애싱(ashing) 처리를 수행하는 단계를 더 포함할 수 있다.
상술한 바와 같은 본 발명에 따르면, 포토레지스트 패턴 제거 공정에서 상기 포토레지스트와 동시에 제거 가능한 하드 마스크층을 상기 포토레지스트 패턴의 하부에 추가로 형성함으로써, 커패시터의 높이를 안정적으로 증가시키면서도 커패시터 제조 공정을 단순화시킬 수 있다.
이하, 본 발명에 따른 바람직한 실시예를 첨부된 도면을 참조하여 상세하게 설명하면 다음과 같다.
도 2 내지 도 4는 본 발명의 일 실시예에 따른 커패시터 제조 방법을 설명하기 위한 단면도들이다.
도 2를 참조하면, 반도체 기판(100)에 셸로우 트렌치 소자 분리(shallow trench isolation) 공정을 수행하여 소자간 분리를 위한 소자 분리막(102)을 형성 한다. 상기 소자 분리막(102)이 형성되어 있는 기판(100)에 소스/드레인(106) 및 게이트(104)로 구성되는 트랜지스터를 형성한다. 다음에, 상기 트랜지스터를 매립하는 제1층간 절연막(109)을 형성한다.
상기 제1층간 절연막(109)을 부분적으로 식각하여 상기 소스/드레인(106)을 노출시키는 제1 및 제2패드 전극(108a, 108b)을 형성한다. 후속 공정을 통해, 상기 제1패드 전극(108a)은 비트 라인과 접속되고, 상기 제2패드 전극(108b)은 커패시터와 접속된다.
상기 제1층간 절연막(109) 상에 상기 제1패드 전극(108a)과 접속하는 비트 라인(110)을 형성한다. 다음에, 상기 비트 라인(110)을 매립하는 제2층간 절연막(112)을 형성한다.
상기 제2층간 절연막(112)을 부분적으로 식각하여 상기 제2패드 전극(108b)을 노출시키는 콘택홀(113)을 형성한다. 도시되지는 않았지만, 상기 콘택홀(113)의 상부는 상기 콘택홀(113)의 하부에 비해 더 넓은 개구 사이즈를 가질 수 있다.
다음에, 상기 콘택홀(113) 내부에 도전성 물질을 채워넣고 평탄화함으로서, 커패시터의 하부 전극과 접속하기 위한 콘택 플러그(114)를 형성한다. 상기 콘택 플러그(114)는 폴리실리콘 물질로 이루어질 수 있다.
상기 콘택홀(113)의 상부가 그 하부에 비해 더 넓은 개구 사이즈를 갖는 경우, 상기 콘택 플러그(114)의 상부 폭은 그 하부 폭에 비해 더 넓은 형상을 갖는다. 이 경우, 상기 콘택 플러그(114)와 커패시터의 하부 전극이 서로 접촉하는 부위가 증가되어 커패시터 하부 전극과의 얼라인 마진(alignment margin)을 확보할 수 있다.
도 3을 참조하면, 상기 제2층간 절연막(112) 및 콘택 플러그(114) 상에 식각 저지막(116)을 형성한다. 상기 식각 저지막(116)은 후속에 형성되는 몰드막과 식각 선택비를 갖는 물질로서 형성한다. 다시 말하면, 상기 식각 저지막(116)은 상기 몰드막을 식각하기 위한 식각 조건에서 거의 식각되지 않는 물질로서 형성되어야 한다. 구체적으로, 상기 식각 저지막(116)은 실리콘 질화막(SiN)으로 형성할 수 있다.
상기 식각 저지막(116) 상에 제1산화막(118)을 형성한다. 상기 제1산화막(118)은 실리콘 산화물로 형성할 수 있다. 구체적으로, 상기 제1산화막(118)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 사용하여 형성할 수 있다. 바람직하게는, 제1산화막(118)은 BPSG로 형성한다. 여기서, 상기 제1산화막(118)은 상기 식각 저지막(116)의 상면을 기준으로 약 5,000 내지 10,000Å의 두께를 갖도록 형성된다.
상기 제1산화막(118) 상에 제2산화막(119)을 형성한다. 상기 제2산화막(119)은 전술한 상기 제1산화막(118)의 물질로 사용될 수 있는 산화물들 중에서 상기 제1산화막(118)과 상이한 물질을 사용하여 형성할 수 있다. 바람직하게는, 상기 제2산화막(119)은 TEOS로 형성한다. 또한, 상기 제2산화막(119)은 상기 제1산화막(118)과 동일한 물질을 사용하여 형성할 수도 있다. 여기서, 상기 제2산화막(119)은 상기 제1산화막(118)의 상면으로부터 약 5,000 내지 10,000Å의 두께를 갖도록 형성되고, 상기 제1산화막(118) 및 제2산화막(119)으로 이루어진 몰드 막(120)의 전체 두께(높이)는 15,000 내지 30,000Å 정도의 두께를 갖도록 형성된다. 또한, 상기 제1 및 제2산화막(118, 119)은 특정 에천트에 대하여 실질적으로 동일한 식각 속도를 갖는 물질로 형성되는 것이 바람직하다.
본 실시예에 있어서, 상기 몰드막(120)의 두께는 커패시터의 요구되는 커패시턴스에 따라 조절이 가능하다. 다시 말하면, 커패시터의 높이는 상기 몰드막(120)의 두께에 의하여 주로 결정되므로, 요구되는 커패시턴스를 갖는 커패시터를 형성하기 위하여 상기 몰드막(120)의 두께를 적절하게 조절할 수 있다.
또한, 후술하는 바와 같이, 상기 몰드막(120)의 높이가 15,000Å 이상으로 형성되는 경우에도 보론 질화막 및 포토레지스트층을 순차적으로 적층함으로써, 식각 가스에 강한 마스크 구조물을 식각 마스크로 이용하여 상기 몰드막(120)의 변형 없이 커패시터 형성을 위한 개구부(128)를 형성할 수 있다. 따라서, 상기 커패시터 높이를 안정적으로 증가시킬 수 있다.
이어서, 도 4를 참조하면, 상기 제2산화막(119) 상에 하드 마스크층(122)을 형성한다. 상기 하드 마스크층(122)은 후속해서 상기 하드 마스크층(122) 상에 형성되는 포토레지스트층(124)과 동시에 제거되는 특성을 갖는 물질로 형성되는 것이 바람직하다. 예를 들면, 상기 하드 마스크층(122)은 보론 질화막(BN)으로 형성할 수 있다.
또한, 상기 하드 마스크층(122)은 상기 몰드막(120)에 대한 식각 선택비를 가지며, 종래의 하드 마스크층에 주로 사용되는 실리콘 질화막(SiN)과 유사한 식각 특성을 갖는 물질로 형성하는 것이 바람직하다. 실리콘 질화막과 유사한 식각 특성 을 가질 경우, 상기 몰드막(120)을 부분적으로 식각하는 종래의 식각 공정을 그대로 사용할 수 있기 때문에 경제적이다.
도 5는 건식 식각 가스에 대한 보론 질화막(BN)과 실리콘 질화막(SiN)의 식각률을 나타내는 그래프이다.
도 5를 더 참조하면, 보론 질화막(BN)은 실리콘 산화물에 대한 건식 식각시 사용되는 C5F8, C4H8 및 CF4 가스에 대하여, 종래에 하드 마스크층으로 사용되는 실리콘 질화막(SiN)과 유사한 식각 특성을 보인다. 따라서, 상기 하드 마스크층(122)으로는 보론 질화막(BN)이 적합하다.
다시 도 4를 참조하면, 보론 질화막(BN)으로 형성되는 상기 하드 마스크층(122)은 상기 제2산화막(119)의 상면으로부터 약 300 내지 2000Å의 두께를 갖도록 형성된다. 그러나, 상기 하드 마스크층(122)의 두께가 상기한 두께 범위에서 한정되는 것은 아니며, 상기 몰드막(120)의 높이, 공정 시간 등의 조건에 맞는 두께로 적절하게 조절할 수 있다. 상기 보론 질화막(BN)은 화학 기상 증착(chemical vapor deposition; CVD) 방법 또는 원자층 적층 방법(atomic layer deposition; ALD) 등에 의해서 형성될 수 있다.
이어서, 상기 하드 마스크층(122) 상에 포토레지스트층(124)을 형성함으로써, 다층막으로 이루어진 마스크층(126)을 형성한다. 이 때, 상기 포토레지스트층(124)은 약 1,000 내지 5,000Å의 두께를 갖는다.
도 6을 참조하면, 상기 포토레지스트층(124)에 사진 공정을 수행하여 커패시터 형성 부위를 선택적으로 노출하는 포토레지스트 패턴(124a)을 형성한다. 다음에, 상기 포토레지스트 패턴(124a)을 식각 마스크로 사용하여 상기 하드 마스크층(122)을 부분적으로 식각함으로서 하드 마스크 패턴(122a)을 형성한다.
상기 하드 마스크 패턴(122a) 및 포토레지스트 패턴(124a)으로 이루어진 마스크 구조물(126a)은 후속 공정에서 커패시터용 개구부(128)를 형성하기 위한 식각 마스크로 제공된다.
도 7을 참조하면, 상기 마스크 구조물(126a)을 식각 마스크로 사용하여 상기 몰드막(120) 및 식각 저지막(116)을 부분적으로 식각함으로써, 저면에 콘택 플러그(114)의 상부면을 노출시키는 개구부(128)를 형성한다. 이 때, 기판의 전 영역에서 상기 개구부(128)의 저면에 상기 식각 저지막(116)이 조금도 남아있지 않도록 하기 위해서 상기 식각 저지막(116)을 과도하게 식각한다. 때문에, 도시되지는 않았으나, 상기 식각 공정을 수행하고 나면 상기 콘택 플러그(114)의 상부면이 다소 식각될 수 있다. 상기 개구부(128)를 형성함에 따라, 상기 제1 및 제2산화막(118, 119)으로부터 제1 및 제2산화막 패턴(118a, 119a)이 형성된다.
도 8을 참조하면, 상기 마스크 구조물(126a)의 포토레지스트 패턴(124a)과 하드 마스크 패턴(122a)을 동일한 습식 식각액을 사용하여 동시에 제거한다. 구체적으로는, 먼저 상기 포토레지스트 패턴(124a)에 대하여 애싱(ashing) 처리를 수행한다. 이어서, 황산(H2SO4)을 포함하는 습식 식각액을 사용하여 상기 포토레지스트 패턴(124a)과 동시에 보론 질화막(BN)으로 형성된 하드 마스크 패턴(122a)을 제거하는 습식 식각 공정을 수행한다.
이 때, 상기 습식 식각 공정은 포토레지스트 패턴(124a)을 제거하기 위한 통 상적인 스트립핑 공정을 사용한다. 이와는 다르게, 상기 스트리핑 공정에 사용되는 식각 용액은 보론 질화막(BN)을 더욱 용이하게 제거하기 위하여, 황산(H2SO4) 및 과산화수소(H2O2)의 비율이 적절하게 조절된 용액을 사용할 수도 있다.
도 9는 습식 식각 용액에 대한 보론 질화막(BN)과 실리콘 질화막(SiN)의 식각률을 나타내는 그래프이다.
도 9를 참조하면, 보론 질화막(BN)은 종래의 하드 마스크로 사용되는 실리콘 질화막(LP-SiN)과는 달리 SC1과 황산에 식각되는 특성을 보이고 있다. 따라서, 종래의 실리콘 질화막(SiN)으로 하드 마스크 패턴(122a)을 형성하는 경우에는, 포토레지스트 패턴(124a)의 애싱/스트립핑 공정에서 상기 하드 마스크가 제거되지 않는다.
이에 따라, 상기 실리콘 질화막을 이용하는 종래 기술은 상기 실리콘 질화막을 제거하기 위한 별도의 공정을 요구한다. 상기 실리콘 질화막 대신 보론 질화막을 사용하면, 통상적인 애싱 및 스트립핑(ashing/stripping) 공정을 그대로 이용하여 포토레지스트 패턴(124a)과 하드 마스크 패턴(122a)을 동시에 제거할 수 있다. 따라서, 공정이 단순화되어 경제적으로 유리하다.
도 10은 상기 개구부(128)를 형성하고, 상기 마스크 구조물(126a)을 제거한 후의 상기 개구부(128)의 패턴을 나타내는 사진이다. 도 10에서 잘 나타나는 것처럼, 개구부(128)의 개구(hole)가 분명하게 형성되어 있으며, 몰드 구조물(120a)의 변형은 전혀 관찰되지 않는다.
이와 같이, 보론 질화막(BN) 및 포토레지스트를 식각 마스크로 사용하면, 몰 드막(120)의 높이가 15,000Å 이상 증가되더라도, 상기 포토레지스트 패턴(124a)의 높이를 무리하게 증가시키지 않고도, 몰드막(120)의 패턴 변형 없이 개구부(128)를 용이하게 형성할 수 있다.
계속해서, 도 11을 참조하면, 개구부(128)의 측벽 및 저면과 상기 제2산화막 패턴(119a)의 상부면에 하부 전극으로 제공되기 위한 도전막(130)을 연속적으로 형성한다. 상기 도전막(130)은 N형 또는 P형 불순물이 고농도로 도핑된 폴리 실리콘으로 이루어질 수 있으며, 균일한 두께를 갖도록 저압 화학기상증착(low pressure - CVD) 공정 및 도핑 공정을 통해 형성될 수 있다.
이와는 다르게, 상기 도전막(130)은 금속 또는 금속을 포함하는 물질로 형성될 수도 있다. 상기 도전막(130)을 폴리 실리콘 물질을 사용하여 형성하지 않고, 금속 또는 금속을 포함하는 물질로 형성하는 경우에는, 후속 공정에 의해 형성되는 하부 전극과 유전막의 계면에 공핍층이 형성되지 않기 때문에 커패시터의 커패시턴스를 증가시킬 수 있다.
이어서, 상기 개구부(128)를 충분히 매립하도록 상기 도전막(130) 상에 희생층(132)을 형성한다. 상기 희생층(132)은 TEOS, HDP-CVD 산화물, PSG, USG, BPSG 또는 SOG를 이용하여 형성될 수 있으며, 바람직하게는 제1산화막(118) 또는 제2산화막(119)과 동일한 물질로 형성되는 것이 바람직하다. 상기 희생층(132)은 상기 도전막(130)을 하부 전극들로 형성하는 동안 상기 하부 전극들을 보호하기 위해 형성된다.
도 12를 참조하면, 상기 도전막(130)을 에치백 공정에 의해 부분적으로 제거 한다. 상기 에치백 공정을 수행하면, 상기 제2산화막 패턴(119a) 상부 표면에 노출되어 있는 도전막(130)이 부분적으로 제거되면서 상기 개구부(128) 내부 표면상에만 도전막 패턴이 남아 있는 형태의 실린더형의 하부 전극(130a)이 형성된다. 상기 에치백 공정은 건식 식각 공정을 포함한다.
이어서, 상기 하부 전극(130a) 내부의 희생층(132) 및 상기 하부 전극(130a)을 감싸고 있는 몰드 구조물(120a)을 제거한다. 상기 제거는 습식 식각 공정에 의해 달성될 수 있다. 구체적으로, 불화수소(HF)를 포함하는 식각액, 수산화암모늄, 과산화 수소 및 탈이온수를 포함하는 식각액 또는 불화 암모늄, 불화수소 및 증류수 등을 포함하는 LAL 식각액들을 습식 식각액을 사용하는 습식 식각 공정을 이용할 수 있다.
상기 설명한 바와 같이, 상기 희생층(132) 및 상기 몰드 구조물(120a)을 제거함으로서, 상기 하부 전극(120a)은 외벽, 상부면, 내벽 및 내부 저면이 완전히 노출된다. 그런데, 상기 하부 전극(122a)의 노출된 면이 커패시터의 유효 면적이 되기 때문에, 상기 하부 전극(122a)을 갖는 커패시터의 커패시턴스는 상기 하부 전극(122a)의 높이에 의해 가장 많이 좌우된다. 따라서, 본 발명에 의한 하부 전극(122a) 형성 방법은 하부 전극의 높이를 종래의 하부 전극의 높이보다 증가시킬 수 있으므로, 보다 향상된 커패시턴스를 확보할 수 있다.
도 13을 참조하면, 상기 식각 저지막(116), 하부 전극(122a)의 외벽, 상부면, 내벽 및 내부 저면 상에 유전막(134)을 형성한다. 상기 유전막(134)은 고유전율을 갖는 금속 산화물을 증착시켜 형성할 수 있다. 상기 금속 산화물의 예로 서는 알루미늄 산화물 및 하프늄 산화물을 들 수 있다.
다음에, 상기 유전막(134) 상에 상부 전극(136)을 형성한다. 상기 상부 전극(136)은 폴리 실리콘, 금속 또는 금속을 포함하는 물질로 형성되리 수 있다. 또는 상기 상부 전극(136)은 금속 또는 금속을 포함하는 물질을 증착한 후에 폴리 실리콘을 적층한 다층막으로 형성될 수 있다. 상기 공정을 통해, 본 발명의 일 실시예에 따른 커패시터가 완성된다.
마지막으로, 도시하지는 않았으나, 상기 캐패시터 상에 상부 배선과의 전기적 절연을 위한 층간 절연막을 형성한 다음, 상기 층간 절연막 상에 상부 배선을 형성하여 반도체 장치를 완성한다.
상기와 같은 본 발명에 따르면, 보론 질화막으로 이루어진 하드 마스크 패턴 및 포토레지스트 패턴을 식각 마스크로 사용하면 개구부가 용이하게 형성되어 하부 전극의 높이를 안정적으로 증가시킬 수 있다. 이에 따라, 보다 향상된 커패시턴스를 확보할 수 있다.
또한, 상기 보론 질화막로 이루어진 하드마스크 패턴은 상기 포토레지스트 패턴을 제거하는 습식 식각 공정에서 상기 포토레지스트 패턴과 동시에 제거되기 때문에, 커패시터 제조 공정을 단순화시킬 수 있다.
따라서, 반도체 장치의 신뢰성의 향상과 더불어 제조 비용의 절감의 두 가지 효과를 꾀할 수 있다.
상기에서는 본 발명의 바람직한 실시예를 참조하여 설명하였지만, 해당 기술분야의 숙련된 당업자는 하기의 특허 청구 범위에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (6)

  1. 콘택 플러그를 포함하는 반도체 기판 상에 몰드막을 형성하는 단계;
    상기 몰드막 상에 하드 마스크 패턴과 포토레지스트 패턴을 순차적으로 형성하는 단계;
    상기 하드 마스크 패턴과 상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 몰드막을 식각함으로서, 상기 콘택 플러그의 상부면을 노출시키는 개구부를 갖는 몰드막 패턴을 형성하는 단계;
    상기 하드 마스크 패턴과 상기 포토레지스트 패턴을 동일한 습식 식각액을 사용하여 동시에 제거하는 단계;
    상기 개구부를 한정하는 몰드막 패턴의 측벽 및 저면에 실린더형 하부 전극을 형성하는 단계; 및
    상기 하부 전극 상에 유전막 및 상부 전극을 순차적으로 형성하는 단계를 포함하는 반도체 소자의 커패시터 제조 방법.
  2. 제1항에 있어서, 상기 몰드막은 BPSG막 또는 TEOS막을 포함하고, 15,000Å 내지 30,000Å의 두께로 형성되는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  3. 제1항에 있어서, 상기 하드 마스크층은 보론 질화막(BN)을 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  4. 제3항에 있어서, 상기 하드 마스크층은 300Å 내지 2,000Å의 두께로 형성하고, 상기 포토레지스트층은 1,000Å 내지 5,000Å로 형성하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  5. 제3항에 있어서, 상기 습식 식각액은 황산(H2SO4)을 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
  6. 제1항에 있어서, 상기 하드 마스크 패턴과 상기 포토레지스트 패턴을 제거하기 전에, 상기 포토레지스트 패턴에 대하여 애싱(ashing) 처리를 수행하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 커패시터 제조 방법.
KR1020050028949A 2005-04-07 2005-04-07 반도체 소자의 커패시터 제조 방법 KR20060106317A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020050028949A KR20060106317A (ko) 2005-04-07 2005-04-07 반도체 소자의 커패시터 제조 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020050028949A KR20060106317A (ko) 2005-04-07 2005-04-07 반도체 소자의 커패시터 제조 방법

Publications (1)

Publication Number Publication Date
KR20060106317A true KR20060106317A (ko) 2006-10-12

Family

ID=37627051

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020050028949A KR20060106317A (ko) 2005-04-07 2005-04-07 반도체 소자의 커패시터 제조 방법

Country Status (1)

Country Link
KR (1) KR20060106317A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385002B2 (en) 2013-10-01 2016-07-05 Samsung Electronics Co., Ltd. Semiconductor devices and fabricating methods thereof
JP2019119612A (ja) * 2017-12-28 2019-07-22 株式会社トクヤマ パイロリティック窒化ホウ素及びパイロリティック窒化ホウ素の製造方法、並びにパイロリティック窒化ホウ素を用いた結晶成長装置

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9385002B2 (en) 2013-10-01 2016-07-05 Samsung Electronics Co., Ltd. Semiconductor devices and fabricating methods thereof
JP2019119612A (ja) * 2017-12-28 2019-07-22 株式会社トクヤマ パイロリティック窒化ホウ素及びパイロリティック窒化ホウ素の製造方法、並びにパイロリティック窒化ホウ素を用いた結晶成長装置
JP7065599B2 (ja) 2017-12-28 2022-05-12 株式会社トクヤマ パイロリティック窒化ホウ素及びパイロリティック窒化ホウ素の製造方法、並びにパイロリティック窒化ホウ素を用いた結晶成長装置

Similar Documents

Publication Publication Date Title
US8048758B2 (en) Method for fabricating a capacitor utilizes the sacrificial pattern covering the cell region
US7227215B2 (en) Semiconductor device having a capacitor with a stepped cylindrical structure and method of manufacturing same
US7605035B2 (en) Method of fabricating semiconductor device by exposing upper sidewalls of contact plug to form charge storage electrode
US6777305B2 (en) Method for fabricating semiconductor device
KR100382732B1 (ko) 반도체 소자의 실린더형 커패시터 제조 방법
US7029983B2 (en) Methods of forming MIM type capacitors by forming upper and lower electrode layers in a recess that exposes a source/drain region of a transistor and MIM capacitors so formed
KR20120042574A (ko) 반도체 소자 및 그 제조 방법
US7018892B2 (en) Semiconductor capacitor structure and method for manufacturing the same
KR100418586B1 (ko) 반도체소자의 제조방법
KR100648294B1 (ko) 반도체 소자의 캐패시터 및 그 제조 방법
US7544985B2 (en) Semiconductor capacitor structure and method for manufacturing the same
US7224014B2 (en) Semiconductor device and method for fabricating the same
US20210398983A1 (en) Dram and manufacturing method therefore
KR20060106317A (ko) 반도체 소자의 커패시터 제조 방법
KR101557871B1 (ko) 반도체 소자 및 그 제조 방법
US7807542B2 (en) Semiconductor device having storage node electrode with protection film thereon and method of fabricating the same
KR20080108697A (ko) 커패시터의 형성 방법 및 반도체 소자의 제조방법
KR100575883B1 (ko) 반도체 소자의 캐패시터 형성방법
KR100292693B1 (ko) 캐패시터및그제조방법
KR100255162B1 (ko) 캐패시터의 전하저장전극 형성방법
US20080111171A1 (en) Node structures under capacitor in ferroelectric random access memory device and methods of forming the same
KR20040051070A (ko) 금속 스토리지 노드를 갖는 반도체 소자의 제조방법
KR20070018275A (ko) 커패시터의 제조 방법
KR20060128159A (ko) 반도체 장치의 커패시터 제조 방법
KR20030042874A (ko) 반도체소자의 제조방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid