CN101055853A - 非易失性半导体存储元件及其制造方法 - Google Patents
非易失性半导体存储元件及其制造方法 Download PDFInfo
- Publication number
- CN101055853A CN101055853A CNA2007100854562A CN200710085456A CN101055853A CN 101055853 A CN101055853 A CN 101055853A CN A2007100854562 A CNA2007100854562 A CN A2007100854562A CN 200710085456 A CN200710085456 A CN 200710085456A CN 101055853 A CN101055853 A CN 101055853A
- Authority
- CN
- China
- Prior art keywords
- oxide
- stack
- distance piece
- gate electrode
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 81
- 238000000034 method Methods 0.000 title claims description 28
- 229910052751 metal Inorganic materials 0.000 claims abstract description 15
- 239000002184 metal Substances 0.000 claims abstract description 15
- 239000000758 substrate Substances 0.000 claims description 32
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 31
- 229920005591 polysilicon Polymers 0.000 claims description 31
- 229910021332 silicide Inorganic materials 0.000 claims description 28
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 28
- 230000015572 biosynthetic process Effects 0.000 claims description 20
- 239000011248 coating agent Substances 0.000 claims description 20
- 238000000576 coating method Methods 0.000 claims description 20
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 19
- 229910052710 silicon Inorganic materials 0.000 claims description 16
- 239000010703 silicon Substances 0.000 claims description 16
- 125000006850 spacer group Chemical group 0.000 claims description 13
- 238000004519 manufacturing process Methods 0.000 claims description 12
- 150000004767 nitrides Chemical class 0.000 claims description 12
- 230000008021 deposition Effects 0.000 claims description 7
- 230000005641 tunneling Effects 0.000 claims description 4
- 238000003475 lamination Methods 0.000 abstract description 16
- 230000000694 effects Effects 0.000 abstract description 6
- 230000008901 benefit Effects 0.000 abstract description 4
- 150000002739 metals Chemical class 0.000 abstract 1
- 230000003071 parasitic effect Effects 0.000 abstract 1
- 238000005516 engineering process Methods 0.000 description 18
- 238000000151 deposition Methods 0.000 description 8
- 230000008569 process Effects 0.000 description 7
- 238000005530 etching Methods 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- 239000010941 cobalt Substances 0.000 description 3
- 229910017052 cobalt Inorganic materials 0.000 description 3
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 3
- 239000004020 conductor Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 230000004888 barrier function Effects 0.000 description 2
- 230000008859 change Effects 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 239000000428 dust Substances 0.000 description 2
- 238000007667 floating Methods 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- RUFLMLWJRZAWLJ-UHFFFAOYSA-N nickel silicide Chemical group [Ni]=[Si]=[Ni] RUFLMLWJRZAWLJ-UHFFFAOYSA-N 0.000 description 2
- 229910021334 nickel silicide Inorganic materials 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 238000001259 photo etching Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000003860 storage Methods 0.000 description 2
- 229910021341 titanium silicide Inorganic materials 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 208000005189 Embolism Diseases 0.000 description 1
- 208000027418 Wounds and injury Diseases 0.000 description 1
- 239000004411 aluminium Substances 0.000 description 1
- 229910052782 aluminium Inorganic materials 0.000 description 1
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 1
- 238000000137 annealing Methods 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 230000006378 damage Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000010586 diagram Methods 0.000 description 1
- 230000007613 environmental effect Effects 0.000 description 1
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 1
- 239000010931 gold Substances 0.000 description 1
- 229910052737 gold Inorganic materials 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 208000014674 injury Diseases 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 238000002955 isolation Methods 0.000 description 1
- 239000003550 marker Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910001000 nickel titanium Inorganic materials 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000012797 qualification Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/792—Field effect transistors with field effect produced by an insulated gate with charge trapping gate insulator, e.g. MNOS-memory transistors
- H01L29/7923—Programmable transistors with more than two possible different levels of programmation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/401—Multistep manufacturing processes
- H01L29/4011—Multistep manufacturing processes for data storage electrodes
- H01L29/40117—Multistep manufacturing processes for data storage electrodes the electrodes comprising a charge-trapping insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/4234—Gate electrodes for transistors with charge trapping gate insulator
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66833—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a charge trapping gate insulator, e.g. MNOS transistors
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B43/00—EEPROM devices comprising charge-trapping gate insulators
- H10B43/30—EEPROM devices comprising charge-trapping gate insulators characterised by the memory core region
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B69/00—Erasable-and-programmable ROM [EPROM] devices not provided for in groups H10B41/00 - H10B63/00, e.g. ultraviolet erasable-and-programmable ROM [UVEPROM] devices
Abstract
一种非易失性半导体存储元件，包括：置于基板上的栅极叠层、半导体间隔件、氧化物—氮化物—氧化物叠层、接触垫。这些半导体间隔件与该栅极叠层的侧壁相邻且覆盖该基板。该氧化物—氮化物—氧化物叠层置于这些间隔件与该栅极叠层之间，且置于该间隔件与该基板之间，所以该氧化物—氮化物—氧化物叠层在该栅极叠层的至少一侧壁上具有大体上为L型的剖面。该接触垫覆盖该栅极电极与这些半导体间隔件，且与该栅极电极以及该半导体间隔件形成电连接。本发明具有抑制短沟道效应、接面漏电流以及寄生电阻的效果并降低形成多余金属接触所需要的成本。
Description
技术领域
本发明系有关于一种存储元件，且特别有关于一种侧壁SONOS存储元件的系统及其制造方法。
背景技术
存储元件在集成电路中是非常重要的，因为他们可以嵌入半导体芯片以取代逻辑芯片与存储芯片独立的多芯片方式。非易失性存储元件在没有任何电力供应的情况下可以维持所储存的数据一段很长的时间。因此，非易失性存储元件非常适用于编译以及数据储存，这也就是为什么嵌入式非易失性存储体可以广泛地应用在各种产品上，例如小至存储卡大至通讯IC。
相较于标准的浮动栅极存储元件而言，具有硅-氧化物-氮化物-氧化物-硅的结构的SONOS元件是一种较佳的非易失性存储元件，因为其具有较佳的缩放特性以及易于整合至现有的CMOS工艺。而且，一些性能参数，例如写入/擦除的次数以及所需的编译电压，都超越闪存元件。不幸的是，传统SONOS元件的工艺通常非常复杂且昂贵，例如双镶嵌工艺。因此，业界急需一种改良的SONOS非易失性存储元件的结构及其制造方法。
发明内容
本发明的实施例将考虑上述问题及需求并提出解决之道。本发明的目的之一是提供一种非易失性半导体存储元件，包括：置于基板上的栅极叠层、半导体间隔件、氧化物-氮化物-氧化物叠层、接触垫。栅极叠层置于基板上，而该栅极叠层包括覆盖栅极介电层的栅极电极。这些半导体间隔件与该栅极叠层的侧壁相邻且覆盖该基板。该氧化物-氮化物-氧化物叠层置于这些间隔件与该栅极叠层之间，且置于该间隔件与该基板之间，所以该氧化物-氮化物-氧化物叠层在该栅极叠层的至少一侧壁上具有大体上为L型的剖面。该接触垫覆盖该栅极电极与这些半导体间隔件，且与该栅极电极以及这些半导体间隔件形成电连接。该栅极电极与这些半导体间隔件包括多晶硅。该氧化物-氮化物-氧化物叠层包括：第一氧化物层，厚度大体为50埃；第二氧化物层，厚度大体为70埃；以及氮化物层，夹置于该第一与第二氧化物层之间，该氮化物层的厚度大体为70埃。该存储元件还包括与这些半导体间隔件相邻的介电间隔件。该接触垫还可以形成在位于该栅极电极与这些半导体间隔件之间的该氧化物-氮化物-氧化物叠层的内凹部分内。该接触垫可以包括上方形成有金属硅化物的外延硅。
根据本发明还提供一种非易失性半导体存储元件，包括：栅极叠层，置于半导体基板上，该栅极叠层包括覆盖隧穿氧化物层的多晶硅栅极电极；多晶硅间隔件，与该栅极叠层的侧壁相邻且覆盖该基板；氧化物-氮化物-氧化物叠层，置于所述间隔件与该栅极叠层之间，且置于该间隔件与该基板之间，所以该氧化物-氮化物-氧化物叠层在该栅极叠层的至少一侧壁上具有大体上为L型的剖面；以及硅化物接触垫，覆盖该栅极电极与所述半导体间隔件，且与该栅极电极以及所述多晶硅间隔件形成电连接。其中该硅化物接触垫包括硅化物部分与外延硅部分；其中该外延硅部分覆盖该栅极电极与所述多晶硅间隔件，且与该栅极电极以及所述多晶硅间隔件形成电连接，且形成在位于该栅极电极与所述多晶硅间隔件之间的该氧化物-氮化物-氧化物叠层的内凹部分，且该硅化物部分覆盖该外延硅部分。
本发明的另一个目的是提供一种制造非易失性半导体存储元件的方法。该方法包括本段落所叙述的下列步骤。这些步骤的顺序可以变化；如果没有特别指明的话，这些步骤可以前后依序、重叠、或并行而进行。该方法包括：形成栅极叠层于基板上，该栅极叠层包括栅极电极部分与栅极介电层部分；形成覆盖该栅极叠层的氧化物-氮化物-氧化物叠层；沉积覆盖该氧化物-氮化物-氧化物叠层的半导体层；移除部分的该半导体层与该氧化物-氮化物-氧化物叠层以定义邻近该栅极叠层且覆盖该基板的半导体间隔件，其中该氧化物-氮化物-氧化物叠层位于该间隔件与该栅极叠层之间，而且位于这些间隔件与该基板之间，所以该氧化物-氮化物-氧化物叠层在该栅极叠层的至少一侧具有大体上为L型的剖面；以及形成覆盖该栅极电极与该半导体间隔件的接触垫，且该接触垫与该栅极电极以及这些半导体间隔件形成电连接。沉积该半导体层的步骤包括沉积多晶硅，且其中该栅极电极包括多晶硅。该栅极介电层是隧穿氧化物。形成该氧化物-氮化物-氧化物叠层的步骤包括：形成该氧化物-氮化物-氧化物叠层的第一氧化物层，该第一氧化物层的厚度大体为50埃；形成该氧化物-氮化物-氧化物叠层的氮化物层，该氮化物层的厚度大体为70埃；以及形成该氧化物-氮化物-氧化物叠层的第二氧化物层，该第二氧化物层的厚度大体为70埃。该方法还可以包括形成与这些半导体间隔件相邻的介电间隔件。方法还包括从该栅极电极与该半导体间隔件的顶部回蚀一部分该氧化物-氮化物-氧化物叠层，其中形成该接触垫的步骤包括形成覆盖该栅极电极与这些半导体间隔件的接触垫，其中该接触垫与该栅极电极以及该半导体间隔件形成电连接，且该接触垫深入位于该栅极电极以及这些半导体间隔件之间的该回蚀区域。形成该接触垫的步骤包括形成金属硅化物接触垫。形成该接触垫的步骤包括形成上方具有金属硅化物的外延硅层。
本发明具有抑制短沟道效应、接面漏电流以及寄生电阻的效果。同时，可以降低形成多余金属接触所需要的成本。
为了让本发明的目的、特征、及优点能更明显易懂，下文特举优选实施例，并配合所附图示，做详细的说明。本发明说明书提供不同的实施例来说明本发明不同实施方式的技术特征。其中，实施例中的各元件的配置为说明之用，并非用以限制本发明。且实施例中附图标记的部分重复，是为了简化说明，并非意指不同实施例之间的关联性。
附图说明
图1A-1F是示出本发明一优选实施例的非易失性SONOS存储元件的工艺剖面图。
图2A-2B是示出本发明另一优选实施例的工艺剖面图。
其中，附图标记说明如下：
100～元件；102～半导体基板；104～栅极氧化物；106～多晶硅栅极电极；108～第一氧化物层；110～硅氮化物层；112～第二氧化层；114～多晶硅层；116～间隔件；118～导电层；120～外延硅层；122～硅化物接触；200～元件。
具体实施方式
请参考附图，其中相似的参考标记是通过不同角度说明相似的元件，且下列附图说明本发明的实施例。这些附图并不需要被缩放，而且为了说明的目的而在某些例子中这些附图已经被放大或简化。本领域技术人员应该了解根据本发明下列的实施可以做一些可能的应用及变动。
以下公开SONOS存储元件及相关工艺。所公开的技术应用非嵌入工艺以在栅极电极与相邻的半导体间隔件之间创造氧化物-氮化物-氧化物叠层，如同在上述间隔件与上方具有元件的基板之间创造氧化物-氮化物-氧化物叠层一样。所公开的原理接着提供一个与上述栅极电极以及半导体侧壁间隔件形成电连接的导电接触，如此一来，上述元件的单一接触设计可使得元件尺寸及阵列更轻薄。
在一优选实施例中，非易失性半导体存储元件的工艺包括形成介电层于基板上、沉积第一半导体层在该介电层上以及之后移除部分上述介电层以及第一多晶硅层以定义栅极叠层。上述栅极叠层包括置于栅极介电层上方的栅极电极。上述工艺也包括形成氧化物-氮化物-氧化物叠层于上述栅极叠层上；以及沉积第二半导体层于上述氧化物-氮化物-氧化物叠层上。而且，上述工艺包括移除部分上述第二半导体层与上述氧化物-氮化物-氧化物叠层以定义与上述栅极叠层相邻且覆盖上述基板的半导体间隔件。上述间隔件包括形成于上述间隔件与上述栅极叠层之间以及形成于上述间隔件与上述基板之间的氧化物-氮化物-氧化物叠层。上述工艺用于形成接触垫，上述接触垫覆盖上述栅极电极与半导体间隔件且彼此形成电连接。
由所公开的原理所构建的非易失性半导体存储元件可以包括栅极叠层，而此栅极叠层包括栅极电极与半导体间隔件；其中，上述栅极电极覆盖在形成于基板上的栅极介电层上，且上述半导体间隔件与上述栅极叠层相邻且覆盖上述基板。氧化物-氮化物-氧化物叠层被置于上述间隔件与上述栅极叠层之间，且置于上述间隔件与上述基板之间。这样的一个元件也可以包括接触垫，且此接触垫覆盖上述栅极电极与上述半导体间隔件，且彼此之间形成电连接。接着，根据附图说明下列优选实施例。
图1A-1F是示出本发明一优选实施例的非易失性SONOS存储元件的工艺剖面图。图1说明绝缘层104与多晶硅层106形成于半导体基板102上。上述层通过已知方法形成。在一优选实施例中，半导体基板102是硅，另外也可以使用SOI基板。绝缘层104优选为硅氧化物，也可以是加热氧化物或隧穿氧化物。加热氧化物104最后会用于形成元件的栅极氧化物，之后进行多晶硅层106的沉积工艺。
接着，通过非嵌入式光刻蚀刻技术以定义栅极叠层，例如，如图1B所示。上述两层104、106的光刻蚀刻工艺可以在单一工艺步骤或多步骤中进行，以形成栅极氧化物104与多晶硅栅极电极106。例如，可以在多晶硅层106上沉积光阻，然后进行图案化以及光刻工艺，留下被保护的最终元件的栅极叠层结构。上述多晶硅与氧化物层104、106未被保护的区域则被蚀刻。
如图1B所示的元件100，第一氧化物层108形成于多晶硅栅极电极106与栅极氧化物104上方，之后形成硅氮化物层110与第二氧化层112，如图1C所示。上述层构成氧化物-氮化物-氧化物叠层，此叠层被使用在存储元件100之内以储存二位数据。另一个多晶硅层114沉积在上述栅极叠层与上述氧化物-氮化物-氧化物叠层上方。上述层108、110、112、114优选与上述栅极叠层结构(104、106)共形，因为他们可以一致地使用已知化学气相沉积法或溅镀技术而沉积。不同层108、110、112的膜厚可以各自在10埃至100埃之间变化。在一优选实施例中，第一氧化物层的厚度约50埃；硅氮化物层110的厚度约70埃；且第二氧化物层112的厚度约70埃。当然，对上述层有益的厚度皆可使用。
而且，上述层108、110、11、114可以在单一步骤或多个步骤中沉积，而且可以在单一沉积反应室或多个沉积反应室内进行。在上述ONO叠层108、110、112之中，上述氮化物层110作为标准闪存的浮动栅极。换句话说，SONOS存储元件100内的编译与擦除程序在氮化物层110内实现，其中上述氮化物层110至少有一部分被周围的氧化物层108、112包围而绝缘。
上述SONOS存储元件100通过非嵌入式光刻蚀刻技术而进一步定义，以制造图1D所示的结构。如图所示，上述层108、110、112、114的多余材料可通过沉积光阻、图案化此光阻、以及之后蚀刻未被保护的区域而移除。而且，多晶硅层114的上部边缘可以通过已知蚀刻技术而圆角化。在一优选实施例中，可以使用化学干蚀技术已使多晶硅层114的端部圆角化，例如图中所示的圆滑的间隔件轮廓。
如图1D所示的元件，ONO叠层108、110、112可以选择性地被蚀刻，如图1E所示。如图1E所示，ONO叠层108、110、112已经经过在垂直方向上从元件100的顶部轻微凹蚀的步骤。此步骤通常称为回蚀步骤。薄化ONO叠层108、110、112使得后续工艺步骤更容易，而后续步骤例如是沉积接触或导电材料于上述叠层108、110、112的上部。
在许多实施例中，在凹蚀上述ONO叠层108、110、112之前，可以在元件110周围形成间隔件116以使元件110绝缘。此步骤例如图1F(于下面内容进一步讨论)所示。间隔件116可以是氧化物或氮化物，例如，有助于在后续工艺步骤中保护元件100。上述间隔件116也可以对抗潜在的环境伤害与促进元件信赖度。而且，可以在硅基板102的表面及间隔件的外侧被源极与漏极区域(图未显示)进行离子注入，然而，上述离子注入步骤可以在间隔件116形成之前或之后进行。
如图1F所示的元件，在上述结构上形成导电层118(例如，使用已知光刻工艺)。较佳者是，上述导电层118先被全面性地沉积在元件100上方。例如，上述导电层118可以是镍钛或者钴；且使用例如是化学气相沉积法等传统技术而进行沉积。在上述全面性沉积之后，蚀刻上述导电层118(例如，使用光刻以及干蚀技术)以在元件100的上部定义导电接触层118，如图1F所示。之后进行退火步骤以使得导电层118的剩余部分与上述多晶硅反应并形成金属硅化物。在一优选实施例中，导电层118是硅化物接触，例如是镍硅化物、钛硅化物或者钴硅化物。而且，也可以形成其他形式的金属接触，例如铝、金或者钨。
在操作上述完成的元件100的时候，可以使用典型内连线(例如铜栓塞)，以使得导体层118与元件100之间形成强而有力的电连接。而且，上述导体层118在栅极电极106与相邻的多晶硅侧壁114之间提供良好的电接触。有必要的话，当上述ONO叠层108、110、112相对厚的时候，这样的接触在元件100的上述区域之间更加重要。而且，也可以使用导电层118形成硅化物接触于元件100的侧壁。尤其是，一旦源极与漏极区域形成在元件100的侧壁时，也可以选择性地蚀刻导电层118以于源极与漏极区域上方形成硅化物垫，以促进与后续所形成的内连线之间的物理与电接触。
通过使用根据以上所述的原理的工艺而形成半导体存储元件100，可以发现下列优点。例如，所公开的工艺的非嵌入性性质导致元件在栅极电极与多晶硅侧壁间隔件之间、以及侧壁间隔件与基板之间具有氧化物-氮化物-氧化物叠层。结果，在所完成的元件内有更大的区域包括上述氧化物-氮化物-氧化物叠层。
而且，即便在传统工艺中(典型的镶嵌工艺)，会在上述区域形成氧化物-氮化物-氧化物叠层，但是这样的元件通常具有用于侧壁间隔件(控制栅极)与栅极电极(字线)的隔离的电接触。而且，这样的镶嵌工艺通常是复杂的(例如，因为试图使栅极电极与侧壁间隔件绝缘)，其经常导致制造成本的增加。相反地，本发明所公开的技术导致一个元件具有形成在侧壁间隔件栅极电极上方的单一接触而且此单一接触与上述侧壁间隔件以及栅极电极形成电连接。而且，此工艺的非嵌入式本质使用了一个简单的制造程序而构成这样的一个元件。
在其他实施例中，并不形成硅化物接触118以制造图1F所示的最终元件100，反倒是在图1E的元件100上形成外延硅层120而制造图2A所示的元件200。当ONO膜108、110、112非常厚的时候，外延硅层120在此实施例中是非常重要的。当ONO膜108、110、120较厚的时候，在相邻的多晶硅层106、114之间的空间增加了。结果，对于具有较宽空间的ONO叠层108、110、112的相邻多晶硅层106、114而言，硅化物接触的电性能下降。可以使用选择性外延成长技术形成外延硅120。而且，选择性外延成长可以抑制短沟道效应、接面漏电流以及降低最终元件200的寄生电阻。
如图2A所示的元件，可以在外延层120上形成硅化物接触122，如图2B所示。上述金属硅化物122的形式包括镍硅化物、钛硅化物以及钴硅化物，但是如前所述，任何有益的金属硅化物都可以形成。在间隔件116的外围边缘形成金属硅化物接触122(在源极与漏极区域通常形成的地方)通过减少多余的工艺步骤而提供另外一个好处，也就是说降低形成多余金属接触所需要的成本。使用外延硅(或相似)层120与栅极电极106及侧壁间隔件114而形成电连接的实施例通常具有抑制短沟道效应、接面漏电流以及寄生电阻的效果；尤其是在栅极电极106与侧壁间隔件114之间的间隙相对大的实施例中(例如，对于氧化物-氮化物-氧化物叠层108、110、112而言约100至300埃)。
虽然本发明已以优选实施例公开如上，但其并非用以限定本发明，任何本领域技术人员，在不脱离本发明的精神和范围内，当可作各种的更动与润饰，因此本发明的保护范围当视后附的权利要求所界定的为准。
Claims (15)
1.一种制造非易失性半导体存储元件的方法，该方法包括：
形成栅极叠层于基板上，该栅极叠层包括栅极电极部分与栅极介电层部分；
形成覆盖该栅极叠层的氧化物-氮化物-氧化物叠层；
沉积覆盖该氧化物-氮化物-氧化物叠层的半导体层；
移除部分的该半导体层与该氧化物-氮化物-氧化物叠层以定义邻近该栅极叠层且覆盖该基板的半导体间隔件，其中该氧化物-氮化物-氧化物叠层位于该间隔件与该栅极叠层之间，而且位于所述间隔件与该基板之间，所以该氧化物-氮化物-氧化物叠层在该栅极叠层的至少一侧具有大体上为L型的剖面；以及
形成覆盖该栅极电极与该半导体间隔件的接触垫，且该接触垫与该栅极电极以及所述半导体间隔件形成电连接。
2.如权利要求1所述的制造非易失性半导体存储元件的方法，其中形成该氧化物-氮化物-氧化物叠层的步骤包括：
形成该氧化物-氮化物-氧化物叠层的第一氧化物层，该第一氧化物层的厚度大体为50埃；
形成该氧化物-氮化物-氧化物叠层的氮化物层，该氮化物层的厚度大体为70埃；以及
形成该氧化物-氮化物-氧化物叠层的第二氧化物层，该第二氧化物层的厚度大体为70埃。
3.如权利要求1所述的制造非易失性半导体存储元件的方法，还包括形成与所述半导体间隔件相邻的介电间隔件。
4.如权利要求1所述的制造非易失性半导体存储元件的方法，还包括从该栅极电极与该半导体间隔件的顶部回蚀一部分该氧化物-氮化物-氧化物叠层，其中形成该接触垫的步骤包括形成覆盖该栅极电极与所述半导体间隔件的接触垫，其中该接触垫与该栅极电极以及该半导体间隔件形成电连接，且该接触垫深入位于该栅极电极以及所述半导体间隔件之间的该回蚀区域。
5.如权利要求4所述的制造非易失性半导体存储元件的方法，其中形成该接触垫的步骤包括形成金属硅化物接触垫。
6.如权利要求4所述的制造非易失性半导体存储元件的方法，其中形成该接触垫的步骤包括形成上方具有金属硅化物的外延硅层。
7.一种非易失性半导体存储元件，包括：
栅极叠层，置于基板上，该栅极叠层包括覆盖栅极介电层的栅极电极；
半导体间隔件，与该栅极叠层的侧壁相邻且覆盖该基板；
氧化物-氮化物-氧化物叠层，置于所述间隔件与该栅极叠层之间，且置于该间隔件与该基板之间，所以该氧化物-氮化物-氧化物叠层在该栅极叠层的至少一侧壁上具有大体上为L型的剖面；以及
接触垫，覆盖该栅极电极与所述半导体间隔件，且与该栅极电极以及所述半导体间隔件形成电连接。
8.如权利要求7所述的非易失性半导体存储元件，其中该栅极电极与所述半导体间隔件包括多晶硅。
9.如权利要求7所述的非易失性半导体存储元件，其中该氧化物-氮化物-氧化物叠层包括：
第一氧化物层，厚度大体为50埃；
第二氧化物层，厚度大体为70埃；以及
氮化物层，夹置于该第一与第二氧化物层之间，该氮化物层的厚度大体为70埃。
10.如权利要求7所述的非易失性半导体存储元件，还包括与所述半导体间隔件相邻的介电间隔件。
11.如权利要求7项所述的非易失性半导体存储元件，其中该接触垫还形成在位于该栅极电极与所述半导体间隔件之间的该氧化物-氮化物-氧化物叠层的内凹部分内。
12.如权利要求11的非易失性半导体存储元件，其中该接触垫包括金属硅化物。
13.如权利要求9所述的非易失性半导体存储元件，其中该接触垫包括上方形成有金属硅化物的外延硅。
14.一种非易失性半导体存储元件，包括：
栅极叠层，置于半导体基板上，该栅极叠层包括覆盖隧穿氧化物层的多品硅栅极电极；
多晶硅间隔件，与该栅极叠层的侧壁相邻且覆盖该基板；
氧化物-氮化物-氧化物叠层，置于所述间隔件与该栅极叠层之间，且置于该间隔件与该基板之间，所以该氧化物-氮化物-氧化物叠层在该栅极叠层的至少一侧壁上具有大体上为L型的剖面；以及
硅化物接触垫，覆盖该栅极电极与所述半导体间隔件，且与该栅极电极以及所述多晶硅间隔件形成电连接。
15.如权利要求14所述的非易失性半导体存储元件，其中该硅化物接触垫包括硅化物部分与外延硅部分；其中该外延硅部分覆盖该栅极电极与所述多晶硅间隔件，且与该栅极电极以及所述多晶硅间隔件形成电连接，且形成在位于该栅极电极与所述多晶硅间隔件之间的该氧化物-氮化物-氧化物叠层的内凹部分，且该硅化物部分覆盖该外延硅部分。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US11/402,529 US7847335B2 (en) | 2006-04-11 | 2006-04-11 | Non-volatile memory device having a generally L-shaped cross-section sidewall SONOS |
| US11/402,529 | 2006-04-11 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN101055853A true CN101055853A (zh) | 2007-10-17 |
| CN101055853B CN101055853B (zh) | 2010-05-26 |
Family
ID=38575832
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN2007100854562A Active CN101055853B (zh) | 2006-04-11 | 2007-03-05 | 非易失性半导体存储元件及其制造方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US7847335B2 (zh) |
| CN (1) | CN101055853B (zh) |
| TW (1) | TWI323518B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106252354A (zh) * | 2015-06-08 | 2016-12-21 | 台湾积体电路制造股份有限公司 | 用于嵌入式闪存的双控制栅极间隔结构 |
| CN109545792A (zh) * | 2018-11-29 | 2019-03-29 | 上海华力微电子有限公司 | 一种sonos存储结构及其制造方法 |
| CN112216642A (zh) * | 2019-07-09 | 2021-01-12 | 美科米尚技术有限公司 | 液体辅助黏合方法 |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6713350B2 (en) * | 2002-08-07 | 2004-03-30 | Micron Technology, Inc. | Method to remove an oxide seam along gate stack edge, when nitride space formation begins with an oxide liner surrounding gate stack |
| US7812375B2 (en) * | 2003-05-28 | 2010-10-12 | Samsung Electronics Co., Ltd. | Non-volatile memory device and method of fabricating the same |
| KR100843244B1 (ko) | 2007-04-19 | 2008-07-02 | 삼성전자주식회사 | 반도체 소자 및 그 제조 방법 |
| WO2012002236A1 (en) * | 2010-06-29 | 2012-01-05 | Semiconductor Energy Laboratory Co., Ltd. | Wiring board, semiconductor device, and manufacturing methods thereof |
| CN105990245B (zh) * | 2015-02-04 | 2019-02-01 | 中芯国际集成电路制造(上海)有限公司 | 一种半导体器件的制造方法和电子装置 |
| TWI732349B (zh) * | 2019-11-20 | 2021-07-01 | 世界先進積體電路股份有限公司 | 半導體結構及其形成方法 |
| US11387361B2 (en) | 2020-02-06 | 2022-07-12 | Vanguard International Semiconductor Corporation | Semiconductor structure and method for forming the same |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5969383A (en) * | 1997-06-16 | 1999-10-19 | Motorola, Inc. | Split-gate memory device and method for accessing the same |
| TW387151B (en) * | 1998-02-07 | 2000-04-11 | United Microelectronics Corp | Field effect transistor structure of integrated circuit and the manufacturing method thereof |
| US6019839A (en) * | 1998-04-17 | 2000-02-01 | Applied Materials, Inc. | Method and apparatus for forming an epitaxial titanium silicide film by low pressure chemical vapor deposition |
| JP2000156502A (ja) * | 1998-09-21 | 2000-06-06 | Texas Instr Inc <Ti> | 集積回路及び方法 |
| JP3973819B2 (ja) * | 1999-03-08 | 2007-09-12 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| US6255172B1 (en) * | 2000-05-10 | 2001-07-03 | United Microelectronics Corp. | Electrically erasable non-volatile memory |
| JP3930256B2 (ja) * | 2001-02-07 | 2007-06-13 | スパンション エルエルシー | 半導体装置及びその製造方法 |
| US6797602B1 (en) * | 2001-02-09 | 2004-09-28 | Advanced Micro Devices, Inc. | Method of manufacturing a semiconductor device with supersaturated source/drain extensions and metal silicide contacts |
| US6756271B1 (en) * | 2002-03-12 | 2004-06-29 | Halo Lsi, Inc. | Simplified twin monos fabrication method with three extra masks to standard CMOS |
| DE10238784A1 (de) * | 2002-08-23 | 2004-03-11 | Infineon Technologies Ag | Nichtflüchtiges Halbleiterspeicherelement sowie zugehöriges Herstellungs- und Ansteuerverfahren |
| US7016225B2 (en) * | 2002-11-26 | 2006-03-21 | Tower Semiconductor Ltd. | Four-bit non-volatile memory transistor and array |
| US7390710B2 (en) | 2004-09-02 | 2008-06-24 | Micron Technology, Inc. | Protection of tunnel dielectric using epitaxial silicon |
-
2006
- 2006-04-11 US US11/402,529 patent/US7847335B2/en active Active
- 2006-11-22 TW TW095143140A patent/TWI323518B/zh active
-
2007
- 2007-03-05 CN CN2007100854562A patent/CN101055853B/zh active Active
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN106252354A (zh) * | 2015-06-08 | 2016-12-21 | 台湾积体电路制造股份有限公司 | 用于嵌入式闪存的双控制栅极间隔结构 |
| CN106252354B (zh) * | 2015-06-08 | 2019-04-23 | 台湾积体电路制造股份有限公司 | 用于嵌入式闪存的双控制栅极间隔结构 |
| CN109545792A (zh) * | 2018-11-29 | 2019-03-29 | 上海华力微电子有限公司 | 一种sonos存储结构及其制造方法 |
| CN109545792B (zh) * | 2018-11-29 | 2022-01-04 | 上海华力微电子有限公司 | 一种sonos存储结构及其制造方法 |
| CN112216642A (zh) * | 2019-07-09 | 2021-01-12 | 美科米尚技术有限公司 | 液体辅助黏合方法 |
| CN112216642B (zh) * | 2019-07-09 | 2023-10-27 | 美科米尚技术有限公司 | 液体辅助黏合方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20070238237A1 (en) | 2007-10-11 |
| CN101055853B (zh) | 2010-05-26 |
| TW200739924A (en) | 2007-10-16 |
| US7847335B2 (en) | 2010-12-07 |
| TWI323518B (en) | 2010-04-11 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN101055853B (zh) | 非易失性半导体存储元件及其制造方法 | |
| US9564519B2 (en) | Non-volatile memory devices and manufacturing methods thereof | |
| US8907398B2 (en) | Gate structure in non-volatile memory device | |
| US8212308B2 (en) | Nonvolatile semiconductor flash memory | |
| US20120007165A1 (en) | Semiconductor devices | |
| US20090065845A1 (en) | Embedded semiconductor device and method of manufacturing an embedded semiconductor device | |
| CN1364314A (zh) | 半导体器件及其制造方法 | |
| CN101673746A (zh) | 半导体装置及其制造方法 | |
| JP2007500953A (ja) | 不揮発性メモリデバイス | |
| CN1905195A (zh) | 闪存器件及其制造方法 | |
| US10483283B2 (en) | Flash memory device and manufacture thereof | |
| JP2022070982A (ja) | 埋め込み不揮発性メモリデバイス、およびその製造方法 | |
| CN1877819A (zh) | 形成nand快闪存储器的源接触的方法 | |
| US20140061772A1 (en) | Non-volatile memory devices having charge storage layers at intersecting locations of word lines and active region | |
| CN1893032A (zh) | 与非型快闪存储器件的制造方法 | |
| CN106298676B (zh) | 半导体元件的制作方法 | |
| US20070126050A1 (en) | Flash memory cell and fabrication method thereof | |
| CN102024820B (zh) | 记忆胞及其制造方法以及记忆体结构 | |
| US7705393B2 (en) | Nonvolatile semiconductor storage device having silicide in control gate electrode | |
| US7172937B2 (en) | Method of manufacturing a non-volatile memory cell | |
| CN1371530A (zh) | 具有增大栅耦合电容的集成电路 | |
| US20230282283A1 (en) | Memory structure including high density three-dimensional nor memory strings of junctionless ferroelectric storage transistors and method of fabrication | |
| CN1315181C (zh) | 制造半导体非易失性存储器的方法 | |
| CN102709290B (zh) | 存储器及其形成方法 | |
| CN101136373B (zh) | 非易失性存储器的制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C14 | Grant of patent or utility model | ||
| GR01 | Patent grant |