TWI732349B - 半導體結構及其形成方法 - Google Patents

Abstract

一種半導體結構之形成方法，包含：形成第一閘極結構於基底之低電位預定區中；形成第二閘極結構於基底之高電位預定區中；依序形成第一介電層以及第二介電層覆蓋第一閘極結構以及第二閘極結構，其中第二介電層之材料不同於第一介電層；沿著第二閘極結構之側壁形成第三介電層之一部分於第二介電層之上，其中第三介電層之材料不同於第二介電層；以及藉由第三介電層之此部分作為蝕刻硬遮罩，蝕刻第一介電層以及第二介電層以形成第一複合間隔物覆蓋第一閘極結構之側壁以及第二複合間隔物覆蓋第二閘極結構之側壁；其中第一複合間隔物之寬度小於第二複合間隔物之寬度。

Description

半導體結構及其形成方法

本發明是有關於半導體結構，特別是關於整合高壓元件與低壓元件的半導體結構及其形成方法。

隨著半導體工業的快速發展，高效能、高密度、低成本、輕薄短小已成為電子產品設計製造上所追尋的目標。對目前的半導體產業而言，需要在同一晶片上設置具有多種功能的元件來達成上述目標。

將高壓元件與低壓元件整合在同一晶片上，例如系統單晶片(system on chip，SOC)是可以達到上述目標的一種方法。然而，為了能夠避免閘極結構遭受高電場的風險，高壓元件中閘極間隔物(gate spacer)的寬度通常需要較長於低壓元件中閘極間隔物的寬度。如此一來，將使得在高壓元件與低壓元件的整合製程中出現種種挑戰。

雖然現有的高壓元件與低壓元件的整合製程方法與結構大致符合需求，但並非各方面皆令人滿意，特別是如何提升高壓元件與低壓元件之間的相容性並同時降低製程成本仍需進一步改善。

本發明的一些實施例提供一種半導體結構之形成方法，包含：提供包含低電位預定區以及高電位預定區之基底；形成第一閘極結構於低電位預定區中且位於此基底上；形成第二閘極結構於高電位預定區中且位於此基底上；依序形成第一介電層以及第二介電層於此基底上並覆蓋第一閘極結構以及第二閘極結構，其中第二介電層之材料不同於第一介電層；沿著第二閘極結構之側壁形成第三介電層之一部分於第二介電層之上，其中第三介電層之材料不同於第二介電層；以及藉由第三介電層之此部分作為蝕刻硬遮罩，蝕刻第一介電層以及第二介電層以形成第一複合間隔物覆蓋第一閘極結構之側壁以及第二複合間隔物覆蓋第二閘極結構之側壁；其中第一複合間隔物是由第一介電層之一部分以及第二介電層之一部分組成，並且第二複合間隔物是由第一介電層之另一部分、第二介電層之另一部分、以及第三介電層之此部分組成；其中第一複合間隔物之寬度小於第二複合間隔物之寬度。

本發明的一些實施例提供一種半導體結構，包含：基底、第一閘極結構、第二閘極結構、第一複合間隔物、以及第二複合間隔物。此基底包含低電位區以及高電位區。此第一閘極結構位於低電位區中且位於基底上。此第二閘極結構位於高電位區中且位於基底上。此第一複合間隔物覆蓋第一閘極結構之側壁，其中第一複合間隔物包含第一介電層之一部分與第二介電層之一部分。此第二複合間隔物覆蓋第二閘極結構之側壁，其中第二複合間隔物包含第一介電層之另一部分、第二介電層之另一部分、以及第三介電層，其中第一複合間隔物之寬度小於第二複合間隔物之寬度。

以下揭露提供了許多的實施例或範例，用於實施所提供的半導體結構之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例之間的關係。

應可理解的是，額外的操作步驟可實施於所述方法之前、之間或之後，且在所述方法的其他實施例中，部分的操作步驟可被取代或省略。

此外，其中可能用到與空間相對用詞，例如「在…下方」、「下方」、「較低的」、「上方」、「較高的」及類似的用詞，這些空間相對用詞係為了便於描述圖示中一個(些)元件或特徵與另一個(些)元件或特徵之間的關係，這些空間相對用詞包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時(旋轉90度或其他方位)，則其中所使用的空間相對形容詞也將依轉向後的方位來解釋。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。應注意的是，說明書中所提供的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

雖然所述的一些實施例中的部件以特定順序描述，這些描述方式亦可以其他合邏輯的順序進行。本發明實施例中的半導體結構可加入其他的部件。在不同實施例中，可替換或省略一些部件。

本發明實施例所提供的半導體結構，是利用具有不同蝕刻選擇性之介電材料的堆疊搭配非等向性(anisotropic)的回蝕刻(etching back)製程，以在同一道製程中分別形成位於低電位區之閘極結構側壁以及位於高電位區之閘極結構側壁之具有不同寬度的複合間隔物。位於高電位區的複合間隔物具有較大的寬度並且主要是由三層介電層材料堆疊(氧化物-氮化物-氧化物)所組成，以及位於低電位區的複合間隔物具有較小的寬度並且主要是由二層介電層材料堆疊(氧化物-氮化物)所組成。本發明實施例所提供的半導體結構可在同一道製程中依據高壓元件與低壓元件之產品特性分別形成所需的閘極間隔物寬度。

第1至6圖是根據本發明的一些實施例，說明形成第7圖所示之半導體結構700在各個階段的剖面示意圖。參照第1圖，提供具有低電位預定區100L(後續將形成為低電位區)以及高電位預定區100H(後續將形成為高電位區)的基底100，以及分別形成於低電位預定區100L之基底100上的第一閘極結構200與形成於高電位預定區100H之基底100上的第二閘極結構300。如第1圖所示，基底100包含位於低電位預定區100L的第一井區120、位於高電位預定區100H的第二井區130、以及位於低電位預定區100L與高電位預定區100H之間的隔離結構110。

在一些實施例中，基底100可為半導體基板，例如：矽基板。在其他實施例中，上述半導體基板亦可為元素半導體(elemental semiconductor)，包含：鍺(germanium)；化合物半導體(compound semiconductor)，包含：氮化鎵(gallium nitride，GaN)、碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)；合金半導體(alloy semiconductor)，包含：矽鍺合金(SiGe)、磷砷鎵合金(GaAsP)、砷鋁銦合金(AlInAs)、砷鋁鎵合金(AlGaAs)、砷銦鎵合金(GaInAs)、磷銦鎵合金(GaInP)、及/或磷砷銦鎵合金(GaInAsP)、或上述材料之組合。在其他實施例中，基底100也可以是絕緣層上覆半導體(semiconductor on insulator)基板，上述絕緣層上覆半導體基板可包含底板、設置於底板上之埋置氧化層、及設置於埋置氧化層上之半導體層。此外，根據本發明的一些實施例，基底100可為第一導電類型，例如可為p型，其摻質例如硼、鋁、鎵、銦、三氟化硼離子(BF ³⁺)、或上述之組合，摻雜濃度在約1E+14原子/公分 ³(atoms/cm ³)至約1E+18原子/公分 ³的範圍。

在一些實施例中，基底100所包含之位於低電位預定區100L與高電位預定區100H之間的隔離結構110可用以定義晶片區(未繪示)，並電性隔離分別位於低電位預定區100L與高電位預定區100H中的半導體元件。在一些實施例中，隔離結構110可包含淺溝槽隔離(shallow trench isolation，STI)結構、局部矽氧化(local oxidation of silicon，LOCOS)結構、其他合適的隔離部件、或上述之組合。隔離結構110之材料可包含二氧化矽、摻氮氧化矽、氮化矽、氮氧化矽、或其他類似的材料。

繼續參照第1圖，在一些實施例中，可藉由離子佈植及/或擴散製程來形成位於低電位預定區100L的第一井區120與位於高電位預定區100H的第二井區130。在一些實施例中，第一井區120與第二井區130可分別具有與第一導電類型相反的第二導電類型，例如可為n型，其摻質例如為氮、磷、砷、銻離子、或前述之組合。第一井區120的摻雜濃度在約1E+17原子/公分 ³至約1E+22原子/公分 ³的範圍，而第二井區130的摻雜濃度在約1E+15原子/公分 ³至約1E+20原子/公分 ³的範圍。

繼續參照第1圖，位於低電位預定區100L的第一井區120之上的第一閘極結構200包含第一閘極介電層201以及形成於第一閘極介電層201上的第一閘極電極202。在一些實施例中，第一閘極介電層201的材料可包含氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)的介電材料、前述之組合或其它合適之介電材料。在一些實施例中，第一閘極介電層201可藉由熱氧化法(thermal oxidation)、化學氣相沉積法(chemical vapor deposition，CVD)、或原子層沉積(atomic layer deposition，ALD)來形成。第一閘極電極202的材料可包含金屬矽化物、非晶矽、多晶矽、一或多種金屬、金屬氮化物、導電金屬氧化物、前述之組合或其他合適之導電材料。導電材料層可藉由化學氣相沉積法(CVD)、濺鍍(sputtering)、電阻加熱蒸鍍法、電子束蒸鍍法、或其它合適的沉積方式形成。

另一方面，如第1圖所示，位於高電位預定區100H的第二井區130之上的第二閘極結構300包含第二閘極介電層301以及形成於第二閘極介電層301上的第二閘極電極302。在一些實施例中，用於形成第二閘極介電層301與第二閘極電極302的材料與形成方法可選自用於形成第一閘極介電層201與第一閘極電極202的材料與形成方法，故此處不再贅述。此外，為了承受較高的崩潰電壓(breakdown voltage)，形成於高電位預定區100H之第二閘極介電層301的厚度可大於第一閘極介電層201的厚度。

繼續參照第1圖，根據本發明一些實施例，在形成第一閘極結構200的步驟之後，執行離子佈植製程以形成一對第一輕摻雜區121於低電位預定區100L中且位於第一閘極結構200之相對側，以及形成一對第二輕摻雜區131於該高電位預定區100H中且位於第二閘極結構300之相對側。在一些實施例中，第一輕摻雜區121與第二輕摻雜區131可分別具有與第一導電類型相反的第二導電類型，例如可為n型，其摻質例如為氮、磷、砷、銻離子、或前述之組合。第一輕摻雜區121的摻雜濃度在約1E+17原子/公分 ³至約1E+22原子/公分 ³的範圍。另一方面，第二輕摻雜區131的摻雜濃度在約1E+15原子/公分 ³至約1E+20原子/公分 ³的範圍，其深度D4大於第一輕摻雜區121的深度D3。在其他實施例中，第一輕摻雜區121與第二輕摻雜區131亦可具有相反的導電類型，例如第一輕摻雜區121具有第二導電類型，而第二輕摻雜區131具有第一導電類型。值得注意的是，上述各部件之導電類型僅為例示性的，其可依據產品設計作調整，故本發明實施例並不以此為限。

根據本發明一些實施例，藉由分別形成在低電位預定區100L的第一輕摻雜區121與形成在高電位預定區100H的第二輕摻雜區131，可有效減緩閘極結構(例如第一閘極結構200與第二閘極結構300)與後續形成在閘極結構之相對側的源極/汲極區(例如後續第7圖所繪示之第一、第二源極/汲極區122、132)之間的載子受到高電場加速所形成的熱載子效應(hot-carrier effect，HCE)。

第2圖是根據本發明的一些實施例，說明形成介電層堆疊400於基底100上並覆蓋第一閘極結構200以及第二閘極結構300的剖面示意圖。參照第2圖，介電層堆疊400包含依序形成在基底100上的第一介電層401、第二介電層402、以及第三介電層403，其中第二介電層402的材料不同於第一介電層401，並且第三介電層403的材料不同於第二介電層402。根據本發明的一些實施例，第一介電層401以及第三介電層403可分別包含氧化物材料，而第二介電層402可包含氮化物材料。在一些實施例中，第一介電層401與第三介電層403可包含相同或不相同的氧化物材料。

舉例而言，第一介電層401、第二介電層402、以及第三介電層403可包含例如氧化矽、氮化矽、氮氧化矽、四乙氧基矽烷(tetraethoxysilane，TEOS)、磷矽玻璃(phosphosilicate glass，PSG)、硼磷矽酸鹽玻璃(borophosphosilicate glass，BPSG)、低介電常數介電材料、及/或其他適合的介電材料。低介電常數介電材料可包含但不限於氟化石英玻璃(fluorinated silica glass，FSG)、氫倍半矽氧烷(hydrogen silsesquioxane，HSQ)、摻雜碳的氧化矽、非晶質氟化碳(fluorinated carbon)、聚對二甲苯(parylene)、苯並環丁烯(bis-benzocyclobutenes，BCB)、或聚醯亞胺(polyimide)。在一些實施例中，可使用旋轉塗佈製程(spin coating)、化學氣相沉積(CVD)、物理氣相沉積(physical vapor deposition， PVD)、原子層沉積(atomic layer deposition，ALD)、高密度電漿化學氣相沉積(high density plasma CVD， HDPCVD)、其他合適的方法或前述之組合，將上述介電材料沉積於基底100上以依序形成第一介電層401、第二介電層402、以及第三介電層403。

根據本發明之一些實施例，所形成之第一介電層401的厚度在約1奈米至約200奈米的範圍，例如約30奈米。第二介電層402的厚度在約10奈米至約400奈米的範圍，例如50奈米。第三介電層403的厚度在約20奈米至約600奈米的範圍，例如約60奈米。在一些實施例中，第一介電層401的厚度、第二介電層402的厚度、與第三介電層403的厚度比例約為3：5：6。藉由包含不同蝕刻選擇性與厚度之介電材料的介電層堆疊400搭配後續非等向性的回蝕刻製程，可達成在同一道製程中分別形成位於低電位區以及位於高電位區之具有不同寬度的複合間隔物。具體而言，可藉由調整將在後續作為蝕刻硬遮罩的第二介電層402與第三介電層403的厚度，來分別形成在低電位預定區100L之低壓元件與在高電位預定區100H之高壓元件所需搭配的複合間隔物的寬度。

第3圖是根據本發明的一些實施例，說明分別形成於低電位預定區100L之第三介電層部分403L以及形成於高電位預定區100H之第三介電層部分403H的剖面示意圖。具體而言，在形成第三介電層403以覆蓋第二介電層402的步驟之後，蝕刻第三介電層403，以形成沿著第一閘極結構200之側壁的第三介電層部分403L，以及沿著第二閘極結構300之側壁的第三介電層部分403H。在一些實施例中，可使用非等向性蝕刻製程進行蝕刻的步驟。在一些實施例中，上述非等向性回蝕刻製程可包含乾式蝕刻製程，例如反應式離子蝕刻(reactive ion etching，RIE)、中性粒子束蝕刻(neutral beam etch，NBE)、感應耦合電漿(inductively coupled plasma，ICP)蝕刻、類似方法、或前述之組合。在一些實施例中，上述乾式蝕刻製程所使用之蝕刻化學品可包含以氟碳化物(fluorocarbon)為主之化學品(例如氟化碳氫化合物(fluorinated hydrocarbon))，例如四氟甲烷(tetrafluoromethane，CF ₄)、三氟甲烷(trifluoromethane，CHF ₃)、及類似的化合物。

接著，第4圖是根據本發明的一些實施例，說明保留在高電位預定區100H之第三介電層部分403H沿著第二閘極結構300之側壁的剖面示意圖。如第4圖所示，在藉由蝕刻製程分別形成第三介電層部分403L與第三介電層部分403H的步驟之後，形成遮罩層500於高電位預定區100H中，並藉由遮罩層500遮蔽高電位預定區100H來蝕刻第三介電層403，以保留第三介電層部分403H於高電位預定區100H中，並移除位於低電位預定區100L中之第三介電層部分403L。在一些實施例中，蝕刻製程可為非等向性回蝕刻製程。

在一些實施例中，遮罩層500的形成可藉由旋轉塗佈(spin-on coating)製程來塗佈光阻劑，並使用適合的光罩以曝光光阻劑來形成遮蔽高電位預定區100H的圖案化光阻(即遮罩層500)。在形成遮罩層500的步驟之後，執行蝕刻製程以移除在低電位預定區100L之第三介電層部分403L。根據本發明一些實施例，此蝕刻製程可為濕式蝕刻製程、乾式蝕刻製程、其他適當的蝕刻製程或上述之組合。在一些實施例中，上述濕式蝕刻製程所使用之蝕刻化學品可包含具有例如氟化銨(ammonium fluoride，NH ₄F)、稀釋之氫氟酸(HF/H ₂O)、磷酸(H ₃PO ₄)、具有去離子水之硫酸(H ₂SO ₄/H ₂O)、或任何前述之組合作為緩衝劑之氫氟酸(hydrofluoric acid，HF)稀釋溶劑。上述乾式蝕刻製程所使用之蝕刻方法及蝕刻化學品可選自上述關於第3圖所示之乾式蝕刻製程的方法及蝕刻化學品，故此處不再贅述。接著，可使用例如灰化(ashing)或濕式去除(wet strip)製程來移除遮罩層500。

第5圖是根據本發明的一些實施例，說明以保留在高電位預定區100H之第三介電層部分403H作為蝕刻硬遮罩，對第二介電層402執行非等向性回蝕刻製程剖面示意圖。具體而言，如第5圖所示，形成位於低電位預定區100L之沿著第一閘極結構200之側壁的第二介電層部分402L，以及沿著第二閘極結構300之側壁的第二介電層部分402H。。根據本發明的一些實施例，上述非等向性回蝕刻製程所使用之蝕刻方法及蝕刻化學品可選自上述關於第3圖所示之乾式蝕刻製程的方法及蝕刻化學品，故此處不再贅述。

繼續參照第5圖，沿著第二閘極結構300之側壁的第二介電層部分402H形成為L型，而作為蝕刻硬遮罩的第三介電層部分403H是位於此L型的槽口(rabbet)402R中。由於作為蝕刻硬遮罩的第三介電層部分403H在上述第二介電層402之非等向性回蝕刻製程中略為消耗，因此繪示於第5圖中的第三介電層部分403H略小於繪示於第4圖中的第三介電層部分403H。

接著，第6圖是根據本發明的一些實施例，說明形成覆蓋第一閘極結構200之側壁的第一複合間隔物600L以及覆蓋第二閘極結構300之側壁的第二複合間隔物600H的剖面示意圖。如第6圖所示，分別以在低電位預定區100L中的第二介電層部分402L以及在高電位預定區100H中的第二介電層部分402H作為蝕刻硬遮罩來對第一介電層401執行蝕刻製程，以形成覆蓋第一閘極結構200之側壁的第一介電層部分401L以及覆蓋第二閘極結構300之側壁的第一介電層部分401H。在一些實施例中，蝕刻製程可為非等向性回蝕刻製程。所形成之第一介電層部分401L與第一介電層部分401H皆為L型，並且作為蝕刻硬遮罩的第二介電層部分402L與第二介電層部分402H分別形成於第一介電層部分401L與第一介電層部分401H之L型的槽口401R中。在一些實施例中，上述非等向性回蝕刻製程所使用之蝕刻方法及蝕刻化學品可選自上述關於第3圖所示之乾式蝕刻製程的方法及蝕刻化學品，故此處不再贅述。

繼續參照第6圖，根據本發明一些實施例，L型的第一介電層部分401L以及第二介電層部分402L組成覆蓋第一閘極結構200之側壁的第一複合間隔物600L，並且L型的第一介電層部分401H、L型的第二介電層部分402H、以及第三介電層部分403H組成覆蓋第二閘極結構300之側壁的第二複合間隔物600H。在一些實施例中，第一複合間隔物600L的寬度W1可在約1奈米至約600奈米的範圍，而第二複合間隔物600H的寬度W2大於第一複合間隔物600L的寬度W1，寬度W2例如可在約30奈米至約700奈米的範圍。根據本發明的一些實施例，第一複合間隔物600L的寬度W1可藉由調整在第2圖所示之第二介電層402的厚度T2來調整，而第二複合間隔物600H的寬度W2則可藉由第三介電層403的厚度T3來調整，其中寬度W1與厚度T2以及寬度W2與厚度T3皆為正相關。

接著，第7圖是根據本發明的一些實施例，說明形成一對第一源極/汲極區122於該低電位預定區100L中且位於第一閘極結構200之相對側，以及形成一對第二源極/汲極區132於該高電位預定區100H中且位於第二閘極結構300之相對側的半導體結構700的剖面示意圖。如第7圖所示，在形成第一複合間隔物600L與第二複合間隔物600H的步驟之後，可執行離子佈植製程以將適當的摻質分別佈植至基底100中以在靠近基底100之頂面分別形成第一源極/汲極區122與第二源極/汲極區132。第一源極/汲極區122之摻雜濃度大於第一輕摻雜區121之摻雜濃度，例如可在約1E+18原子/公分 ³至約1E+23原子/公分 ³的範圍。第二源極/汲極區132之摻雜濃度大於第二輕摻雜區131之摻雜濃度，例如可在約1E+18原子/公分 ³至約1E+23原子/公分 ³的範圍。在一些實施例中，第一源極/汲極區122具有與第一輕摻雜區121相同的導電類型，而第二源極/汲極區132則具有與第二輕摻雜區131相同的導電類型。

如第7圖所示，在半導體結構700之低電位預定區(或稱為低電位區)100L中之第一源極/汲極區122的形成步驟中，由於第一複合間隔物600L在離子佈植製程中的遮蔽效果，使得第一源極/汲極區122與第一閘極結構200的距離即大抵為第一複合間隔物600L的寬度W1。另一方面，在半導體結構700之高電位預定區(或稱為高電位區)100H中之第二源極/汲極區132的形成步驟中，由於第二複合間隔物600H在離子佈植製程中的遮蔽效果，使得第二源極/汲極區132與第二閘極結構300的距離即大抵為第二複合間隔物600H的寬度W2。根據本發明之一些實施例，半導體結構700同時包含位於低電位區100L之具有較小寬度之第一複合間隔物600L與位於高電位區100H之具有較大寬度之第二複合間隔物600H的配置，可提升低電位區100L之基底100的利用率，並可藉由位於高電位區100H之第二閘極結構300與其相對側的第二源極/汲極區132之間適當的距離，來降低閘極結構周圍的電場梯度以有效避免第二閘極結構300遭受高電場風險。

綜上所述，本發明實施例所提供之半導體結構，是利用具有不同蝕刻選擇性之介電材料的堆疊搭配非等向性的回蝕刻製程，以在同一道製程中分別形成位於低電位區之閘極結構(例如第一閘極結構200)側壁以及位於高電位區之閘極結構(例如第二閘極結構300)側壁之具有不同寬度的複合間隔物。位於高電位區的複合間隔物(例如第二複合間隔物600H)之寬度大於低電位區的複合間隔物(例如第一複合間隔物600L)之寬度，並且高電位區的複合間隔物(例如第二複合間隔物600H)主要是由三層介電層材料堆疊(第一介電層-第二介電層-第三介電層)所組成，以及位於低電位區的複合間隔物(例如第一複合間隔物600L)主要是由二層介電層材料堆疊(第一介電層-第二介電層)所組成。本發明實施例所提供的半導體結構可在同一道製程中依據高壓元件與低壓元件之產品特性分別形成所需的閘極間隔物寬度，因而可在不增加額外製程成本的情況下將高壓元件與低壓元件一併整合於半導體結構中。

以上概述數個實施例，以便在本發明所屬技術領域中具有通常知識者可以更理解本發明實施例的觀點。在本發明所屬技術領域中具有通常知識者應該理解，他們能以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本發明所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本發明的精神與範圍，且他們能在不違背本發明之精神和範圍之下，做各式各樣的改變、取代和替換。

100 ~ 基底 100L ~ 低電位預定區 100H ~ 高電位預定區 110 ~ 隔離結構 120 ~ 第一井區 130 ~ 第二井區 121 ~ 第一輕摻雜區 122 ~ 第一源極/汲極區 131 ~ 第二輕摻雜區 132 ~ 第二源極/汲極區 200 ~ 第一閘極結構 201 ~ 第一閘極介電層 202 ~ 第一閘極電極 300 ~ 第二閘極結構 301 ~ 第二閘極介電層 302 ~ 第二閘極電極 400 ~ 介電層堆疊 401 ~ 第一介電層 401L、401H ~ 第一介電層部分 401R、402R ~ 槽口 402 ~ 第二介電層 402L、402H ~ 第二介電層部分 403 ~ 第三介電層 403L、403H ~ 第三介電層部分 500 ~ 遮罩層 600L ~ 第一複合間隔物 600H ~ 第二複合間隔物 700 ~ 半導體結構 T1 ~ 第一厚度 T2 ~ 第二厚度 T3 ~ 第三厚度 D1、D2、D3、D4 ~ 深度 W1、W2 ~ 寬度

以下將配合所附圖式詳述本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用以說明例示。事實上，可能任意地放大或縮小元件的尺寸，以清楚地表現出本發明實施例的特徵。 第1至6圖是根據本發明的一些實施例，繪示出形成半導體結構在各個階段的剖面示意圖。 第7圖是根據本發明的一些實施例，繪示出半導體結構的剖面示意圖。

100 ~ 基底 100L ~ 低電位預定區 100H ~ 高電位預定區 110 ~ 隔離結構 120 ~ 第一井區 130 ~ 第二井區 121 ~ 第一輕摻雜區 122 ~ 第一源極/汲極區 131 ~ 第二輕摻雜區 132 ~ 第二源極/汲極區 200 ~ 第一閘極結構 201 ~ 第一閘極介電層 202 ~ 第一閘極電極 300 ~ 第二閘極結構 301 ~ 第二閘極介電層 302 ~ 第二閘極電極 401L、401H ~ 第一介電層部分 402L、402H ~ 第二介電層部分 403H ~ 第三介電層部分 600L ~ 第一複合間隔物 600H ~ 第二複合間隔物 700 ~ 半導體結構 W1、W2 ~ 寬度

Claims (20)

1. 一種半導體結構之形成方法，包括： 提供一基底，其中該基底包括一低電位預定區以及一高電位預定區； 形成一第一閘極結構於該低電位預定區中且位於該基底上； 形成一第二閘極結構於該高電位預定區中且位於該基底上； 依序形成一第一介電層以及一第二介電層於該基底上並覆蓋該第一閘極結構以及該第二閘極結構，其中該第二介電層之材料不同於該第一介電層； 沿著該第二閘極結構之側壁形成一第三介電層之一部分於該第二介電層之上，其中該第三介電層之材料不同於該第二介電層；以及 藉由該第三介電層之該部分作為一蝕刻硬遮罩，蝕刻該第一介電層以及該第二介電層以形成一第一複合間隔物覆蓋該第一閘極結構之側壁以及一第二複合間隔物覆蓋該第二閘極結構之側壁； 其中該第一複合間隔物是由該第一介電層之一部分以及該第二介電層之一部分組成，並且該第二複合間隔物是由該第一介電層之另一部分、該第二介電層之另一部分、以及該第三介電層之該部分組成； 其中該第一複合間隔物之寬度小於該第二複合間隔物之寬度。
2. 如申請專利範圍第1項所述之半導體結構之形成方法，其中該第一介電層以及該第三介電層分別包括一氧化物材料，以及該第二介電層包括一氮化物材料。
3. 如申請專利範圍第1項所述之半導體結構之形成方法，其中沿著該第二閘極結構之側壁形成該第三介電層之該部分於該第二介電層之上的步驟包括： 形成該第三介電層覆蓋該第二介電層；以及 蝕刻該第三介電層，以形成沿著該第二閘極結構之側壁的該第三介電層之該部分，以及沿著該第一閘極結構之側壁的該第三介電層之另一部分。
4. 如申請專利範圍第3項所述之半導體結構之形成方法，其中沿著該第二閘極結構之側壁形成該第三介電層之該部分於該第二介電層之上的步驟更包括： 形成一遮罩層於該高電位預定區中；以及 藉由該遮罩層遮蔽該高電位預定區來蝕刻該第三介電層，以保留該第三介電層之該部分於該高電位預定區中，並移除位於該低電位預定區中之該第三介電層的該另一部分。
5. 如申請專利範圍第3項所述之半導體結構之形成方法，其中在該低電位預定區之剖面圖中，該第一介電層之該部分為一L型，並且該第二介電層之該部分形成於該L型的槽口(rabbet)中。
6. 如申請專利範圍第3項所述之半導體結構之形成方法，其中在該高電位預定區之剖面圖中，該第一介電層之該另一部分與該第二介電層之該另一部分皆為一L型，其中該第二介電層之該另一部分形成於該第一介電層之該另一部分之L型的槽口中，並且該第三介電層之該部分形成於該第二介電層之該另一部分之L型的槽口中。
7. 如申請專利範圍第1項所述之半導體結構之形成方法，其中該第一介電層的厚度在1奈米至200奈米的範圍，該第二介電層的厚度在10奈米至400奈米的範圍，以及該第三介電層的厚度在20奈米至600奈米的範圍。
8. 如申請專利範圍第1項所述之半導體結構之形成方法，更包括： 在形成該第一介電層的步驟之前，執行一離子佈植製程以形成一對第一輕摻雜區於該低電位預定區中且位於該第一閘極結構之相對側，以及形成一對第二輕摻雜區於該高電位預定區中且位於該第二閘極結構之相對側。
9. 如申請專利範圍第1項所述之半導體結構之形成方法，其中形成該第一閘極結構於該低電位預定區的步驟包括： 形成一第一閘極介電層於該基底上；以及 形成一第一閘極電極於該第一閘極介電層上； 其中形成該第二閘極結構於該高電位預定區的步驟包括： 形成一第二閘極介電層於該基底上；以及 形成一第二閘極電極於該第二閘極介電層上，其中該第二閘極介電層之厚度大於該第一閘極介電層之厚度。
10. 如申請專利範圍第1項所述之半導體結構之形成方法，更包括： 在形成該第一複合間隔物與該第二複合間隔物的步驟之後，形成一對第一源極/汲極區於該低電位預定區中且位於該第一閘極結構之相對側，其中該對第一源極/汲極區靠近該基底之頂面；以及 形成一對第二源極/汲極區於該高電位預定區中且位於該第二閘極結構之相對側，其中該對第二源極/汲極區靠近該基底之頂面。
11. 如申請專利範圍第1項所述之半導體結構之形成方法，更包括：形成一隔離結構於該基底中且位於該低電位區與該高電位區之間。
12. 一種半導體結構，包括：一基底，包括一低電位區以及一高電位區；一第一閘極結構，位於該低電位區中且位於該基底上；一第二閘極結構，位於該高電位區中且位於該基底上；一第一複合間隔物，覆蓋該第一閘極結構之側壁，其中該第一複合間隔物包括一第一介電層之一部分與一第二介電層之一部分，其中該第一介電層之該部分設置於該第一閘極結構與該第二介電層之該部分之間，且該第一介電層之該部分直接接觸該第一閘極結構之側壁；以及一第二複合間隔物，覆蓋該第二閘極結構之側壁，其中該第二複合間隔物包括該第一介電層之另一部分、該第二介電層之另一部分、以及一第三介電層，其中該第一複合間隔物之寬度小於該第二複合間隔物之寬度，該第一介電層之該另一部分設置於該第二閘極結構與該第二介電層之該另一部分之間，且該第一介電層之材料不同於該第二介電層，並且該第二介電層之材料不同於該第三介電層。
13. 如申請專利範圍第12項所述之半導體結構，其中：該第一複合間隔物的該第一介電層之該部分不延伸超過該第一複合間隔物的該第二介電層之該部分；該第二複合間隔物的該第一介電層之該另一部分不延伸超過該 第二複合間隔物的該第二介電層之該另一部分；且該第二複合間隔物的該第二介電層之該另一部分不延伸超過該第二複合間隔物的該第三介電層。
14. 如申請專利範圍第12項所述之半導體結構，其中該第一介電層以及該第三介電層分別包括一氧化物材料，以及該第二介電層包括一氮化物材料。
15. 如申請專利範圍第12項所述之半導體結構，其中在該低電位區之剖面圖中，該第一介電層之該部分為一L型，並且該第二介電層之該部分形成於該L型的槽口中。
16. 如申請專利範圍第12項所述之半導體結構，其中在該高電位區之剖面圖中，該第一介電層之該另一部分與該第二介電層之該另一部分皆為一L型，其中該第二介電層之該另一部分位於該第一介電層之該另一部分之L型的槽口中，並且該第三介電層位於該第二介電層之該另一部分之L型的槽口中。
17. 如申請專利範圍第12項所述之半導體結構，更包括：一對第一輕摻雜區，位於該低電位區中且位於該第一閘極結構之相對側；以及一對第二輕摻雜區，位於該高電位區中且位於該第二閘極結構之相對側。
18. 如申請專利範圍第12項所述之半導體結構，其中該第一閘極結構包括：一第一閘極介電層，位於該基底上；以及一第一閘極電極，位於該第一閘極介電層上；其中該第二閘極結構包括： 一第二閘極介電層，位於該基底上；以及一第二閘極電極，位於該第二閘極介電層上，其中該第二閘極介電層之厚度大於該第一閘極介電層之厚度。
19. 如申請專利範圍第12項所述之半導體結構，更包括：一對第一源極/汲極區，位於該低電位區中且位於該第一閘極結構之相對側，其中該對第一源極/汲極區靠近該基底之頂面；以及一對第二源極/汲極區，位於該高電位區中且位於該第二閘極結構之相對側，其中該對第二源極/汲極區靠近該基底之頂面。
20. 如申請專利範圍第12項所述之半導體結構，更包括：一隔離結構，位於該基底中，且位於該低電位區與該高電位區之間。

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