KR102066251B1 - 도전성 피처 형성 및 구조물 - Google Patents

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Abstract

일반적으로, 본 발명개시는 금속 콘택트, 비아, 라인 등과 같은 도전성 피처들에 관한 예시적인 실시예들, 및 그러한 도전성 피처들을 형성하기 위한 방법들을 제공한다. 실시예에서, 배리어층이 측벽을 따라 형성된다. 측벽을 따른 배리어층의 일부분이 에치백된다. 배리어층의 일부분을 에치백한 후에, 측벽을 따른 배리어층의 윗 부분은 평활화된다. 도전성 물질이 배리어층의 평활화된 윗 부분 위에 그리고 배리어층을 따라 형성된다.

Description

도전성 피처 형성 및 구조물{Conductive Feature Formation and Structure}
본 출원은 "Conductive Feature Formation and Structure"이라는 발명의 명칭으로 2017년 11월 30일에 출원된 미국 가특허 출원 제62/592,476호의 이익과 우선권을 청구하며, 이 가특허 출원 내용은 그 전체가 참조로서 본 명세서 내에 병합된다.
반도체 집적 회로(integrated circuit; IC) 산업은 기하급수적인 성장을 경험해 왔다. IC 물질 및 설계에서의 기술적 진보들은 이전의 IC 세대보다 더 작고 더 복잡한 회로들을 각각 갖는 IC 세대들을 낳았다. IC 진화의 과정에서, 기능적 밀도(예컨대, 칩 면적 당 상호연결된 디바이스들의 갯수)는 일반적으로 증가되어 왔으며 지오메트리 크기(예컨대, 제조 공정을 이용하여 생성될 수 있는 가장 작은 컴포넌트(또는 라인))는 감소해왔다. 이러한 스케일링 다운 공정은 일반적으로 생산 효율성을 증가시키고 관련 비용을 낮춤으로써 이로움들을 제공한다. 하지만, 스케일링 다운은 또한 더 큰 지오메트리에서 이전 세대에 의해 제시되지 않을 수 있었던 과제들을 야기시킨다.
실시예는 방법이다. 배리어층이 측벽을 따라 형성된다. 측벽을 따른 배리어층의 일부분이 에치백된다. 배리어층의 일부분을 에치백한 후에, 측벽을 따른 배리어층의 윗 부분은 평활화된다. 도전성 물질이 배리어층의 평활화된 윗 부분 위에 그리고 배리어층을 따라 형성된다.
다른 실시예는 구조물이다. 이 구조물은 유전체층, 배리어층, 및 도전성 물질을 포함한다. 유전체층은 측벽을 갖는다. 배리어층은 측벽을 따라 있고, 배리어층의 윗면은 유전체층의 최상면 아래에 있다. 배리어층의 윗 부분의 두께는 배리어층의 아랫 부분의 두께보다 작다. 도전성 물질이 배리어층의 윗면 위에 그리고 배리어층을 따라 존재한다. 도전성 물질은 유전체층의 최상면과 동일 평면 상에 있는 최상면을 갖는다.
추가적인 실시예는 방법이다. 유전체층이 반도체 기판 위에 형성되고, 개구가 유전체층을 관통하여 형성된다. 배리어층이 개구 내에 컨포멀하게 형성된다. 배리어층의 제1 윗 부분이 개구로부터 제거된다. 배리어층의 제1 윗 부분을 제거한 후 배리어층의 남아있는 윗 부분은 개구 내에 존재한다. 배리어층의 제1 윗 부분을 제거한 후, 배리어층은 에칭된다. 도전성 물질이 개구 내의 배리어층 상에 형성된다. 도전성 물질의 최상면은 유전체층의 최상면과 동일 평면 상에 있고, 도전성 물질은 배리어층의 남아있는 윗 부분 위에 있는 일부분을 갖는다.
일부 실시예들은 장점들을 달성할 수 있다. (예를 들어, 부산물 및/또는 잔류물에 의해 적어도 부분적으로 유발되는) 개구 또는 리세스의 윗 부분에서의 수축을 제거함으로써, 도전성 피처를 형성할 도전성 물질은, 개구 또는 리세스 내에서 보이드를 형성시키지 않고서, 개구 또는 리세스 내에서 보다 쉽게 퇴적될 수 있다. 특히, 도전성 피처의 치수가 작은 경우, 도전성 피처 내의 보이드는 도전성 피처의 보다 높은 저항을 야기시킬 수 있거나 또는 전기적 접촉을 구축하지 못하게 하는 것과 같이, 도전성 피처의 완전한 장애를 야기시킬 수 있다. 따라서, 보이드 형성을 완화시키는 것은 7㎚ 이하와 같은 작은 기술 노드에서 특히 유리할 수 있다. 또한, 일부 실시예들에서 도전성 피처에서의 접착층과 배리어층의 높이는 제2 풀링 백에 의해 보다 잘 조정될 수 있다.
본 발명개시의 양태들은 첨부 도면들과 함께 읽혀질 때 아래의 상세한 설명으로부터 최상으로 이해된다. 본 산업계에서의 표준적인 관행에 따라, 다양한 피처들은 실척도로 작도되지 않았음을 유념한다. 실제에서, 다양한 피처들의 치수는 설명의 명료함을 위해 임의적으로 증가되거나 또는 감소될 수 있다.
도 1 내지 도 19는 일부 실시예들에 따라 도전성 피처들을 형성하기 위한 예시적인 방법 동안의 각각의 중간 구조물들의 단면도들이다.
도 20은 일부 실시예들에 따른 도전성 피처를 형성하기 위한 예시적인 방법의 중간 단계에서의 유전체층을 관통하는 개구 내의 층들의 프로파일이다.
도 21은 일부 실시예들에 따른 도전성 피처를 형성하기 위한 예시적인 방법의 중간 단계에서의 유전체층을 관통하는 개구 내의 층들의 프로파일이다.
아래의 발명개시는 제공되는 본 발명내용의 여러 특징들을 구현하기 위한 많은 여러 실시예들 또는 예시들을 제공한다. 본 발명개시를 단순화하기 위해 컴포넌트 및 장치의 특정예들이 아래에서 설명된다. 물론, 이것들은 단지 예시들에 불과하며, 이것들로 한정시키고자 의도한 것은 아니다. 예를 들어, 이후의 상세설명에서 제2 피처 상에서의 또는 그 위에서의 제1 피처의 형성은 제1 및 제2 피처들이 직접적으로 접촉하여 형성되는 실시예들을 포함할 수 있으며, 또한 제1 및 제2 피처들이 직접적으로 접촉하지 않을 수 있도록 추가적인 피처들이 제1 및 제2 피처들 사이에서 형성될 수 있는 실시예들을 포함할 수 있다. 또한, 본 발명개시는 다양한 예시들에서 참조 숫자들 및/또는 문자들을 반복할 수 있다. 이러한 반복은 간략화 및 명료화를 목적으로 한 것이며, 그러한 반복 자체는 개시된 다양한 실시예들 및/또는 구성들 간의 관계에 영향을 주는 것은 아니다.
뿐만 아니라, 도면들에서 도시된 하나의 엘리먼트 또는 피처에 대한 다른 엘리먼트(들) 또는 피처(들)의 관계를 설명하기 위해 "아래", "밑", "보다 낮은", "위", "보다 위" 등과 같은 공간 상대적 용어들이 설명의 용이성을 위해 여기서 이용될 수 있다. 공간 상대적 용어들은 도면들에서 도시된 배향에 더하여 이용중에 있거나 또는 동작중에 있는 디바이스의 상이한 배향들을 망라하도록 의도된 것이다. 장치는 이와달리 배향될 수 있고(90°회전되거나 또는 다른 배향으로 회전됨), 이에 따라 여기서 이용되는 공간 상대적 기술어들이 이와 똑같이 해석될 수 있다.
일반적으로, 본 발명개시는 금속 콘택트, 비아, 라인 등과 같은 도전성 피처들에 관한 예시적인 실시예들, 및 그러한 도전성 피처들을 형성하기 위한 방법들을 제공한다. 일부 예시들에서, 유전체층을 관통하는 개구 내에 형성된 배리어층 및/또는 접착층은 유전체의 최상면 아래에 있는 높이를 개구 내에서 갖도록 풀링 백(pull back)(예를 들어, 에칭)된다. 배리어층 및/또는 접착층을 풀링 백시키기 위한 일부 예시적인 공정들은 개구의 상부 영역에서 수축을 야기할 수 있고, 따라서 일부 예시들에서, 수축을 감소시키거나 또는 제거하도록 배리어층 및/또는 접착층을 평활화(smooth)하기 위해 후속 풀링 백(예를 들어, 에칭)이 수행된다. 무엇보다도, 이는 배리어층 및/또는 접착층 상에 퇴적된 도전성 물질 내에서 보이드(void)를 형성시키지 않고서 이 도전성 물질이 개구 내에 퇴적되게 할 수 있다.
본 명세서에서 설명된 예시적인 실시예들은 트랜지스터들을 위한 FEOL(Front End Of the Line), MEOL(Middle End Of the Line), 및/또는 BEOL(Back End Of the Line) 처리에서 도전성 피처들을 형성하는 환경에서 설명된다. 본 발명개시의 일부 양태들의 구현예들은 다른 공정들 및/또는 다른 디바이스들에서 사용될 수 있다. 예시적인 방법들 및 구조물들의 일부 변형예들이 설명된다. 본 업계의 당업자는 다른 실시예들의 범위 내에서 다른 수정들이 구상가능할 수 있다는 것을 손쉽게 이해할 것이다. 방법 실시예들은 특정 순서로 설명될 수 있지만, 다양한 다른 방법 실시예들이 임의의 논리적인 순서로 수행될 수 있고 본 명세서에서 설명된 단계들보다 적은 수 또는 많은 수의 단계들을 포함할 수 있다. 일부 도면들에서, 본원에서 예시된 컴포넌트들 또는 피처들의 일부 참조 번호들은 다른 컴포넌트들 또는 피처들을 모호하게 하는 것을 피하기 위해 생략될 수 있으며, 이것은 도면들을 쉽게 도시하기 위한 것이다.
도 1 내지 도 19는 일부 실시예들에 따라 도전성 피처들을 형성하기 위한 예시적인 방법 동안의 각각의 중간 구조물들의 단면도들을 나타낸다. 도 1은 디바이스들의 적어도 일부가 형성되어 있는 반도체 기판(30)을 도시한다. 반도체 기판(30)은 벌크 반도체, 반도체 온 절연체(semiconductor-on-insulator; SOI) 기판 등일 수 있거나 또는 이를 포함할 수 있고, (예컨대, p형 또는 n형 도펀트로) 도핑될 수 있거나 또는 도핑되지 않을 수 있다. 일반적으로, SOI 기판은 절연체층 상에 형성된 반도체 물질층을 포함한다. 절연체층은, 예컨대, 매립형 산화물(buried oxide; BOX)층, 실리콘 이산화물층 등일 수 있다. 절연체층은 기판, 일반적으로는 실리콘 또는 유리 기판이거나 또는 그 위에 제공된다. 다중층 또는 구배 기판과 같은, 다른 기판들이 또한 이용될 수 있다. 일부 실시예들에서, 반도체 기판의 반도체 물질은 실리콘(Si)과 게르마늄(Ge)과 같은 원소 반도체; 실리콘 탄화물, 갈륨 비소, 갈륨 인, 인듐 인, 인듐 비소, 및/또는 인듐 안티몬을 비롯한 화합물 반도체; SiGe, GaAsP, AlInAs, AlGaAs, GaInAs, GaInP, 및/또는 GaInAsP를 비롯한 합금 반도체; 또는 이들의 조합을 포함할 수 있다.
도면들에서 예시되고 본원에서 설명된 바와 같이, 디바이스들은 평면형 전계 효과 트랜지스터(Field Effect Transistor; FET) 또는 핀 FET(FinFET)일 수 있는 FET이다. 다른 구현예들에서, 디바이스들은 수직 게이트 올 어라운드(Vertical Gate All Around; VGAA) FET, 수평 게이트 올 어라운드(Horizontal Gate All Around; HGAA) FET, 바이폴라 접합 트랜지스터(bipolar junction transistor; BJT), 다이오드, 커패시터, 인덕터, 저항기 등을 포함할 수 있다. 평면형 FET 및/또는 FinFET에 따르면, 게이트 스택(32)이 반도체 기판(30)의 활성 영역들 상에 형성된다. 평면형 FET에서, 활성 영역들은 격리 영역들에 의해 규정된 반도체 기판(30)의 최상면에 있는 일부분일 수 있다. FinFET에서, 활성 영역들은 반도체 기판(30) 상에서 격리 영역들 사이로부터 돌출해 있는 3차원 핀일 수 있다.
게이트 스택(32)은 게이트 퍼스트(gate-first) 공정에서와 같은 연산형 게이트 스택일 수 있거나, 또는 대체 게이트 공정에서와 같은 더미 게이트 스택일 수 있다. 각각의 게이트 스택(32)은 활성 영역 위의 유전체층, 유전체층 위의 게이트층, 및 일부 경우에서는, 게이트층 위의 마스크층을 포함할 수 있다. 게이트 스택(32)을 위한 유전층, 게이트층, 및 마스크층은 각각의 층들을 순차적으로 형성 또는 퇴적하고, 그런 후, 이들 층들을 게이트 스택(32)으로 패터닝함으로써 형성될 수 있다. 예를 들어, 게이트 퍼스트 공정 또는 대체 게이트 공정에서, 유전체층은 실리콘 산화물, 실리콘 질화물 등, 또는 이들의 다중층일 수 있거나 또는 이들을 포함할 수 있고; 게이트층은 실리콘(예를 들어, 폴리실리콘) 또는 다른 물질일 수 있거나 또는 이들을 포함할 수 있으며; 마스크층은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물 등, 또는 이들의 조합일 수 있거나 또는 이들을 포함할 수 있다. 예를 들어, 게이트 퍼스트 공정에서, 유전체층(예를 들어, 게이트 유전체)은 약 7.0보다 큰 k 값을 갖는 하이 k(high-k) 유전체 물질일 수 있거나 또는 이를 포함할 수 있고, 이 하이 k 유전체 물질은 Hf, Al, Zr, La, Mg, Ba, Ti, Pb의 금속 산화물 또는 실리케이트, 이들의 다중층, 또는 이들의 조합을 포함할 수 있으며, 게이트층(예를 들어, 게이트 전극)은 TiN, TaN, TaC, Co, Ru, Al, 이들의 다중층, 또는 이들의 조합과 같은 금속 함유 물질일 수 있거나 또는 이들을 포함할 수 있다. 유전체층, 게이트층, 및 마스크층을 형성하거나 또는 퇴적하기 위한 공정들은 열적 및/또는 화학적 성장, 화학적 기상 증착(Chemical Vapor Deposition; CVD), 플라즈마 강화 CVD(Plasma-Enhanced CVD; PECVD), 분자 빔 증착(Molecular-Beam Deposition; MBD), 원자층 증착(Atomic Layer Deposition; ALD), 물리적 기상 증착(Physical Vapor Deposition; PVD), 및 다른 증착 기술들을 포함한다.
그 후, 게이트 스택(32)을 위한 층들은, 예를 들어, 포토리소그래피 및 하나 이상의 에칭 공정을 이용하여, 게이트 스택(32)이 되도록 패터닝될 수 있다. 예를 들어, 스핀 온 코팅 등을 사용하여 마스크층(또는, 예를 들어, 마스크층이 구현되지 않은 경우, 게이트층) 상에 포토레지스트가 형성될 수 있고, 포토레지스트는 적절한 포토마스크를 사용하여 포토레지스트를 광에 노광시킴으로써 패터닝될 수 있다. 그 후, 포지티브 또는 네거티브 레지스트가 사용되는지 여부에 따라 포토레지스트의 노광된 부분 또는 노광되지 않은 부분이 제거될 수 있다. 그 후, 포토레지스트의 패턴은 하나 이상의 적절한 에칭 공정 등을 사용하여 게이트 스택(32)의 층들로 전사될 수 있다. 하나 이상의 에칭 공정은 반응성 이온 에칭(reactive ion etch; RIE), 중성 빔 에칭(neutral beam etch; NBE) 등, 또는 이들의 조합을 포함할 수 있다. 에칭은 이방성일 수 있다. 이어서, 예를 들어, 애싱 또는 습식 스트립 공정들에서 포토레지스트가 제거된다.
게이트 스택(32)의 측벽들(예를 들어, 유전체층, 게이트층, 및 마스크층의 측벽들)을 따라 그리고 반도체 기판(30) 상의 활성 영역들 위에 게이트 스페이서(34)가 형성된다. 게이트 스페이서(34)는, 예를 들어, 게이트 스페이서(34)를 위한 하나 이상의 층을 컨포멀하게(conformally) 퇴적하고 이 하나 이상의 층을 이방성 에칭함으로써 형성될 수 있다. 게이트 스페이서(34)를 위한 하나 이상의 층은 실리콘 질화물, 실리콘 산질화물, 실리콘 탄소 질화물 등, 이들의 다중층, 또는 이들의 조합일 수 있거나 또는 이들을 포함할 수 있고, 에칭 공정은 RIE, NBE, 또는 다른 에칭 공정을 포함할 수 있다.
게이트 스택(32)의 대향 측면들 상의 활성 영역들에 소스/드레인 영역(36)이 형성된다. 일부 예시들에서, 소스/드레인 영역(36)은 게이트 스택(32) 및 게이트 스페이서(34)를 마스크로서 사용하여 활성 영역들 내에 도펀트를 주입함으로써 형성된다. 이에 따라, 소스/드레인 영역(36)은 각각의 게이트 스택(32)의 대향 측면들 상에서의 주입에 의해 형성될 수 있다. 다른 예시들에서, 활성 영역들은 게이트 스택(32) 및 게이트 스페이서(34)를 마스크로서 사용하여 리세싱될 수 있으며, 에피택셜 소스/드레인 영역(36)은 리세스 내에서 에피택셜 성장될 수 있다. 에피택셜 소스/드레인 영역(36)은 활성 영역에 대해 융기될 수 있다. 에피택셜 소스/드레인 영역(36)은 에피택셜 성장 동안 인시츄(in situ) 도핑에 의해 및/또는 에피택셜 성장 후 주입에 의해 도핑될 수 있다. 따라서, 소스/드레인 영역(36)은 각각의 게이트 스택(32)의 대향 측면들 상에서, 에피택셜 성장에 의해, 그리고 가능하게는 주입으로 형성될 수 있다. 소스/드레인 영역(36)을 위한 예시적인 도펀트는, 예를 들어, p형 디바이스의 경우에서는 붕소이거나 또는 이를 포함할 수 있고, n형 디바이스의 경우에서는 인 또는 비소이거나 또는 이를 포함할 수 있지만, 다른 도펀트가 사용될 수 있다. 소스/드레인 영역(36)은 약 1019㎝-3 내지 약 1021㎝-3의 범위의 도펀트 농도를 가질 수 있다.
도 2는 제1 층간 유전체(interlayer dielectric; ILD)(38) 및 제2 ILD(40)의 형성을 도시한다. 제1 ILD(38) 및 제2 ILD(40)는 예를 들어, 에칭 정지층(etch stop layer; ESL) 및 로우 k(low-k) 유전체층과 같은 주요 유전체층을 각각 포함할 수 있다. 일반적으로, 에칭 정지층은, 예컨대, 콘택트 또는 비아를 형성할 때 에칭 공정을 정지시키기 위한 메커니즘을 제공할 수 있다. 에칭 정지층은 인접층들, 예를 들어, ILD의 주요 유전체층과는 상이한 에칭 선택비를 갖는 유전체 물질로 형성될 수 있다.
제1 ILD(38)는 활성 영역, 게이트 스택(32), 및 게이트 스페이서(34) 위에 퇴적된다. 예를 들어, 에칭 정지층은 활성 영역, 게이트 스택(32), 및 게이트 스페이서(34) 위에 컨포멀하게 퇴적될 수 있다. 에칭 정지층은 실리콘 질화물, 실리콘 탄소 질화물, 실리콘 탄소 산화물, 탄소 질화물 등 또는 이들의 조합일 수 있거나 또는 이들을 포함할 수 있고, CVD, PECVD, ALD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 그 후, 예를 들어, 주요 유전체층이 에칭 정지층 위에 퇴적된다. 주요 유전체층은 실리콘 산질화물, PSG(phosphosilicate glass), BSG(borosilicate glass), BPSG(borophosphosilicate glass), USG(undoped silicate glass), FSG(fluorinated silicate glass), OSG(organosilicate glass), SiOxCy, 스핀 온 글래스, 스핀 온 폴리머, 실리콘 탄소 물질, 이들의 화합물, 이들의 복합물 등, 또는 이들의 조합과 같은, 실리콘 이산화물, 로우 k 유전체 물질(예컨대, 실리콘 이산화물보다 더 낮은 유전상수를 갖는 물질)일 수 있거나 또는 이들을 포함할 수 있다. 주요 유전체층은 스핀 온, CVD, 유동성 CVD(Flowable CVD; FCVD), PECVD, PVD, 또는 다른 퇴적 기술들에 의해 퇴적될 수 있다.
제1 ILD(38)는 퇴적된 후에 평탄화될 수 있다. 화학적 기계적 폴리싱(Chemical Mechanical Polish; CMP)과 같은 평탄화 공정이 제1 ILD(38)를 평탄화하기 위해 수행될 수 있다. 게이트 퍼스트 공정과 같은 일부 공정들에서, 제1 ILD(38)의 최상면은 게이트 스택(32)의 최상면 위에 있을 수 있다. 대체 게이트 공정과 같은 다른 공정들에서, 제1 ILD(38)를 통해 게이트 스택(32)을 노출시키도록, 제1 ILD(38)의 최상면은 게이트 스택(32)의 최상면과 동일 평면 상에 있도록 평탄화된다. 그러한 공정에서, 평탄화는 게이트 스택(32)의 마스크층(및, 일부 경우들에서, 게이트 스페이서(34)의 윗 부분)을 제거할 수 있으며, 따라서, 게이트 스택(32)의 게이트층의 최상면은 제1 ILD(38)를 통해 노출된다.
대체 게이트 공정에서, 제1 ILD(38)를 통해 노출된 게이트 스택(32)은 제거되어 다른 게이트 스택(32)으로 대체될 수 있다. 게이트 스택(32)의 게이트층 및 유전체층은, 제1 ILD(38)를 통해 노출되면, 하나 이상의 에칭 공정 등에 의해 제거된다. 게이트층은 게이트층에 대해 선택적인 에칭 공정에 의해 제거될 수 있으며, 유전체층은 에칭 정지층으로서 작용할 수 있고, 이어서 유전체층은 유전체층에 대해 선택적인 상이한 에칭 공정에 의해 제거될 수 있다. 에칭 공정은, 예를 들어, RIE, NBE, 습식 에칭, 또는 다른 에칭 공정일 수 있다. 게이트 스택(32)이 제거되었던 곳에서 대체 게이트 스택이 게이트 스택(32)으로서 형성될 수 있다. 대체 게이트 스택(32)은 각각 하나 이상의 컨포멀층 및 하나 이상의 컨포멀층 위의 게이트 전극을 포함할 수 있다. 하나 이상의 컨포멀층은 게이트 유전체층을 포함하고, 하나 이상의 일함수 조정층을 포함할 수 있다.
게이트 스택(32)이 제거되었던 곳에서 게이트 유전체층이 (예컨대, 게이트 스페이서(34)의 활성 영역, 측벽 및 최상면 상의 표면들 상에) 그리고 제1 ILD(38)의 최상면 상에 컨포멀하게 퇴적될 수 있다. 게이트 유전체층은 실리콘 산화물, 실리콘 질화물, 하이 k 유전체 물질, 이들의 다중층, 또는 다른 유전체 물질일 수 있거나 또는 이들을 포함할 수 있다. 하이 k 유전체 물질은 약 7.0보다 큰 k 값을 가질 수 있으며, Hf, Al, Zr, La, Mg, Ba, Ti, Pb, 또는 이들의 조합의 금속 산화물 또는 금속 실리케이트를 포함할 수 있다. 게이트 유전체층은 ALD, PECVD, MBD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다.
그 후, 일함수 조정층은, 구현되면, 게이트 유전체층 상에 컨포멀하게 퇴적될 수 있다. 일함수 조정층은 탄탈륨, 탄탈륨 질화물, 티타늄, 티타늄 질화물 등, 또는 이들의 조합일 수 있거나 또는 이들을 포함할 수 있고, ALD, PECVD, MBD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 임의의 추가적인 일함수 조정층이 제1 일함수 조정층과 유사하게 순차적으로 퇴적될 수 있다.
게이트 전극을 위한 층이 하나 이상의 컨포멀층 위에 형성된다. 게이트 전극을 위한 층은 게이트 스택(32)이 제거되었던 잔존 영역을 채울 수 있다. 게이트 전극을 위한 층은 Co, Ru, Al, W, Cu, 이들의 다중층, 또는 이들의 조합과 같은 금속 함유 물질일 수 있거나 또는 이들을 포함할 수 있다. 게이트 전극을 위한 층은 ALD, PECVD, MBD, PVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다.
게이트 전극을 위한 층의 일부분 및 제1 ILD(38)의 최상면 위의 하나 이상의 컨포멀층이 제거된다. 예를 들어, CMP와 같은 평탄화 공정은 게이트 전극을 위한 층의 일부분 및 제1 ILD(38)의 최상면 위의 하나 이상의 컨포멀층을 제거할 수 있다. 따라서, 게이트 전극 및 하나 이상의 컨포멀층을 포함하는 대체 게이트 스택(32)이 형성될 수 있다.
제2 ILD(40)가 제1 ILD(38) 위에 퇴적된다. 예를 들어, 에칭 정지층이 제1 ILD(38) 위에 컨포멀하게 퇴적될 수 있다. 그 후, 예를 들어, 주요 유전체층이 에칭 정지층 위에 퇴적된다. 제2 ILD(40)의 주요 유전체층과 에칭 정지층은 동일하거나 유사한 물질들일 수 있거나 또는 이들을 포함할 수 있고, 제1 ILD(38)와 관련하여 상술한 것과 동일하거나 유사한 기술을 사용하여 퇴적될 수 있다. 제2 ILD(40)는 퇴적된 후 CMP와 같은 것에 의해 평탄화될 수 있다.
도 3은 제2 ILD(40) 및 제1 ILD(38)를 관통하는 개구(42, 44, 46)의 형성을 도시한다. 제1 개구(42)는 게이트 스택(32) 및 인접한 소스/드레인 영역(36)을 노출시킨다. 따라서, 제1 개구(42)는 노출된 게이트 스택(32)과, 인접한 소스/드레인 영역(36) 사이에 끼어진 도전성 피처를 형성하기 위한 것이다. 제2 개구(44)는 소스/드레인 영역(36)을 노출시키고, 따라서 노출된 소스/드레인 영역(36)에 이르도록 도전성 피처를 형성하기 위한 것이다. 제3 개구(46)는 게이트 스택(32)을 노출시키고, 따라서 노출된 게이트 스택(32)에 이르도록 도전성 피처를 형성하기 위한 것이다. 개구(42, 44, 46)는, 예를 들어, 적절한 포토리소그래피 및 에칭 공정들을 사용하여 형성될 수 있다. 예로서, 개구(44)는 약 10㎚ 내지 약 50㎚의 범위의 제1 치수(D1)(예를 들어, 폭)를 가질 수 있고, 약 50㎚ 내지 약 200㎚의 범위의 제2 치수(D2)(예를 들어, 높이)를 가질 수 있다. 개구(44)의 종횡비(예를 들어, 제2 치수(D2) 대 제1 치수(D1)의 비)는 약 2 내지 약 4의 범위일 수 있다.
도 4는 개구(42, 44, 46)에서 컨포멀하게 접착층(50)을 형성하고 접착층(50) 상에 배리어층(52)을 형성하는 것을 도시한다. 접착층(50)은 노출된 소스/드레인 영역(36), 노출된 게이트 스택(32), 제1 ILD(38) 및 제2 ILD(40)의 측벽, 및 제2 ILD(40)의 최상면 상에서와 같이, 개구(42, 44, 46) 내에서 컨포멀하게 퇴적된다. 배리어층(52)은 접착층(50) 상에 컨포멀하게 퇴적된다. 접착층(50)은, 예를 들어, 티타늄, 코발트, 니켈 등 또는 이들의 조합일 수 있거나 또는 이들을 포함할 수 있으며, ALD, CVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 배리어층(52)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 산화물 등, 또는 이들의 조합일 수 있거나 또는 이들을 포함할 수 있으며, ALD, CVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 소스/드레인 영역(36)의 윗 부분들을 접착층(50) 및/또는 배리어층(52)과 반응시킴으로써 소스/드레인 영역(36)의 윗 부분들 상에 실리사이드 영역들이 형성될 수 있다. 소스/드레인 영역(36)과 접착층(50) 및/또는 배리어층(52)의 반응을 용이하게 하기 위해 어닐링이 수행될 수 있다. 특정 예시에서, 접착층(50)은 티타늄 층이고, 배리어층(52)은 티타늄 질화물 층이다. 접착층(50)과 배리어층(52)은 후술하는 바와 같이 이후의 추가적인 처리에서 다양한 두께를 가질 수 있다.
도 5는 개구(42, 44, 46) 내 배리어층(52) 위에서의 바닥 반사 방지 코팅(Bottom Anti-Reflection Coating; BARC)(54)의 형성을 도시한다. BARC(54)는 예를 들어, 스핀 코팅 또는 다른 퇴적 기술에 의해 퇴적된 유기 물질 또는 다른 물질일 수 있다. BARC(54)는 초기에 개구(42, 44, 46) 내에 그리고 제2 ILD(40)의 최상면 위 및/또는 배리어층(52)의 최상면들 위의 레벨까지 퇴적될 수 있다. BARC(54)는 이어서 제2 ILD(40)의 최상면 아래에 최상면을 갖도록 에치백(etched back)될 수 있다. BARC(54)는 제2 ILD(40)의 최상면 아래로 제3 치수(D3)까지 에치백될 수 있으며, 제3 치수(D3)는 약 15㎚ 내지 약 40㎚의 범위일 수 있다. 또한, 제4 치수(D4)는 개구(44)의 바닥면(예를 들어, 개구(44)가 형성된 활성 영역의 표면)으로부터 BARC(54)의 최상면까지이다. 제4 치수(D4) 대 제2 치수(D2)의 비는 예컨대, 약 0.7 미만과 같이 1 미만이고, 보다 구체적으로는, 약 0.3 내지 약 0.7의 범위이다.
에치백은 건식(예를 들어, 플라즈마) 에칭 공정일 수 있거나 또는 이를 포함할 수 있다. 플라즈마 에칭 공정은 RIE, NBE, ICP 에칭 등, 또는 이들의 조합을 포함할 수 있다. 플라즈마 에칭 공정을 위해 사용될 수 있는 예시적인 에천트 가스는 아르곤(Ar) 가스 또는 다른 에천트 가스를 포함한다. 플라즈마 에칭 공정의 에천트 가스(들)의 유량은 약 2000sccm 내지 약 5000sccm의 범위일 수 있다. 플라즈마 에칭 공정은 약 100kV 내지 약 300kV의 범위의 DC 기판 바이어스를 구현할 수 있다. 플라즈마 에칭 공정의 전력은 약 500W 내지 약 1500W의 범위일 수 있다. 플라즈마 에칭 공정의 압력은 약 3mtorr 내지 약 5mtorr의 범위일 수 있다. 에치백의 깊이(예를 들어, 제3 치수(D3))는 에치백을 위해 사용된 에칭 공정의 지속기간에 의해 제어될 수 있다. 플라즈마 에칭 공정의 지속기간은 약 15초 내지 약 120초의 범위일 수 있다.
도 6은 BARC(54)의 최상면들 위 및 개구(42, 44, 46)의 상부 영역들에서의 배리어층(52) 및 접착층(50)의 일부분들의 풀링 백(예를 들어, 에칭에 의한 제거)을 도시한다. BARC(54)의 최상면들 위 및 개구(42, 44, 46)의 상부 영역들에서의 배리어층(52) 및 접착층(50)의 일부분들을 제거함으로써, 제1, 제2, 및 제3 도전성 피처 접착층(50a, 50b, 50c) 및 제1, 제2, 및 제3 도전성 피처 배리어층(52a, 52b, 52c)이 각각 제1, 제2, 및 제3 개구(42, 44, 46)에 형성된다.
배리어층(52) 및 접착층(50)의 일부분은 에칭 공정을 사용하여 제거될 수 있다. 에칭 공정은 2단계 습식 에칭 공정을 포함할 수 있다. 제1 습식 에천트로 전처리가 수행된다. 예시적인 제1 습식 에천트는 희석된 불화수소(dHF)산을 포함한다. 일부 예시들에서, dHF는 약 1의 불화수소(HF)산 대 100의 탈이온수(DIW)(1:100)에서부터 약 1의 HF산 대 500의 DIW(1:500)의 범위와 같이, 약 1의 HF산 대 100 이상의 DIW(1:≥100, HF:DIW)로 희석될 수 있다. 이어서, 제2 습식 에천트로 제2 단계 에칭이 수행된다. 예시적인 제2 습식 에천트는 불화수소(HF)산, 과산화수소(H2O2), 수산화 암모늄(NH4OH), 염화수소산(HCl), 표준 클린 1(SC1), 표준 클린 2(SC2) 등, 또는 이들의 조합을 포함하며, 이들은 탈이온수(DIW)에서 추가로 희석될 수 있다. 예를 들어, 제2 습식 에천트는 1:X:Y((NH4OH 또는 HCl):H2O2:DIW)의 비를 갖는 H2O2 및 DIW와 NH4OH 또는 HCl의 혼합물일 수 있으며, 여기서 X는 약 1 내지 약 10의 범위이고, Y는 약 5 내지 약 120의 범위이다. 2단계 습식 에칭 공정의 공정 시간은 약 30초 내지 약 600초의 범위일 수 있고, 2단계 습식 에칭 공정의 공정 온도는 약 23℃(예를 들어, 실온) 내지 약 67℃의 범위일 수 있다. 2단계 습식 에칭 공정은 일부 예시들에서 인시츄로 수행될 수 있다. 상이한 공정 파라미터들을 갖는 다른 에칭 공정들이 사용될 수 있다.
BARC(54)는 배리어층(52) 및 접착층(50)의 일부분의 제거 동안 마스크로서 작용한다. 따라서, 예컨대, 제2 도전성 피처 접착층(50b) 및 제2 도전성 피처 배리어층(52b)의 최상면들은 제2 ILD(40)의 최상면으로부터 제3 치수(D3) 및/또는 개구(44)의 바닥면으로부터 제4 치수(D4)에 있을 수 있다. 또한, 제2 도전성 피처 접착층(50b) 및 제2 도전성 피처 배리어층(52b)의 최상면들은 제4 치수(D4) 대 제2 치수(D2)의 비를 갖는 위치에 있을 수 있다.
도 7은 BARC(54)의 제거를 도시한다. BARC(54)는 산소(O2), 수소(H2), 질소(N2), 또는 다른 가스를 포함하는 플라즈마를 사용할 수 있는 것과 같은 애싱 공정에 의해 제거될 수 있다. BARC(54)의 제거 후, 잔류물 및/또는 부산물이 각각의 개구(42, 44, 46) 내부의 도전성 피처 배리어층(52a, 52b, 52c)의 윗면들 상에 있을 수 있다. 잔류물 및/또는 부산물은 프로파일(60)을 가지며, 그 일례가 도 20에 예시되어 있고 나중에 추가로 설명된다. 부산물 및/또는 잔류물은 도 6에서의 배리어층(52) 및 접착층(50)의 일부분의 제거(예를 들어, 에칭) 및/또는 도 7에서의 BARC(54)의 제거로부터 초래될 수 있다. 부산물 및/또는 잔류물은 도전성 피처 배리어층(52a, 52b, 52c)의 윗 부분에서의 각각의 개구(42, 44, 46)의 치수를 감소시키고 및/또는 수축시킬 수 있다. 제1, 제2, 및 제3 도전성 피처 접착층(50a, 50b, 50c) 및 제1, 제2, 및 제3 도전성 피처 배리어층(52a, 52b, 52c)은 도 20과 관련하여 후술하는 바와 같이 다양한 치수를 가질 수 있다.
도 8은 개질된 도전성 피처 배리어층(52a', 52b', 52c') 및 개질된 도전성 피처 접착층(50a', 50b', 50c')을 각각 생성하기 위한 도전성 피처 배리어층(52a, 52b, 52c) 및 도전성 피처 접착층(50a, 50b, 50c)의 후속 풀링 백(예컨대, 에칭)을 도시한다. 에칭은 도전성 피처 배리어층(52a, 52b, 52c)의 윗 부분의 표면들로부터 부산물 및/또는 잔류물을 제거하고, 도전성 피처 배리어층(52a, 52b, 52c) 및 도전성 피처 접착층(50a, 50b, 50c)의 윗 부분을 (예컨대, 테이퍼링에 의해) 평활화할 수 있다. 개질된 도전성 피처 배리어층(52a', 52b', 52c') 및 개질된 도전성 피처 접착층(50a', 50b', 50c')의 평활화는 프로파일(62)을 가지며, 그 예시는 도 21에 도시되고 있고 도 21과 관련하여 나중에 추가로 설명된다. 에칭은 에칭의 지속기간을 증가시키는 것 등에 의해서, (예를 들어, 각각의 높이를 감소시킴으로써) 개질된 도전성 피처 배리어층(52a', 52b', 52c') 및 개질된 도전성 피처 접착층(50a', 50b', 50c')의 높이를 추가로 조정할 수 있다. 제1, 제2, 및 제3 개질된 도전성 피처 접착층(50a', 50b', 50c') 및 제1, 제2, 및 제3 개질된 도전성 피처 배리어층(52a', 52b', 52c')은 도 21과 관련하여 후술하는 바와 같이 다양한 치수를 가질 수 있다.에칭은 예컨대, 습식 에칭 공정에 의해 행해질 수 있다.
일부 예시들에서, 에칭은 2단계 습식 에칭 공정을 포함한다. 제1 습식 에천트로 전처리가 수행된다. 예시적인 제1 습식 에천트는 희석된 불화수소(dHF)산을 포함한다. 일부 예시들에서, dHF는 약 1의 불화수소(HF)산 대 100의 탈이온수(DIW)(1:100)에서부터 약 1의 HF산 대 500의 DIW(1:500)의 범위와 같이, 약 1의 HF산 대 100 이상의 DIW(1:≥100, HF:DIW)로 희석될 수 있다. 이어서, 제2 습식 에천트로 제2 단계 에칭이 수행된다. 예시적인 제2 습식 에천트는 불화수소(HF)산, 과산화수소(H2O2), 염화수소(HCl)산 등, 또는 이들의 조합을 포함한다. 일부 예시들에서, 제2 습식 에천트는 약 1의 에천트 대 5의 DIW(1:5)에서부터 약 1의 에천트 대 30의 DIW(1:30)의 범위와 같이, 약 1의 에천트 대 30 미만의 DIW(1:≤30)로 희석될 수 있다. 2단계 습식 에칭 공정의 공정 시간은 약 30초 내지 약 300초의 범위일 수 있고, 2단계 습식 에칭 공정의 공정 온도는 약 23℃(예를 들어, 실온) 내지 약 67℃의 범위일 수 있다.
전처리는 약 2㎚/분 내지 약 5㎚/분의 범위의 비율로 도전성 피처 배리어층(52a, 52b, 52c) 상의 부산물 및/또는 잔류물을 에칭할 수 있고, 약 0.3㎚/분 내지 약 0.6㎚/분의 범위의 비율로 도전성 피처 배리어층(52a, 52b, 52c)을 에칭할 수 있다. 전처리의 에칭의 선택비(예를 들어, 부산물 및/또는 잔류물의 에칭율 대 도전성 피처 배리어층(52a, 52b, 52c)의 에칭율의 비)는 약 2 내지 약 12의 범위일 수 있다. 제2 단계는 약 0.5㎚/분 내지 약 1㎚/분의 범위의 비율로 도전성 피처 배리어층(52a, 52b, 52c) 상의 부산물 및/또는 잔류물을 에칭할 수 있고, 약 0.3㎚/분 내지 약 1.5㎚/분의 범위의 비율로 도전성 피처 배리어층(52a, 52b, 52c)을 에칭할 수 있다. 제2 단계의 에칭의 선택비(예를 들어, 부산물 및/또는 잔류물의 에칭율 대 도전성 피처 배리어층(52a, 52b, 52c)의 에칭율의 비)는 약 0.3 내지 약 3의 범위일 수 있다.
2단계 습식 에칭 공정은 일부 예시들에서 인시츄로 수행될 수 있다. 예시적인 2단계 습식 에칭 공정은 예를 들어, 게이트 스택(32)에 손상을 끼지지 않고서 수행될 수 있다. 상이한 공정 파라미터들을 갖는 다른 에칭 공정들이 사용될 수 있다.
도 9는 개구(42, 44, 46) 내 및 개질된 도전성 피처 배리어층(52a', 52b', 52c') 상에서의 도전성 물질(66)의 형성을 도시한다. 도전성 물질(66)은 텅스텐, 구리, 알루미늄, 금, 은, 이들의 합금 등, 또는 이들의 조합과 같은, 금속일 수 있거나 또는 금속을 포함할 수 있으며, CVD, ALD, PVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 예컨대, 개질된 도전성 배리어층(52a', 52b', 52c')을 형성하기 위한 평활화는 부산물 및/또는 잔류물이 존재할 때와 비교하여 개구(42, 44, 46)의 윗 부분에서 더 큰 치수를 허용할 수 있고, (이에 따라, 수축을 형성하며), 더 큰 치수는 개구(42, 44, 46) 내의 도전성 물질(66)에서 보이드를 갖지 않고서 도전성 물질(66)이 개구(42, 44, 46)를 보다 양호하게 채울 수 있게 할 수 있다.
도 10은 과잉의 도전성 물질(66)의 제거를 도시한다. 도전성 물질(66)이 퇴적된 후, 제2 ILD(40)의 최상면 상의 과잉의 도전성 물질(66)은 예를 들어, CMP와 같은, 평탄화 공정을 사용함으로써 제거될 수 있다. 평탄화 공정은 제2 ILD(40)의 최상면 위로부터 과잉의 도전성 물질(66)을 제거할 수 있다. 이것은 개구(42, 44, 46) 내에서 도전성 물질(66)을 포함하는 도전성 피처(70, 72, 74)를 각각 형성한다. 도전성 피처(70, 72, 74) 및 제2 ILD(40)의 최상면들은 동일 평면 상에 있을 수 있다. 따라서, 도전성 물질(66)을 포함한 도전성 피처(70, 72, 74), 배리어층(52a', 52b', 52c'), 및 접착층(50a', 50b', 50c')(및 가능하게는, 실리사이드 영역들)이 대응하는 게이트 스택(32) 및/또는 소스/드레인 영역(36)에 대해 형성될 수 있다. 도 10으로부터 명백한 바와 같이, 배리어층(52) 및 접착층(50)을 풀링 백함으로써 이들의 최상면들에서 도전성 피처(70, 72, 74)의 도전성 물질(66)의 폭이 증가하는데, 이는 각각의 후속 도전성 피처가 접촉할 수 있는 표면적을 증가시킨다.
앞서 도시된 바와 같이, 일부 실시예들의 양태들은 FEOL(Front End Of the Line) 및 MEOL(Middle End Of the Line) 공정들에 적용될 수 있다. 도전성 피처(70, 72, 74)는, 도전성 피처(70, 72, 74)를 형성하였던 공정들을 비롯하여, FEOL 및/또는 MEOL의 다양한 실시예들의 양태들을 구현할 수 있다. FEOL 및/또는 MEOL 공정들에서 형성된 다른 도전성 피처들이 마찬가지로 일부 실시예들에 따른 양태를 병합할 수 있다. 예를 들어, 일부 실시예들에 따라 대체 게이트 스택이 형성될 수 있다. 예를 들어, 대체 게이트 스택의 경우, 더미 게이트 스택이 제거되었던 곳에 형성된, 유전체층 및/또는 일함수 조정층(들)과 같은, 컨포멀층들은 접착층(50) 및 배리어층(52)에 대해 도 4 내지 도 8과 관련하여 도시되고 상술된 것과 동일하거나 또는 유사한 공정들에 따라 퇴적되고 풀링 백될 수 있으며, 게이트 전극이 도 9 내지 도 10에서의 도전성 물질(66)처럼 퇴적되고 형성될 수 있다.
도 11은 금속화 유전체(intermetallization dielectric; IMD)(80)의 형성을 도시한다. IMD(80)는 예를 들어, 에칭 정지층(ESL) 및 로우 k(low-k) 유전체층과 같은 주요 유전체층을 포함할 수 있다. IMD(80)는 제2 ILD(40) 및 도전성 피처(70, 72, 74) 위에 퇴적된다. 예를 들어, 에칭 정지층은 제2 ILD(40) 및 도전성 피처(70, 72, 74) 위에 퇴적될 수 있다. 그 후, 예를 들어, 주요 유전체층이 에칭 정지층 위에 퇴적된다. IMD(80)의 주요 유전체층과 에칭 정지층은 동일한 물질들일 수 있거나 또는 이들을 포함할 수 있고, 제1 ILD(38)와 관련하여 상술한 것과 동일한 기술을 사용하여 퇴적될 수 있다. IMD(80)는 퇴적된 후에, CMP에 의해 평탄화될 수 있다.
도 12는 IMD(80)를 관통하는 개구(82, 84, 86)의 형성을 도시한다. 개구(82, 84, 86)는 각각 도전성 피처(70, 72, 74)를 노출시키는데, 이는 도전성 피처(70, 72, 74) 각각에 이르는 도전성 피처를 형성하기 위한 것이다. 개구(82, 84, 86)는, 예를 들어, 적절한 포토리소그래피 및 에칭 공정들을 사용하여 형성될 수 있다. 예로서, 개구(84)는 약 10㎚ 내지 약 40㎚의 범위의 제5 치수(D5)(예를 들어, 폭)를 가질 수 있고, 약 30㎚ 내지 약 50㎚의 범위의 제6 치수(D6)(예를 들어, 높이)를 가질 수 있다. 개구(84)의 종횡비(예를 들어, 제6 치수(D6) 대 제5 치수(D5)의 비)는 약 1 내지 약 5의 범위일 수 있다.
도 13은 개구(82, 84, 86)에서 컨포멀하게 접착층(90)을 형성하고 접착층(90) 상에 배리어층(92)을 형성하는 것을 도시한다. 접착층(90)은 노출된 도전성 피처(70, 72, 74), IMD(80)의 측벽들 상과, IMD(80)의 최상면 상에서와 같이, 개구(82, 84, 86) 내에서 컨포멀하게 퇴적된다. 배리어층(92)은 접착층(90) 상에 컨포멀하게 퇴적된다. 접착층(90)은, 예를 들어, 티타늄, 코발트, 니켈 등 또는 이들의 조합일 수 있거나 또는 이들을 포함할 수 있으며, ALD, CVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 배리어층(92)은 티타늄 질화물, 티타늄 산화물, 탄탈륨 질화물, 탄탈륨 산화물 등, 또는 이들의 조합일 수 있거나 또는 이들을 포함할 수 있으며, ALD, CVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 접착층(90)과 배리어층(92)은 후술하는 바와 같이 이후의 추가적인 처리에서 다양한 두께를 가질 수 있다.
도 14는 개구(82, 84, 86) 내 배리어층(92) 위에서의 BARC(94)의 형성을 도시한다. BARC(94)는 예를 들어, 스핀 코팅 또는 다른 퇴적 기술에 의해 퇴적된 유기 물질 또는 다른 물질일 수 있다. BARC(94)는 초기에 개구(82, 84, 86) 내에 그리고 IMD(80)의 최상면 위 및/또는 배리어층(92)의 최상면들 위의 레벨까지 퇴적될 수 있다. BARC(94)는 이어서 IMD(80)의 최상면 아래에 최상면을 갖도록 에치백(etched back)될 수 있다. BARC(94)는 IMD(80)의 최상면 아래로 제7 치수(D7)까지 에치백될 수 있으며, 제7 치수(D7)는 약 10㎚ 내지 약 20㎚의 범위일 수 있다. 또한, 제8 치수(D8)는 개구(84)의 바닥면(예를 들어, 개구(84)가 형성된 도전성 피처(72)의 최상면)으로부터 BARC(94)의 최상면까지이다. 제8 치수(D8) 대 제6 치수(D6)의 비는 예컨대, 약 0.5 미만과 같이 1 미만이고, 보다 구체적으로는, 약 0.2 내지 약 0.5의 범위이다.
에치백은 건식(예를 들어, 플라즈마) 에칭 공정일 수 있거나 또는 이를 포함할 수 있다. 플라즈마 에칭 공정은 RIE, NBE, ICP 에칭 등, 또는 이들의 조합을 포함할 수 있다. 플라즈마 에칭 공정을 위해 사용될 수 있는 예시적인 에천트 가스는 아르곤(Ar) 가스 또는 다른 에천트 가스를 포함한다. 플라즈마 에칭 공정은 도 5를 참조하여 상술된 바와 같을 수 있다.
도 15는 BARC(94)의 최상면들 위 및 개구(82, 84, 86)의 상부 영역들에서의 배리어층(92) 및 접착층(90)의 일부분들의 풀링 백(예를 들어, 에칭에 의한 제거)을 도시한다. BARC(94)의 최상면들 위 및 개구(82, 84, 86)의 상부 영역들에서의 배리어층(92) 및 접착층(90)의 일부분들을 제거함으로써, 제1, 제2, 및 제3 도전성 피처 접착층(90a, 90b, 90c) 및 제1, 제2, 및 제3 도전성 피처 배리어층(92a, 92b, 92c)이 각각 제1, 제2, 및 제3 개구(82, 84, 86)에 형성된다.
배리어층(92) 및 접착층(90)의 일부분은 에칭 공정을 사용하여 제거될 수 있다. 에칭 공정은 도 6과 관련하여 상술한 전처리 및 제2 단계 에칭과 같은, 2단계 습식 에칭 공정을 포함할 수 있다. BARC(94)는 배리어층(92) 및 접착층(90)의 일부분의 제거 동안 마스크로서 작용한다. 따라서, 예컨대, 제2 도전성 피처 접착층(90b) 및 제2 도전성 피처 배리어층(92b)의 최상면들은 IMD(80)의 최상면으로부터 제7 치수(D7) 및/또는 개구(84)의 바닥면으로부터 제8 치수(D8)에 있을 수 있다. 또한, 제2 도전성 피처 접착층(90b) 및 제2 도전성 피처 배리어층(92b)의 최상면들은 제8 치수(D8) 대 제6 치수(D6)의 비를 갖는 위치에 있을 수 있다.
도 16은 BARC(94)의 제거를 도시한다. BARC(94)는 도 7과 관련하여 상술한 바와 같은 애싱 공정에 의해 제거될 수 있다. BARC(94)의 제거 후, 잔류물 및/또는 부산물이 각각의 개구(82, 84, 86) 내부의 도전성 피처 배리어층(92a, 92b, 92c)의 윗면들 상에 있을 수 있다. 잔류물 및/또는 부산물은 프로파일(60)을 가지며, 그 일례가 도 20에 예시되어 있고 나중에 추가로 설명된다. 부산물 및/또는 잔류물은 도 15에서의 배리어층(92) 및 접착층(90)의 일부분의 제거(예를 들어, 에칭) 및/또는 도 16에서의 BARC(94)의 제거로부터 초래될 수 있다. 부산물 및/또는 잔류물은 도전성 피처 배리어층(92a, 92b, 92c)의 윗 부분에서의 각각의 개구(82, 84, 86)의 치수를 감소시키고 및/또는 수축시킬 수 있다. 제1, 제2, 및 제3 도전성 피처 접착층(90a, 90b, 90c) 및 제1, 제2, 및 제3 도전성 피처 배리어층(92a, 92b, 92c)은 도 20과 관련하여 후술하는 바와 같이 다양한 치수를 가질 수 있다.
도 17은 개질된 도전성 피처 배리어층(92a', 92b', 92c') 및 개질된 도전성 피처 접착층(90a', 90b', 90c')을 각각 생성하기 위한 도전성 피처 배리어층(92a, 92b, 92c) 및 도전성 피처 접착층(90a, 90b, 90c)의 후속 풀링 백(예컨대, 에칭)을 도시한다. 에칭은 도전성 피처 배리어층(92a, 92b, 92c)의 윗 부분의 표면들로부터 부산물 및/또는 잔류물을 제거하고, 도전성 피처 배리어층(92a, 92b, 92c) 및 도전성 피처 접착층(90a, 90b, 90c)의 윗 부분을 (예컨대, 테이퍼링에 의해) 평활화할 수 있다. 개질된 도전성 피처 배리어층(92a', 92b', 92c') 및 개질된 도전성 피처 접착층(90a', 90b', 90c')의 평활화는 프로파일(62)을 가지며, 그 예시는 도 21에 도시되고 있고 도 21과 관련하여 나중에 추가로 설명된다. 에칭은 에칭의 지속기간을 증가시키는 것 등에 의해서, (예를 들어, 각각의 높이를 감소시킴으로써) 개질된 도전성 피처 배리어층(92a', 92b', 92c') 및 개질된 도전성 피처 접착층(90a', 90b', 90c')의 높이를 추가로 조정할 수 있다. 제1, 제2, 및 제3 개질된 도전성 피처 접착층(90a', 90b', 90c') 및 제1, 제2, 및 제3 개질된 도전성 피처 배리어층(92a', 92b', 92c')은 도 21과 관련하여 후술하는 바와 같이 다양한 치수를 가질 수 있다. 에칭은 예를 들어, 도 8과 관련하여 상술한 바와 같은 습식 에칭 공정에 의해 행해질 수 있다.
도 18은 개구(82, 84, 86) 내 및 개질된 도전성 피처 배리어층(92a', 92b', 92c') 상에서의 도전성 물질(96)의 형성을 도시한다. 도전성 물질(96)은 텅스텐, 구리, 알루미늄, 금, 은, 이들의 합금 등, 또는 이들의 조합과 같은, 금속일 수 있거나 또는 금속을 포함할 수 있으며, CVD, ALD, PVD, 또는 다른 퇴적 기술에 의해 퇴적될 수 있다. 예컨대, 개질된 도전성 배리어층(92a', 92b', 92c')을 형성하기 위한 평활화는 부산물 및/또는 잔류물이 존재할 때와 비교하여 개구(82, 84, 86)의 윗 부분에서 더 큰 치수를 허용할 수 있고, (이에 따라, 수축을 형성하며), 더 큰 치수는 개구(82, 84, 86) 내의 도전성 물질(96)에서 보이드를 갖지 않고서 도전성 물질(96)이 개구(82, 84, 86)를 보다 양호하게 채울 수 있게 할 수 있다.
도 19는 과잉의 도전성 물질(96)의 제거를 도시한다. 도전성 물질(96)이 퇴적된 후, 제2 ILD(40)의 최상면 상의 과잉의 도전성 물질(96)은 예를 들어, CMP와 같은, 평탄화 공정을 사용함으로써 제거될 수 있다. 평탄화 공정은 IMD(80)의 최상면 위로부터 과잉의 도전성 물질(96)을 제거할 수 있다. 이것은 개구(82, 84, 86) 내에서 도전성 물질(96)을 포함하는 도전성 피처(100, 102, 104)를 각각 형성한다. 도전성 피처(100, 102, 104) 및 제2 ILD(40)의 최상면들은 동일 평면 상에 있을 수 있다. 따라서, 도전성 물질(96)을 포함한 도전성 피처(100, 102, 104), 배리어층(92a', 92b', 92c'), 및 접착층(90a', 90b', 90c')이 대응하는 도전성 피처(70, 72, 74)에 대해 형성될 수 있다.
앞서 도시된 바와 같이, 일부 실시예들의 양태들은 BEOL(Back End Of the Line) 공정들에 적용될 수 있다. 도전성 피처(100, 102, 104)는, 도전성 피처(100, 102, 104)를 형성하였던 공정들을 비롯하여, BEOL 처리로 다양한 실시예들의 양태들을 구현할 수 있다. BEOL 공정들에서 형성된 다른 도전성 피처들이 마찬가지로 일부 실시예들에 따른 양태를 병합할 수 있다.
도 20은 일부 실시예들에 따른 유전층(110)을 관통하는 개구(118) 내의 접착층(112) 및 배리어층(114)의 프로파일(60)을 도시한다. 프로파일(60)은 도 7 및 도 16에서 도시된 바와 같은 처리 동안에 형성될 수 있다. 부산물 및/또는 잔류물(116)이 개구(118) 내부의 배리어층(114)의 윗면들 상에 형성된다. 이 부산물 및/또는 잔류물(116)은 도 6과 도 15에서와 같이, 접착층(112)과 배리어층(114)을 에칭한 결과로서, 그리고 도 7과 도 16에서와 같이 BARC를 제거한 결과로서 형성될 수 있다. 부산물 및/또는 잔류물(116)은 개구(118)를 수축시키는데, 예를 들어, 부산물 및/또는 잔류물(116)은 개구(118)의 치수를 감소시킨다. 예를 들어, 개구(118)는 부산물 및/또는 잔류물(116)의 존재로 인해 배리어층(114)의 상부 영역에서 수축된 폭(WC)을 갖는다.
접착층(112)은 약 0.5㎚ 내지 약 1㎚의 범위일 수 있는 제9 치수(D9)(예를 들어, 접착층(112)의 최상부에서의 두께)를 가지며, 약 1㎚ 내지 약 2㎚의 범위일 수 있는 제10 치수(D10)(예를 들어, 접착층(112)의 바닥에서의 두께)를 갖는다. 제9 치수(D9)와 제10 치수(D10)는 각 치수 위치에서의 접착층(112)의 퇴적시의 두께일 수 있다. 제10 치수(D10) 대 제9 치수(D9)의 비는 약 1 내지 약 4의 범위일 수 있다. 개구(118)의 측벽을 따른 접착층(112)의 두께는 접착층(112)의 최상부에서의 두께(예를 들어, 제9 치수(D9))로부터 접착층(112)의 바닥에서의 두께(예를 들어, 제10 치수(D10))까지 10㎚의 깊이 당 0.4㎚의 비율로 감소할 수 있다.
배리어층(114)은 약 1.5㎚ 내지 약 2.5㎚의 범위일 수 있는 제11 치수(D11)(예를 들어, 배리어층(114)의 최상부에서의 두께)를 가지며, 약 1.5㎚ 내지 약 2.5㎚의 범위일 수 있는 제12 치수(D12)(예를 들어, 배리어층(114)의 바닥에서의 두께)를 갖는다. 제11 치수(D11)와 제12 치수(D12)는 각 치수 위치에서의 배리어층(114)의 퇴적시의 두께일 수 있다. 제12 치수(D12) 대 제11 치수(D11)의 비는 약 1 내지 약 1.7의 범위일 수 있다. 접착층(112)의 수직 부분을 따른 배리어층(114)의 두께는 배리어층(114)의 최상부에서의 두께(예를 들어, 제11 치수(D11))로부터 배리어층(114)의 바닥에서의 두께(예를 들어, 제12 치수(D12))까지 10㎚의 깊이 당 0.2㎚의 비율로 감소할 수 있다.
접착층(112)과 배리어층(114)은 유전체층(110)의 최상면으로부터 제13 치수(D13)에서, 그리고 개구(118)의 바닥면으로부터 제14 치수(D14)에서 각각 최상면을 갖는다. 제13 치수(D13)는 도 6에서의 제3 치수(D3) 및 도 14에서의 제7 치수(D7)에 대응한다. 제14 치수(D14)는 도 6에서의 제4 치수(D4) 및 도 14에서의 제8 치수(D8)에 대응한다.
도 21은 일부 실시예들에 따른 유전층(110)을 관통하는 개구(118) 내의 개질된 접착층(112') 및 개질된 배리어층(114')의 프로파일(62)을 도시한다. 프로파일(62)은 도 8 및 도 17에서 도시된 바와 같은 처리 동안에 형성될 수 있다. 도 8 및 도 17과 관련하여 설명된 에칭은 배리어층(114)의 윗면들로부터 부산물 및/또는 잔류물(116)을 제거한다. 또한, 에칭은 배리어층(114)과 접착층(112)을 에칭하여 배리어층(114)과 접착층(112)을 평활화하거나 또는 테이퍼링(taper) 할 수 있는데, 이는 개질된 접착층(112')과 개질된 배리어층(114')을 초래할 수 있다. 따라서, 이러한 에칭 공정은 적어도 부분적으로 부산물 및/또는 잔류물(116)에 의해 야기된 개구(118)의 수축을 제거할 수 있다. 예를 들어, 도 21에서의 개구(118)는 도 20에서의 수축된 폭(WC)보다 더 큰 상부 폭(WU)을 개질된 배리어층(114')의 상부 영역에서 갖는다. 예를 들어, 상부 폭(WU)은 수축된 폭(WC)보다 약 1㎚ 내지 약 5㎚의 범위만큼 더 클 수 있다.
개질된 배리어층(114')은 약 0.2㎚ 내지 약 1.2㎚의 범위일 수 있는 제15 치수(D15)(예를 들어, 개질된 배리어층(114')의 최상부에서의 두께)를 가지며, 약 1.5㎚ 내지 약 2.5㎚의 범위일 수 있는 제16 치수(D16)(예를 들어, 개질된 배리어층(114')의 바닥에서의 두께)를 갖는다. 제16 치수(D16) 대 제15 치수(D15)의 비는 약 1 내지 약 10의 범위일 수 있다. 개질된 접착층(112')의 수직 부분을 따른 개질된 배리어층(114')의 두께는 개질된 배리어층(114')의 최상부에서의 두께(예를 들어, 제15 치수(D15))로부터 개질된 배리어층(114')의 바닥에서의 두께(예를 들어, 제16 치수(D16))까지 10㎚의 깊이 당 0.5㎚의 비율로 감소할 수 있다.
제15 치수(D15) 대 제11 치수(D11)의 비(예를 들어, 에칭 전후의 최상부에서의 배리어층(114, 114')의 두께의 비)는 약 0.1 내지 약 0.8의 범위와 같이, 1미만일 수 있다. 제16 치수(D16) 대 제12 치수(D12)의 비(예를 들어, 에칭 전후의 바닥에서의 배리어층(114, 114')의 두께의 비)는 약 0.6 내지 약 0.9의 범위와 같이, 1미만일 수 있다. 일부 예시들에서, 에칭에 의한 배리어층(114)의 시닝율(rate of the thinning)은 분 당 약 0.3㎚ 내지 약 1.5㎚의 비율일 수 있다. 제12 치수(D12) 대 제11 치수(D11)의 비(RD12:D11)와 제16 치수(D16) 대 제15 치수(D15)의 비(RD16:D15) 간의 변동(예를 들어, RD12:D11 빼기 RD16:D15)은 약 0.9 내지 약 1의 범위일 수 있다.
개질된 접착층(112')은 대체로 횡측으로 에칭되지 않는데, 그 이유는 많은 예시들에서, 개질된 배리어층(114')이 개질된 접착층(112') 상에 남아있기 때문이다. 그러나, 일부 예시들에서, 개질된 접착층(112')은 개질된 배리어층(114')이 제거되는 곳에서 횡측으로 에칭될 수 있다. 이 예시들에서, 개질된 접착층(112')은 개질된 배리어층(114')과 관련하여 전술한 바와 같이 변경되는 두께를 가질 수 있다.
개질된 배리어층(114')은 유전체층(110)의 최상면으로부터 제17 치수(D17)에서, 그리고 개구(118)의 바닥면으로부터 제18 치수(D18)에서 최상면을 갖는다. 개질된 접착층(112')은 유전체층(110)의 최상면으로부터 제19 치수(D19)에서, 그리고 개구(118)의 바닥면으로부터 제20 치수(D20)에서 최상면을 갖는다. 에칭은 배리어층(114)과 접착층(112)의 높이(예를 들어, 제14 치수(D14))가, 예를 들어, 각각 제18 치수(D18)와 제20 치수(D20)로 감소되게 할 수 있다. 일부 예시들에서, 배리어층(114)의 최상면에서 배리어층(114)이 수직 및 측면 에칭을 받기 때문에 배리어층(114)의 높이는 접착층(112)의 높이보다 더 많이 감소되는 반면에, 접착층(112)은, 배리어층(114)이 접착층(112)으로부터 횡측으로 제거(이것은, 이후에 접착층이 횡측 에칭을 받게 할 수 있다)될 때까지 대체로 수직 에칭만 받는다.
제14 치수(D14)와 제18 치수(D18) 간의 차이(예를 들어, 제14 치수(D14) 빼기 제18 치수(D18)), 및 반대로, 제17 치수(D17)와 제13 치수(D13) 간의 차이(예를 들어, 제17 치수(D17) 빼기 제13 치수(D13))는 약 1㎚ 내지 약 5㎚의 범위일 수 있다. 마찬가지로, 제14 치수(D14)와 제20 치수(D20) 간의 차이(예를 들어, 제14 치수(D14) 빼기 제20 치수(D20)), 및 반대로, 제19 치수(D19)와 제13 치수(D13) 간의 차이(예를 들어, 제19 치수(D19) 빼기 제13 치수(D13))는 약 1㎚ 내지 약 5㎚의 범위일 수 있다. 제20 치수(D20)와 제18 치수(D18) 간의 차이(예를 들어, 제20 치수(D20) 빼기 제18 치수(D18)), 및 반대로, 제17 치수(D17)와 제19 치수(D19) 간의 차이(예를 들어, 제17 치수(D17) 빼기 제19 치수(D19))는 약 1㎚ 내지 약 5㎚의 범위일 수 있다.
본 발명개시의 양태들을 본 발명분야의 당업자가 보다 잘 이해할 수 있도록 앞에서는 여러 개의 실시예들의 특징들을 약술해왔다. 본 발명분야의 당업자는 여기서 소개한 실시예들의 동일한 목적들을 수행하거나 및/또는 동일한 장점들을 달성하기 위한 다른 공정들 및 구조물들을 설계하거나 또는 수정하기 위한 기초로서 본 발명개시를 자신들이 손쉽게 이용할 수 있다는 것을 알아야 한다. 본 발명분야의 당업자는 또한 이와 같은 등가적 구성들은 본 발명개시의 사상과 범위를 이탈하지 않는다는 것과, 본 발명개시의 사상과 범위를 이탈하지 않고서 당업자가 다양한 변경들, 대체들, 및 개조들을 본 발명에서 행할 수 있다는 것을 자각해야 한다.
실시예들
실시예 1. 방법에 있어서,
측벽을 따라 배리어층을 형성하는 단계;
상기 측벽을 따른 상기 배리어층의 일부분을 에치백(etching back)하는 단계;
상기 배리어층의 일부분을 에치백한 후에, 상기 측벽을 따른 상기 배리어층의 윗 부분을 평활화(smoothing)하는 단계; 및
상기 배리어층의 평활화된 윗 부분 위에 그리고 상기 배리어층을 따라 도전성 물질을 형성하는 단계를 포함하는 방법.
실시예 2. 실시예 1에 있어서, 상기 측벽을 따라 접착층을 형성하는 단계를 더 포함하며, 상기 접착층은 상기 측벽과 상기 배리어층 사이에 배치된 것인 방법.
실시예 3. 실시예 1에 있어서, 상기 배리어층의 일부분을 에치백하는 단계는,
상기 배리어층을 따라 마스킹 물질을 형성하는 단계;
상기 측벽을 따라 그리고 상기 마스킹 물질 위에서 상기 배리어층의 일부분을 에칭하는 단계; 및
상기 마스킹 물질을 제거하는 단계를 포함한 것인 방법.
실시예 4. 실시예 1에 있어서, 상기 측벽을 따른 상기 배리어층의 윗 부분을 평활화하는 단계는 상기 배리어층의 일부분을 에치백할 때 생긴 잔류물, 부산물, 또는 이들의 조합을 제거하는 것인 방법.
실시예 5. 실시예 1에 있어서, 상기 측벽을 따른 상기 배리어층의 윗 부분을 평활화하는 단계는 상기 측벽을 따른 상기 배리어층의 윗 부분의 두께를 감소시키는 것인 방법.
실시예 6. 실시예 1에 있어서, 상기 배리어층의 윗 부분을 평활화하는 단계는 습식 에칭 공정을 이용하는 단계를 포함한 것인 방법.
실시예 7. 실시예 1에 있어서, 상기 배리어층의 윗 부분을 평활화하는 단계는,
탈이온수에 희석된 제1 에천트(1의 제1 에천트 대 100 이상의 탈이온수의 비율)로 상기 배리어층의 처리를 수행하는 단계; 및
상기 배리어층의 처리를 수행한 후에, 탈이온수에 희석된 제2 에천트(1의 제2 에천트 대 30 미만의 탈이온수의 비율)로 상기 배리어층을 에칭하는 단계를 포함한 것인 방법.
실시예 8. 구조물에 있어서,
측벽을 갖는 유전체층;
상기 측벽을 따라 있는 배리어층 - 상기 배리어층의 윗면은 상기 유전체층의 최상면 아래에 있고, 상기 배리어층의 윗 부분의 두께는 상기 배리어층의 아랫 부분의 두께보다 작음 -; 및
상기 배리어층의 윗면 위에 그리고 상기 배리어층을 따라 있는 도전성 물질 - 상기 도전성 물질은 상기 유전체층의 최상면과 동일 평면 상에 있는 최상면을 가짐 - 을 포함하는 구조물.
실시예 9. 실시예 8에 있어서, 상기 배리어층의 윗 부분과 상기 도전성 물질 사이에는 잔류물과 부산물이 없는 것인 구조물.
실시예 10. 실시예 8에 있어서, 상기 도전성 물질 내에는 보이드(void)가 없는 것인 구조물.
실시예 11. 실시예 8에 있어서, 상기 도전성 물질은 상기 배리어층의 윗면 위의 상기 유전체층의 측벽에 접해 있는 것인 구조물.
실시예 12. 실시예 8에 있어서, 상기 상기 측벽을 따라 있는 접착층을 더 포함하며, 상기 접착층은 상기 배리어층과 상기 유전체층의 측벽 사이에 배치된 것인 구조물.
실시예 13. 실시예 8에 있어서, 상기 유전체층은 층간 유전체(interlayer dielectric; ILD)이고, 상기 도전성 물질과 상기 배리어층은 적어도 반도체 기판 상의 소스/드레인 영역에 이르는 도전성 피처의 일부분이며, 상기 ILD는 상기 반도체 기판 위에 배치된 것인 구조물.
실시예 14. 실시예 8에 있어서, 상기 유전체층은 금속화 유전체(intermetallization dielectric; IMD)이며, 상기 도전성 물질과 상기 배리어층은 적어도 상기 IMD 내의 도전성 피처의 일부분인 것인 구조물.
실시예 15. 방법에 있어서,
반도체 기판 위에 유전체층을 형성하는 단계;
상기 유전체층을 관통하여 개구를 형성하는 단계;
상기 개구 내에 배리어층을 컨포멀하게(conformally) 형성하는 단계;
상기 개구로부터 상기 배리어층의 제1 윗 부분을 제거하는 단계 - 상기 배리어층의 제1 윗 부분을 제거한 후 상기 배리어층의 남아있는 윗 부분은 상기 개구 내에 존재함 -;
상기 배리어층의 제1 윗 부분을 제거한 후, 상기 배리어층을 에칭하는 단계; 및
상기 개구 내의 상기 배리어층 상에 도전성 물질을 형성하는 단계를 포함하고, 상기 도전성 물질의 최상면은 상기 유전체층의 최상면과 동일 평면 상에 있고, 상기 도전성 물질은 상기 배리어층의 남아있는 윗 부분 위에 있는 일부분을 갖는 것인 방법.
실시예 16. 실시예 15에 있어서, 상기 개구로부터 상기 배리어층의 제1 윗 부분을 제거하는 단계는,
상기 배리어층 상에 그리고 상기 개구 내에 마스킹 물질을 형성하는 단계 - 상기 마스킹 물질은 상기 유전체층의 최상면 아래에 최상면을 가짐 -;
상기 마스킹 물질이 상기 개구 내에 있는 동안 상기 마스킹 물질의 최상면 위로부터 상기 배리어층의 제1 윗 부분을 제거하는 단계; 및
상기 마스킹 물질을 제거하는 단계를 포함하고, 상기 배리어층을 에칭하는 단계는, 상기 배리어층의 제1 윗 부분을 제거하는 단계, 상기 마스킹 물질을 제거하는 단계, 또는 이들의 조합으로부터 초래된 잔류물, 부산물, 또는 이들의 조합을 제거하는 단계를 포함한 것인 방법.
실시예 17. 실시예 15에 있어서, 상기 배리어층을 에칭하는 단계는 상기 배리어층의 남아있는 윗 부분의 두께를 감소시키는 것인 방법.
실시예 18. 실시예 15에 있어서, 상기 배리어층을 에칭하는 단계는 습식 에칭 공정을 이용하는 단계를 포함한 것인 방법.
실시예 19. 실시예 15에 있어서, 상기 배리어층을 에칭하는 단계는,
탈이온수에 희석된 제1 에천트(1의 제1 에천트 대 100 이상의 탈이온수의 비율)로 상기 배리어층의 처리를 수행하는 단계; 및
상기 배리어층의 처리를 수행한 후에, 탈이온수에 희석된 제2 에천트(1의 제2 에천트 대 30 미만의 탈이온수의 비율)로 상기 배리어층을 에칭하는 단계를 포함한 것인 방법.
실시예 20. 실시예 15에 있어서, 상기 개구 내에 접착층을 컨포멀하게 형성하는 단계를 더 포함하며, 상기 배리어층은 상기 개구 내의 상기 접착층 상에서 컨포멀하게 형성된 것인 방법.

Claims (10)

  1. 반도체 구조물을 형성하는 방법에 있어서,
    유전체층의 측벽을 따라 배리어층을 형성하는 단계;
    상기 측벽을 따른 상기 배리어층의 일부분을 에치백(etching back)하는 단계로서, 상기 배리어층의 일부분을 에치백하는 것은 상기 측벽의 윗 부분을 노출시키는 것인, 상기 측벽을 따른 상기 배리어층의 일부분을 에치백하는 단계;
    상기 배리어층의 일부분을 에치백한 후에, 상기 측벽을 따른 상기 배리어층의 윗 부분을 평활화(smoothing)하는 단계; 및
    상기 측벽의 윗 부분을 따라, 상기 배리어층의 평활화된 윗 부분 위에 그리고 상기 배리어층을 따라 도전성 물질을 형성하는 단계
    를 포함하는 반도체 구조물 형성 방법.
  2. 구조물에 있어서,
    측벽을 갖는 유전체층;
    상기 측벽을 따라 있는 배리어층 - 상기 배리어층의 윗면은 상기 유전체층의 최상면 아래에 있고, 상기 배리어층의 윗 부분의 두께는 상기 배리어층의 아랫 부분의 두께보다 작음 -; 및
    상기 배리어층의 윗면 위에 그리고 상기 배리어층을 따라 있는 도전성 물질
    을 포함하고, 상기 도전성 물질은 상기 유전체층의 최상면과 동일 평면 상에 있는 최상면을 갖는 것인 구조물.
  3. 제2항에 있어서,
    상기 배리어층의 윗 부분과 상기 도전성 물질 사이에는 잔류물과 부산물이 없는 것인 구조물.
  4. 제2항에 있어서,
    상기 도전성 물질 내에는 보이드(void)가 없는 것인 구조물.
  5. 제2항에 있어서,
    상기 도전성 물질은 상기 배리어층의 윗면 위의 상기 유전체층의 측벽에 접해 있는 것인 구조물.
  6. 제2항에 있어서,
    상기 상기 측벽을 따라 있는 접착층
    을 더 포함하며, 상기 접착층은 상기 배리어층과 상기 유전체층의 측벽 사이에 배치된 것인 구조물.
  7. 제2항에 있어서,
    상기 유전체층은 층간 유전체(interlayer dielectric; ILD)이고, 상기 도전성 물질과 상기 배리어층은 적어도 반도체 기판 상의 소스/드레인 영역에 이르는 도전성 피처의 일부분이며, 상기 ILD는 상기 반도체 기판 위에 배치된 것인 구조물.
  8. 제2항에 있어서,
    상기 유전체층은 금속화 유전체(intermetallization dielectric; IMD)이며, 상기 도전성 물질과 상기 배리어층은 적어도 상기 IMD 내의 도전성 피처의 일부분인 것인 구조물.
  9. 반도체 구조물을 형성하는 방법에 있어서,
    반도체 기판 위에 유전체층을 형성하는 단계;
    상기 유전체층을 관통하여 개구를 형성하는 단계;
    상기 개구 내에 배리어층을 컨포멀하게(conformally) 형성하는 단계;
    상기 개구로부터 상기 배리어층의 제1 윗 부분을 제거하는 단계 - 상기 배리어층의 제1 윗 부분을 제거한 후 상기 배리어층의 남아있는 윗 부분은 상기 개구 내에 존재함 -;
    상기 배리어층의 제1 윗 부분을 제거한 후, 상기 배리어층을 에칭하는 단계; 및
    상기 개구 내의 상기 배리어층 상에 도전성 물질을 형성하는 단계
    를 포함하고, 상기 도전성 물질의 최상면은 상기 유전체층의 최상면과 동일 평면 상에 있고, 상기 도전성 물질은 상기 배리어층의 남아있는 윗 부분 위에 있는 일부분을 갖는 것인 반도체 구조물 형성 방법.
  10. 제9항에 있어서,
    상기 개구로부터 상기 배리어층의 제1 윗 부분을 제거하는 단계는,
    상기 배리어층 상에 그리고 상기 개구 내에 마스킹 물질을 형성하는 단계 - 상기 마스킹 물질은 상기 유전체층의 최상면 아래에 최상면을 가짐 -;
    상기 마스킹 물질이 상기 개구 내에 있는 동안 상기 마스킹 물질의 최상면 위로부터 상기 배리어층의 제1 윗 부분을 제거하는 단계; 및
    상기 마스킹 물질을 제거하는 단계
    를 포함하고,
    상기 배리어층을 에칭하는 단계는, 상기 배리어층의 제1 윗 부분을 제거하는 단계, 상기 마스킹 물질을 제거하는 단계, 또는 이들의 조합으로부터 초래된 잔류물, 부산물, 또는 이들의 조합을 제거하는 단계를 포함한 것인 반도체 구조물 형성 방법.
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